JP2008282272A

JP2008282272A - 半導体装置の設計支援装置、当該装置としてコンピュータを機能させるためのプログラムおよび記録媒体、ならびに半導体装置の製造方法

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Publication number: JP2008282272A
Application number: JP2007127083A
Authority: JP
Inventors: Hiroshi Miyazaki; 博史宮崎; Naohito Suzumura; 直仁鈴村
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2007-05-11
Filing date: 2007-05-11
Publication date: 2008-11-20

Abstract

【課題】半導体装置の経時的な絶縁破壊寿命を高精度で予測することができる設計支援装置およびそれを用いた半導体装置の製造方法を提供する。
【解決手段】設計支援装置１００は、設計パターンデータ入力部８１０と、工程ばらつき入力部８２０と、工程ばらつきの実現値生成部８５４と、最小間隔算出部８５５と、絶縁破壊時間の累積分布関数確定部８５６と、絶縁破壊時間の実現値生成部８５７とを備えている。工程ばらつきおよび絶縁破壊時間のそれぞれの実現値はモンテカルロ法により生成される。最小間隔算出部８５５は、工程ばらつきの実現値に基づいてビアパターンと配線パターンとの最小間隔を算出する。
【選択図】図８

Description

本発明は、半導体装置の設計支援装置、当該装置としてコンピュータを機能させるためのプログラムおよび記録媒体、ならびに半導体装置の製造方法に関するものである。

半導体装置の配線パターンとして広く用いられているＣｕ（銅）配線の信頼性の課題として線間ＴＤＤＢ(Time-dependent Dielectric Breakdown)がある。Ｃｕ配線の線間ＴＤＤＢとは、ダマシン工法により形成されたＣｕ配線間に電圧が印加された際のＣｕ拡散によって生じる時間依存性の絶縁破壊現象である。半導体装置が微細化されて隣り合う配線間のスペース間隔が狭くなると配線間の電界強度が高くなるため、線間ＴＤＤＢが短時間で発生しやすくなる。この結果、線間ＴＤＤＢからくる半導体装置の寿命（線間ＴＤＤＢ寿命）が短くなる。

また微細化にともなって配線幅寸法に対する配線スペース間隔のばらつきの程度は強調される。その結果、線間ＴＤＤＢ寿命にも必然的に大きなばらつきが生じて半導体装置の信頼性が低下する。

たとえばリソグラフィについては近接効果によりレジストパターンが設計レイアウトに対して歪んだ形状となり、配線のスペース間隔にばらつきが生じる。また多層配線構造ではリソグラフィにおける配線パターンとビアパターンとの精度の重ね合わせのずれによって配線のスペース間隔にばらつきが生じる。リソグラフィ技術は、パターン自体の微細化という点に関してはムーア(Moore)の法則に則り進歩している。しかしパターン同士の重ね合わせ技術はスキャナーの機械精度を課題として有しており、微細化の進展に沿ってその精度を向上させることは困難である。エッチング技術についても、最小加工寸法については進歩しているものの、ローディング効果やマイクロ・ローディング効果による寸法ばらつきについて大きな改善を行なうことは困難である。

以上のように線間ＴＤＤＢ寿命の課題が大きくなってきているため、線間ＴＤＤＢ寿命を精度よく予想する手法の開発が望まれている。この予想結果が半導体装置の設計段階におけるパターンレイアウトの最適化や製造段階における工程ばらつき管理幅の設定などにフィードバックされれば、新製品開発を効率的に行なうことができる。

上記予想が行なわれるに際してＴＤＤＢ試験の結果はＴＤＤＢの代表的なモデル式であるＥモデルと呼ばれる次式（１）で整理されることがある。

ここで、ｔ_BDは寿命（絶縁破壊に至る時間の標準値）、Ａは定数、Φは活性化エネルギー、γは電界加速係数、Ｅは電界強度、ｋ_Bはボルツマン定数、Ｔは絶対温度である。電界強度Ｅは印加電圧Ｖと配線のスペース間隔ｓとにより、次式で表される。

なお上記Ｅモデル以外に、たとえばルート（平方根）Ｅモデルと呼ばれる次式の関係が提唱されている（たとえば非特許文献１）。

さらに他の関係式で示されるモデルもあり、学会でもまだモデルの一本化はなされていない。

上記いずれかのモデルによりＴＤＤＢ寿命を見積もるためには式（２）の配線のスペース間隔ｓを求める必要がある。このために、半導体装置の製造時の各工程の寸法ばらつきに対して正規分布が仮定され、これらの分布の分散値が加え合わされて配線のスペース間隔の最悪値（最小値）が算出される方法がある。この方法では、算出された配線のスペース間隔の最悪値が式（２）に代入されて電界強度Ｅの最悪値（最大値）が求められる。そしてこの電界強度Ｅの最悪値が、たとえば式（１）に代入されてＴＤＤＢ寿命の最悪値が推定される。

また上記モデルおよび絶縁耐圧試験データをもとにして実効的な寸法ばらつきを実験的に予想する手法が、たとえば特許文献１で提案されている。まず２水準の電圧の走引速度(ramp rate)Ｒ₁，Ｒ₂で耐圧試験が行なわれ、絶縁耐圧Ｖ_BD（Ｒ₁），Ｖ_BD（Ｒ₂）のパラメータが取得される。この際に走引速度Ｒ₁，Ｒ₂のそれぞれは、１ステップ当たりの保持時間(time period per step)Δτ₁，Δτ₂の各々のステップごとに所定の電圧ΔＶだけ昇圧されることにより実現される。この手法ではパラメータＶ_BD（Ｒ₁），Ｖ_BD（Ｒ₂）が次式（４）に適用される。

この文献においては式（４）から実寸法に基づくパラメータｓが分かれば式（１）および式（２）式によりＴＤＤＢ寿命が分かると主張されている。

ここまでは配線のスペース間隔のばらつきによって生じるＴＤＤＢ寿命ばらつきについて解説した。しかしスペース間隔がまったく一様である場合でもＴＤＤＢ寿命ばらつきが生じる。このばらつきは電圧印加中に絶縁膜に欠陥が発生する過程が統計的であることに起因するＴＤＤＢ寿命の真性ばらつきである。このばらつきはパーコレーション・モデルによって議論されている（たとえば非特許文献２）。この文献によれば理論的に真性ばらつきがワイブル分布として扱われている。ＴＤＤＢ寿命がワイブル分布にしたがうことは実験的にも確認されており、次式の関係で示される。

ここにＦ（ｔ）は累積故障率（絶縁破壊に至る時間の累積分布関数）、ｔは寿命（絶縁破壊に至る時間）、ｔ₀は６３％寿命、ｍはワイブル分布のパラメータ（形状パラメータ(Shape Parameter)）である。
米国特許第６９６７４９９号明細書 N. Suzumura, S. Yamamoto, D. Kodama, K. Makabe, J. Komori, E. Murakami, S. Maegawa, and K. Kubota, "A New TDDB Degradation Model Based on Cu Ion Drift in Cu Interconnect Dielectrics", Proceedings of IEEE 44th Annual International Reliability Physics Symposium, 2006, pp.484-489 J. Sune, "New Physics-Based Analytic Approach to the Thin-Oxide Breakdown Statistics," IEEE Electron Device Letters, vol.22, 2001, pp.296-298

上記において、式（１）などのモデルと、正規分布の分散値の和により算出される配線のスペース間隔の最悪値とを用いたＴＤＤＢ寿命の見積もりの方法について説明した。この方法は、以下の２つの課題を有する。まず統計的な理由からＴＤＤＢ寿命を必要以上に短寿命に見積もってしまうという課題がある。またこの方法ではＴＤＤＢ寿命の分布形状の詳細についてはまったく見積もることができないという課題がある。

そもそも各工程ばらつきが重なった分布形状の分散値を正確に計算することは実質的に不可能である上、パターン設計や工程管理に計算結果を有効にフィードバックすることもできない。なぜならば複雑なパターンについては配線寸法ばらつきの分布が正規分布から歪むために計算機での膨大な処理を要するからである。

また上記特許文献１に記載の手法は実験的である。すなわち予め用意された評価パターンについて短期間の実験からＴＤＤＢ寿命を推定することは可能である。しかしこの手法は任意のパターン形状について寿命の予想ができないという課題を有する。すなわちこの手法は設計技術者が設計段階で求める信頼性が確保できるようなパターン形状に関する情報や、プロセス技術者が求める各工程におけるばらつき寸法の管理幅に関する情報などを十分に提供することができない。

またこれまでにおいて、特に多層配線構造における配線とビアとの重ね合わせばらつきが信頼性におよぼす影響のシミュレーションによる検討はまったくなされていない。

本発明は上記の課題に鑑みてなされたものであり、主に、種々のパターン形状のばらつきが統計的に処理されることのよりＴＤＤＢ寿命を精度よく予想することができる半導体装置の設計支援装置（シミュレータ）およびそれを用いた半導体装置の製造方法を提供することを目的とする。

本発明の実施の形態に係る設計支援装置は、互いに電気的に分離された上層導電層と下層導電層とを有する半導体装置の設計支援装置である。この設計支援装置は、設計パターンの情報を入力する手段と、工程ばらつきを入力する手段と、工程ばらつきの実現値を生成する手段と、最小間隔を算出する手段と、累積分布関数を確定する手段と、絶縁破壊に至る時間の実現値を生成する手段とを備えている。

上記設計パターンの情報を入力する手段は、半導体装置の設計パターンの情報を入力する。上記工程ばらつきを入力する手段は、半導体装置の製造工程における工程ばらつきを入力する。上記工程ばらつきの実現値を生成する手段は、工程ばらつきと工程ばらつきの累積確率との関係を示す累積分布関数に累積確率として乱数を代入することにより、工程ばらつきの実現値を生成する。上記最小間隔を算出する手段は、設計パターンの情報および工程ばらつきの実現値に基づいて、上層導電層と下層導電層との最小間隔を算出する。上記累積分布関数を確定する手段は、最小間隔に基づいて上層導電層と下層導電層との間の電界強度の最大値を算出し、電界強度の最大値に基づいて上層導電層と下層導電層との間の領域が絶縁破壊に至る時間と絶縁破壊に至る時間の累積確率との関係を示す累積分布関数を確定する。上記絶縁破壊に至る時間の実現値を生成する手段は、確定された絶縁破壊に至る時間と絶縁破壊に至る時間の累積確率との関係を示す累積分布関数に累積確率として乱数を代入することにより、絶縁破壊に至る時間の実現値を生成する。

本発明の実施の形態に係るプログラムは、互いに電気的に分離された上層導電層と下層導電層とを有する半導体装置の設計支援装置として、コンピュータを機能させるためのプログラムである。このプログラムはコンピュータに、設計パターンの情報を入力するステップと、工程ばらつきを入力するステップと、工程ばらつきの実現値を生成するステップと、最小間隔を算出するステップと、累積分布関数を確定するステップと、絶縁破壊に至る時間の実現値を生成するステップとを実行させる。

上記設計パターンの情報を入力するステップは、半導体装置の設計パターンの情報を入力する。上記工程ばらつきを入力するステップは、半導体装置の製造工程における工程ばらつきを入力する。上記工程ばらつきの実現値を生成するステップは、工程ばらつきと工程ばらつきの累積確率との関係を示す累積分布関数に累積確率として乱数を代入することにより、工程ばらつきの実現値を生成する。上記最小間隔を算出するステップは、設計パターンの情報および工程ばらつきの実現値に基づいて、上層導電層と下層導電層との最小間隔を算出する。上記累積分布関数を確定するステップは、最小間隔に基づいて上層導電層と下層導電層との間の電界強度の最大値を算出し、電界強度の最大値に基づいて上層導電層と下層導電層との間の領域が絶縁破壊に至る時間と絶縁破壊に至る時間の累積確率との関係を示す累積分布関数を確定する。上記絶縁破壊に至る時間の実現値を生成するステップは、確定された絶縁破壊に至る時間と絶縁破壊に至る時間の累積確率との関係を示す累積分布関数に累積確率として乱数を代入することにより、絶縁破壊に至る時間の実現値を生成する。

本実施の形態によれば、設計パターンの情報および工程ばらつきの実現値が用いられて絶縁破壊に至る時間の累積分布関数が確定され、さらにこの関数から絶縁破壊に至る時間の実現値が生成される。このため任意のパターン形状についてＴＤＤＢ寿命を分布形状も含めて精度よく見積もることができる。

以下、本発明の概要および実施の形態について図に基づいて説明する。
（概要）
本発明はモンテカルロ法により線間ＴＤＤＢが取り扱われることにより半導体装置の高信頼化を行なうアルゴリズムを提供することができる。まずこのアルゴリズムの概要について説明する。

図１は、本発明の設計支援装置が用いられた半導体装置の製造方法の概要を説明するためのフローチャートである。図１を参照して、まずステップＳ１０１にて、ＣＡＤ(Computer-Aided Design)ツールが用いられて、回路パターンの設計が行なわれる。次にステップＳ１０２にて、この設計パターンを有するフォトマスクが用いられて形成されるレジストパターンが近接効果の影響が考慮されて光学シミュレーションされる。これにより設計パターンがリソグラフィにより形成されるレジストのパターンの実態に近い形状に補正される。

ステップＳ１０６にて、半導体装置の製造を行なうための暫定的なプロセスが構築される。ステップＳ１０７にて、この暫定的なプロセスの工程ばらつきに関する実測データが正規分布で近似されて工程ばらつきデータベースに蓄積される。

ステップＳ１０３にて、たとえばビア（下層導電層）と互いに絶縁された配線（上層導電層）との最小スペース間隔（最小間隔）が計算される場合、このデータベースに記憶されている統計情報に基づいて、近接効果補正されたビアおよび配線のパターンの輪郭線を構成する各点の座標が個々に変位される。ここで、いわゆる逆関数法が用いられる。すなわち０から１までの一様乱数が発生されて正規分布関数の逆関数に代入される。これにより所定の統計母数にしたがう確率変数、つまり工程ばらつきを含む座標点が得られる。製造工程順にしたがってその都度に座標が変位されて、実プロセスにおけるパターン形状や位置関係の推移が模擬される。すなわち上層導電層と下層導電層との分離寸法のばらつき計算がモンテかモンテカルロ法により行なわれる。

座標が変位された後、たとえば配線の輪郭線を構成する全ての座標点と、ビアの輪郭線を構成する全ての座標点との相互の距離がピタゴラスの定理によって計算される。この計算により得られた距離のうち最小距離が抽出されることにより、このビアについての配線との最小間隔の情報が得られる。３層以上の多層配線のように縦構造（厚み方向の構造）が複雑であっても、各ビアとその上層または下層に位置する配線との位置関係について上述の計算手続きがすべて尽くされればよい。またビアが複数ある場合は各ビアについて配線との最小間隔が求められる。このようにして求められた最小間隔が式（２）にスペース間隔ｓとして代入されて各ビアに対応する電界強度Ｅが計算される。

ステップＳ１０８にて、たとえば平行に走る２本の配線パターンが用いられて、その後のステップにおいて必要となるパラメータが実験的に決定される。まず絶縁破壊のモデル式が確定される必要があるため、式（１）または式（３）におけるパラメータＡ，Φおよびγが決定される。また平行配線においてもＴＤＤＢ寿命は真性ばらつきを有することから、（５）式のパラメータｍが求められる。

ステップＳ１０４にて、上記のパラメータＥ，Ａ，Φおよびγが式（１）または（３）に代入されることによりＴＤＤＢのモデル式による寿命（絶縁破壊に至る時間の標準値）ｔ_BDが計算される。

次にこの寿命ｔ_BDに真性ばらつきを考慮した補正が加えられる。まず寿命ｔ_BDの値が式（５）における６３％寿命ｔ₀として代入される。次に式（５）の累積故障率Ｆ（ｔ）に０から１までの一様乱数が与えられると、逆関数法によりｔが統計的ばらつきを有する確率変数として得られる。すなわち積事象として真性ばらつきが加味された条件付確率により実現されるＴＤＤＢ寿命が計算できる。

このようにして個々のビアについてＴＤＤＢ寿命が求められた後、半導体チップ（半導体装置）の全ビアについての寿命のうち最短寿命が半導体装置の寿命とされる。この試行計算が繰り返されれば半導体チップを多数製造した場合の寿命ばらつきを推定することができる。

ステップＳ１０５にて、上記で得られた寿命ばらつきが半導体装置の信頼性規格を満たすか否かが判断される。もし規格が満たされる場合は、計算に用いられた回路パターンの形状および構築されたプロセスに基づいて半導体装置が製造される。もし規格が満たされない場合は、この判断結果がパターン設計およびプロセス構築の少なくともいずれかにフィードバックされる。そして、パターン設計およびプロセス構築の少なくともいずれかのステップがこのフィードバックの結果が踏まえられて再実施される。そして再度、図１に示すステップが行なわれる。

上記説明した方法によれば、パターン最適化や工程管理規格見直しを効率的に行なうことができる。また特定工程のプロセスばらつきの変化に対する寿命ばらつきの応答特性を調べることもでき、各工程の管理規格の妥当性を検討することができる。

次に本発明のパターン設計、光学シミュレーションおよび分離寸法ばらつき計算の例について説明する。

図２は、本発明の半導体装置のパターン設計を例示するための概略的な平面図である。主に図２を参照して、パターン設計Ｓ１０１（図１）にて、上層および下層の２層のレイヤが重ねあわされた設計がされる。下層レイヤにはビアパターン（下層導電層）Ｖａが配置され、上層レイヤには互いに電気的に分離された配線パターン（上層導電層）Ｍａ，Ｍｂが配置される。ビアパターンＶａは配線パターンＭａに包含されるように重ね合わせの設計がされる。これによりビアパターンＶａは、配線パターンＭｂとは互いに電気的に分離され、かつ配線パターンＭａとは互いに電気的に接続される。

図３は、図２のパターン設計における下層レイヤの設計パターン（ａ）および補正された設計パターン（ｂ）を概略的に示す平面図である。また図４は、図２のパターン設計における上層レイヤの設計パターン（ａ）および補正された設計パターン（ｂ）を概略的に示す平面図である。

主に図３（ａ）および（ｂ）を参照して、ステップＳ１０２（図１）にて、下層レイヤＬＹ１に対してフォトリソグラフィ工程における近接効果補正のための光学シミュレーションが行なわれて補正された下層レイヤＬＹ１Ｃが得られる。すなわちビアパターンＶａ（図３（ａ））から補正されたビアパターンＶａＣ（図３（ｂ））が得られる。主に図４（ａ）および（ｂ）を参照して、同様にして上層レイヤＬＹ２から補正された上層レイヤＬＹ２Ｃが得られる。すなわち配線パターンＭａ，Ｍｂから補正された配線パターンＭａＣ，ＭｂＣが得られる。

ステップＳ１０７にて、下層レイヤＬＹ１Ｃと上層レイヤＬＹ２Ｃとの間の重ね合わせ工程と、下層レイヤＬＹ１Ｃおよび上層レイヤＬＹ２Ｃのそれぞれの加工工程とに関する工程ばらつきが予めデータベース化される。

具体的には、たとえば重ね合わせの工程ばらつきに関して直交座標軸Ｘ，Ｙを有する平面座標において重ね合わせズレがＸおよびＹ方向について３σ＝２５ｎｍの正規分布ばらつきを有する旨がデータベースに蓄積される。またエッチング工程などの加工工程においてビアパターンＶａＣのトップ径が設計値８０ｎｍに対して３σ＝５ｎｍの正規分布ばらつきを有する旨がデータベースに蓄積される。

図５は、図３（ｂ）および図４（ｂ）に示される２層のレイヤの重ね合わせ工程ばらつきを例示するための概略的な平面図である。主に図５を参照して、ステップＳ１０３（図１）にて、補正された下層レイヤＬＹ１Ｃ（図３（ｂ））と、補正された上層レイヤＬＹ２Ｃ（図４（ｂ））とが互いに重ね合わせられた状態がシミュレーションされる。重ね合わせ誤差により下層レイヤＬＹ１ＣのビアパターンＶａＣは上層レイヤＬＹ２Ｃの配線パターンＭａＣに対して設計上の位置（図中破線の位置）から重ね合わせ誤差ＯＥだけずれて位置する。この重ね合わせ誤差ＯＥは上記の工程ばらつきが用いられたモンテカルロ法によりシミュレーションされる。具体的には、３σ＝２５ｎｍの正規分布に対応する累積分布関数の逆関数に乱数が代入されて、確率変数である重ね合わせ誤差ＯＥが逆算で求められる。

図６は、図５に示される各レイヤの加工工程ばらつきを例示するための概略的な平面図である。主に図６を参照して、ステップＳ１０３（図１）にて、補正された下層レイヤＬＹ１Ｃ（図３（ｂ））と、補正された上層レイヤＬＹ２Ｃ（図４（ｂ））とのそれぞれの加工工程がシミュレーションされる。

加工工程ばらつきにより、加工形成されるビアパターンＶａＣＶの半径は、近接効果補正されたビアパターンＶａＣの半径に比して、たとえば誤差寸法ＥＥ１だけ大きくなる。また加工形成される配線パターンＭａＣＶ，ＭｂＣＶのそれぞれの幅寸法は、近接効果補正された配線パターンＭａＣ，ＭｂＣの幅寸法に比して、たとえば誤差寸法ＥＥ２だけ両脇が狭くなる。これらの加工工程における誤差寸法は、上記の工程ばらつきデータが用いられたモンテカルロ法によりシミュレーションされる。

主に図６を参照して、重ね合わせ工程ばらつき（図５）および加工工程ばらつきの双方が考慮されて、ビアパターンＶａＣＶと配線パターンＭｂＣＶとの最小間隔ＳＰが算出される。

たとえば重ね合わせばらつきの３σが２５ｎｍの条件において、たとえば各工程ばらつきに対して試行回数２０回のモンテカルロシミュレーションが行なわれて、図７に示す最小間隔ＳＰの分布が得られる。この分布においては最小間隔ＳＰが８８ｎｍになるケースがおよそ１％の確率で出現すると推定される。

上記のように算出された最小間隔ＳＰが式（２）にｓとして代入されて電界強度Ｅが求められ、さらに、たとえば式（３）によりｔ_BDが算出される。そしてこの算出されたｔ_BDが式（５）にｔ₀として代入されればＦ（ｔ）が確定される。そしてこの確定されたＦ（ｔ）が用いられたモンテカルロ法により絶縁破壊に至る時間ｔの実現値をシミュレーションすることができる。

上記の原理に基づいて以下の実施の形態１〜３がなされている。
（実施の形態１）
本実施の形態においては、半導体装置の設計支援装置、当該装置としてコンピュータを機能させるためのプログラム、および記録媒体について説明する。

はじめに、図８〜図１２を用いて本実施の形態の設計支援装置によって実現される各機能の構成について説明する。

図８は、本発明の実施の形態１における設計支援装置によって実現される各機能の構成を表すブロック図である。図８を参照して、設計支援装置１００は、設計パターンデータ入力部８１０と、工程バラツキ入力部８２０と、一時記憶部８３０と、記憶部８４０と、処理部８５０とを備えている。

処理部８５０は、書込部８５１と、初期設定部８５２と、読出部８５３と、工程ばらつきの実現値生成部８５４と、最小間隔算出部８５５と、絶縁破壊時間の累積分布関数確定部８５６と、絶縁破壊時間の実現値生成部８５７と、絶縁破壊時間の実現値処理部８５８とを含んでいる。

設計パターンデータ入力部８１０は、半導体装置の設計パターンの仕様を表すデータの入力を受け付ける。このデータは、多層導電層の各層ごとのパターン形状情報と、各層間の重ね合わせの位置関係情報とを含んでいる。

工程ばらつき入力部８２０は、半導体装置の製造工程における工程ばらつきを表すデータの入力を受け付ける。このデータは、多層導電層の各層間の重ね合わせばらつき情報と、各層ごとの加工工程のばらつき情報とを含んでいる。

一時記憶部８３０は、設計パターンデータ入力部８１０または工程ばらつき入力部８２０によって入力が受け付けられたデータ、あるいは処理部８５０によって生成されたデータを一時的に（揮発的に）保持する。一時記憶部８３０は、たとえばＲＡＭ(Random Access Memory)として実現される。なお一時記憶部８３０は物理的には１つのメモリとして実現される場合に限られず、２つ以上のメモリに分けて構成されてもよい。

書込部８５１は、一時記憶部８３０に保持されているデータを読み出し、そのデータを記憶部８４０において確保された領域に書き込む。記憶部８４０は、データを不揮発的に保持できる記憶装置である。初期設定部８５２は、記憶部８４０に格納されているデータおよび設計支援装置１００に対して入力される外部からの指示に基づいて、設計支援を行なうための初期設定値を記憶部８４０から読み出し、一時記憶部８３０において確保された領域に格納する。

記憶部８４０は、データを格納するためのメモリ領域８４１〜８４３を有している。記憶部８４０は、たとえばフラッシュメモリやハードディスク装置として実現される。

読出し部８５３は、記憶部８４０のメモリ領域８４１，８４２のそれぞれに格納されている設計パターンデータおよび工程ばらつきデータを読み出し、一時記憶部８３０のメモリ領域８３１，８３２の各々に格納する。

工程ばらつきの実現値生成部８５４は、一時記憶部８３０に格納されている工程ばらつきデータに基づく工程ばらつきの累積分布関数に累積確率として乱数を代入することにより、工程ばらつきの実現値を生成する。そして工程ばらつきの実現値生成部８５４は、この工程ばらつきの実現値を一時記憶部８３０のメモリ領域８３３に格納する。なお上記の工程ばらつきの累積分布関数とは、工程ばらつきと工程ばらつきの累積確率との関係を示す累積分布関数のことである。

具体的には、重ね合わせ工程や加工工程のばらつきを表す正規分布を表す累積分布関数の逆関数が求められる。また０から１までの範囲内の乱数が発生される。この乱数が上記の逆関数に累積確率として代入される。これより確率変数にあたるばらつきの実現値が生成される。すなわち重ね合わせズレや加工誤差の実現値が生成される。

最小間隔算出部８５５は、一時記憶部８３０に格納されている設計パターンデータおよび工程ばらつき実現値に基づいて上層導電層と下層導電層との最小間隔を算出する。そして最小間隔算出部８５５はこの最小間隔を一時記憶部８３０のメモリ領域８３４に格納する。

具体的には、各ビアごとに上層導電層と下層導電層との最小間隔が算出される。なお導電層が３層以上形成される場合は隣接する２層ごとについて上層導電層と下層導電層との最小間隔が算出されればよい。

絶縁破壊時間の累積分布関数確定部８５６は、一時記憶部８３０に格納されている最小間隔に基づいて上層導電層と下層導電層との間の電界強度の最大値を算出する。そして絶縁破壊時間の累積分布関数確定部８５６は、この電界強度の最大値に基づいて上層導電層と下層導電層との間の領域が絶縁破壊に至る時間の累積分布関数を確定する。そして絶縁破壊時間の累積分布関数確定部８５６は、この確定された絶縁破壊時間の累積分布関数を一時記憶部８３０のメモリ領域８３５に格納する。なお上記の絶縁破壊に至る時間の累積分布関数とは、絶縁破壊に至る時間と絶縁破壊に至る時間の累積確率との関係を示す累積分布関数のことである。

具体的には、一時記憶部８３０に格納されている最小間隔が式（２）に配線スペース間隔ｓとして代入される。これにより電界強度の最大値が算出される。そして式（３）により寿命の標準値ｔ_BDが算出される。そしてこれが式（５）に６３％寿命ｔ₀として代入されて、累積故障率Ｆ（ｔ）の関数が確定される。

絶縁破壊時間の実現値生成部８５７は、一時記憶部８３０に格納されている確定された絶縁破壊に至る時間の累積分布関数に累積確率として乱数を代入することにより、絶縁破壊に至る時間の実現値を生成する。そして絶縁破壊時間の実現値生成部８５７は、この絶縁破壊時間の実現値を一時記憶部８３０のメモリ領域８３６に格納する。

具体的には、まず０から１の範囲の乱数が発生される。そしてこの乱数が上記の確定された累積故障率Ｆ（ｔ）の逆関数において累積故障率Ｆとして代入される。これにより絶縁破壊に至る時間ｔの実現値が生成される。

絶縁破壊時間の実現値処理部８５８は、一時記憶部８３０に格納されている絶縁破壊時間の実現値に基づいて処理を行なう。具体的には、絶縁破壊時間の実現値処理部８５８は、たとえば絶縁破壊時間の実現値をモニタに表示させたり、あるいは記憶部８４０に格納したりする。

図９は、本発明の実施の形態１における設計支援装置によって実現されるフォトリソグラフィ工程における光近接効果の補正機能の構成を表すブロック図である。図９を参照して、好ましくは上記の最小間隔算出部８５５は、光近接効果補正部９５１と、補正された設計パターンに基づく最小間隔算出部９５２とを有している。

光近接効果補正部９５１は、一時記憶部８３０に格納されている設計パターンデータに対してフォトリソグラフィ工程における光近接効果の補正を行なう。そして光近接効果補正部９５１は、補正された設計パターンデータを一時記憶部８３０のメモリ領域９３１に格納する。

補正された設計パターンに基づく最小間隔算出部９５２は、一時記憶部８３０に格納されている補正された設計パターンデータおよび工程ばらつき実現値に基づいて上層導電層と下層導電層との最小間隔を算出する。そして補正された設計パターンに基づく最小間隔算出部９５２は、この最小間隔を一時記憶部８３０のメモリ領域８３４に格納する。

図１０は、本発明の実施の形態１における設計支援装置によって実現される入力部の各機能の構成の一部を表すブロック図である。図１０を参照して、好ましくは設計支援装置１００は、絶縁破壊に至る時間の標準値と電界強度とのモデル式（相関式）の入力部１０１０をさらに有している。絶縁破壊に至る時間の標準値と電界強度との相関式の入力部１０１０は、ＴＤＤＢのモデル式を表すデータの入力を受け付ける。

具体的には、この相関式とは、たとえばルートＥモデルにおいては、式（３）および付随するパラメータＡ、Φ、γ、Ｔの具体的な値である。また上記の標準値とは式（３）における寿命ｔ_BDである。なお絶縁破壊に至る時間の標準値と電界強度との相関式の入力部１０１０は、ルートＥモデルの代わりにＥモデル（式（１））やその他のモデルの相関式を表すデータ入力を受け付けることもできる。

また好ましくは設計支援装置１００は、標準値をパラメータとする絶縁破壊に至る時間の実現値の累積分布関数の入力部１０２０をさらに有している。標準値をパラメータとする絶縁破壊に至る時間の実現値の累積分布関数の入力部は、絶縁破壊に至る時間の標準値をパラメータとする絶縁破壊に至る時間の実現値の累積分布関数を表すデータの入力を受け付ける。

具体的には、この相関式とは、たとえば式（５）および付随するパラメータｍの具体的な値である。この式（５）においては上記の標準値とは６３％寿命ｔ₀である。

図１１は、本発明の実施の形態１における設計支援装置によって実現される絶縁破壊時間の累積分布関数確定機能の構成の一部を表すブロック図である。図１１を参照して、好ましくは絶縁破壊時間の累積分布関数確定部８５６は、絶縁破壊に至る時間の標準値算出部１１５１と、絶縁破壊に至る時間の実現値の累積分布関数のパラメータ確定部１１５２とを有している。

絶縁破壊に至る時間の標準値算出部１１５１は、一時記憶部８３０のメモリ領域８３４，１１３１に格納されている最小間隔と相関式とに基づいて絶縁破壊に至る時間の標準値を算出する。そして絶縁破壊に至る時間の標準値算出部１１５１は、算出された時間の標準値を一時記憶部８３０のメモリ領域１１３２に格納する。なおメモリ領域１１３１に格納されている相関式は、絶縁破壊に至る時間の標準値と電界強度との相関式の入力部１０１０（図１０）により入力が受け付けられた内容である。たとえばルートＥモデルが用いられる場合は、この算出された電界強度の最大値が式（３）に代入される。これよりルートＥモデルにおける寿命（絶縁破壊に至る時間の標準値）ｔ_BDが得られる。

絶縁破壊に至る時間の実現値の累積分布関数のパラメータ確定部１１５２は、一時記憶部８３０に格納されている具体的に算出された標準値と、標準値をパラメータとする累積分布関数とに基づいて、絶縁破壊に至る時間の実現値の累積分布関数のパラメータを確定する。なおメモリ領域１１３３に格納されている標準値をパラメータとする累積分布関数は、絶縁破壊に至る時間の標準値をパラメータとする絶縁破壊に至る時間の実現値の累積分布関数の入力部１０２０により入力が受け付けられた内容である。たとえばワイブル分布が用いられる場合は、寿命ｔ_BDが式（５）に63％寿命ｔ₀として代入される。これにより累積故障率Ｆ（ｔ）の関数（絶縁破壊に至る時間の累積分布関数）が確定される。

図１２は、本発明の実施の形態１における設計支援装置によって実現される半導体装置の予測寿命算出機能の構成を表すブロック図である。図１２を参照して、好ましくは処理部８５０は半導体装置の予測寿命算出部１２５０をさらに有している。半導体装置の予測寿命算出部１２５０は、複数の実現値の最小値選択部１２５１と、半導体装置の予測寿命の処理部１２５２とを有している。複数の実現値の最小値選択部１２５１は、一時記憶部８３０のメモリ領域８３６に格納されている複数の絶縁破壊時間の実現値における最小値を用いて半導体装置の予測寿命を算出する。そして複数の実現値の最小値選択部１２５１は、算出された半導体装置の予測寿命を一時記憶部８３０のメモリ領域１２３１に格納する。

なお上記の複数の実現値のそれぞれは、半導体装置が上層導電層と下層導電層との組を複数有し、この組の各々について時間の実現値が生成されることにより生成されたものである。

半導体装置の予測寿命の処理部１２５２は、一時記憶部８３０に格納されている半導体装置の予測寿命に基づいて処理を行なう。具体的には、半導体装置の予測寿命の処理部１２５２は、たとえば半導体装置の予測寿命をモニタに表示させたり、あるいは記憶部８４０に格納したりする。

再び図８を参照して、設計支援装置１００の上記各機能を実現するために使用されるプログラムは、記憶部８４０のメモリ領域８４３に格納されている。当該プログラムがプロセッサ等の演算処理装置によって実行されると、処理部８５０を構成する各機能が実現される。当該プログラムは、たとえば、各機能を実現するモジュールを組み合わせることにより構成される。

次に、図１３〜図１６を用いて本実施の形態の設計支援装置の制御構造について説明する。

図１３は、本発明の実施の形態１の設計支援装置の処理部が実行する処理の手順を表すフローチャートである。主に図１３を参照して、設計支援装置１００がコンピュータシステムによって実現される場合には、コンピュータシステムが備えるプロセッサが、処理部８５０として機能する。ステップＳ１３１０にて、処理部８５０は、最小間隔の算出を目的とする第１のモンテカルロ法による計算を実行し、ステップＳ１３２０にて、処理部８５０は、絶縁破壊時間の実現値の生成を目的とする第２のモンテカルロ法による計算を実行する。以下にその詳細について説明する。

ステップＳ１３１１，Ｓ１３１２のそれぞれにて、処理部８５０は、読出部８５３として記憶部８４０に格納されている設計パターンデータおよび工程ばらつきデータの各々を読み出して、一時記憶部８３０に書き込む。具体的には、設計パターンデータは、多層導電層の各層ごとのパターン形状情報と、各層間の重ね合わせの位置関係情報とを含んでいる。また工程ばらつきデータは、多層導電層の各層間の重ね合わせばらつき情報と、各層ごとの加工工程のばらつき情報とを含んでいる。

ステップＳ１３１３にて、処理部８５０は、工程ばらつきの実現値生成部８５４として工程ばらつきの実現値を生成する。すなわち処理部８５０は、工程ばらつきデータに基づく工程ばらつきの累積分布関数に累積確率として乱数を代入することにより、工程ばらつきの実現値を生成する。そして処理部８５０は、この工程ばらつきの実現値を一時記憶部８３０のメモリ領域８３３に書き込む。具体的には、重ね合わせズレや加工誤差の実現値が生成される。

ステップＳ１３１４にて、処理部８５０は、最小間隔算出部８５５として上層導電層と下層導電層との最小間隔を算出する。すなわち処理部８５０は、一時記憶部８３０に格納されている設計パターンデータおよび工程ばらつき実現値に基づいて最小間隔を算出し、この最小間隔を一時記憶部８３０のメモリ領域８３４に書き込む。

ステップＳ１３２１にて、処理部８５０は、絶縁破壊時間の累積分布関数確定部８５６として絶縁破壊時間の累積分布関数を確定する。すなわち、処理部８５０は、まず一時記憶部８３０に格納されている最小間隔に基づいて上層導電層と下層導電層との間の電界強度の最大値を算出する。そして処理部８５０は、この電界強度の最大値に基づいて上層導電層と下層導電層との間の領域が絶縁破壊に至る時間の累積分布関数を確定する。そして処理部８５０は、この確定された累積分布関数を一時記憶部８３０のメモリ領域８３５に書き込む。

ステップＳ１３２２にて、処理部８５０は、絶縁破壊時間の実現値生成部８５７として、絶縁破壊に至る時間の実現値を生成する。すなわち処理部８５０は、確定された絶縁破壊に至る時間の累積分布関数に累積確率として乱数を代入することにより、絶縁破壊に至る時間の実現値を生成する。そして処理部８５０は、この絶縁破壊時間の実現値を一時記憶部８３０のメモリ領域８３６に格納する。

具体的には、まず０から１の範囲の乱数が発生される。そしてこの乱数が上記の確定された絶縁破壊に至る時間の累積分布関数の逆関数において累積確率として代入される。これにより絶縁破壊に至る時間の実現値が生成される。

図１４は、本発明の実施の形態１の設計支援装置の処理部が実行する光近接効果の補正を伴う最小間隔の算出処理の手順を表すフローチャートである。主に図１４を参照して、好ましくは最小間隔を算出するステップＳ１３１４（図１３）は以下のステップを有する。ステップＳ１４１０にて、処理部８５０は光近接効果補正部９５１として設計パターンデータに対してフォトリソグラフィ工程における光近接効果の補正を行なう。ステップＳ１４２０として、処理部８５０は補正された設計パターンに基づく最小間隔算出部９５２として補正された設計パターンデータおよび工程ばらつきの実現値に基づいて最小間隔を算出する。

図１５は、本発明の実施の形態１の設計支援装置の処理部が実行する絶縁破壊に至る時間の標準値の算出を伴う時間の累積分布関数の確定処理の手順を表すフローチャートである。図１５を参照して、好ましくは時間の累積分布関数を確定するステップＳ１３２１は、データを読み出すステップＳ１５１０と、それに続くステップＳ１５２０とを有する。以下にその詳細について説明する。

ステップＳ１５１１にて、処理部８５０は、絶縁破壊に至る時間の標準値と電界強度との相関式の読出しを行なう。具体的には、たとえばルートＥモデルを表す式（３）の読出しを行なう。なおこの時点では式（３）における寿命ｔ_BD（標準値）は未知である。

ステップＳ１５１２にて、処理部８５０は、標準値をパラメータとする絶縁破壊に至る時間の実現値の累積分布関数の読出しを行なう。具体的には、たとえばワイブル分布を表す式（５）の読出しを行なう。なおこの時点で式（５）における６３％寿命ｔ₀は未知である。

ステップＳ１５２１にて、処理部８５０は、まず一時記憶部８３０に格納されている最小間隔に基づいて上層導電層と下層導電層との間の電界強度の最大値を算出する。具体的には、最小間隔が式（２）に配線スペース間隔ｓとして代入される。これにより電界強度の最大値が算出される。

ステップＳ１５２２にて、処理部８５０は、絶縁破壊に至る時間の標準値を算出する。具体的には、たとえばルートＥモデルを表す式（３）の電界強度Ｅとして上記で算出された電界強度の最大値が代入されて、寿命ｔ_BD(標準値）が算出される。

ステップＳ１５２３にて、処理部８５０は、標準値をパラメータとする絶縁破壊に至る時間の実現値の累積分布関数におけるパラメータを確定する。具体的には、たとえばワイブル分布を表す式（５）の未知のパラメータである６３％寿命ｔ₀として上記で算出された寿命ｔ_BDが適用されることによりパラメータが確定される。この結果、絶縁破壊に至る時間の実現値の累積分布関数が確定される。

図１６は、本発明の実施の形態１の設計支援装置の処理部が実行する半導体装置の予測寿命の算出処理の手順を表すフローチャートである。図１６を参照して、好ましくは処理部８５０はさらに以下の手順を実行する。

ステップＳ１６１０にて、処理部８５０は、半導体装置の上層導電層と下層導電層との複数の組のそれぞれについて、時間の実現値を生成する。これにより複数の時間の実現値が生成される。

ステップＳ１６２０にて、処理部８５０は、上記の複数の時間の実現値における最小値を用いて半導体装置の予測寿命を算出する。

以上詳述したように、本発明の実施の形態に係る設計支援装置１００は、各処理を実行する回路素子を組み合わせることによりハードウェアの構成として実現されるが、その他の態様でも構成することができる。たとえば、各処理を実行するプログラムを、ＣＰＵ（Central Processing Unit）その他のプロセッサに実行させることにより、ソフトウェアとハードウェアとが協働する態様によっても実現される。以下に、設計支援装置１００を実現するコンピュータシステムについて説明する。

図１７は、コンピュータシステムのハードウェア構成を表わすブロック図である。図１７を参照して、コンピュータシステム１７００は、ハードウェアの主たる構成要素として、ＣＰＵ１７１０、マウス１７２０、キーボード１７３０、ＲＡＭ１７４０、ハードディスク１７５０、ＣＤ−ＲＯＭ（Compact Disk-Read Only Memory）駆動装置１７６０、モニタ１７８０および通信ＩＦ（Interface）１７９０を含む。

マウス１７２０およびキーボード１７３０はコンピュータシステム１７００の使用者による指示の入力を受け付ける。ＲＡＭ１７４０は、入力されるデータあるいはプログラムによって予め規定された処理が実行されるごとに一時的に生成されるデータを格納する。ハードディスク１７５０は大容量のデータを格納することができる。上記の各構成要素はデータバスにより接続されている。ＣＤ−ＲＯＭ駆動装置１７６０にはＣＤ−ＲＯＭ１７６２が装着される。

設計支援装置１００として機能するコンピュータシステム１７００における処理は、当該ハードウェアおよびＣＰＵ１７１０により実行されるソフトウェアによって実現される。このようなソフトウェアは、ＲＡＭ１７４０あるいはハードディスク１７５０に予め記憶されている場合もあれば、ＣＤ−ＲＯＭ１７６２その他の記録媒体に格納されてプログラム製品として流通し、ＣＤ−ＲＯＭ駆動装置１７６０その他の読取装置によりその記録媒体から読み取られて、ハードディスク１７５０に一旦格納される場合もある。そのソフトウェアは、ＲＡＭ１７４０あるいはハードディスク１７５０から読み出されて、ＣＰＵ１７１０によって実行される。

図１７に示されたコンピュータシステム１７００のハードウェア自体は、一般的なものである。したがって、本発明の本質的な部分は、ＲＡＭ１７４０、ハードディスク１７５０、ＣＤ−ＲＯＭ１７６２その他の記録媒体に格納されたソフトウェアであるともいえる。なお、コンピュータシステム１７００の各ハードウェアの動作は周知であるので、詳細な説明は繰り返さない。

次に、図１８〜図２７を用いて本実施の形態の設計支援装置の使用方法および動作について説明する。

まず本実施の形態の設計支援装置１００に半導体装置の設計パターン情報が入力される。以下においてこの設計パターン情報について説明する。

図１８は、本発明の実施の形態１における半導体装置が半導体基板上に形成された様子を概略的に示す平面図である。図１８を参照して、たとえば５枚の半導体基板ＳＢのそれぞれの上に、複数の半導体装置Ｄ１〜Ｄ２０が配置されている。本実施の形態の設計支援装置１００に入力される設計パターン情報は、半導体装置Ｄ１〜Ｄ２０の半導体基板ＳＢに対する配置情報を含む。

図１９は、本発明の実施の形態１における半導体装置の配線パターンを概略的に示す平面図である。主に図１９を参照して、半導体装置Ｄ１〜Ｄ２０（図１８）のそれぞれは、配線パターンＭＸ，ＭＹを有している。配線パターンＭＸ，ＭＹのそれぞれは多数の櫛型の配線パターンＭＣを有している。なお図中においては、配線パターンＭＸ，ＭＹのそれぞれが有する櫛型の配線の一部として配線パターンＭＸ１〜ＭＸ４，ＭＹ１〜ＭＹ５の各々が示されている。

なお配線パターンＭＸと配線パターンＭＹとの間は互いに電気的に分離されている。これにより、対向する櫛歯型の配線パターン間には電圧を印加することができる。たとえば配線パターンＭＸと配線パターンＭＹとの間に電圧Ｖが印加されると、配線パターンＭＸ１と、この配線パターンＭＸ１に対向する配線パターンＭＹ１，ＭＹ２との間には電圧Ｖが印加される。

図２０は、本発明の実施の形態１における半導体装置の配線パターンおよびビアパターンの設計パターンを示す平面図である。また、図２１は、図２０のＸＸＩ−ＸＸＩ線に対応する半導体装置の概略的な断面図である。なお、図２０は図２１の面Ｐにおける設計パターンを示す。

主に図２０および図２１を参照して、半導体装置Ｄ１〜Ｄ２０（図１８）のそれぞれにおいて半導体基板ＳＢ上に第１層ＬＬ、第２層ＬＭおよび第３層ＬＵの３層構造が順に形成されている。配線パターンＭＸ１，ＭＹ１，ＭＹ２を含む配線パターンＭＣ（図１９）は第２層ＬＭのパターンとして形成されている。

また、櫛型の配線パターン（たとえば配線パターンＭＸ１）と、この配線パターンと接する２つのビアパターンとからなる組が３０００組形成されている。なお図２０においては、例として２組（ビアパターンＶＬ１，ＶＵ１を有する組、およびビアパターンＶＬ２，ＶＵ２を有する組）を示している。また図２１においては、例として１組（ビアパターンＶＬ１，ＶＵ１を有する組）を示している。

たとえばビアパターンＶＬ１，ＶＵ１を有する組について説明する。ビアパターンＶＬ１は第１層ＬＬおよび第２層ＬＭを貫通している。またビアパターンＶＵ１は第３層ＬＵを貫通している。第２層上面（図中Ｐ面）において、ビアパターンＶＬ１の上面（トップ）にビアパターンＶＵ１の下面（ボトム）が載っている。

図２０における寸法線ＷＭ，ＷＬ，ＷＵはＰ面（図２１）における寸法である。幅寸法ＷＭは配線パターンＭＣ（図１９）の上面の線幅寸法（ＭＣ線幅）である。また径寸法ＷＬはビアパターンＶＬ１，ＶＬ２などの上面の径寸法（ＶＬトップ径）である。また径寸法ＷＵはビアパターンＶＵ１，ＶＵ２などの下面の径寸法（ＶＵボトム径）である。

ビアパターンＶＬ１，ＶＬ２などの第１層ＬＬおよび第２層ＬＭを貫通している３０００個のビアパターンを総称してビアパターンＶＬと称する。またビアパターンＶＵ１，ＶＵ２などの第３層ＬＵを貫通している３０００個のビアパターンを総称してビアパターンＶＵと称する。本実施の形態の設計支援装置１００に入力される設計パターン情報は、配線パターンＭＣ、ビアパターンＶＬ、ビアパターンＶＵにおけるそれぞれの形状情報および相互の位置関係に関する情報を含む。

なおビアパターンＶＬと配線パターンＭＣとの関係においては、ビアパターンＶＬが下層導電層であり、配線パターンＭＣが上層導電層である。また配線パターンＭＣとビアパターンＶＵとの関係においては、配線パターンＭＣが下層導電層であり、ビアパターンＶＵが上層導電層である。

また第１〜第３層ＬＬ，ＬＭ，ＬＵにおいてビアパターンＶＬ，ＶＵおよび配線パターンが形成されていない領域は絶縁層ＩＦが形成されている。

次に本実施の形態の設計支援装置１００に半導体装置の製造工程におけるばらつきが入力される。この入力されるばらつきは、重ね合わせばらつきと加工工程ばらつきとを含む。次表に、設計値およびこれに対するばらつきの値の例を示す。

ばらつきに関して各事象は独立かつランダムであるとされる。たとえば隣り合うビアパターンの間でもエッチング程度のばらつきにより直径に相違が生じる。ただし重ね合わせ工程ばらつきについては、半導体装置Ｄ１〜Ｄ２０のそれぞれの内部においては、リソグラフィの特性から、同一方向に同一量だけ重ね合わせズレが生じていると仮定される。

次に設計支援装置１００は上記において入力された製造工程におけるばらつきに基づき、モンテカルロ法により工程ばらつきの実現値を生成する。

たとえばビアパターンＶＬ１，ＶＬ２のそれぞれと配線パターンＭＣとの間の重ね合わせについて、誤差の実現値ΔＬ１＋ΔＬＳ１，ΔＬ２＋ΔＬＳ１の各々が生成される。ここで誤差の実現値ΔＬＳ１は異なる半導体基板ＳＢ間でのばらつきに対応する誤差であるため、同一の半導体基板ＳＢ内においては共通の値である。誤差の実現値ΔＬ１，ΔＬ２は半導体基板ＳＢ内でのばらつきに対応する誤差であるため、各ビアパターンＶＬごとに異なる値である。

またビアパターンＶＵ１，ＶＵ２のそれぞれと配線パターンＭＣとの間の重ね合わせについて、誤差の実現値ΔＵ１＋ΔＵＳ１，ΔＵ２＋ΔＵＳ１の各々が生成される。ここで誤差の実現値ΔＵＳ１は異なる半導体基板ＳＢ間でのばらつきに対応する誤差であるため、同一の半導体基板ＳＢ内においては共通の値である。誤差の実現値ΔＵ１，ΔＵ２は半導体基板ＳＢ内でのばらつきに対応する誤差であるため、各ビアパターンＶＵごとに異なる値である。

またビアパターンＶＬのＶＬトップ径の誤差の実現値が生成される。たとえばビアパターンＶＬ１，ＶＬ２のそれぞれのＶＬトップ径の誤差が、実現値δＬ１，δＬ２の各々である。またビアパターンＶＵのＶＵボトム径の誤差の実現値δＵ１，δＵ２が生成される。たとえばビアパターンＶＵ１，ＶＵ２のそれぞれのＶＵボトム径の誤差が、実現値δＵ１，δＵ２の各々である。また配線パターンＭＣの線幅の誤差の実現値が生成される。たとえば配線パターンＭＸ１，ＭＹ１，ＭＹ２のそれぞれの線幅の誤差が、実現値δＸ１，δＹ１，δＹ２の各々である。

次に設計支援装置１００が入力された設計パターン情報と、生成されたばらつきの実現値とに基づいて、上層導電層と下層導電層との最小間隔を算出する工程について説明する。設計支援装置１００は設計パターンの情報を有しているため、図２０および図２１に例示された、工程ばらつきの影響が考慮されていない設計上の配線パターンおよびビアパターンの形状を模擬することが可能である。さらに設計支援装置１００は上記のように誤差の実現値の生成を行なっている。設計支援装置１００はこの実現値を用いて工程ばらつきの影響を受けたパターン形状を模擬する。

図２２および図２３は、本発明の実施の形態１における重ね合わせ工程および加工工程の誤差の影響を受けた半導体装置の概略的な断面図である。また図２４は、本発明の実施の形態１における重ね合わせ工程および加工工程の誤差の影響を受けた半導体装置の配線パターンおよびビアパターンを示す平面図である。なお図２２および図２３のそれぞれの断面位置は、図２４のＸＸＩＩ−ＸＸＩＩ線およびＸＸＩＩＩ−ＸＸＩＩＩ線の各々に対応する。また図２４が示す範囲は図２０が示す範囲と対応している。

図２２を参照して、ばらつきの実現値ΔＬ１＋ΔＬＳ１が用いられて、ビアパターンＶＬ１と配線パターンＭＸ１との間の重ね合わせ誤差が規定される。また実現値ΔＵ１＋ΔＵＳ１が用いられて、ビアパターンＶＵ１と配線パターンＭＸ１との間の重ね合わせ誤差が規定される。

図２３を参照して、ばらつきの実現値ΔＬ２＋ΔＬＳ２が用いられて、ビアパターンＶＬ２と配線パターンＭＸ１との間の重ね合わせ誤差が規定される。また実現値ΔＵ２＋ΔＵＳ１が用いられて、ビアパターンＶＵ１と配線パターンＭＸ１との間の重ね合わせ誤差が規定される。

図２４を参照して、ばらつきの実現値δＬ１，δＬ２のそれぞれが用いられて、ビアパターンＶＬ１，ＶＬ２の各々のＶＬトップ径ＷＬの誤差が規定される。ばらつきの実現値δＵ１，δＵ２のそれぞれが用いられて、ビアパターンＶＵ１，ＶＵ２の各々のＶＵボトム径ＷＵの誤差が規定される。ばらつきの実現値δＸ１，δＹ１，δＹ２のそれぞれが用いられて、配線パターンＭＸ１，ＭＹ１，ＭＹ２のＭＣ線幅ＷＭの誤差が規定される。

主に図２２〜図２４を参照して、ビアパターンＶＬ１とビアパターンＶＵ１と配線パターンＭＣ（図１９）とからなる組において、最小間隔ＳＰ１が算出される。たとえば第２層ＬＭと第３層ＬＵとの界面（図中Ｐ面）における下層導電層としての配線パターンＭＹ１と上層導電層としてのビアパターンＶＵ１との最小間隔がこの組における最小間隔となる。

またビアパターンＶＬ２とビアパターンＶＵ２と配線パターンＭＣ（図１９）とからなる組において、最小間隔ＳＰ１が算出される。たとえば第２層ＬＭと第３層ＬＵとの界面（図中Ｐ面）における上層導電層としての配線パターンＭＹ２と下層導電層としてのビアパターンＶＬ２との最小間隔がこの組における最小間隔となる。

なお、たとえば配線パターンＭＸ１と、この配線パターンＭＸ１と隣り合う配線パターンＭＹ１またはＭＹ２との間隔が工程ばらつきにより極端に狭くなった場合は、この間隔が最小間隔となり得る。

図２２〜図２４に示した以外のビアパターンＶＬ，ＶＵに関する他の組についても同様にして最小間隔が算出される。これにより、３０００個の最小間隔の値が得られる。これらの最小間隔を総称してＳＰと称する。

図２５は、本発明の実施の形態１の設計支援装置により算出された最小間隔の一例を示すグラフである。主に図２５を参照して、１枚の半導体基板ＳＢ上に２０個の半導体装置Ｄ１〜Ｄ２０（図１８）が形成される場合が模擬されることにより、３０００×２０個の最小間隔ＳＰの値が算出される。図２５においては１０個の半導体装置Ｄ１〜Ｄ１０のそれぞれから３０００個算出された３０００×１０個の最小間隔ＳＰが示されている。なお５枚の半導体基板ＳＢのそれぞれについて最小間隔ＳＰが算出されることにより、３０００×２０×５の最小間隔ＳＰが算出される。

次に設計支援装置１００が絶縁破壊に至る時間の実現値を生成する工程について説明する。

まず上記の最小間隔ＳＰから電界強度の最大値Ｅ_maxが算出される。このために式（２）においてスペース間隔ｓとして最小間隔ＳＰが代入される。また電圧Ｖとしては配線パターンＭＸと配線パターンＭＹとの間の設計上の電圧Ｖが代入される。これにより得られる電界強度Ｅが電界強度の最大値Ｅ_maxとされる。

たとえばルートＥモデルが適用される場合、この電界強度の最大値Ｅ_maxが式（３）における電界強度Ｅとして代入される。式（３）の右辺における各パラメータは実験により既知とされているため、絶縁破壊に至る時間の標準値ｔ_BDが得られる。すなわち各最小間隔ＳＰに対応して標準値ｔ_BDが得られる。

なお上記のパラメータ取得のための実験は、図２６（ａ）および（ｂ）に示すサンプルを用いて行なわれる。図２６（ａ）（平面図）および（ｂ）（断面図）を参照して、このサンプルは、互いに並走する配線パターンＭＥ１と配線パターンＭＥ２とを有している。配線パターンＭＥ１と配線パターンＭＥ２との間にはスペース間隔ＳＥにわたって絶縁層ＩＥが形成されている。このサンプルが用いられた一般的なＴＤＤＢ試験が行なわれることにより、たとえば温度１５０℃、電圧４０Ｖの実験条件で次表に示すパラメータが得られる。

得られた標準値ｔ_BDが式（５）の右辺におけるパラメータである６３％寿命ｔ₀として代入される。これにより累積故障率Ｆ（ｔ）（絶縁破壊に至る時間の累積分布関数）の関数が確定される。すなわち各最小間隔ＳＰごとに累積故障率Ｆ（ｔ）の関数が得られる。

次に設計支援装置１００は上記において確定された関数を用いて、モンテカルロ法により絶縁破壊に至る時間ｔの実現値を生成する。これにより各最小間隔ＳＰごとに絶縁破壊に至る時間ｔの実現値が得られる。

次に設計支援装置１００は、半導体装置Ｄ１〜Ｄ２０のそれぞれの予測寿命を算出する。このために半導体装置Ｄ１〜Ｄ２０のそれぞれにおいて上記時間ｔの実現値の最小値が抽出される。この最小値が半導体装置Ｄ１〜Ｄ２０のそれぞれの予測寿命とされる。

図２７は、本発明の実施の形態１における設計支援装置が算出した半導体装置の予測寿命の分布の一例を示すグラフである。図２７を参照して、予測寿命の分布はいわゆるワイブルプロットと呼ばれる方法で示されている。グラフの横軸は半導体装置Ｄ１〜Ｄ２０（図１８）の寿命である。縦軸は累積故障率Ｆ（ｔ）についての関数値−ｌｎ（１−Ｆ）である。グラフにおける５種のマーカー形状（三角形、円形、菱形、正方形およびＸ形）のそれぞれは、１枚の半導体基板ＳＢに対応している。たとえば三角形の２０個のマーカーは１枚の半導体基板ＳＢに形成された半導体装置Ｄ１〜Ｄ２０の寿命の分布を表している。

なおグラフにおける直線はビアパターンＶＬ，ＶＵが形成されない場合の半導体装置の寿命の分布を表している。

本実施の形態によれば、図１３に示すように、設計パターンデータと工程ばらつきデータとが設計支援装置１００に入力されれば、絶縁破壊に至る時間の実現値を生成することができる。よって工程ばらつき（寸法ばらつき）データに基づき、絶縁破壊により規定される半導体装置の寿命に関するデータを得ることができる。そしてこの寿命に関するデータに基づき半導体装置の信頼性について検討を行なうことができる。また工程ばらつきデータが変動された場合の絶縁破壊に至る時間の実現値の変動のデータに基づき、工程ばらつきの変動に対する半導体装置の寿命の応答性を容易に検討することができる。よって工程管理規格の見直し（図１）を容易に行なうことができる。

また、図８に示すように、設計支援装置１００は、工程ばらつき入力部８２０と、工程ばらつきの実現値生成部８５４とを有しており、工程ばらつき実現値をモンテカルロ法により生成することができる。よってこの工程ばらつき実現値と、設計パターンデータ入力部８１０により入力が受け付けられた設計パターンとを組み合わせて、ビアパターンＶＬまたはビアパターンＶＵと、配線パターンＭＣとの間の最小間隔を算出することができる。したがって、入力される設計パターンが複雑であっても計算に反映させることができる。よって、ばらつきの分散値の和を用いたＴＤＤＢ寿命の見積もりのように過剰に短く寿命を見積もることがない。

また、設計支援装置１００は、絶縁破壊時間の累積分布関数確定部８５６を有している。よって、絶縁破壊に至る時間の標準値（たとえば式（３）のｔ_BD）だけを求める場合と異なり、累積故障率Ｆ（ｔ）の分布形状を知ることができ、寿命に関してより多くの情報を得ることができる。

また、設計支援装置１００は、絶縁破壊時間の累積分布関数確定部８５６と絶縁破壊時間の実現値生成部８５７とを有しており、絶縁破壊時間の実現値をモンテカルロ法により生成することができる。よって、たとえばパーコレーション・モデルによって議論されているＴＤＤＢ寿命の真性ばらつきの影響を考慮することができる。

また好ましくは、図９に示すように、設計支援装置１００は、光近接効果補正部９５１を有している。これにより、より実際の半導体装置に即した寿命の予測を行なうことができる。

また、図１２に示すように、設計支援装置１００は、半導体装置の予測寿命算出部を有している。これにより、設計ばらつきデータと工程ばらつきデータとから半導体装置の予測寿命を算出することができる。

また、図２７に示すように、設計支援装置１００により複数の半導体装置についての予測寿命が算出される。これにより予測寿命の分布データを得ることができる。

また、工程ばらつきの累積分布関数が正規分布の累積分布関数とされる。これにより簡便に工程ばらつきが入力されることができる。

また、絶縁破壊に至る時間の累積分布関数がワイブル分布の累積分布関数とされる。これにより簡便に絶縁破壊に至る時間の累積分布関数が入力されることができる。

（実施の形態２）
本実施の形態においては、実施の形態１における設計支援支援装置を用いた半導体装置の製造方法について説明する。

図２８は、本発明の実施の形態２における設計支援装置が算出した半導体装置の予測寿命の分布の一例を示すグラフである。実施の形態１においては、櫛型の配線パターンＭＣ（図１９）の配線ピッチが２００ｎｍの場合について、半導体装置の寿命の予測（図２７）が行なわれる。本実施の形態においては配線ピッチが２００ｎｍの場合（図中Ｃ２００として円形マーカーにてプロット）に加えて、１４０ｎｍ（図中Ｃ１４０として三角形マーカーにてプロット）および１００ｎｍ（図中Ｃ１００として正方形マーカーにてプロット）の場合についても寿命が予測される。

なお相関式として用いられる式（３）における温度Ｔは、たとえば１５０℃とされる。また配線間に印加される電圧は、誤差のない設計パターンにおいて、たとえば配線間に最大４ＭＶ／ｃｍの電界が生じる電圧とされる。

図１および図２８を参照して、配線ピッチが狭くなるにつれて、ＴＤＤＢ寿命が短くなり、かつ寿命のばらつきが大きくなることがわかる。この予測寿命の分布から、ステップＳ１０７においてデータベースに入力されている工程ばらつきのもとで、最小配線ピッチがどの程度に設定されれば半導体装置が信頼性規格を満たすかを判断（ステップＳ１０５）することができる。

図１を参照して、ステップＳ１０１にて、たとえば最初に配線ピッチ１００ｎｍのパターン設計がなされる。ステップＳ１０５にて、このパターン設計に対して得られた半導体装置の予測寿命（図２８）が信頼性規格を満たすか否かが判断される。この判断は設計支援装置１００の外部から与えられてもよいし、また判断基準が予め設計支援装置１００に入力されている場合は自動的に判断されてもよい。

上記判断が信頼性規格を満たさないという判断の場合、図１に示すようにパターン最適化として再度パターン設計（ステップＳ１０１）が行なわれる。そしてたとえば配線ピッチが１４０ｎｍのパターン設計がなされる。そして再度判断（ステップＳ１０５）が行なわれ、信頼性規格を満たさないと判断される場合、さらにパターン設計が行なわれる。

そして、たとえば配線ピッチが２００ｎｍのパターン設計が行なわれ（ステップＳ１０１）再度判断（ステップＳ１０５）が行なわれる。この判断が信頼性規格を満たすという判断であれば、配線パターンＭＣ（図１９）の製造条件として配線ピッチ２００ｎｍが設定される。

次に上記の製造条件のもとで、半導体装置の製造が行なわれる。以下にその製造工程について説明する。

図２９〜図３９は、本発明の実施の形態２における半導体装置の製造方法の第１〜第１１工程を概略的に示す平面図（ａ）および断面図（ｂ）である。なお図２９（ｂ）〜図３９（ｂ）のそれぞれは、図２９（ａ）〜図３９（ａ）におけるＸＸＩＸｂ−ＸＸＩＸｂ線〜ＸＸＸＩＸｂ−ＸＸＸＩＸｂ線のおのおのの位置の断面図である。

図２９を参照して、半導体基板ＳＢ上に第１絶縁層ＩＦａが形成される。次に第１絶縁層ＩＦａの上に第１フォトレジストＰＲａが塗布される。次にフォトリソグラフィ技術により第１フォトレジストＰＲａのパターニングが行なわれる。これにより第１フォトレジストＰＲａに円形の開口部が形成される。なお半導体基板ＳＢにはトランジスタなどの機能素子が予め形成されていてもよい。

図３０を参照して、パターニングされた第１フォトレジストＰＲａがマスクとされて第１絶縁層ＩＦａに貫通孔が形成される。なお側壁ＩＦａｗは第１絶縁層ＩＦａの側壁である。次に第１フォトレジストＰＲａが除去される。

図３１を参照して、第１絶縁層ＩＦａおよび半導体基板ＳＢ上にビア埋め込み材が塗布された後、余剰のビア埋め込み材がエッチバックにより除去される。これにより、第１絶縁層ＩＦａの貫通孔がビア埋め込み材ＣＭにより埋め込まれ、半導体基板ＳＢの上面側の構造が平坦化される。

主に図３２を参照して、第１絶縁層ＩＦａおよびビア埋め込み材ＣＭを覆うように、第２フォトレジストＰＲｂが塗布される。そしてフォトリソグラフィ技術により第２フォトレジストＰＲｂに互いに並走する線状の開口部がパターニングされる。これによりビア埋め込み材ＣＭの少なくとも一部が露出する。なお、この並走する線状の開口部のパターンは、設計支援装置１００による寿命予測結果（図２８）に基づき半導体装置が信頼性規格を満たすと判断（ステップＳ１０５（図１））された際の設計パターンに対応している。すなわちこの開口部のパターンはピッチが２００ｎｍのパターンである。

図３３を参照して、パターニングされた第２フォトレジストＰＲｂがマスクとされて、ビア埋め込み材ＣＭおよび第１絶縁層ＩＦａが厚み方向に途中までエッチングされる。次に第２フォトレジストＰＲｂおよびビア埋め込み材ＣＭが除去される。

図３４を参照して、上記エッチングにより第１絶縁層ＩＦａには、図３０で形成された貫通孔に加えて、底面ＩＦａｂを有する複数の溝がその表面に形成される。

図３５を参照して、少なくとも上記で説明した貫通孔および溝が埋められるように銅などからなる第１導電層ＭＴａが堆積される。次に不要な第１導電層ＭＴａが研磨により除去される。

図３６を参照して、上記の研磨により第１絶縁層ＩＦａの貫通孔の内部にビアパターンＶＬ２が形成される。また第１絶縁層ＩＦａの溝の内部に配線パターンＭＸ１，ＭＹ１，ＭＹ２が形成される。

図３７を参照して、第１絶縁層ＩＦａ，ビアパターンＶＬ２および配線パターンＭＸ１，ＭＹ１，ＭＹ２上に第２絶縁層ＩＦｂが堆積される。第２絶縁層ＩＦｂは第１絶縁層ＩＦａと一体となって絶縁層ＩＦを形成する。次にこの第２絶縁層ＩＦｂ上に第３フォトレジストＰＲｃが塗布される。次にフォトリソグラフィ技術により第３フォトレジストＰＲｃのパターニングが行なわれる。これにより第３フォトレジストＰＲｃに円形の開口部が形成される。

図３８を参照して、パターニングされた第３フォトレジストＰＲｃがマスクとされて第２絶縁層ＩＦｂに貫通孔が形成される。なお側壁ＩＦｂｗは第２絶縁層ＩＦｂの側壁である。次に第３フォトレジストＰＲｃが除去される。

主に図３９を参照して、上記で形成された貫通孔を埋めるように第２導電層ＭＴｂが堆積される。次に不要な第２導電層ＭＴｂが研磨により除去される。以上により、図２３および図２４に示す半導体装置が得られる。

本実施の形態によれば、図２８に示すように、まず設計支援装置１００が用いられて半導体装置の予測寿命が算出される。そしてこの予測寿命が半導体装置の信頼性規格を満たすような条件で、たとえば図２９〜図３９に示すよな工程が行なわれて配線パターンとビアパターンとが形成される。よって効率的な設計の下で信頼性の高い半導体装置を得ることができる。

（実施の形態３）
図４０は、本発明の実施の形態３における設計支援装置が算出した半導体装置の予測寿命の分布の一例を示すグラフである。図４０を参照して、本実施の形態においては設計支援装置１００は、絶縁破壊に至る時間の標準値と電界強度との相関式の入力部１０１０（図１０）を有している。そして、この相関式として、たとえば式（１）および式（３）が入力される。そして、複数の相関式、すなわち複数のＴＤＤＢモデルにより半導体装置の予測寿命の分布が作成される。図中実線で表される分布はＥモデル（式（１））が用いられた分布であり、図中白抜きのマーカーで表される分布はルートＥモデル（式（３））が用いられた分布である。また配線間に印加される電圧が１Ｖ、３Ｖ、１０Ｖおよび４０Ｖの場合の分布が示されている。

たとえば電圧が４０Ｖの場合、ＥモデルとルートＥモデルとの間に差異はほとんどない。しかし低電圧領域においてはモデル間の差異が大きくなっている。ルートＥモデルの場合、電圧１Ｖと３Ｖとの間で寿命に３００倍程度の差異があり、Ｅモデルと比して低電圧領域における電圧差に敏感である。

本実施の形態によれば、図１０に示すように、設計支援装置１００は絶縁破壊に至る時間の標準値と電界強度との相関式の入力部１０１０を有している。これにより、半導体装置で用いられる電圧に適したＴＤＤＢモデルを選択的に用いることができる。

また新たなＴＤＤＢモデルが容易に入力され、そのモデルにより絶縁破壊に至る時間の実現値を算出することができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の設計支援装置が用いられた半導体装置の製造方法の概要を説明するためのフローチャートである。本発明の半導体装置のパターン設計を例示するための概略的な平面図である。図２のパターン設計における下層レイヤの設計パターン（ａ）および補正された設計パターン（ｂ）を概略的に示す平面図である。図２のパターン設計における上層レイヤの設計パターン（ａ）および補正された設計パターン（ｂ）を概略的に示す平面図である。図３（ｂ）および図４（ｂ）に示される２層のレイヤの重ね合わせ工程ばらつきを例示するための概略的な平面図である。図５に示される各レイヤの加工工程ばらつきを例示するための概略的な平面図である。図６に示されるパターンにおける最小間隔の分布の例である。本発明の実施の形態１における設計支援装置によって実現される各機能の構成を表すブロック図である。本発明の実施の形態１における設計支援装置によって実現されるフォトリソグラフィ工程における光近接効果の補正機能の構成を表すブロック図である。本発明の実施の形態１における設計支援装置によって実現される入力部の各機能の構成の一部を表すブロック図である。本発明の実施の形態１における設計支援装置によって実現される絶縁破壊時間の累積分布関数確定機能の構成の一部を表すブロック図である。本発明の実施の形態１における設計支援装置によって実現される半導体装置の予測寿命算出機能の構成を表すブロック図である。本発明の実施の形態１の設計支援装置の処理部が実行する処理の手順を表すフローチャートである。本発明の実施の形態１の設計支援装置の処理部が実行する光近接効果の補正を伴う最小間隔の算出処理の手順を表すフローチャートである。本発明の実施の形態１の設計支援装置の処理部が実行する絶縁破壊に至る時間の標準値の算出を伴う時間の累積分布関数の確定処理の手順を表すフローチャートである。本発明の実施の形態１の設計支援装置の処理部が実行する半導体装置の予測寿命の算出処理の手順を表すフローチャートである。コンピュータシステムのハードウェア構成を表わすブロック図である。本発明の実施の形態１における半導体装置が半導体基板上に形成された様子を概略的に示す平面図である。本発明の実施の形態１における半導体装置の配線パターンを概略的に示す平面図である。本発明の実施の形態１における半導体装置の配線パターンおよびビアパターンの設計パターンを示す平面図である。図２０のＸＸＩ−ＸＸＩ線に対応する半導体装置の概略的な断面図である。本発明の実施の形態１における重ね合わせ工程および加工工程の誤差の影響を受けた半導体装置の概略的な断面図である。本発明の実施の形態１における重ね合わせ工程および加工工程の誤差の影響を受けた半導体装置の概略的な断面図である。本発明の実施の形態１における重ね合わせ工程および加工工程の誤差の影響を受けた半導体装置の配線パターンおよびビアパターンを示す平面図である。本発明の実施の形態１の設計支援装置により算出された最小間隔の一例を示すグラフである。本発明の実施の形態１の設計支援装置が用いるパラメータを取得するための実験に用いられるサンプルの一例の構成を概略的に示す平面図（ａ）および断面図（ｂ）である。本発明の実施の形態１における設計支援装置が算出した半導体装置の予測寿命の分布の一例を示すグラフである。本発明の実施の形態２における設計支援装置が算出した半導体装置の予測寿命の分布の一例を示すグラフである。本発明の実施の形態２における半導体装置の製造方法の第１工程を概略的に示す平面図（ａ）および断面図（ｂ）である。本発明の実施の形態２における半導体装置の製造方法の第２工程を概略的に示す平面図（ａ）および断面図（ｂ）である。本発明の実施の形態２における半導体装置の製造方法の第３工程を概略的に示す平面図（ａ）および断面図（ｂ）である。本発明の実施の形態２における半導体装置の製造方法の第４工程を概略的に示す平面図（ａ）および断面図（ｂ）である。本発明の実施の形態２における半導体装置の製造方法の第５工程を概略的に示す平面図（ａ）および断面図（ｂ）である。本発明の実施の形態２における半導体装置の製造方法の第６工程を概略的に示す平面図（ａ）および断面図（ｂ）である。本発明の実施の形態２における半導体装置の製造方法の第７工程を概略的に示す平面図（ａ）および断面図（ｂ）である。本発明の実施の形態２における半導体装置の製造方法の第８工程を概略的に示す平面図（ａ）および断面図（ｂ）である。本発明の実施の形態２における半導体装置の製造方法の第９工程を概略的に示す平面図（ａ）および断面図（ｂ）である。本発明の実施の形態２における半導体装置の製造方法の第１０工程を概略的に示す平面図（ａ）および断面図（ｂ）である。本発明の実施の形態２における半導体装置の製造方法の第１１工程を概略的に示す平面図（ａ）および断面図（ｂ）である。本発明の実施の形態３における設計支援装置が算出した半導体装置の予測寿命の分布の一例を示すグラフである。

符号の説明

１００設計支援装置、８１０設計パターンデータ入力部、８２０工程ばらつき入力部、８３０一時記憶部、８４０記憶部、８５０処理部、８５１書込部、８５２初期設定部、８５３読出部、８５４工程ばらつきの実現値生成部、８５５最小間隔算出部、８５６絶縁破壊時間の累積分布関数確定部、８５７絶縁破壊時間の実現値生成部、８５８絶縁破壊時間の実現値処理部、９５１光近接効果補正部、９５２補正された設計パターンに基づく最小間隔算出部、１０１０絶縁破壊に至る時間の標準値と電界強度との相関式の入力部、１０２０標準値をパラメータとする絶縁破壊に至る時間の実現値の累積分布関数の入力部。

Claims

互いに電気的に分離された上層導電層と下層導電層とを有する半導体装置の設計支援装置であって、
前記半導体装置の設計パターンの情報を入力する手段と、
前記半導体装置の製造工程における工程ばらつきを入力する手段と、
前記工程ばらつきと前記工程ばらつきの累積確率との関係を示す累積分布関数に累積確率として乱数を代入することにより、前記工程ばらつきの実現値を生成する手段と、
前記設計パターンの情報および前記工程ばらつきの実現値に基づいて、前記上層導電層と前記下層導電層との最小間隔を算出する手段と、
前記最小間隔に基づいて前記上層導電層と前記下層導電層との間の電界強度の最大値を算出し、前記電界強度の最大値に基づいて前記上層導電層と前記下層導電層との間の領域が絶縁破壊に至る時間と前記絶縁破壊に至る時間の累積確率との関係を示す累積分布関数を確定する手段と、
前記確定された前記絶縁破壊に至る時間と前記絶縁破壊に至る時間の累積確率との関係を示す累積分布関数に累積確率として乱数を代入することにより、前記絶縁破壊に至る時間の実現値を生成する手段とを備えた、設計支援装置。
前記製造工程がフォトリソグラフィ工程を含み、
前記最小間隔を算出する手段が、前記設計パターンの情報に対して前記フォトリソグラフィ工程における光近接効果の補正を行ない、前記補正された前記設計パターンの情報および前記工程ばらつきの実現値に基づいて前記最小間隔を算出することを特徴とする、請求項１に記載の設計支援装置。
前記絶縁破壊に至る時間の標準値と電界強度との相関式を入力する手段と、
前記標準値をパラメータとし、前記絶縁破壊に至る時間の実現値と前記絶縁破壊に至る時間の実現値の累積確率との関係を示す累積分布関数を入力する手段とをさらに備え、
前記上層導電層と前記下層導電層との間の領域が絶縁破壊に至る時間と前記絶縁破壊に至る時間の累積確率との関係を示す累積分布関数を確定する手段が、前記相関式の電界強度として前記電界強度の最大値を代入することにより求めた前記標準値により前記パラメータを確定することを特徴とする、請求項１または２に記載の設計支援装置。
前記工程ばらつきの累積分布関数が正規分布の累積分布関数であることを特徴とする、請求項１〜３のいずれかに記載の設計支援装置。
前記絶縁破壊に至る時間の累積分布関数がワイブル分布の累積分布関数であることを特徴とする、請求項１〜４のいずれかに記載の設計支援装置。
前記半導体装置が前記上層導電層と前記下層導電層との組を複数有し、
前記設計支援装置は、複数の前記組のそれぞれについて前記時間の実現値を生成することにより、複数の前記時間の実現値を生成することを特徴とし、
複数の前記時間の実現値における最小値を用いて、前記半導体装置の予測寿命を算出する手段をさらに備えた、請求項１〜５のいずれかに記載の設計支援装置。
互いに電気的に分離された上層導電層と下層導電層とを有する半導体装置の設計支援装置として、コンピュータを機能させるためのプログラムであって、前記プログラムは前記コンピュータに、
前記半導体装置の設計パターンの情報を入力するステップと、
前記半導体装置の製造工程における工程ばらつきを入力するステップと、
前記工程ばらつきと前記工程ばらつきの累積確率との関係を示す累積分布関数に累積確率として乱数を代入することにより、前記工程ばらつきの実現値を生成するステップと、
前記設計パターンの情報および前記工程ばらつきの実現値に基づいて、前記上層導電層と前記下層導電層との最小間隔を算出するステップと、
前記最小間隔に基づいて前記上層導電層と前記下層導電層との間の電界強度の最大値を算出し、前記電界強度の最大値に基づいて前記上層導電層と前記下層導電層との間の領域が絶縁破壊に至る時間と前記絶縁破壊に至る時間の累積確率との関係を示す累積分布関数を確定するステップと、
前記確定された前記絶縁破壊に至る時間と前記絶縁破壊に至る時間の累積確率との関係を示す累積分布関数に累積確率として乱数を代入することにより、前記絶縁破壊に至る時間の実現値を生成するステップとを実行させる、プログラム。
前記製造工程がフォトリソグラフィ工程を含み、
前記最小間隔を算出するステップが、前記設計パターンの情報に対して前記フォトリソグラフィ工程における光近接効果の補正を行ない、前記補正された前記設計パターンの情報および前記工程ばらつきの実現値に基づいて前記最小間隔を算出することを特徴とする、請求項７に記載のプログラム。
前記絶縁破壊に至る時間の標準値と電界強度との相関式を入力するステップと、
前記標準値をパラメータとし、前記絶縁破壊に至る時間の実現値と前記絶縁破壊に至る時間の実現値の累積確率との関係を示す累積分布関数を入力するステップとを前記コンピュータにさらに実行させ、
前記時間の累積分布関数を確定するステップが、前記相関式の電界強度として前記電界強度の最大値を代入することにより求めた前記標準値により前記パラメータを確定することを特徴とする、請求項７または８に記載のプログラム。
前記工程ばらつきの累積分布関数が正規分布の累積分布関数であることを特徴とする、請求項７〜９のいずれかに記載のプログラム。
前記絶縁破壊に至る時間の累積分布関数がワイブル分布の累積分布関数であることを特徴とする、請求項７〜１０のいずれかに記載のプログラム。
前記半導体装置が前記上層導電層と前記下層導電層との組を複数有し、
前記プログラムは前記コンピュータに、複数の前記組のそれぞれについて前記時間の実現値を生成させることにより複数の前記時間の実現値を生成させることを特徴とし、
複数の前記時間の実現値における最小値を用いて、前記半導体装置の予測寿命を算出するステップを前記コンピュータにさらに実行させる、請求項７〜１１のいずれかに記載のプログラム。
請求項７〜１２のいずれかに記載のプログラムを格納した、記録媒体。
請求項１〜６のいずれかに記載の設計支援装置を用いた、互いに電気的に分離された上層導電層と下層導電層とを有する半導体装置の製造方法であって、
前記設計支援装置により前記絶縁破壊に至る時間の実現値を生成し、前記絶縁破壊に至る時間の実現値が前記半導体装置の信頼性規格を満たすような条件で前記上層導電層と前記下層導電層とを形成することを特徴とする、半導体装置の製造方法。