CN116547810A

CN116547810A - 用于混合高度单元库的定制平铺的放置结构的适应性行图案

Info

Publication number: CN116547810A
Application number: CN202180080545.6A
Authority: CN
Inventors: D·D·谢勒卡尔; V·莫洛兹
Original assignee: Synopsys Inc
Current assignee: Synopsys Inc
Priority date: 2020-12-03
Filing date: 2021-11-29
Publication date: 2023-08-04
Also published as: WO2022119778A1; KR20230109646A; US20220180037A1; EP4232937A1; US12086523B2

Abstract

一种方法包括对结构的第一区域中的第一多个行进行实例化。第一区域具有与第一多个行的高度之和相对应的高度。该方法还包括对结构的第二区域中的第二多个行进行实例化。第二区域在结构中与第一区域水平相邻。第二区域具有与第二多个行的高度之和相对应的高度。该方法还包括确定第一多个行中的行是否与第二多个行中的行未对准，并且响应于而在第一多个行中的行与第二多个行中的行之间添加过渡区域。

Description

用于混合高度单元库的定制平铺的放置结构的适应性行图案

技术领域

本公开涉及半导体器件设计，并且更具体地涉及用于使用不同高度单元的基于单元的设计的适应性结构。

背景技术

半导体器件设计过程中的一个步骤是将晶体管单元放置到芯片设计中。该步骤允许用户查看晶体管单元是否适合芯片的物理边界。为了帮助放置晶体管单元，用户可以使用芯片结构，该芯片结构将芯片划分为适合晶体管单元的多个行。然后，用户可以将晶体管单元插入到这些行中。

随着半导体工艺接近微缩末期，器件性能的提高速度快于互连性能。因此，单元高度比金属间距(MP)收缩得更快。平面节点中的通用单元库为9MP高，从约500纳米(nm)工艺节点到28nm。高性能库为12MP，并且超高密度库为7MP。第一鳍型场效应晶体管(finFET)节点中的单元高度针对通用降至约7.5MP以及针对高性能降至10.5MP。超高密度库是不可能的，因为金属间距不够紧密而无法实现紧凑的单元布局和良好的引脚访问。到7nm时，通用库高度为6MP，而高性能库高度为7.5-8MP。

从平面到第一finFET节点的基于单元的设计使块中的单元符合均匀高度的单元行。较高的复杂单元是行高度的倍数，并且与单高度单元放置在同一行中。该限制使得一个块中的单元能够共享公共电源轨和接地轨。

非关键路径上的小器件有助于最小化功耗。然而，当它们被放置在大器件旁边时，它们会改变大器件的时序或功率特性。在较旧的节点中，影响可以忽略不计。随着冲击越来越大，通过将器件尺寸不同的单元间隔开来防止冲击。第4代或第5代finFET节点中的间距要求太大而不实用，从而迫使行中的单元使用最大器件尺寸。这种限制导致高性能库的功耗飙升，因为它们使用更高的单元和更大的器件。

已经提出了使用由不同高度的单元行的重复图案组成的结构的基于单元的设计以解决高功耗的问题。这种图案的示例可以使用高度为5MP、7.5MP和10MP的单元库。每个单元行跨越块的宽度，行中可能有中断，以容纳分层子块或硬宏(诸如存储器)。尽可能矮的单元使用具有一个N鳍和一个P鳍的晶体管，而中等性能单元可以使用具有两个N鳍或两个P鳍的晶体管。高性能单元可以使用更高鳍数的器件。在拥挤的设计中，更高的单元也更容易布线。芯片上的块可以包括在性能、功率和布线拥塞方面与其需求最匹配的图案。因此，高性能块或具有高拥塞的块可以选择具有较大器件的较高比例的高单元行，而易于布线的较低性能块可以选择器件较小的具有较高比例的矮行的图案。该构造不限于finFET节点，并且可以同样有效地应用于较旧的平面节点、以及采用其他晶体管架构的未来节点，诸如全包围栅极、叉片或互补场效应晶体管(CFET)。

当前实践的一个重大限制是，任何给定高度的单元行都会扩展块的宽度，具有可能的切口来容纳硬宏。这限制了仅在y维度上调制对器件尺寸不同(因此高度不同)的单元所分配的空间的能力。然而，半导体芯片是二维的，并且在一些设计中需要在x和y维度上调制高度不同的行的比例的能力。如果用户在不考虑底层行图案的情况下放置单元，则块的不同区域将需要高度不同的不同比例的单元。这些区域在整个块上以二维分布，并且不符合具有跨越整个块的不同高度行的块的一维平铺。

发明内容

根据一个实施例，一种用于设计芯片结构的方法包括对结构的第一区域中的第一多个行进行实例化。第一区域具有与第一多个行的高度之和相对应的高度。该方法还包括对结构的第二区域中的第二多个行进行实例化。第二区域在结构中与第一区域水平相邻。第二区域具有与第二多个行的高度之和相对应的高度。该方法还包括由处理设备确定第一多个行中的行是否与第二多个行中的行未对准，以及响应于确定第一多个行中的行与第二多个行中的行未对准，在第一多个行中的行与第二多个行中的行之间添加过渡区域。

第二区域的高度可以是第一区域的高度的至少两倍。在第二区域的第一部分中的第一多个行中的第一组行可以具有第一宽度，并且在第二区域的第二部分中的第一多个行中的第二组行可以具有不同于第一宽度的第二宽度。第二区域的第一部分的高度可以等于第一区域的高度。

该方法还可以包括：响应于确定第一区域中的一组行和第二区域中的一组行对准，而去除第一区域中的一组行与第二区域中的一组行之间的过渡区域。

该方法还可以包括对结构的第三区域中的第三多个行进行实例化。第三区域可以在结构中在第二区域上方。第三区域可以具有等于第一区域的高度的高度。第三多个行中的行和第二多个行中的行可以具有不同高度。

该方法还可以包括将一组晶体管实例化到第一多个行中。

第二区域的高度可以是第一区域的高度的整数倍。

第一多个行中的行可以具有不同于第二多个行中的行的高度的高度。

第一多个行中的第一行中的第一单元可以被布置为使用对于第一多个行本地的电源轨连接到全局电源轨，并且第二多个行中的第二行中的第二单元可以被布置为使用对于第二多个行本地的电源轨连接到全局电源轨。

根据另一实施例，一种用于设计芯片结构的系统包括存储器和通信耦合到存储器的硬件处理器。硬件处理器对结构的第一区域中的第一多个行进行实例化。第一区域具有与第一多个行的高度之和相对应的高度。硬件处理器还对结构的第二区域中的第二多个行进行实例化。第二区域在结构中与第一区域水平相邻。第二区域具有与第二多个行的高度之和相对应的高度。硬件处理器还通过处理设备确定第一多个行中的行是否与第二多个行中的行未对准，并且响应于确定第一多个行中的行与第二多个行中的行未对准，在第一多个行中的行与第二多个行中的行之间添加过渡区域。

硬件处理器还可以响应于确定第一区域中的一组行和第二区域中的一组行对准，而去除第一区域中的一组行与第二区域中的一组行之间的过渡区域。

硬件处理器还可以对结构的第三区域中的第三多个行进行实例化，第三区域在结构中在第二区域上方，第三区域具有等于第一区域的高度的高度。第三多个行中的行和第二多个行中的行可以具有不同高度。

硬件处理器还可以将一组晶体管实例化到第一多个行中。

第二区域的高度可以是第一区域高度的整数倍。

根据另一实施例，一种非暂态计算机可读介质存储指令，该指令在由处理器执行时引起处理器执行用于设计芯片结构的操作。该操作包括对结构的第一区域中的第一多个行进行实例化，实例化在结构中与第一区域水平相邻的结构的第二区域中的第二多个行，以及响应于确定第一多个行中的行与第二多个行中的行未对准而在第一多个行中的行与第二多个行中的行之间添加过渡区域。

第二区域的高度可以是第一区域的高度的至少两倍。在第二区域的第一部分中的第一多个行中的第一组行可以具有第一宽度，并且在第二区域的第二部分中的第一多个行中的第二组行可以具有不同于第一宽度的第二宽度。

附图说明

根据以下给出的详细描述以及本公开的实施例的附图，将能够更全面地理解本公开。附图用于提供对本公开的实施例的知识和理解，并且不将本公开的范围限于这些特定实施例。此外，这些附图不一定是按比例绘制的。

图1A、图1B、图1C、图1D和图1E示出了根据本公开的实施例的用于设计芯片结构的示例构建块(称为地板)。

图2示出了根据本公开的实施例的示例芯片结构，该芯片结构包括由图1A、图1B、图1C、图1D和图1E的地板形成的不同宽度和高度的多个区域。

图3A、图3B和图3C示出了根据本公开的实施例的用于芯片结构的第二组示例地板。

图4A、图4B和图4C示出了根据本公开的实施例的用于芯片结构的第三组示例地板。

图5A、图5B、图5C、图5D、图5E和图5F示出了根据本公开的实施例的用于芯片结构的第四组示例地板。

图6示出了根据本公开的实施例的背面配电，该背面配电对于相邻放置的两个地板实例具有背面电源轨(BSPR)的第一层。

图7示出了根据本公开的实施例的图6的背面配电，具有垂直功率带的第二层，该垂直功率带连接第一层BSPR。

图8示出了根据本公开的实施例的图7的背面配电方案的横截面，该方案用于不包括穿硅过孔(TSV)的裸片。

图9A和图9B示出了根据本公开的实施例的具有图7的背面配电方案的示例芯片，该方案用于包括TSV的较厚裸片。

图10是根据本公开的实施例的示例方法的流程图。

图11描绘了根据本公开的一些实施例的集成电路的设计和制造期间使用的各种工艺的流程图。

图12描绘了本公开的实施例可以在其中操作的示例计算机系统。

具体实施方式

本公开的各方面涉及用于使用不同高度单元的基于单元的设计的适应性结构。具体地，本公开描述了一种被划分为多个区域的芯片结构。每个区域可以使用行的图案，称为地板，选自被设计为定义芯片结构中不同区域中的行图案的一组可兼容地板。换言之，本公开描述了一种用于在同一逻辑块中混合不同高度单元的备选的可定制结构。

通常，备选结构允许在同一块内在二维中定制不同高度行的比例。该结构允许用户自定义块的不同区域中的行图案，以匹配该区域中单元放置的需要。这种结构适用于平面和finFET工艺以及未来的工艺，诸如全包围栅极和叉片。EDA系统(例如，被实现为执行图11的过程1100的图12的计算机系统1200)可以使用该结构并且执行本文中描述的过程。

因此，在某些实施例中，备选结构允许电路设计者调节分配给不同维度的不同器件尺寸的单元的空间。此外，备选结构可以包括将具有未对准行的相邻地板分离的过渡区域。以这种方式，具有不同行高度的地板可以在结构中彼此相邻地定位。

给定利用为不同高度的行而设计的单元来实现的块，可以定义由多个垂直邻接的行组成的不同地板，使得每个地板中的行的高度之和相同。地板中的行可以具有相同高度，也可以具有不同高度。图1A、图1B、图1C、图1D和图1E示出了高度为30MP的地板，其由高度为5MP、7.5MP和10MP的行组成，其中MP是器件上方第二水平布线层的间距。图1A、图1B和图1C中的地板中的所有行具有相同高度，而图1D和图1E中的地板由不同高度的行组成。如图1A所示，地板100A包括六个高度为5MP的行102A。在图1B中，地板100B包括四个高度为7.5MP的行102B。在图1C中，地板100C包括三个高度为10MP的行102C。在图1D中，地板100D包括高度为5MP的两个行102A和高度为10MP的两个行102C。在图1E中，地板100E包括三个高度为5MP的行102A和两个高度为7.5MP的行102B。地板100A、100B、100C、100D和100E每个具有高度30MP。

对于给定的一组具有匹配高度的地板，块的放置结构由不相交的直线区域组成，每个区域由一个地板构成。直线区域可以遵守以下约束：

1.直线区域的任何一段的高度都是共同地板高度的整数倍。因此，直线区域的每个垂直边也是共同地板高度的整数倍。

2.直线区域的任何部分的宽度可以不同，符合由工艺施加的宽度的粒度。

3.不同地板的水平相邻区域由过渡区域分离。过渡区域是用自定义边界单元实现的，以解决诸如扩散、阱以及电源轨和接地轨等特征的失配。

图2示出了使用图1A、图1B、图1C、图1D和图1E的地板100作为结构200中不同直线区域的构建块来实现的示例芯片结构200。如图2所示，结构200被划分为五个不同区域202A、202B、202C、202D和202E，每个区域使用不同地板100来创建其行。每个区域202具有30MP的整数倍的高度。区域202A使用图1B的地板100B，该地板100B包括四个行102B，每行7.5MP，高度为30MP。区域202B使用图1E的地板100E，该地板100E包括两个行102B(每行7.5MP)和三个行102A(每行5MP)。此外，区域202B包括地板100E的两个实例，使得区域202B的高度是60MP而不是30MP。此外，地板100E在区域202B中的两个实例具有不同宽度。如图2所示，区域202B的下半部分上的地板100E比区域202B的上半部分上的地板100E宽。区域202C包括图1A的地板100A，该地板100A包括六个行102A，每行5MP，高度为30MP。区域202D包括图1C的地板100C，该地板100C包括三个行102C，每行10MP。此外，区域202C包括地板100C的两个实例，使得区域202C的高度是60MP而不是30MP。区域202E包括图1D的地板100D，该地板100D包括两个行102C(每行10MP)和两个行102A(每行5MP)。此外，区域202E包括地板100D的两个实例，使得区域202E的高度是60MP而不是30MP。重要的是，如图2所示，区域202的高度是30MP的整数倍。区域202可以具有任何合适的相对高度。例如，一个区域202的高度可以是另一区域202的高度的两倍、另一区域202的高度的三倍、或更多倍。此外，区域202具有被调节为不同的宽度。

结构200还包括位于结构200的侧面的行端盖204，该行端盖204将结构200与设计中的其他结构分离。此外，结构200中的不同区域202可以通过过渡区域206彼此分离。过渡区域206A将区域202B和202C与区域202E分离。过渡区域206B将区域202E与区域202D分离。过渡区域202C将区域202B与区域202A分离。在某些实施例中，当过渡区域206的部分208的任一侧的行102对准时(例如，行具有相同高度并且共线)，EDA系统(例如，被实现为执行图11的过程1100的图12的计算机系统1200)删除该部分208。例如，EDA系统可以删除部分208A、208B、208C和208D，因为这些部分208A、208B、208C和208D的任一侧的行具有相同高度并且共线，使得这些行彼此对准。

过渡区域206可以使用图案化模拟和器件模拟来设计，以考虑布局邻近效应。过渡区域206的有效性可以用测试芯片来验证。过渡区域206可以在芯片设计期间使用定制边界单元(该定制边界单元允许未对准的单元电源轨和接地轨被适当地图案化并且连接到全局电网)、以及用于较低层上的水平金属的图案(该较低层可以跨区域未对准)来实现。边界单元还可以用于使器件层过渡，诸如两个区域之间的扩散。

过渡区域206的宽度基于要实现的过渡图案的要求来确定。过渡区域206增加了设计的开销。因此，过渡区域206的尺寸可以建议对直线区域202的最小宽度进行附加限制，以确保高效利用可用空间。

直线区域202的任何垂直跨度的高度是该区域202中地板100高度的倍数。区域202还可能需要满足附加的工艺相关设计规则。例如，如果工艺规则要求每个高度的偶数行，则区域202B和202D中的地板100E和100C可能需要改变。例如，区域202B中的地板100E可能需要改变为图1A中的一组地板100A和图1B中的一组地板100B。作为另一示例，区域202D中的地板100C可以替换为包括六个行102C的地板100，每行为10MP。

任何区域202的宽度也可能需要满足工艺要求。例如，该工艺可以要求直线区域202中的每个行片段是接触的多晶间距的偶数倍。

上述地板结构使用器件上方的第二水平层的金属间距来说明。这种构造假定该层的间距在不同单元高度上是相同的。对于块内的全局信号的有效布线，这是合理的假定，因为它使得该层的轨道能够跨越整个块，从而允许到不同高度的单元中的引脚的连接。类似地，为了全局布线的效率，单元上方的第一可布线水平层可能需要是可布线的。在这种情况下，对于不同单元高度，第一金属间距也是相同的。该图案还假定栅极间距(例如，接触多晶硅间距(CPP))对于不同单元类型也是相同的。这也是优化制造的合理假定。然而，这些假定都不是严格要求的，而是取决于工艺设计规则或优化块设计的效率。例如，如果库架构不要求用于全局布线的第二水平层，则在不同地板100中第二水平层的间距可以不同。图案中地板100的绝对高度仍然可以是相同的，或者是共同高度的整数倍。

一旦定义了一组具有匹配高度的可兼容地板100，就可以使用地板100将结构200划分为不相交的矩形区域202。每个区域202的大小和形状被定义为满足期望放置在那里的单元的需要。区域202可以是直线多边形而不是简单的矩形，其中直线多边形的每个垂直腿的高度是公共地板高度的整数倍。

在某些实施例中，针对每个唯一地板对100，EDA系统可以使用与共同地板高度匹配的定制过渡单元或区域206。因此，如果存在N个地板100，则存在0.5*N*(N-1)个过渡单元或区域206。具有相同高度和相同比例的不同行102、但行102的顺序不同的地板100被认为是不同地板100。例如，考虑具有两个10MP行102C和两个5MP行102A的图1D的地板100D。可以定义具有相同比例的行102但不同顺序的以下地板100：具有交替的行102A和102C(5MP、10MP、5MP、10MP)的地板100、以及具有交替的行102A和102C(10MP、5MP、10MP和5MP)的相反顺序的地板。

图3A、图3B、图3C、图4A、图4B、图4C、图5A、图5B、图5C、图5D和图5E示出了具有不同高度的地板。这些实例表明，任何合适高度的地板都可以用于所描述的结构中。

图3A、图3B和图3C示出了高度为15MP的示例地板300。图3A中的地板300A包括三个行102A，每行5MP。图3B中的地板300B包括两个行102B，每行7.5MP。图3C中的地板300C包括一个10MP的行102C和一个5MP的行102A。

图4A、图4B和图4C示出了高度为75MP的示例地板400。图4A中的地板400A包括十五个行102A，每行5MP。图4B中的地板400B包括十个行102B，每行7.5MP。图4C中的地板400C包括六个行102B(每行7.5MP)和六个行102A(每行5MP)。

图5A、图5B、图5C、图5D和图5E示出了高度为50MP的示例地板500。图5A中的地板500A包括十个行102A，每行5MP。图5B中的地板500B包括六个行102B(每行7.5MP)和一个行102A(5MP)。图5C中的地板500C包括四个行102B(每行7.5MP)和四个行102A(每行5MP)。图5D和5E也包括四个行102B(每行7.5MP)和四个行102A(每行5MP)，但行的顺序不同。图5D中的地板500D包括位于四个行102A(每行5MP)之上的四个行102B(每行7.5MP)。图5E中的地板500E包括位于四个行102B(每行7.5MP)之上的四个行102A(每行5MP)。因此，行的排列会产生新的地板。

此外，可以使用较小地板500来设计较大地板500，使得较大地板500的高度是较小地板500的高度的倍数。例如，如果图5A、图5B、图5C、图5D和图5E所示的50MP的地板高度是最小地板高度，则可以使用50MP地板来设计高度为100MP、150MP等的较大地板。图5F示出了使用图5A所示的地板500A和图5B所示的地板500B形成的示例地板500F。地板500F具有十个行102A(每行5MP)、六个行102B(每行7.5MP)、以及5MP的另一行102A。

在芯片的很多实现中，垂直相邻的行交替翻转和邻接。这允许垂直相邻的行针对放置在其中的单元共享电源轨或接地轨。图6和图7中的电源轨就是这样。与行高度一样，行定向是地板的显著特征。如果翻转图6中的地板中的行的定向，则图案的顶部和底部轨道将变为VDD而不是VSS。所得到的图案具有相同序列的行高度，但不同的行定向，并且被视为不同地板。

使用常规电源轨向单元供电的过程包括抽头单元，抽头单元以周期性间隔插入以防止闩锁问题。在这种情况下，将抽头单元集成到实现过渡区域206的定制单元中可以是高效的，从而进一步增加过渡区域206的大小。抽头单元的范围和大小可以指示关于直线区域202的宽度的附加考虑。

图6、图7、图8、图9A和图9B示出了使用背面配电和埋入式电源轨(BPR)的过程。这些过程可以不需要专用的单元来进行抽头连接。对于这样的工艺，假定阱邻近效应可以忽略不计，则过渡区域206可以小到两到四个网格。对于小的过渡区域206，所提出的构造变得更加高效，并且开销很小。图6示出了不同区域202中单元的第一层电源轨的背面分布。如图6所示，第一层背面电源轨可以对应于使用图5D中的地板500D和图5E中的地板500E的区域202。图7示出了连接图6中的电源轨的电源带。图6和图7所示的带和背面电源轨是位于带和背面电源轨上方的地板500D和500E本地的。换言之，位于地板500D和500E中的单元可以连接到本地带和/或背面电源轨。图8、图9A和图9B示出了连接到第一层的背面电源轨和第二层的背面电源轨的单元。这些单元包括连接到第一层背面电源轨和带的BPR，这些第一层背面电源轨和带对于这些单元所在的地板是本地的。穿硅过孔(TSV)可以用于将BPR连接到第一层背面电源轨和带。第一层背面电源轨可以将单元连接到第二层背面电源轨。第二层背面电源轨可以是全局的(例如，连接到位于芯片结构的不同区域上的地板中的单元)，而不是像第一层背面电源轨那样是本地的。第一层中的背面电源轨可以与第二层中的背面电源轨正交。在图8的示例中，BPR直接连接到第一背面VSS，另一BPR直接连接到第一背面VDD。第一背面VSS是本地的，并且过孔将第一背面VSS连接到全局的第二背面VSS。在图9A的示例中，TSV用于将一个BPR连接到第一背面VSS和第二背面VSS。第一背面VSS是本地的，并且第二背面VSS是全局背面电源轨。另一TSV用于将另一BPR连接到本地的第一背面VDD。在图9B的示例中，BPR通过本地的背面VSS过孔和本地的背面VDD过孔连接到背面电源轨和带。背面VSS过孔将BPR连接到全局的背面VSS。

图10是根据本公开的实施例的示例方法1000的流程图。在某些实施例中，计算机系统(例如，图12的计算机系统1200)执行方法1000。通过执行方法1000，计算机系统实现了可定制结构，该可定制结构允许在同一逻辑块中混合不同高度单元。

在1002，计算机系统对结构的第一区域中的行进行实例化。第一区域的高度可以等于在第一区域中实例化的行的高度之和。在1004，计算机系统对结构的第二区域中的行进行实例化。第二区域可以紧挨着第一区域(例如，与第一区域水平相邻)。此外，第二区域的高度可以等于在第二区域中实例化的行的高度之和。

在1006，计算机系统确定在第一区域中实例化的行是否与在第二区域中实例化的行未对准。例如，计算机系统可以确定第一区域中的行是否与第二区域中的行部分重叠。作为另一示例，计算机系统可以确定第二区域中的行是否与第一区域中的行部分重叠。如果第一区域中的行与第二区域中的行对准，则计算机系统结束方法1000。如果第一区域中的行与第二区域中的行未对准，则计算机系统在第一区域中的行与第二区域中的行之间添加过渡区域，以将这些行彼此分离。相应地，如果计算机系统确定行是对准的，则计算机系统可以去除结构的不同区域中的行之间的过渡区域。在行和过渡区域被设置之后，计算机系统可以将电路组件(例如，晶体管)实例化到行中。

图11示出了在诸如集成电路等制品的设计、验证和制造过程中使用以变换和验证表示集成电路的设计数据和指令的一组示例过程1100。这些过程中的每个可以作为多个模块或操作来结构化和启用。术语“EDA”表示术语“电子设计自动化”这些过程始于利用由设计者提供的信息来创建产品创意1110，该信息被变换以创建使用一组EDA过程1112的制品。当设计最终确定时，设计被流片1134，这是用于集成电路的艺术品(例如，几何图案)被发送到制造设施以制造掩模组，掩模组随后被用于制造集成电路。在流片之后，制造半导体裸片1136，并且执行封装和组装过程1138以生产成品集成电路1140。

电路或电子结构的规格范围从低级晶体管材料布局到高级描述语言。高级表示可以用于使用硬件描述语言(“HDL”)来设计电路和系统，诸如VHDL、Verilog、SystemVerilog、System C、MyHDL或OpenVera。HDL描述可以变换为逻辑级寄存器传输级(“RTL”)描述、门级描述、布局级描述或掩码级描述。作为更详细描述的每个较低表示级别都会在设计描述中添加更多有用细节，例如，包括该描述的模块的更多细节。作为更详细描述的较低级别的表示可以由计算机生成，从设计库中导出，或者由另一设计自动化过程创建。用于指定更详细描述的较低级别的表示语言的规范语言的示例是SPICE，其用于具有很多模拟组件的电路的详细描述。每个表示级别的描述都可以由该层的对应工具(例如，正式验证工具)使用。设计过程可以使用图11所示的序列。所描述的过程由EDA产品(或工具)启用。

在系统设计1114期间，指定要制造的集成电路的功能。可以针对诸如功耗、性能、面积(物理和/或代码行)和成本降低等期望特性来优化设计。在该阶段可以将设计划分为不同类型的模块或组件。

在逻辑设计和功能验证1116期间，用一种或多种描述语言来指定电路中的模块或组件，并且检查规范的功能准确性。例如，可以验证电路的组件以生成与正在设计的电路或系统的规范的要求相匹配的输出。功能验证可以使用模拟器和其他程序，诸如测试台生成器、静态HDL检查器和正式验证器。在一些实施例中，称为“仿真器”或“原型系统”的组件的特殊系统被用来加速功能验证。

在用于测试的合成和设计1118期间，HDL代码被变换为网表。在一些实施例中，网表可以是图形结构，其中图形结构的边表示电路的组件，并且其中图形结构的节点表示组件如何互连。HDL代码和网表都是分层制品，EDA产品可以使用它们来验证集成电路在制造时是否按照指定设计执行。网表可以针对目标半导体制造技术来优化。此外，可以对成品集成电路进行测试，以验证集成电路满足规范的要求。

在网表验证1120期间，检查网表是否符合时序约束以及是否与HDL代码对应。在设计规划1122期间，针对时序和顶层布线来构造和分析集成电路的总体平面图。

在布局或物理实现1124期间，发生物理放置(诸如晶体管或电容器等电路组件的定位)和布线(通过多个导体对电路组件的连接)，并且可以执行从库中选择单元以启用特定逻辑功能。如本文中使用的，术语“单元”可以指定一组晶体管、其他组件和互连，它们提供布尔逻辑函数(例如，AND、OR、NOT、XOR)或存储函数(诸如触发器或锁存器)。如本文中使用的，电路“块”可以是指两个或更多个单元。单元和电路块都可以称为模块或组件，并且在物理结构和模拟中都被启用。为所选择的单元指定参数(基于“标准单元”)，诸如大小，并且使这些参数可以在数据库中被访问以供EDA产品使用。

在分析和提取1126期间，在布局级别验证电路功能，这允许对布局设计进行细化。在物理验证1128期间，检查布局设计以确保制造约束(诸如DRC约束、电约束、光刻约束)是正确的并且电路系统功能与HDL设计规范匹配。在分辨率增强1130期间，对布局的几何形状进行变换以改进电路设计的制造方式。

在流片过程中，创建要用于生产光刻掩模的数据(在适当的情况下应用光刻增强之后)。在掩模数据准备1132期间，“流片”数据用于生产光刻掩模，光刻掩模用于生产成品集成电路。

计算机系统的存储子系统(诸如图12的计算机系统1200)可以用于存储本文中描述的一些或全部EDA产品所使用的程序和数据结构、以及用于开发库的单元以及用于使用库的物理和逻辑设计的产品。

图12示出了可以在其中执行一组指令的计算机系统1200的示例机器，该组指令用于引起机器执行本文中讨论的任何一个或多个方法。在备选实现中，机器可以连接(例如，联网)到LAN、内联网、外联网和/或互联网中的其他机器。机器可以在客户端服务器网络环境中以服务器或客户端机器的身份操作，在对等(或分布式)网络环境中作为对等机器操作，或者在云计算基础设施或环境中作为服务器或客户端机操作。

机器可以是个人计算机(PC)、平板PC、机顶盒(STB)、个人数字助理(PDA)、蜂窝电话、网络设备、服务器、网络路由器、交换机或网桥、或者能够执行一组指令(顺序或以其他方式)的任何机器，该组指令指定了该机器要采取的动作。此外，虽然示出了单个机器，但术语“机器”也应当包括单独或联合执行一组(或多组)指令以执行本文中讨论的任何一种或多种方法的任何机器集合。

示例计算机系统1200包括处理设备1202、主存储器1204(例如，只读存储器(ROM)、闪存、动态随机存取存储器(DRAM)(诸如同步DRAM(SDRAM))、静态存储器1206(例如，闪存、静态随机存取存储器(SRAM)等)和数据存储设备1218，它们经由总线1230彼此通信。

处理设备1202表示一个或多个处理器，诸如微处理器、中央处理单元等。更具体地，处理设备可以是复杂指令集计算(CISC)微处理器、精简指令集运算(RISC)微处理器、超长指令字(VLIW)微处理器、或者实现其他指令集的处理器、或者实现指令集组合的处理器。处理设备1202也可以是一个或多个专用处理设备，诸如专用集成电路(ASIC)、现场可编程门阵列(FPGA)、数字信号处理器(DSP)、网络处理器等。处理设备1202可以被配置为执行用于执行本文中描述的操作和步骤的指令1226。

计算机系统1200还可以包括用于通过网络1220进行通信的网络接口设备1208。计算机系统1200还可以包括视频显示单元1210(例如，液晶显示器(LCD)或阴极射线管(CRT))、字母数字输入设备1212(例如，键盘)、光标控制设备1214(例如，鼠标)、图形处理单元1222、信号生成设备1216(例如，扬声器)、图形处理单元1222、视频处理单元1228、以及音频处理单元1232。

数据存储设备1218可以包括机器可读存储介质1224(也称为非暂态计算机可读介质)，其上存储有体现本文中描述的任何一种或多种方法或功能的一组或多组指令1226或软件。在计算机系统1200对指令1226的执行期间，指令1226还可以完全或至少部分驻留在主存储器1204内和/或处理设备1202内，主存储器1202和处理设备1204也构成机器可读存储介质。

在一些实现中，指令1226包括用于实现与本公开相对应的功能的指令。尽管机器可读存储介质1224在示例实现中被示出为单个介质，但术语“机器可读存储介质”应当被视为包括存储一个或多个指令集的单个介质或多个介质(例如，集中式或分布式数据库、和/或相关联的高速缓存和服务器)。术语“机器可读存储介质”还应当被视为包括能够存储或编码指令集以供机器执行并且使得机器和处理设备1202执行本公开的方法中的任何一个或多个的任何介质。因此，术语“机器可读存储介质”应当包括但不限于固态存储器、光学介质和磁性介质。

前面详细描述的一些部分是根据计算机存储器内数据位操作的算法和符号表示来进行的。这些算法描述和表示是数据处理领域的技术人员用来最有效地将其工作的实质传达给本领域其他技术人员的方式。算法可以是导致期望结果的一系列操作。操作是需要对物理量进行物理操纵的操作。这样的量可以采取能够被存储、组合、比较和以其他方式操纵的电信号或磁信号的形式。这样的信号可以称为比特、值、元素、符号、字符、术语、数字等。

然而，应当记住，所有这些和类似的术语都与适当的物理量相关联，并且只是应用于这些量的方便标签。除非从本公开中明确指出，否则应当理解，在整个说明书中，某些术语是指计算机系统或类似电子计算设备的动作和过程，其操纵表示为计算机系统的寄存器和存储器内的物理(电子)量的数据并且将其转换为类似地表示为计算机系统的存储器或寄存器或其他这样的信息存储设备内的物理量的其他数据。

本公开还涉及一种用于执行本文中的操作的装置。该装置可以是专门为预期目的而构造的，或者它可以包括由存储在计算机中的计算机程序选择性地激活或重新配置的计算机。这样的计算机程序可以存储在计算机可读存储介质中，诸如但不限于任何类型的盘，包括软盘、光盘、CD-ROM和磁光盘、只读存储器(ROM)、随机存取存储器(RAM)、EPROM、EEPROM、磁卡或光卡、或适合于存储电子指令的任何类型的介质，每个耦合到计算机系统总线。

本文中提出的算法和显示器与任何特定计算机或其他设备都没有内在的联系。根据本文中的教导，各种其他系统可以与程序一起使用，或者可以证明构造更专业的装置来执行该方法是方便的。此外，本公开没有参考任何特定的编程语言进行描述。将意识到，可以使用各种编程语言来实现本文中描述的本公开的教导。

本公开可以作为计算机程序产品或软件提供，其可以包括其上存储有指令的机器可读介质，该指令可以用于对计算机系统(或其他电子设备)进行编程以执行根据本公开的过程。机器可读介质包括用于以机器(例如，计算机)可读的形式存储信息的任何机制。例如，机器可读(例如，计算机可读)介质包括机器(例如，计算机)可读存储介质，诸如只读存储器(“ROM”)、随机存取存储器(“RAM”)、磁盘存储介质、光存储介质、闪存设备等。

在前述公开中，已经参考其具体示例实现描述了本公开的实现。很清楚的是，在不脱离如以下权利要求中所阐述的本公开的更广泛的精神和实现范围的情况下，可以对其进行各种修改。在本公开涉及单数时态的一些元素的情况下，可以在附图中描绘一个以上的元素，并且相似的元素用相似的数字标记。因此，本公开和附图应当被视为说明性的，而不是限制性的。

Claims

1.一种用于设计芯片结构的方法，包括：

对结构的第一区域中的第一多个行进行实例化，所述第一区域具有与所述第一多个行的高度之和相对应的高度；

对所述结构的第二区域中的第二多个行进行实例化，所述第二区域在所述结构中与所述第一区域水平相邻，所述第二区域具有与所述第二多个行的高度之和相对应的高度；

由处理设备确定所述第一多个行中的行是否与所述第二多个行中的行未对准；以及

响应于确定所述第一多个行中的所述行与所述第二多个行中的所述行未对准，在所述第一多个行中的所述行与所述第二多个行中的所述行之间添加过渡区域。

2.根据权利要求1所述的方法，其中所述第二区域的所述高度是所述第一区域的所述高度的至少两倍，并且其中在所述第二区域的第一部分中的所述第一多个行中的第一组行具有第一宽度，并且在所述第二区域的第二部分中的所述第一多个行中的第二组行具有不同于所述第一宽度的第二宽度。

3.根据权利要求2所述的方法，其中所述第二区域的所述第一部分的高度等于所述第一区域的所述高度。

4.根据权利要求1所述的方法，还包括响应于确定所述第一区域中的一组行和所述第二区域中的一组行对准，而去除所述第一区域中的所述一组行与所述第二区域中的所述一组行之间的过渡区域。

5.根据权利要求1所述的方法，还包括对所述结构的第三区域中的第三多个行进行实例化，所述第三区域在所述结构中在所述第二区域上方，所述第三区域具有的高度等于所述第一区域的所述高度。

6.根据权利要求5所述的方法，其中所述第三多个行中的行和所述第二多个行中的行具有不同高度。

7.根据权利要求1所述的方法，还包括将一组晶体管实例化到所述第一多个行中。

8.根据权利要求1所述的方法，其中所述第二区域的所述高度是所述第一区域的所述高度的整数倍。

9.根据权利要求1所述的方法，其中所述第一多个行中的所述行具有的高度不同于所述第二多个行中的所述行的高度。

10.根据权利要求1所述的方法，其中所述第一多个行中的第一行中的第一单元被布置为使用对于所述第一多个行本地的电源轨连接到全局电源轨，并且其中所述第二多个行中的第二行中的第二单元被布置为使用对于所述第二多个行本地的电源轨连接到所述全局电源轨。

11.一种用于设计芯片结构的系统，包括：

存储器；以及

硬件处理器，通信耦合到所述存储器，所述硬件处理器被配置为：

12.根据权利要求11所述的系统，其中所述第二区域的所述高度是所述第一区域的所述高度的至少两倍，并且其中在所述第二区域的第一部分中的所述第一多个行中的第一组行具有第一宽度，并且在所述第二区域的第二部分中的所述第一多个行中的第二组行具有不同于所述第一宽度的第二宽度。

13.根据权利要求12所述的系统，其中所述第二区域的所述第一部分的高度等于所述第一区域的所述高度。

14.根据权利要求11所述的系统，其中所述硬件处理器还被配置为响应于确定所述第一区域中的一组行和所述第二区域中的一组行对准，而去除所述第一区域中的所述一组行与所述第二区域中的所述一组行之间的过渡区域。

15.根据权利要求11所述的系统，其中所述硬件处理器还被配置为对所述结构的第三区域中的第三多个行进行实例化，所述第三区域在所述结构中在所述第二区域上方，所述第三区域具有的高度等于所述第一区域的所述高度。

16.根据权利要求15所述的系统，其中所述第三多个行中的行和所述第二多个行中的行具有不同高度。

17.根据权利要求11所述的系统，其中所述硬件处理器还被配置为将一组晶体管实例化到所述第一多个行中。

18.根据权利要求11所述的系统，其中所述第二区域的所述高度是所述第一区域的所述高度的整数倍。

19.根据权利要求11所述的系统，其中所述第一多个行中的所述行具有的高度不同于所述第二多个行中的所述行的高度。

20.一种存储指令的非暂态计算机可读介质，所述指令在由处理器执行时使所述处理器执行用于设计芯片结构的操作，所述操作包括：

对结构的第一区域中的第一多个行进行实例化；

对所述结构的第二区域中的第二多个行进行实例化，所述第二区域在所述结构中与所述第一区域水平相邻；以及

响应于确定所述第一多个行中的行与所述第二多个行中的行未对准，而在所述第一多个行中的所述行与所述第二多个行中的所述行之间添加过渡区域。