KR102337595B1 - 멀티플렉서 - Google Patents

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쉥-치 시에
치엔-싱 리
웨이-시앙 마
이-순 첸
체옥-케이 레이
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

멀티플렉서 회로는 각각 X축 방향으로 연장되는 제1 및 제2 핀을 가진다. 제1, 제2, 제3 및 제4 게이트는 X축 방향에 수직인 Y축 방향으로 연장되고 제1 및 제2 핀과 접촉한다. 제1, 제2, 제3 및 제4 게이트는 각각 제1, 제2, 제3 및 제4 데이터 신호를 수신하도록 구성된다. 제5, 제6, 제7 및 제8 게이트는 Y축 방향으로 연장되고 제1 및 제2 핀과 접촉한다. 제5, 제6, 제7 및 제8 게이트는 각각 제1, 제2, 제3 및 제4 선택 신호를 수신하도록 구성된다. 입력 논리 회로는 중간 노드에서 출력을 제공하도록 구성된다. 제9 게이트는 Y축 방향으로 연장되고 제1 및 제2 핀과 접촉한다. 출력 논리 회로는 출력 단자에서 제1, 제2, 제3 및 제4 데이터 신호 중 선택된 신호를 제공하도록 구성된다.

Description

멀티플렉서{MULTIPLEXER}
관련 출원에 대한 상호 참조
본 출원은 2019년 6월 14일자 출원된 "DMUX4 Circuit"이란 제하의 미국 가특허 출원 제62/861,649호의 이익을 주장하며, 그 개시 내용은 그 전체가 참고로 포함된다.
집적 회로는 다른 기능을 가지는 다수의 표준 셀을 포함할 수 있다. 예를 들어, 표준 셀은 AND 게이트, OR 게이트, XOR 게이트, NOT 게이트, NAND 게이트, NOR 게이트 및 XNOR 게이트와 같은 논리 게이트와 멀티플렉서, 플립-플롭, 가산기, 계수기와 같은 조합 논리 회로일 수 있다. 표준 셀은 복잡한 집적 회로 기능을 실현하도록 구성될 수 있다. 특정 기능을 가지는 집적 회로를 설계할 때, 표준 셀이 선택된다. 다음에, 설계자 또는 전자 설계 자동화(EDA) 또는 전자 컴퓨터-지원 설계(ECAD) 툴은 선택된 표준 셀 및/또는 비표준 셀을 포함하는 집적 회로의 설계 레이아웃을 끌어낸다. 설계 레이아웃은 포토마스크로 변환된다. 이후, 포토마스크에 의한 포토그래피 공정에 의해 형성된 다양한 층의 패턴들이 기판에 전사되면 반도체 집적 회로가 제조될 수 있다.
집적 회로 설계의 편의를 위해, 대응하는 레이아웃을 가지는 자주 사용되는 표준 셀을 포함하는 라이브러리가 구축된다. 따라서, 집적 회로의 설계시, 설계자는 라이브러리에서 원하는 표준 셀을 선택하고 선택된 표준 셀을 자동 배치 및 전달 블록에 배치함으로써 집적 회로의 레이아웃이 생성될 수 있다.
예를 들어, 이러한 표준 셀 라이브러리는 디지털 멀티플렉서(DMUX)를 포함할 수 있다. DMUX는 다양한 적용 분야에 사용된다. 멀티플렉서는 여러 데이터 중에서 입력 신호를 선택하고 선택 신호를 기초로 선택된 하나 이상의 입력의 단일 출력을 제공하는 장치이다. 디멀티플렉서는 단일의 다중화된 입력을 수신하고 해당 입력을 복수의 출력 신호로 분할한다. DMUX를 활용하는 예시적인 적용 분야는 메모리 장치 및 마이크로컨트롤러를 포함한다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 파악시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것은 아님을 알아야 한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1은 일부 실시예에 따른 일례의 처리 시스템을 나타내는 블록도이다.
도 2는 일부 실시예에 따른 집적 회로 설계 및 제조 공정을 예시한 흐름도이다.
도 3은 일부 실시예에 따른 4개의 입력 멀티플렉서에 대한 진리표(truth table)이다.
도 4는 일부 실시예에 따른 일례의 반도체 구조체의 단면을 예시한 블록도이다.
도 5a 및 도 5b는 각각 일부 실시예에 따른 일례의 디지털 멀티플렉서(DMUX)를 예시한 논리도 및 회로도이다.
도 6은 도 5에 예시된 DMUX에 대한 일부 실시예에 따른 일례의 표준 셀 레이아웃을 나타낸 레이아웃도이다.
도 7a 및 도 7b는 각각 일부 실시예에 따른 다른 예의 DMUX를 나타낸 논리도 및 회로도이다.
도 8은 도 7에 예시된 DMUX에 대한 일부 실시예에 따른 일례의 표준 셀 레이아웃을 나타낸 레이아웃도이다.
도 9a 및 도 9b는 각각 일부 실시예에 따른 추가의 예의 DMUX를 나타낸 논리도 및 회로도이다.
도 10은 도 9에 예시된 DMUX에 대한 일부 실시예에 따른 일례의 표준 셀 레이아웃을 나타낸 레이아웃도이다.
도 11a 및 도 11b는 각각 일부 실시예에 따른 또 다른 예의 DMUX를 나타낸 논리도 및 회로도이다.
도 12는 도 11에 예시된 DMUX에 대한 일부 실시예에 따른 일례의 표준 셀 레이아웃을 나타낸 레이아웃도이다.
도 13a 및 도 13b는 각각 일부 실시예에 따른 다른 예의 DMUX를 나타낸 논리도 및 회로도이다.
도 14-17은 도 13에 예시된 DMUX에 대한 일부 실시예에 따른 일례의 표준 셀 레이아웃을 나타낸 레이아웃도이다.
도 18은 일부 실시예에 따른 일례의 방법을 나타낸 흐름도이다.
다음의 개시 내용은 제공된 주제의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 소자의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
전자 설계 자동화(EDA) 툴 및 방법은 반도체 기판 상의 마이크로전자 집적 회로의 설계, 분할 및 배치를 용이하게 한다. 이 프로세스에는 전형적으로 회로의 동작 설명을 기능 설명으로 전환하는 작업이 포함되며, 상기 기능 설명은 이후 논리 함수로 분해되고 표준 셀 라이브러리를 사용하여 셀에 맵핑된다. 일단 맵핑되면, 구조 설계를 물리적 레이아웃으로 전환하기 위해 통합이 수행되고, 구조적 요소를 동기화하기 위해 클록 트리(clock tree)가 구축되며, 설계는 레이아웃 후에 최적화된다.
도 1은 여기에 개시된 일부 실시예에 따른 일례의 처리 시스템(10)을 나타낸 블록도이다. 처리 시스템(10)은 여기에 논의된 다양한 프로세스에 따라 EDA 시스템을 구현하는 데 사용될 수 있다. 처리 시스템(10)은 데스크탑 컴퓨터, 워크스테이션, 랩톱 컴퓨터, 특정 애플리케이션에 특화된 전용 유닛, 스마트폰 또는 태블릿 등과 같은 처리 유닛(11)을 포함한다. 처리 시스템(10)에는 디스플레이(14)와 하나 이상의 입력/출력 장치(12), 예컨대, 마우스, 키보드, 터치스크린, 프린터 등이 장착될 수 있다. 처리 유닛(11)은 또한 중앙 처리 유닛(CPU)(20), 메모리(22), 대용량 저장 장치(24), 및 비디오 어댑터(26) 및 버스(30)에 접속된 I/O 인터페이스(28)를 포함한다.
버스(30)는 메모리 버스 또는 메모리 컨트롤러, 주변 버스 또는 비디오 버스를 포함하는 임의의 유형의 일부 버스 아키텍처 중 하나 이상일 수 있다. CPU(20)는 임의의 유형의 전자 데이터 프로세서를 포함할 수 있고, 메모리(22)는 정적 랜덤 액세스 메모리(SRAM), 동적 랜덤 액세스 메모리(DRAM) 또는 판독 전용 메모리(ROM)와 같은 임의의 유형의 시스템 메모리를 포함할 수 있다.
대용량 저장 장치(24)는 데이터, 프로그램 및 기타 정보를 저장하고, 버스(30)를 통해 상기 데이터, 프로그램 및 기타 정보에 액세스 가능하게 하도록 구성된 임의의 유형의 저장 장치를 포함할 수 있다. 대용량 저장 장치(24)는 예를 들어, 하드 디스크 드라이브, 자기 디스크 드라이브, 광 디스크 드라이브, 플래시 메모리 등 중에서 하나 이상을 포함할 수 있다.
본 명세서에서 사용되는 컴퓨터 판독 가능 매체라는 용어는 전술한 시스템 메모리 및 저장 장치와 같은 컴퓨터 저장 매체를 포함할 수 있다. 컴퓨터 저장 매체는 컴퓨터 판독 가능 명령, 데이터 구조 또는 프로그램 모듈과 같은 정보의 저장을 위한 임의의 방법 또는 기술로 구현된 휘발성 및 비휘발성, 분리형 및 비분리형 매체를 포함할 수 있다. 메모리(22) 및 대용량 저장 장치(24)는 일례의 컴퓨터 저장 매체(예, 메모리 저장부)이다. 대용량 저장 장치는 본 명세서에 개시된 표준 셀과 같은 표준 셀의 라이브러리를 추가로 저장할 수 있다.
컴퓨터 저장 매체는 RAM, ROM, 전기적으로 소거 가능한 판독 전용 메모리(EEPROM), 플래시 메모리 또는 다른 메모리 기술, CD-ROM, 디지털 다기능 디스크(DVD) 또는 다른 광학 저장 장치, 자기 카세트, 자기 테이프, 자기 디스크 저장 장치 또는 다른 자기 저장 장치, 또는 정보를 저장하는 데 사용될 수 있고 처리 장치(100)에 의해 액세스될 수 있는 임의의 다른 제품을 포함할 수 있다. 임의의 이러한 컴퓨터 저장 매체는 처리 장치(100)의 일부일 수 있다. 컴퓨터 저장 매체는 반송파 또는 다른 전파 또는 변조 데이터 신호를 포함하지 않는다.
통신 매체는 반송파 또는 다른 전송 메커니즘과 같이 컴퓨터 판독 가능 명령, 데이터 구조, 프로그램 모듈, 또는 변조 데이터 신호의 다른 데이터에 의해 구현될 수 있으며, 임의의 정보 전달 매체를 포함한다. "변조 데이터 신호"라는 용어는 신호에 정보를 인코딩하는 방식으로 설정되거나 변경된 하나 이상의 특성을 가지는 신호를 나타낼 수 있다. 제한되지 않는 예로써, 통신 매체는 유선 네트워크 또는 직접 유선 접속부와 같은 유선 매체, 및 음향, 무선 주파수(RF), 적외선 및 기타 무선 매체와 같은 무선 매체를 포함할 수 있다.
비디오 어댑터(26) 및 I/O 인터페이스(28)는 외부 입력 및 출력 장치를 처리 유닛(11)에 연결하기 위한 인터페이스를 제공한다. 도 1에 예시된 바와 같이, 입력 및 출력 장치의 예는 비디오 어댑터(26)와 I/O 인터페이스(128)에 결합된 I/O 장치(12), 예컨대, 마우스, 키보드, 프린터 등에 결합된 디스플레이(14)를 포함한다. 다른 장치는 처리 유닛(110)에 결합될 수 있고, 더 많거나 적은 수의 인터페이스 카드가 사용될 수 있다. 예를 들어, 직렬 인터페이스 카드(미도시)가 프린터를 위한 직렬 인터페이스를 제공하는 데 사용될 수 있다. 처리 유닛(11)은 또한 근거리 통신망(LAN) 또는 광역 통신망(WAN)(16)에 대한 유선 링크 및/또는 무선 링크일 수 있는 네트워크 인터페이스(32)를 포함할 수 있다.
처리 시스템(10)의 실시예는 다른 부품을 포함할 수 있다. 예를 들어, 처리 시스템(10)은 전원 공급 장치, 케이블, 마더 보드, 이동식 저장 매체, 케이스 등을 포함할 수 있다. 이들 다른 부품은 예시되지는 않았지만 처리 시스템(10)의 일부로 간주된다.
일부 예에서, 물리적 집적 회로 레이아웃을 생성하도록 사용자 설계를 분석하기 위해 소프트웨어 코드가 CPU(20)에 의해 실행된다. 소프트웨어 코드는 메모리(22), 대용량 저장 장치(24) 등으로부터 버스(30)를 통해 또는 네트워크 인터페이스(32)를 통해 원격으로 CPU(20)에 의해 액세스될 수 있다. 또한, 일부 예에서, 물리적 집적 회로 레이아웃은 I/O 인터페이스(28)를 통해 수신되고 및/또는 소프트웨어 코드에 의해 구현된 다양한 방법 및 프로세스에 따라 메모리(22 또는 24)에 저장될 수 있는 기능적 집적 회로 설계를 기초로 생성된다.
표준 셀은 트랜지스터, 다이오드, 커패시터, 저항 또는 인덕터와 같은 전체 장치를 포함할 수 있거나, 무엇보다도 인버터, 플립-플롭, 메모리 셀 또는 멀티플렉서와 같은 일부 특정 기능을 달성하도록 배열된 여러 장치의 그룹을 포함할 수 있다. 기능 설계를 개념화하기 쉽게 하는 것 외에도, 표준 셀의 사용은 IC 내의 레이아웃 특징부의 설계 규칙 검증(Design Rule Checking: DRC)에 대한 검증 시간을 감소시킬 수 있는 데, 이는 레이아웃 전체에서 반복되는 표준 셀의 경우 각각의 경우를 개별적으로 검증하기보다는 DRC에서 한 번에 확인할 수 있기 때문이다. 수신된 기능 회로 기술을 기초로, 시스템(10)은 셀 라이브러리로부터 표준 셀을 선택하도록 구성된다.
도 2는 사용자 제공 동작/기능 설계로부터 물리적 레이아웃을 생성하기 위해 처리 시스템(10)에 의해 구현될 수 있는 예시적인 집적 회로 설계 및 제조 프로세스(40)를 개괄적으로 예시한다. 사용자 설계(42)는 전체 설계의 입력에 인가된 다양한 신호 또는 자극을 기초로 회로의 원하는 동작 또는 기능을 지정하고, 적절한 프로그래밍 언어로 작성될 수 있다. 설계(42)는 사용자에 의해 I/O 인터페이스(28)를 통해 처리 유닛(11)(도 1 참조)에 업로드될 수 있다. 대안적으로, 설계(42)는 메모리(22) 또는 대용량 저장 장치(24)에 업로드 및/또는 저장될 수 있거나, 설계(42)는 원격 사용자로부터 네트워크 인터페이스(32)를 통해 업로드될 수 있다.
설계(42)로부터 요구되는 동작 및/또는 기능이, 해당 설계를 예컨대, 하나 이상의 셀 라이브러리(48)로부터의 표준 셀에 매칭시킴으로써, 기능적으로 동등한 논리 게이트-레벨 회로 설명으로 변환되는 통합(44)을 설계(44)에 대해 수행한다. 셀 라이브러리(48)는 미리 정해진 기능을 각각 수행할 수 있는 예비 설계된 부품 또는 기능 셀의 리스트를 포함한다. 셀은 내부 회로 요소, 이들 회로 요소에 대한 다양한 접속부, 예비 설계된 물리적 레이아웃 패턴, 도펀트 임플란트, 우물 등을 포함하는 정보로서 셀 라이브러리(48)에 저장된다. 또한, 저장된 셀은 또한 셀의 형태, 외부 접속부에 대한 터미널 위치, 지연 특성, 전력 소비 등을 포함할 수 있다. 통합(44)은 게이트-레벨 넷리스트(netlist)(46)와 같은 기능적으로 동등한 논리 게이트-레벨 회로 설명을 가져온다. 셀 라이브러리(48)는 예컨대, 대용량 저장 장치(24)에 포함된 하나 이상의 데이터베이스에 저장될 수 있다. 게이트-레벨 넷리스트(46)를 기초로, 집적 회로(52)를 제조하는 데 사용되는 포토리소그래피 마스크(50)가 형성될 수 있다.
디지털 멀티플렉서(본 명세서에서 DMUX로도 지칭됨)는 선택 신호를 기초로 일부 데이터 중에서 입력 신호를 선택하고 다수의 입력 중 선택된 하나 이상의 입력의 단일 출력을 제공하는 장치이다. 디멀티플렉서는 단일의 다중화된 입력을 수신하고 해당 입력을 복수의 출력 신호로 분할한다. 따라서, 예를 들어, DMUX4는 4개의 데이터 입력 신호(I0-I3) 및 선택 신호(S0-S3)를 수신하고 해당 데이터 및 선택 입력 신호를 기초로 단일 신호(Z)를 출력하는 디지털 멀티플렉서를 지칭한다. 도 3은 데이터 입력 신호(I0-I3), 선택 신호(S0-S3) 및 출력 신호(Z)를 보여주는 DMUX4에 대한 진리표를 예시한다.
DMUX를 활용하는 예시적인 응용은 집적 회로 장치, 메모리 장치 및 마이크로컨트롤러를 포함한다. 도 2에 예시된 셀 라이브러리(48)에 저장된 표준 셀과 같은 표준 셀은 다양한 DMUX 회로를 포함할 수 있으며, 이러한 DMUX 셀은 특정 집적 회로 장치에 매우 많이 사용되는 셀이기도 하다.
본 개시 내용의 양태는 DMUX 회로를 사용하는 시스템의 면적 비용을 감소시키고 전체 성능을 개선하기 위한 DMUX 회로 및 레이아웃 실시예에 관한 것이다. 일부 예에서, 실시예는 트랜지스터 총수를 감소시키기 위해 DMUX 설계 혁신을 채용한다. 일부 개시된 예에서, 논리 및 레이아웃 조합 구조는 DMUX 회로에 의해 사용되는 면적을 거의 8% 감소시킬 수 있다. 또한, 전력 소비 및 속도가 향상될 수 있다. 예를 들어, 개시된 실시예는 공지된 DMUX 회로에서 전형적으로 사용되는 전송 게이트를 갖추거나 갖추지 않게 구현된 논리 회로의 다양한 조합을 사용하는 DMUX 회로를 제공한다.
일부 개시된 DMUX 셀은 핀형 전계 효과 트랜지스터(FinFET) 아키텍처를 사용하여 형성된 트랜지스터를 갖춘 논리 회로를 포함한다. 예를 들어, 폴리실리콘 또는 다른 도전 구조체가 격리 재료 위로 연장되는 반도체 핀에 연결될 수 있다. 폴리실리콘 구조체는 FinFET 트랜지스터의 게이트로서 기능함으로써 폴리실리콘 구조체에 인가된 전압은 폴리실리콘 구조체의 양측에서 핀에 연결된 소스/드레인(S/D) 접점 사이의 전자 흐름을 결정한다. FinFET 트랜지스터의 임계 전압은 트랜지스터가 "온(on)" 상태가 되어 S/D 접점들 사이에 상당한 전류가 흐를 수 있도록 하는 최소 전압이다. DMUX 셀을 형성하는 데 사용되고 그 길이를 따라 핀과 접촉하는 폴리실리콘 구조체의 수는 셀의 1차원을 따른 "피치(pitch)" 또는 달리 말하면 "접촉된 폴리 피치" 또는 Cpp로 간주될 수 있으며, 셀의 밀도를 적어도 부분적으로 결정하게 된다.
도 4는 본 명세서에 개시된 DMUX 장치를 구현하는 데 사용될 수 있는 예시적인 반도체 구조체의 단면을 예시한 블록도이다. 구조체(60)는 X축 및 Z-축 방향으로 보여지는 한편, Y축 방향은 도 4에 도시된 단면의 평면에 직교한다. 구조체(60)는 베이스 층(62) 및 상호 접속층(64)을 포함한다.
일반적으로, 베이스 층(62)은 차례로 폴리실리콘 영역(예, 본 명세서 전반에 걸쳐 "폴리"로도 지칭됨), 확산 영역, 반도체 우물(예, N-우물, P-우물, 딥(deep) N-우물, 딥 P-우물) 등을 포함하는 반도체 기판을 포함하고, 기판에는 반도체 소자(예, 트랜지스터, 다이오드 등)가 형성된다. 상호 접속층(64)은 상호 접속층(64)의 층들 내의 소자들을 상호 접속하고 외부 장치에 대한 전기적 접속부를 형성하는 데 사용되는 N 개의(예, 정수 개의) 도전층(예, 금속층(M1-MN))을 포함한다. 상호 접속층(64)은 통상적으로 비아, 층간 유전체 재료, 패시베이션 층, 본딩 패드, 패키징 재료 등을 포함한다. 상호 접속층(64)의 각각의 금속(예, 전도성을 가지는) 층(M)은 통상 제1 금속, 제2 금속, 제3 금속(M1, M2, M3) 층 등으로 불린다. 다양한 금속층(M) 사이에는 금속층(M)을 절연시키기 위해 사용되는 유전체 재료(예, 하이-K, 로우-K 재료 등)(66)가 제공된다. 베이스 층(63) 및 상호 접속층(64)은 반도체 제조 공정에서 각각 "전공정"(front end of line: FEOL)과 "후공정"(back end of line: BEOL)에 제공되기 때문에 각각 전공정 구조체와 후공정 구조체로 불린다. 일부 실시예에서, DMUX 장치는 베이스 층(63) 및 하나 이상의 금속층(M)을 사용하여 구성된다.
도 5a 및 도 5b는 DMUX4 회로(100)를 예시하고, 도 6은 일부 실시예에 따른 DMUX4 회로(100)에 대한 예시적인 표준 셀 레이아웃 다이어그램을 예시한다. DMUX4 회로(100)는 8개의 입력 AND-OR(AO2222) 논리 회로(102) 및 인버터(104)를 포함하고, 이들은 18개의 트랜지스터에 의해 함께 구현된다. 일반적으로, AO2222 회로(102)는 데이터 신호(I0-I3) 및 선택 신호(S0-S3)를 수신하도록 구성되며, 따라서 여기서는 멀티플렉서 입력 논리 회로로 지칭된다. AO2222 회로(102)는 또한 선택 신호(S0-S3)에 응답하여 데이터 신호(I0-I3) 중 선택된 신호의 역수를 출력하도록 구성된다. 인버터 회로(104)는 AO2222 회로(102)의 출력을 수신하고, 선택된 데이터 신호를 기초로 출력 신호(Z)를 제공하도록 구성되며, 따라서 여기서는 멀티플렉서 출력 논리 회로로 지칭된다.
보다 구체적으로, AO2222 회로는 각각 I0/S0-I3/S3 입력을 수신하는 4개의 2-입력 AND 게이트(102a-102d)를 포함한다. AND 게이트(102a-102d)의 출력은 NOR 게이트(102e)에 의해 수신된다. 인버터(104)는 NOR 게이트(102e)의 출력을 수신하여 출력 신호(Z)를 제공한다. 도 5b는 일례의 DMUX 회로(100)를 예시하며, 여기서 AO2222 회로(102)는 I0, I1, I2, I3 입력을 각각 수신하도록 결합된 게이트 단자를 각각 구비한 PMOS 트랜지스터(110, 111, 112, 113)를 포함한다. PMOS 트랜지스터(120, 121, 122, 123)는 S0, S1, S2, S3 입력을 각각 수신하도록 결합된 게이트 단자를 각각 구비한다. PMOS 트랜지스터(110-113)는 PMOS 트랜지스터(120-123)와 마찬가지로 VDD 전력 레일과 중간 노드(126) 사이에 직렬로 연결된다. 더 구체적으로, 트랜지스터(113, 123)는 VDD 레일에 결합된 소스 단자와, 인접한 트랜지스터(112, 122)의 소스 단자에 각각 연결된 드레인 단자를 가진다. 유사하게, 트랜지스터(112, 122)는 트랜지스터(111, 121)의 각각의 소스 단자에 연결된 드레인 단자를 가지며, 트랜지스터(111, 121)는 트랜지스터(110, 120)의 각각의 소스 단자에 연결된 드레인 단자를 가지며, 트랜지스터(110, 120)는 또한 중간 노드(126)에 연결된 드레인 단자를 가진다. 또한, 트랜지스터(111, 112, 113)의 드레인 단자는 트랜지스터(121, 122, 123)의 각각의 드레인 단자에 접속되어 있다.
AO2222 회로(102)는 I0, I1, I2, I3 입력을 각각 수신하도록 결합된 게이트 단자를 각각 구비한 NMOS 트랜지스터(130, 131, 132, 133)를 더 포함한다. NMOS 트랜지스터(140, 141, 142, 143)는 S0, S1, S2, S3 입력을 각각 수신하도록 결합된 게이트 단자를 각각 구비한다. NMOS 트랜지스터(110-113)는 각각 중간 노드(126)에 결합된 드레인 단자와 NMOS 트랜지스터(140-143)의 드레인 단자에 결합된 소스 단자를 가진다. NMOS 트랜지스터(140-143) 각각의 소스 단자는 VSS 전력 레일에 연결된다.
중간 노드(126)는 VDD와 VSS 레일 사이에 연결된 PMOS 트랜지스터(152) 및 NMOS 트랜지스터(154)를 포함하는 인버터(104)의 입력에 연결된다. 인버터(104)는 DMUX4(100)의 출력 신호(Z)를 제공한다.
따라서, 선택 신호(S0-S1) 및 대응하는 데이터 신호(I0-I3) 중 임의의 신호가 하이(high)이면, 관련된 PMOS 트랜지스터 쌍(들)이 비활성화되어 중간 노드(126)가 VDD 레일로부터 차단된다. 또한, 관련된 NMOS 트랜지스터 쌍(들)은 활성화되어 중간 노드(126)를 VSS 레일에 연결함으로써 중간 노드(126)를 로우 상태로 풀링한다. 중간 노드(126)에서의 로우 신호는 인버터(104)에 의해 하이로 반전된다.
도 6에 나타낸 예시적인 레이아웃 다이어그램은 X축 방향으로 연장되는 제1 및 제2 핀(160, 162)을 포함한다. 하나 이상의 금속층(예, M1)에 제공될 수 있는 금속 라인(166)은 VDD 및 VDD 레일과 핀(160, 162) 사이에서 연장되고 도 5에 예시된 바와 같이 트랜지스터의 소스 또는 드레인 단자를 VDD 또는 VSS 레일에 연결한다. 소스 또는 드레인 단자가 VDD 또는 VSS 단자에 연결되지 않은 트랜지스터의 경우, 금속 라인(166)은 VDD 또는 VSS 레일로부터 차단되거나 분리될 수 있다. 예를 들어, 금속 라인(166)은 트랜지스터(113, 123)의 소스 단자를 VDD 레일에 연결하고, 트랜지스터(140-143)의 소스 단자를 VSS 레일에 연결한다. 금속 컷(168)은 트랜지스터(110-112 및 120-122)의 소스 단자를 VDD 레일로부터 분리하고, 트랜지스터(131-133)의 소스 단자를 VSS 레일로부터 분리한다.
활성 게이트 구조체(170)는 Y축 방향으로 연장되고, 대응하는 데이터 신호(I0-I3) 및 선택 신호(S0-S3)에 연결된다. 제시된 예에서, 게이트 구조체는 능동 폴리실리콘 구조체("폴리 게이트")를 포함할 수 있다. 본 개시 내용에서, X축 및 Y축은 서로 횡방향이거나 실질적으로 수직인 것으로 예시되고 설명된다는 것을 이해해야 한다. 그러나, X축과 Y축은 불완전한 제조 및 측정 조건으로 야기되는 설계, 제조, 측정 오류/마진으로 인해 실제로는 서로 수직하지 않을 수 있다. 이러한 설명은 당업자에게 이해될 수 있어야 한다.
각각의 폴리 게이트(170)는 제1 및 제2 핀(160, 162) 모두와 접촉한다. 또한, 도 6에 예시된 바와 같이, 각각의 폴리 게이트(170)는 데이터 신호(I0-I3) 중 하나의 대응하는 신호 또는 선택 신호(S0-S3) 중 대응하는 신호를 수신한다. 즉, 각각의 폴리 게이트(170)는 하나의 입력 신호를 수신한다. 따라서, 도 6에 예시된 실시예에서, 4개의 데이터 신호(I0-I3) 및 4개의 선택 신호(S0-S3)를 수신하는 8개의 폴리 게이트(170)가 존재한다. 또한, 제9 게이트 또는 폴리 게이트(171)가 Y축 방향으로 연장되고 제1 및 제2 핀(160, 162)과 접촉한다. 제9 폴리 게이트(171)는 중간 노드(126)에 연결되어 인버터(104)의 트랜지스터(152, 154)를 형성한다.
예시된 실시예에서, 핀(160, 162)은 도 6에 예시된 바와 같이 X축 방향을 따라 더 긴 치수(예, 길이)를 가지며, Y축 방향으로 서로 분리된다. 폴리 게이트(170)와 금속 라인(166)은 Y축 방향을 따라 더 긴 치수(예, 길이)를 가지며, X축 방향으로 서로 분리된다.
비아 접점(172)은 장치의 다른 금속층(M1-MN)에 배치된 추가적인 금속 접점(도 6에 도시되지 않음)을 통해 도 5에 예시된 바와 같이 제시된 트랜지스터의 다양한 단자를 상호 연결한다. 인접한 장치(셀) 사이의 누설을 피하기 위해, 표준 셀은 활성 영역의 가장자리에 형성된, 예컨대 핀(150, 162) 등의 비활성 게이트 구조체를 포함한다. 이러한 비활성 또는 "더미(dummy)" 폴리실리콘 게이트 구조체(174)도 역시 Y축 방향으로 연장되고, 셀을 서로 분리하고 또한 하나의 셀의 여러 부분을 서로 분리하는 기능을 한다. 일부 예에서, 비활성 폴리 구조체는 산화물 정의 엣지 상의 연속 폴리(CPODE) 패턴으로 지칭된다. 즉, 비활성 폴리실리콘 구조체는 MOS 장치용 게이트로서 전기적으로 연결되지 않지만 대신에 회로에서 기능을 갖지 않는 "더미" 구조체이다. 비활성 폴리 구조체는 처리 중에 셀 내의 핀의 단부를 추가로 덮고 보호함으로써 처리 중에 추가적인 신뢰성을 제공한다.
도 7a 및 도 7b는 DMUX4 회로(200)를 예시하고, 도 8은 일부 실시예에 따른 DMUX4 회로(200)에 대한 예시적인 표준 셀 레이아웃 다이어그램을 예시한다. DMUX4 회로(200)는 제시된 예에서 20개의 트랜지스터로 구현되는 2-입력 NAND(ND2) 로직을 갖는 6-입력 AND-OR-INVERT(AOI222) 로직을 사용한다. 일반적으로, DMUX4 회로(200)는 제1 ND2 회로(202) 및 AOI222 회로(204)를 가지는 입력 논리 회로를 포함한다. 제1 ND2 회로(202)는 데이터 신호(I0) 및 선택 신호(S0)를 수신하고 제1 중간 노드(226)에서 출력을 제공하도록 구성된다. AOI222 회로(204)는 데이터 신호(I1-I3)를 각각 수신하고 선택 신호(S1-S3)를 각각 수신하도록 구성된 3개의 AND 게이트(204a-204c)를 포함한다. AND 게이트(204a-204c)의 출력은 NOR 게이트(204d)에 의해 수신되며, NOR 게이트(204d)는 제2 중간 노드(228)에서 출력을 제공하도록 구성된다. 출력 논리 회로는 제1 ND2 회로(202) 및 AOI222 회로(204)의 출력을 수신하고 선택된 데이터 신호(Z)를 제공하도록 제1 및 제2 중간 노드에 연결된 입력을 구비한 제2 ND2 회로(206)를 포함한다.
더 구체적으로, 도 7b에 예시된 바와 같이, 제1 ND2 회로(202)는 I0 데이터 신호를 수신하도록 결합된 게이트 단자를 갖는 PMOS 트랜지스터(210)를 포함한다. PMOS 트랜지스터(220)는 S0 선택 신호를 수신하도록 결합된 게이트 단자를 가진다. PMOS 트랜지스터(210) 및 PMOS 트랜지스터(220)는 모두 VDD 레일에 결합된 소스 단자 및 중간 노드(226)에 연결된 드레인 단자를 가진다. NMOS 트랜지스터(230, 240)는 각각 I0 및 S0 입력을 수신하도록 결합된 게이트 단자를 가진다. NMOS 트랜지스터(210)는 중간 노드(226)에 결합된 드레인 단자와 NMOS 트랜지스터(240)의 드레인 단자에 결합된 소스 단자를 가진다. NMOS 트랜지스터(240)의 소스 단자는 VSS 전력 레일에 연결된다.
AOI222 회로(204)는 각각 I1, I2 및 I3 입력을 수신하도록 결합된 게이트 단자를 각각 구비한 PMOS 트랜지스터(211, 212, 213)를 포함한다. PMOS 트랜지스터(221, 222, 223)는 각각 S1, S2 및 S3 입력을 각각 수신하도록 결합된 게이트 단자를 가진다. PMOS 트랜지스터(211-213)는 PMOS 트랜지스터(221-223)와 마찬가지로 VDD 전력 레일과 제2 중간 노드(228) 사이에 직렬로 연결된다. 더 구체적으로, 트랜지스터(213, 223)는 VDD 레일에 결합된 소스 단자와, 인접한 트랜지스터(212, 222)의 소스 단자에 각각 연결된 드레인 단자를 가진다. 유사하게, 트랜지스터(212, 222)는 제2 중간 노드(228)에 결합된 드레인 단자를 가지는 트랜지스터(211, 221)의 각각의 소스 단자에 연결된 드레인 단자를 가진다. 또한, 트랜지스터(211, 212, 213)의 드레인 단자는 트랜지스터(221, 222, 223)의 각각의 드레인 단자에 연결된다.
AOI222 회로(204)는 I1, I2 및 I3 입력을 각각 수신하도록 결합된 게이트 단자를 각각 구비한 NMOS 트랜지스터(231, 232, 233)를 더 포함한다. NMOS 트랜지스터(241, 242, 243)는 각각 S1, S2 및 S3 입력을 각각 수신하도록 결합된 게이트 단자를 가진다. NMOS 트랜지스터(211-213)는 각각 제2 중간 노드(228)에 결합된 드레인 단자 및 NMOS 트랜지스터(241-243)의 드레인 단자에 각각 결합된 소스 단자를 가진다. 각각의 NMOS 트랜지스터(241-243)의 소스 단자는 VSS 전력 레일에 연결된다.
제2 ND2 회로(206)는 제1 중간 노드(226)에 결합된 게이트 단자를 가지는 PMOS 트랜지스터(252)를 포함하고, PMOS 트랜지스터(254)는 제2 중간 노드(228)에 결합된 게이트 단자를 가진다. PMOS 트랜지스터(254) 및 PMOS 트랜지스터(256)는 모두 VDD 레일에 결합된 소스 단자와 출력 신호(Z)를 제공하는 출력 단자(260)에 연결된 드레인 단자를 구비한다. NMOS 트랜지스터(256, 258)는 제1 및 제2 중간 노드에 각각 결합된 게이트 단자를 가진다. NMOS 트랜지스터(256)는 출력 단자(260)에 결합된 드레인 단자와 NMOS 트랜지스터(258)의 드레인 단자에 결합된 소스 단자를 가진다. NMOS 트랜지스터(258)의 소스 단자는 VSS 전력 레일에 연결된다.
도 8은 X축 방향으로 연장되는 제1 및 제2 핀(260, 262)을 포함하는 DMUX4 회로(200)에 대한 예시적인 표준 셀 레이아웃을 예시한다. 하나 이상의 금속층(예, M1)에 제공될 수 있는 금속 라인(266)은 VDD와 VDD 레일과 핀(260, 262) 사이에서 연장되고 도 7에 예시된 바와 같이 트랜지스터의 소스 또는 드레인 단자를 VDD 또는 VSS 레일에 연결한다. 소스 또는 드레인 단자가 VDD 또는 VSS 단자에 연결되지 않은 트랜지스터의 경우, 금속 라인(266)은 VDD 또는 VSS 레일로부터 차단되거나 분리될 수 있다. 예를 들어, 금속 라인(266)은 트랜지스터(210, 213, 220, 223, 252, 254)의 소스 단자를 VDD 레일에 연결하고, 트랜지스터(240-243 및 258)의 소스 단자를 VSS 레일에 연결한다. 금속 컷(268)은 트랜지스터(211, 212, 221, 222)의 소스 단자를 VDD 레일로부터 분리하고, 트랜지스터(230-233 및 256)의 소스 단자를 VSS 레일로부터 분리한다.
폴리 게이트(270)와 같은 게이트는 Y축 방향으로 연장되고, 대응하는 데이터 신호(I0-I3) 및 선택 신호(S0-S3)에 연결된다. 폴리 게이트(270) 각각은 제1 및 제2 핀(260, 262) 모두와 접촉한다. 도 8에 예시된 실시예에서, 8개의 폴리 게이트(270)가 4개의 데이터 신호(I0-I3) 및 4개의 선택 신호(S0-S3)를 수신한다. 추가의 폴리 게이트(271a, 271b)가 핀(260, 262)에 연결되어 제2 ND2 회로(206)의 트랜지스터를 형성한다.
비아 접점(272)은 장치의 다른 금속층(M1-MN)에 배치된 추가적인 금속 접점을 통해 도 7에 예시된 바와 같이 제시된 트랜지스터의 다양한 단자를 상호 연결한다. 비활성 폴리실리콘 구조체가 핀(260, 262)의 가장자리에 형성되어 셀을 서로 분리한다. 추가의 폴리실리콘 구조체(274)는 예컨대, 제1 ND2 회로(204)로부터 제2 ND2 회로(206)를 분리하는 것과 같이 하나의 셀의 여러 부분을 서로 분리한다.
도 9a 및 도 9b는 다른 실시예의 DMUX4 회로(300)를 예시하고, 도 10은 DMUX4 회로(300)에 대한 예시적인 표준 셀 레이아웃을 보여준다. DMUX4 회로(300)는 데이터 신호(I0) 및 선택 신호 (S0)를 수신하고 제1 중간 노드(326)에서 출력을 제공하도록 구성된 제1 ND2 회로(302)를 갖는 입력 논리 회로를 포함한다. 제2 ND2 회로(304)는 데이터 신호(I1) 및 선택 신호(S1)를 수신하고 제2 중간 노드(328)에서 출력을 제공하도록 구성된다. 4-입력 AND-OR-INVERT(AOI22) 회로(306)는 각각 데이터 신호(I2, I3)를 수신하고 각각 선택 신호(S2, S3)를 수신하도록 구성된 AND 게이트(306a, 306b)를 포함한다. NOR 게이트(306c)는 AND 게이트(306a, 306b)의 출력을 수신하고, 제3 중간 노드(329)에서 출력을 제공한다. 논리 출력 회로는 제1, 제2 및 제3 중간 노드(326, 328, 329)에 연결된 입력을 가지는 3-입력 NAND(ND3) 회로(308)를 포함하며, 제1, 제2, 제3 및 제4 데이터 신호(Z) 중 선택된 신호를 출력하도록 구성된다.
더 구체적으로, 도 9b에 예시된 바와 같이, 제1 ND2 회로(302)는 I0 데이터 신호를 수신하도록 결합된 게이트 단자를 가지는 PMOS 트랜지스터(310)를 포함한다. PMOS 트랜지스터(320)는 S0 선택 신호를 수신하도록 결합된 게이트 단자를 가진다. PMOS 트랜지스터(310) 및 PMOS 트랜지스터(320)는 모두 VDD 레일에 결합된 소스 단자 및 제1 중간 노드(326)에 연결된 드레인 단자를 가진다. NMOS 트랜지스터(330, 340)는 I0 및 S0 입력을 각각 수신하도록 결합된 게이트 단자를 가진다. NMOS 트랜지스터(330)는 제1 중간 노드(326)에 결합된 드레인 단자와 NMOS 트랜지스터(340)의 드레인 단자에 결합된 소스 단자를 가진다. NMOS 트랜지스터(340)의 소스 단자는 VSS 전력 레일에 연결된다.
제2 ND2 회로(304)는 I1 데이터 신호를 수신하도록 결합된 게이트 단자를 갖는 PMOS 트랜지스터(310)를 포함한다. PMOS 트랜지스터(321)는 S1 선택 신호를 수신하도록 결합된 게이트 단자를 가진다. PMOS 트랜지스터(311) 및 PMOS 트랜지스터(321)는 모두 VDD 레일에 결합된 소스 단자 및 제2 중간 노드(328)에 연결된 드레인 단자를 가진다. NMOS 트랜지스터(331, 341)는 I1 및 S1 입력을 각각 수신하도록 결합된 게이트 단자를 가진다. NMOS 트랜지스터(331)는 제2 중간 노드(328)에 결합된 드레인 단자와 NMOS 트랜지스터(341)의 드레인 단자에 결합된 소스 단자를 가진다. NMOS 트랜지스터(341)의 소스 단자는 VSS 전력 레일에 연결된다.
AOI22 회로(306)는 I2 및 I3 입력을 각각 수신하도록 결합된 게이트 단자를 갖는 PMOS 트랜지스터(312, 313)를 포함한다. PMOS 트랜지스터(322, 323)는 각각 S2 및 S3 입력을 각각 수신하도록 결합된 게이트 단자를 가진다. PMOS 트랜지스터(312, 313)는 PMOS 트랜지스터(322, 323)와 마찬가지로 VDD 전력 레일과 제3 중간 노드(329) 사이에 직렬로 연결된다. 더 구체적으로, 트랜지스터(313, 323)는 VDD 레일에 결합된 소스 단자와 제3 중간 노드(329)에 결합된 드레인 단자를 가지는 인접한 트랜지스터(312, 322)의 소스 단자에 각각 연결된 드레인 단자를 가진다. 또한, 트랜지스터(312, 313)의 드레인 단자는 트랜지스터(322, 323)의 각각의 드레인 단자에 연결된다.
AOI22 회로(306)는 각각 I2 및 I3 입력을 각각 수신하도록 결합된 게이트 단자를 가지는 NMOS 트랜지스터(332, 333)를 더 포함한다. NMOS 트랜지스터(342, 343)는 각각 S2 및 S3 입력을 각각 수신하도록 결합된 게이트 단자를 가진다. NMOS 트랜지스터(312, 313)는 각각 제3 중간 노드(329)에 결합된 드레인 단자 및 NMOS 트랜지스터(342, 343)의 드레인 단자에 각각 결합된 소스 단자를 가진다. 각각의 NMOS 트랜지스터(341, 343)의 소스 단자는 VSS 전력 레일에 연결된다.
ND3 회로(308)는 제1 중간 노드(326)에 결합된 게이트 단자를 갖는 PMOS 트랜지스터(352)를 포함하고, PMOS 트랜지스터(354)는 제2 중간 노드(328)에 결합된 게이트 단자를 가지며, PMOS 트랜지스터(356)는 제3 중간 노드(329)에 결합된 게이트 단자를 가진다. PMOS 트랜지스터(352, 353, 354)는 각각 VDD 레일에 결합된 소스 단자 및 출력 신호(Z)를 제공하는 출력 단자(359)에 연결된 드레인 단자를 가진다. NMOS 트랜지스터(355, 356, 357)는 제1, 제2 및 제3 중간 노드(326, 328, 329)에 각각 결합된 게이트 단자를 가진다. NMOS 트랜지스터(358)는 출력 단자(370)에 결합된 드레인 단자와 NMOS 트랜지스터(360)의 드레인 단자에 결합된 소스 단자를 가진다. NMOS 트랜지스터(360)의 소스 단자는 NMOS 트랜지스터(362)의 드레인 단자에 결합되고, NMOS 트랜지스터(362)는 VSS 전력 레일에 연결된 소스 단자를 가진다.
도 10은 X축 방향으로 연장되는 제1 및 제2 핀(360, 362)을 포함하는 DMUX4 회로(300)에 대한 예시적인 표준 셀 레이아웃을 나타낸다. 하나 이상의 금속층(예, M1)에 제공될 수 있는 금속 라인(366)은 VDD 및 VDD 레일과 핀(360, 362) 사이에서 연장되고 도 9에 예시된 바와 같이 트랜지스터의 소스 또는 드레인 단자를 VDD 또는 VSS 레일에 연결한다. 소스 또는 드레인 단자가 VDD 또는 VSS 단자에 연결되지 않은 트랜지스터의 경우, 금속 라인(366)은 VDD 또는 VSS 레일로부터 차단되거나 분리될 수 있다. 예를 들어, 금속 라인(366)은 트랜지스터(310, 311, 313, 320, 321, 323, 352-354)의 소스 단자를 VDD 레일에 연결하고, 트랜지스터(340-343, 358)의 소스 단자를 VSS 레일에 연결한다. 금속 컷(368)은 트랜지스터(312, 322, 330, 331-333, 356, 357)와 같이 VDD 또는 VSS 레일에 연결되지 않은 트랜지스터의 소스 단자를 VSS 레일로부터 분리한다.
폴리 게이트(370)와 같은 게이트는 Y축 방향으로 연장되고, 대응하는 데이터 신호(I0-I3) 및 선택 신호(S0-S3)에 연결된다. 폴리 게이트(370)는 각각 제1 및 제2 핀(360, 362) 모두와 접촉한다. 도 8에 예시된 실시예에서, 4개의 데이터 신호(I0-I3) 및 4개의 선택 신호(S0-S3)를 수신하기 위한 8개의 폴리 게이트(370)가 예시되어 있다. 추가의 폴리 게이트(371a, 371b, 371c)가 핀(360, 362)에 연결되어 ND3 회로(308)의 트랜지스터를 형성한다.
비아 접점(372)은 장치의 다른 금속층(M1-MN)에 배치될 수 있는 추가의 금속 접점을 통해 도 9에 예시된 바와 같이 제시된 트랜지스터의 다양한 단자를 상호 연결한다. 비활성 폴리실리콘 구조체(374)가 핀(360, 362)의 가장자리 상에 형성되어 셀을 서로 분리한다. 추가적인 비활성 폴리실리콘 구조체(374)는 제1 ND2 회로(304)로부터 제2 ND2 회로(306)를 분리하는 것과 같이 하나의 셀의 여러 부분을 서로 분리한다.
도 11a 및 도 11b는 ND2 회로 및 4-입력 NAND(ND4) 회로를 형성하는 24개의 트랜지스터를 포함하는 다른 실시예의 DMUX4 회로(400)를 예시한다. 도 11a 및 도 11b에 예시된 바와 같이, DMUX4 회로(400)는 4개의 ND2 게이트(402, 404, 406, 408)를 갖는 입력 회로를 포함한다. 제1 ND2 회로(402)는 I0 데이터 신호 및 S0 선택 신호를 수신하고 제1 중간 노드(424)에서 출력을 제공하도록 구성된다. 제2 ND2 회로(404)는 I1 데이터 신호 및 S1 선택 신호를 수신하고, 제2 중간 노드(426)에서 출력을 제공하도록 구성된다. 제3 ND2 회로(406)는 I2 데이터 신호 및 S2 선택 신호를 수신하고 제3 중간 노드(428)에서 출력을 제공하도록 구성된다. 제4 ND2 회로(408)는 I3 데이터 신호 및 S3 선택 신호를 수신하고 제4 중간 노드(429)에서 출력을 제공하도록 구성된다. 출력 논리 회로는 제1, 제2, 제3 및 제4 중간 노드(424, 426, 428, 429)에 연결되고 제1, 제2, 제3 및 제4 데이터 신호(Z) 중 선택된 신호를 제공하도록 구성된 입력 단자를 갖는 ND4 회로(409)를 가진다.
더 구체적으로, 도 11b에 예시된 바와 같이, 제1 ND2 회로(402)는 I0 데이터 신호를 수신하도록 결합된 게이트 단자를 갖는 PMOS 트랜지스터(410)를 포함한다. PMOS 트랜지스터(420)는 S0 선택 신호를 수신하도록 결합된 게이트 단자를 가진다. PMOS 트랜지스터(410) 및 PMOS 트랜지스터(420)는 모두 VDD 레일에 결합된 소스 단자 및 제1 중간 노드(426)에 연결된 드레인 단자를 가진다. NMOS 트랜지스터(430, 440)는 각각 I0 및 S0 입력을 수신하도록 결합된 게이트 단자를 가진다. NMOS 트랜지스터(430)는 제1 중간 노드(424)에 결합된 드레인 단자 및 NMOS 트랜지스터(440)의 드레인 단자에 결합된 소스 단자를 가진다. NMOS 트랜지스터(440)의 소스 단자는 VSS 전력 레일에 연결된다.
제2 ND2 회로(404)는 I1 데이터 신호를 수신하도록 결합된 게이트 단자를 갖는 PMOS 트랜지스터(410)를 포함한다. PMOS 트랜지스터(421)는 S1 선택 신호를 수신하도록 결합된 게이트 단자를 가진다. PMOS 트랜지스터(411) 및 PMOS 트랜지스터(421)는 모두 VDD 레일에 결합된 소스 단자 및 제2 중간 노드(428)에 연결된 드레인 단자를 가진다. NMOS 트랜지스터(431, 441)는 각각 I1 및 S1 입력을 수신하도록 결합된 게이트 단자를 가진다. NMOS 트랜지스터(431)는 제2 중간 노드(426)에 결합된 드레인 단자와 NMOS 트랜지스터(441)의 드레인 단자에 결합된 소스 단자를 가진다. NMOS 트랜지스터(441)의 소스 단자는 VSS 전력 레일에 연결된다.
제3 ND2 회로(406)는 I2 데이터 신호를 수신하도록 결합된 게이트 단자를 갖는 PMOS 트랜지스터(412)를 포함한다. PMOS 트랜지스터(422)는 S2 선택 신호를 수신하도록 결합된 게이트 단자를 가진다. PMOS 트랜지스터(412) 및 PMOS 트랜지스터(422)는 모두 VDD 레일에 결합된 소스 단자와 제3 중간 노드(428)에 연결된 드레인 단자를 가진다. NMOS 트랜지스터(432, 442)는 각각 I2 및 S2 입력을 수신하도록 결합된 게이트 단자를 가진다. NMOS 트랜지스터(432)는 제3 중간 노드(428)에 결합된 드레인 단자와 NMOS 트랜지스터(442)의 드레인 단자에 결합된 소스 단자를 가진다. NMOS 트랜지스터(442)의 소스 단자는 VSS 전력 레일에 연결된다.
제4 ND2 회로(408)는 I3 데이터 신호를 수신하도록 결합된 게이트 단자를 갖는 PMOS 트랜지스터(413)를 포함한다. PMOS 트랜지스터(423)는 S3의 선택 신호를 수신하도록 결합된 게이트 단자를 가진다. PMOS 트랜지스터(413) 및 PMOS 트랜지스터(423)는 모두 VDD 레일에 결합된 소스 단자 및 제4 중간 노드(429)에 연결된 드레인 단자를 가진다. NMOS 트랜지스터(433, 443)는 각각 I3 및 S3 입력을 수신하도록 결합된 게이트 단자를 가진다. NMOS 트랜지스터(433)는 제4 중간 노드(429)에 결합된 드레인 단자와 NMOS 트랜지스터(443)의 드레인 단자에 결합된 소스 단자를 가진다. NMOS 트랜지스터(443)의 소스 단자는 VSS 전력 레일에 연결된다.
ND4 회로(409)는 제1 중간 노드(424)에 결합된 게이트 단자를 갖는 PMOS 트랜지스터(450), 제2 중간 노드(426)에 결합된 게이트 단자를 갖는 PMOS 트랜지스터(451), 제3 중간 노드(428)에 결합된 게이트 단자를 갖는 PMOS 트랜지스터(452) 및 제4 중간 노드(429)에 결합된 게이트 단자를 갖는 PMOS 트랜지스터(453)를 포함한다. PMOS 트랜지스터(450, 451, 452, 453)는 각각 VDD 레일에 결합된 소스 단자와 출력 신호(Z)를 제공하는 출력 단자(459)에 연결된 드레인 단자를 가진다. NMOS 트랜지스터(454, 455, 456, 457)는 각각 제1, 제2, 제3 및 제4 중간 노드(424, 426, 428, 429)에 결합된 게이트 단자를 가진다. NMOS 트랜지스터(454)는 출력 단자(459)에 결합된 드레인 단자와 NMOS 트랜지스터(455)의 드레인 단자에 결합된 소스 단자를 가진다. NMOS 트랜지스터(456)의 소스 단자는 NMOS 트랜지스터(457)의 드레인 단자에 연결되고, NMOS 트랜지스터(457)는 VSS 전력 레일에 연결된 소스 단자를 가진다.
도 12는 X축 방향으로 연장되는 제1 및 제2 핀(460, 462)을 포함하는 DMUX4 회로(400)에 대한 예시적인 표준 셀 레이아웃을 나타낸다. 하나 이상의 금속층(예, M1)에 제공될 수 있는 금속 라인(466)은 VDD 및 VDD 레일과 핀(460, 462) 사이에서 연장되고 도 11에 예시된 바와 같이 트랜지스터의 소스 또는 드레인 단자를 VDD 또는 VSS 레일에 연결한다. 소스 또는 드레인 단자가 VDD 또는 VSS 단자에 연결되지 않은 트랜지스터의 경우, 금속 라인(466)은 VDD 또는 VSS 레일로부터 치단되거나 분리될 수 있다. 예를 들어, 금속 라인(466)은 트랜지스터(410-413, 420-423, 450-453)의 소스 단자를 VDD 레일에 연결하고, 트랜지스터(440-443, 462)의 소스 단자를 VSS 레일에 연결한다. 금속 컷(468)은 트랜지스터(430-433, 454-456)와 같이 VDD 또는 VSS 레일에 연결되지 않은 트랜지스터의 소스 단자를 VSS 레일로부터 분리한다.
폴리 게이트(470)와 같은 게이트는 Y축 방향으로 연장되고, 대응하는 데이터 신호(I0-I3) 및 선택 신호(S0-S3)에 연결된다. 폴리 게이트(470)는 각각 제1 및 제2 핀(460, 462) 모두와 접촉한다. 도 8에 예시된 실시예에서, 4개의 데이터 신호(I0-I3) 및 4개의 선택 신호(S0-S3)를 수신하기 위한 8개의 폴리 게이트(470)가 도시되어 있다. 추가의 폴리 게이트(471a, 471b, 471c, 471d)가 핀(460, 462)에 연결되어 제2 ND4 회로(406)의 트랜지스터를 형성한다.
비아 접점(472)은 장치의 다른 금속층(M1-MN)에 배치될 수 있는 추가의 금속 접점을 통해 도 9에 예시된 바와 같이 제시된 트랜지스터의 다양한 단자를 상호 연결한다. 비활성 폴리실리콘 구조체는 핀(460, 462)의 가장자리 상에 형성되어 셀을 서로 분리한다. 추가의 폴리실리콘 구조체(474)는 제1 ND2 회로(404)로부터 제2 ND2 회로(406)를 분리하는 것과 같이 하나의 셀의 여러 부분을 서로 분리한다.
도 13a 및 도 13b는 ND2 회로와 AOI22 논리 회로를 형성하는 20개의 트랜지스터를 포함하는 추가의 예시적인 DMUX4 회로(500)를 예시한다. 입력 논리 회로는 제1 및 제2 AOI22 회로(502, 504)를 가진다. 제1 AOI22 회로(502)는 각각 I0 및 I1 데이터 신호를 수신하고 각각 S0 및 S1 선택 신호를 수신하도록 구성된 AND 게이트(502a, 502b)를 포함한다. NOR 게이트(502c)는 AND 게이트(502a, 502b)의 출력을 수신하고 제1 중간 노드(524)에서 출력을 제공하도록 구성된다. 제2 AOI22 회로(504)는 각각 I2 및 I3 데이터 신호를 수신하고 각각 S2 및 S3 선택 신호를 수신하도록 구성된 AND 게이트(504a, 504b)를 포함한다. NOR 게이트(504c)는 AND 게이트(504a, 504b)의 출력을 수신하고 제2 중간 노드(526)에서 출력을 제공하도록 구성된다. 출력 논리 회로는 제1 및 제2 중간 노드(524, 526)에 연결된 입력을 가지고 제1, 제2, 제3 및 제4 데이터 신호(Z) 중 선택된 신호를 제공하도록 구성된 ND2 회로(506)를 포함한다.
더 구체적으로, 도 13b에 예시된 바와 같이, 제1 ND2 회로(502)는 I0 데이터 신호를 수신하도록 결합된 게이트 단자를 갖는 PMOS 트랜지스터(510)를 포함한다. PMOS 트랜지스터(520)는 S0 선택 신호를 수신하도록 결합된 게이트 단자를 가진다. PMOS 트랜지스터(510) 및 PMOS 트랜지스터(520)는 모두 VDD 레일에 결합된 소스 단자 및 제1 중간 노드(526)에 연결된 드레인 단자를 가진다. NMOS 트랜지스터(530, 540)는 I0 및 S0 입력을 각각 수신하도록 결합된 게이트 단자를 가진다. NMOS 트랜지스터(530)는 제1 중간 노드(524)에 결합된 드레인 단자와 NMOS 트랜지스터(540)의 드레인 단자에 결합된 소스 단자를 가진다. NMOS 트랜지스터(540)의 소스 단자는 VSS 전력 레일에 연결된다.
제2 ND2 회로(504)는 I1 데이터 신호를 수신하도록 결합된 게이트 단자를 갖는 PMOS 트랜지스터(511)를 포함한다. PMOS 트랜지스터(521)는 S1 선택 신호를 수신하도록 결합된 게이트 단자를 가진다. PMOS 트랜지스터(511) 및 PMOS 트랜지스터(521)는 모두 VDD 레일에 결합된 소스 단자와 제2 중간 노드(528)에 연결된 드레인 단자를 가진다. NMOS 트랜지스터(531, 541)는 I1 및 S1 입력을 각각 수신하도록 결합된 게이트 단자를 가진다. NMOS 트랜지스터(531)는 제2 중간 노드(526)에 결합된 드레인 단자와 NMOS 트랜지스터(541)의 드레인 단자에 결합된 소스 단자를 가진다. NMOS 트랜지스터(541)의 소스 단자는 VSS 전력 레일에 연결된다.
제3 ND2 회로(506)는 I2 데이터 신호를 수신하도록 결합된 게이트 단자를 갖는 PMOS 트랜지스터(512)를 포함한다. PMOS 트랜지스터(522)는 S2 선택 신호를 수신하도록 결합된 게이트 단자를 가진다. PMOS 트랜지스터(512) 및 PMOS 트랜지스터(522)는 모두 VDD 레일에 결합된 소스 단자와 제3 중간 노드(528)에 결합된 드레인 단자를 가진다. NMOS 트랜지스터(532, 542)는 I2 및 S2 입력을 각각 수신하도록 결합된 게이트 단자를 가진다. NMOS 트랜지스터(532)는 제3 중간 노드(528)에 결합된 드레인 단자와 NMOS 트랜지스터(542)의 드레인 단자에 결합된 소스 단자를 가진다. NMOS 트랜지스터(542)의 소스 단자는 VSS 전력 레일에 연결된다.
제4 ND2 회로(508)는 I3 데이터 신호를 수신하도록 결합된 게이트 단자를 갖는 PMOS 트랜지스터(513)를 포함한다. PMOS 트랜지스터(523)는 S3 선택 신호를 수신하도록 결합된 게이트 단자를 가진다. PMOS 트랜지스터(513) 및 PMOS 트랜지스터(523)는 모두 VDD 레일에 결합된 소스 단자 및 제4 중간 노드(529)에 결합된 드레인 단자를 가진다. NMOS 트랜지스터(533, 543)는 I3 및 S3 입력을 각각 수신하도록 결합된 게이트 단자를 가진다. NMOS 트랜지스터(533)는 제4 중간 노드(529)에 결합된 드레인 단자와 NMOS 트랜지스터(543)의 드레인 단자에 결합된 소스 단자를 가진다. NMOS 트랜지스터(543)의 소스 단자는 VSS 전력 레일에 연결된다.
ND4 회로(509)는 제1 중간 노드(524)에 결합된 게이트 단자를 갖는 PMOS 트랜지스터(550), 제2 중간 노드(526)에 결합된 게이트 단자를 갖는 PMOS 트랜지스터(551), 제3 중간 노드(528)에 결합된 게이트 단자를 갖는 PMOS 트랜지스터(552) 및 제4 중간 노드(529)에 결합된 게이트 단자를 갖는 PMOS 트랜지스터(553)를 포함한다. PMOS 트랜지스터(550, 551, 552, 553)는 각각 VDD 레일에 결합된 소스 단자 및 출력 신호(Z)를 제공하는 출력 단자(559)에 연결된 드레인 단자를 포함한다. NMOS 트랜지스터(554, 555, 556, 557)는 제1, 제2, 제3 및 제4 중간 노드(524, 526, 528, 529)에 각각 결합된 게이트 단자를 가진다. NMOS 트랜지스터(554)는 출력 단자(559)에 결합된 드레인 단자와 NMOS 트랜지스터(555)의 드레인 단자에 결합된 소스 단자를 가진다. NMOS 트랜지스터(556)의 소스 단자는 NMOS 트랜지스터(557)의 드레인 단자에 결합되고, NMOS 트랜지스터(557)는 VSS 전력 레일에 연결된 소스 단자를 가진다.
도 14-17은 DMUX4 회로(500)에 대한 다양한 표준 셀 레이아웃(500a-500d)을 예시하는 레이아웃 다이어그램이다. 도 14-16에 예시된 실시예는 각각 X축 방향으로 연장되는 제1 및 제2 핀(560, 562)을 포함한다. 도 17에 제공된 예는 4개의 핀(560, 562, 563, 564)을 포함한다. 하나 이상의 금속층(예, M1)에 제공될 수 있는 금속 라인(566)은 VDD 및 VDD 레일과 핀(560, 562, 563, 564) 사이에서 연장되고 도 13에 예시된 바와 같이 트랜지스터의 소스 또는 드레인 단자를 VDD 또는 VSS 레일에 연결한다. 소스 또는 드레인 단자가 VDD 또는 VSS 단자에 연결되지 않은 트랜지스터의 경우, 금속 라인(566)은 VDD 또는 VSS 레일로부터 차단되거나 분리될 수 있다. 예를 들어, 금속 라인(566)은 트랜지스터(511, 513, 521, 523, 552, 554)의 소스 단자를 VDD 레일(들)에 연결하고, 트랜지스터(540, 541, 542, 543, 558)의 소스 단자를 VSS 레일(들)에 연결한다.
폴리 게이트(570)와 같은 게이트는 Y축 방향으로 연장되고, 대응하는 데이터 신호(I0-I3) 및 선택 신호(S0-S3)에 연결된다. 도 14-16에 예시된 예에서, 활성 폴리 게이트(570)는 DMUX4 회로(500)에 예시된 다양한 트랜지스터의 게이트를 형성한다. 더 구체적으로, 도 14-16에 예시된 실시예는 데이터 신호(I0-I3) 및 선택 신호(S0-S3)에 연결되도록 구성된 8개의 폴리 게이트(570a-570h)를 포함한다. 이제 도 14에 예시된 레이아웃(500a)을 참조하면, 폴리 게이트(570a-570d)는 각각 Y축 방향으로 연장되고, 핀(560, 562) 모두와 접촉한다. 각각의 폴리 게이트(570a-570d)는 대응하는 입력 신호에 연결되는 데, 즉, 폴리 게이트(570a)는 I0 데이터 신호에 연결되고, 폴리 게이트(570b)는 S0 선택 신호에 연결되고, 폴리 게이트(570c)는 I1 데이터 신호에 연결되며, 폴리 게이트(570d)는 S1 선택 신호에 연결된다.
레이아웃(500a)의 우측에서, 폴리 게이트(570f, 570g)는 폴리 게이트(570f, 570g)가 각각 제1 및 제2 핀(560, 562)과 각각 접촉하는 분리된 상부 및 하부 세그먼트를 포함하도록 제1 및 제2 핀(560, 562) 사이의 절단-폴리 패턴(571)에 의해 분리 또는 절단된다. 또한, I3 및 S2 연결이 분리된다. 예를 들어, 하나의 연속 폴리 게이트가 PMOS 트랜지스터(513) 및 NMOS 트랜지스터(533) 모두에 I3 신호를 제공하고 다른 연속 폴리 게이트가 PMOS 트랜지스터(512) 및 NMOS 트랜지스터(542) 모두에 S2 신호를 제공하기보다는, 폴리 게이트(570f)는 절단 폴리(571)에 의해 절단되거나 분리된다. 폴리 게이트(570f)의 상부 세그먼트는 PMOS 트랜지스터(513)의 게이트를 형성하고, 도 14에서 핀(560)에 인접하게 예시된 I3 데이터 신호를 수신한다. 또한, 폴리 게이트(570f)의 하부 세그먼트 NMOS 트랜지스터(542)의 게이트를 형성하고, 핀(560)에 인접하게 예시된 S3 데이터 신호를 수신한다.
추가의 활성 폴리 게이트(570i, 570j)는 Y축 방향으로 연장되고 ND2 회로(506)의 트랜지스터의 게이트를 형성한다. 폴리 게이트(570j)는 폴리 게이트(570f)에 바로 인접한다. 이 배열은 서로 바로 인접한 ND2 회로(506)의 PMOS 트랜지스터(552)와 제2 AOI22 회로(504)의 PMOS 트랜지스터(513)(I3 데이터 신호를 수신)의 소스를 인접하도록 배치한다. 이것은 VDD 접속이 PMOS 트랜지스터(513) 및 PMOS 트랜지스터(552)의 소스에 의해 "공유"될 수 있게 한다. NMOS 트랜지스터(542)에 대한 동일한 폴리 게이트(570f) 상에서 S2 선택 신호를 수신함으로써, NMOS 트랜지스터(542)의 소스와 NMOS 트랜지스터(558)의 소스가 인접하여 해당 소스에 대한 VSS 접속이 "공유"될 수 있다. 이것은 회로 면적을 줄이고 하나의 폴리 피치를 감소시킨다. 더미 게이트(572)가 폴리 게이트(570j)와 폴리 게이트(570b) 사이에 배치된다.
도 14에 예시된 DMUX5(500)에 대한 예시적인 레이아웃(500b)은 도 15에 예시된 레이아웃(500a)과 유사하며, 여기서 절단 폴리 게이트는 VDD 연결이 PMOS 트랜지스터(513) 및 PMOS 트랜지스터(552)의 소스에 의해 공유되고 VSS 연결이 NMOS 트랜지스터(542) 및 NMOS 트랜지스터(558)의 소스에 의해 공유되도록 배열된다. 도 15에서, 제1 데이터 및 선택 신호(I0, S0)의 위치는 도 14에 예시된 위치로부터 제2 데이터 및 선택 신호(I1, S1)의 위치와 교환된다. PMOS 트랜지스터(513)와 PMOS 트랜지스터(552) 및 NMOS 트랜지스터(542)와 NMOS 트랜지스터(558)의 소스들의 인접 배열은 회로의 면적을 감소시키고 하나의 폴리 피치를 감소시키는 데, 이는 폴리 게이트(570f)가 폴리 게이트(570i)에 바로 인접하기 때문이다. 즉, 폴리 게이트(570f)와 폴리 게이트(570i) 사이에는 더미 게이트가 존재하지 않는다.
도 16에서, 이들 폴리 게이트가 각각 제1 및 제2 핀(560, 562)과 접촉하는 상부 및 하부 세그먼트를 포함하도록 폴리 게이트(570b, 570d)에 대해 절단 폴리(571)가 추가로 제공된다. S0 및 I1 접점이 교환됨으로써, 폴리 게이트(570b)는 상부 세그먼트에서 PMOS 트랜지스터(521)에 대한 I1 입력을 수신하고, 폴리 게이트(570b)의 하부 세그먼트에서 NMOS 트랜지스터(540)에 대한 S0 선택 신호를 수신한다. 폴리 게이트(570c)는 그 상부에서 PMOS 트랜지스터(520)에 대한 S0 선택 신호를 수신하고, 그 하부에서 NMOS 트랜지스터(531)에 대한 I1 데이터 신호를 수신한다.
도 17은 4개의 핀(560, 562, 563, 564)을 가지는 실시예를 예시한다. 폴리 게이트(570a-570d)는 핀(563)으로 형성된 PMOS 트랜지스터(510, 520, 511, 521) 및 핀(564)으로 형성된 NMOS 트랜지스터(530, 540, 531, 541)에 대해 I0, S0, I1, S1 신호를 수신하도록 연결된다. 절단 폴리(572)는 폴리 게이트(570d, 570e)의 상부에 포함되며, I3 데이터 및 S2 선택 신호가 교환된다.
도 18은 여기에 개시된 다양한 실시예와 같은 DMUX4를 형성하기 위한 방법(600)을 예시한 흐름도이다. 도 14의 예시적인 레이아웃 다이어그램과 함께 도 18을 참조하면, 610 단계에서, 제1 핀(560)이 X축 방향으로 연장되도록 기판 상에 형성된다. 612 단계에서, X축 방향으로 연장하도록 제2 핀(562)이 기판 상에 형성된다. 614 단계에서 폴리 게이트(570)와 같은 복수의 게이트가 Y축 방향으로 연장하고 제1 및 제2 핀과 접촉하여 멀티플렉서 입력 회로의 복수의 PMOS 트랜지스터 및 복수의 NMOS 트랜지스터를 형성하도록 구성된다. 전술한 바와 같이, 입력 회로는 데이터 및 선택 입력 신호를 수신하도록 구성된다. 616 단계에서, 추가의 폴리 게이트가 Y축 방향으로 연장되고 제1 및 제2 핀과 접촉하도록 형성되어, 수신된 데이터 및 선택 입력 신호를 기초로 출력 신호를 출력하도록 구성된 멀티플렉서 출력 회로의 제1 PMOS 트랜지스터 및 제1 NMOS 트랜지스터를 형성한다. 제9 게이트(570i)는 폴리 게이트(570f)에 바로 인접하게 위치된다. 618 단계에서, 멀티플렉서 입력 회로의 제1 PMOS 트랜지스터의 소스를 규정하고 멀티플렉서 출력 회로의 제1 PMOS 트랜지스터의 소스를 규정하는 제1 위치에서 제1 핀에 연결되도록 VDD 단자가 형성된다. 620 단계에서, 멀티플렉서 입력 회로의 제1 NMOS 트랜지스터의 소스 및 멀티플렉서 출력 회로의 제1 NMOS 트랜지스터의 소스를 규정하는 제2 위치에서 제2 핀에 연결되도록 VSS 단자가 형성된다.
전술한 바와 같이, 이 구성은 서로 바로 인접한 출력 ND2 회로(506)의 PMOS 트랜지스터(552)와 도 14에 예시된 PMOS 트랜지스터(513)(I3 데이터 신호를 수신)의 소스를 인접하도록 배치한다. 이것은 VDD 접속이 PMOS 트랜지스터(513) 및 PMOS 트랜지스터(552)의 소스에 의해 "공유"될 수 있게 한다. 또한, NMOS 트랜지스터(542)의 소스와 NMOS 트랜지스터(558)의 소스가 인접하여 해당 소스에 대한 VSS 접속이 "공유"될 수 있다. 이것은 회로 면적을 줄이고 하나의 폴리 피치를 감소시킨다. 일부 실시예에서, 더미 게이트가 폴리 게이트(570j)와 폴리 게이트(570b) 사이에 추가로 배치된다.
본 명세서에 개시된 다양한 DMUX4 회로 및 표준 셀 레이아웃은 전송 게이트를 제거하고 대신에 논리 셀의 다양한 조합을 사용함으로써 설계를 단순화하고 때로 논리 회로를 구현하는 데 사용되는 트랜지스터의 총수를 감소시킨다. 개시된 표준 셀 레이아웃은 셀 면적을 감소시켜 일부 경우에 하나 이상의 폴리 피치를 제거한다.
일부 개시된 예에 따르면, 멀티플렉서 회로는 각각 X축 방향으로 연장되는 제1 및 제2 핀을 가진다. 제1, 제2, 제3 및 제4 게이트는 X축 방향에 수직인 Y축 방향으로 연장되고 제1 및 제2 핀과 접촉한다. 제1, 제2, 제3 및 제4 게이트는 각각 제1, 제2, 제3 및 제4 데이터 신호를 수신하도록 구성된다. 제5, 제6, 제7 및 제8 게이트는 Y축 방향으로 연장되고 제1 및 제2 핀과 접촉한다. 제5, 제6, 제7 및 제8 게이트는 각각 제1, 제2, 제3 및 제4 선택 신호를 수신하도록 구성된다. 입력 논리 회로는 제1 및 제2 핀과, 제1, 제2, 제3, 제4, 제5, 제6, 제7 및 제8 게이트를 포함한다. 입력 논리 회로는 제1, 제2, 제3 및 제4 데이터 신호 및 제1, 제2, 제3 및 제4 선택 신호를 수신하고, 중간 노드에서 출력을 제공하도록 구성된다. 제9 게이트는 Y축 방향으로 연장되고 제1 및 제2 핀과 접촉한다. 제9 게이트는 중간 노드에 연결된다. 출력 논리 회로는 제1 및 제2 핀과 제9 게이트를 포함하고, 출력 단자에서 제1, 제2, 제3 및 제4 데이터 신호 중 선택된 신호를 제공하도록 구성된다.
본 개시 내용의 다른 양태는 제1, 제2, 제3 및 제4 데이터 신호 및 제1, 제2, 제3 및 제4 선택 신호를 수신하고, 제1, 제2, 제3 및 제4 선택 신호에 응답하여 제1, 제2, 제3 및 제4 데이터 신호 중 선택된 신호를 출력하도록 구성된 멀티플렉서에 관한 것이다. 멀티플렉서는 각각 X축 방향으로 연장되는 제1 및 제2 핀을 포함한다. 제1 AOI22 회로는 X축 방향에 수직인 Y축 방향으로 연장되는 제1의 복수의 게이트를 포함한다. 제2 AOI22 회로는 Y축 방향으로 연장되는 제2의 복수의 게이트를 포함한다. ND2 회로는 Y축 방향으로 연장되는 제3의 복수의 게이트를 포함한다. 제3의 복수의 게이트는 제1 및 제2 AOI22 회로로부터 각각 제1 및 제2 출력을 수신하도록 구성된다. VDD 단자는 ND2 회로의 PMOS 트랜지스터의 소스 및 제2 AOI22 회로의 PMOS 트랜지스터의 소스를 규정하는 위치에서 제1 핀에 연결된다. VSS 단자는 ND2 회로의 NMOS 트랜지스터의 소스 및 제2 AOI22 회로의 NMOS 트랜지스터의 소스를 규정하는 위치에서 제2 핀에 연결된다.
다른 개시된 실시예에 따르면, 방법은 X축 방향으로 연장되도록 기판 상에 제1 핀을 형성하는 단계를 포함한다. X축 방향으로 연장되도록 기판 상에 제2 핀이 형성된다. 멀티플렉서 입력 회로의 복수의 PMOS 트랜지스터 및 복수의 NMOS 트랜지스터를 형성하도록 X축 방향에 수직인 Y축 방향으로 연장되고 제1 및 제2 핀과 접촉하도록 제1, 제2, 제3, 제4, 제5, 제6, 제7 및 제8 게이트가 형성된다. Y축 방향으로 연장되고 제1 및 제2 핀과 접촉하여 멀티플렉서 출력 회로의 제1 PMOS 트랜지스터 및 제1 NMOS 트랜지스터를 형성하도록 제9 게이트가 형성된다. 제9 게이트는 제8 게이트에 바로 인접하게 위치된다. 멀티플렉서 입력 회로의 제1 PMOS 트랜지스터의 소스를 규정하고 멀티플렉서 출력 회로의 제1 PMOS 트랜지스터의 소스를 규정하는 제1 위치에서 제1 핀에 연결되도록 VDD 단자가 형성된다. 멀티플렉서 입력 회로의 제1 NMOS 트랜지스터의 소스 및 멀티플렉서 출력 회로의 제1 NMOS 트랜지스터의 소스를 규정하는 제2 위치에서 제2 핀에 연결되도록 VSS 단자가 형성된다.
이상의 설명은 당업자가 본 개시 내용의 여러 양태를 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 균등적인 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예들
실시예 1. 멀티플렉서 회로로서:
각각 X축 방향으로 연장되는 제1 및 제2 핀;
상기 X축 방향에 수직인 Y축 방향으로 연장되고 상기 제1 및 제2 핀과 접촉하고, 제1, 제2, 제3 및 제4 데이터 신호를 각각 수신하도록 구성된, 제1, 제2, 제3 및 제4 게이트;
상기 Y축 방향으로 연장되고 상기 제1 및 제2 핀과 접촉하며, 제1, 제2, 제3 및 제4 선택 신호를 각각 수신하도록 구성된, 제5, 제6, 제7 및 제8 게이트;
상기 제1 및 제2 핀과, 상기 제1, 제2, 제3, 제4, 제5, 제6, 제7 및 제8 게이트를 포함하고, 상기 제1, 제2, 제3 및 제4 데이터 신호 및 상기 제1, 제2, 제3 및 제4 선택 신호를 수신하고 중간 노드에서 출력을 제공하도록 구성된, 입력 논리 회로;
상기 Y축 방향으로 연장되고 상기 제1 및 제2 핀과 접촉하며, 상기 중간 노드에 연결된 제9 게이트; 및
상기 제1 및 제2 핀과 상기 제9 게이트를 포함하고, 출력 단자에서 상기 제1, 제2, 제3 및 제4 데이터 신호 중 선택된 신호를 제공하도록 구성된 출력 논리 회로
를 포함하는 멀티플렉서 회로.
실시예 2. 실시예 1에 있어서,
제1 및 제2 전력 레일을 더 포함하고;
상기 입력 논리 회로는 8-입력 AND-OR(AO2222) 회로를 포함하고, 상기 8-입력 AND-OR(AO2222) 회로는:
상기 제1, 제2, 제3 및 제4 데이터 신호를 각각 수신하도록 구성된 상기 제1, 제2, 제3 및 제4 게이트를 갖는 제1, 제2, 제3 및 제4 PMOS 트랜지스터;
상기 제1, 제2, 제3 및 제4 선택 신호를 각각 수신하도록 구성된 상기 제5, 제6, 제7 및 제8 게이트를 갖는 제5, 제6, 제7 및 제8 PMOS 트랜지스터 -
상기 제1 및 제5 PMOS 트랜지스터는 각각 상기 중간 노드에 연결된 드레인 단자 및 서로 연결된 소스 단자를 가지며, 상기 제2 및 제6 PMOS 트랜지스터는 각각 상기 제1 및 제5 PMOS 트랜지스터의 소스 단자에 연결된 드레인 단자 및 서로 연결된 소스 단자를 가지며, 상기 제3 및 제7 PMOS 트랜지스터는 각각 상기 제2 및 제6 PMOS 트랜지스터의 소스 단자에 연결된 드레인 단자 및 서로 연결된 소스 단자를 가지며, 상기 제4 및 제8 PMOS 트랜지스터는 각각 상기 제3 및 제7 PMOS 트랜지스터의 소스 단자에 연결된 드레인 단자 및 상기 제1 전력 레일에 연결된 소스 단자를 가짐 -;
상기 제1, 제2, 제3 및 제4 데이터 신호를 각각 수신하도록 구성된 상기 제1, 제2, 제3 및 제4 게이트를 갖는 제1, 제2, 제3 및 제4 NMOS 트랜지스터;
상기 제1, 제2, 제3 및 제4 선택 신호를 각각 수신하도록 구성된 상기 제5, 제6, 제7 및 제8 게이트를 갖는 제5, 제6, 제7 및 제8 NMOS 트랜지스터 -
상기 제1, 제2, 제3 및 제4 NMOS 트랜지스터는 각각 상기 중간 노드에 연결된 드레인 단자를 가지고, 상기 제5, 제6, 제7 및 제8 NMOS 트랜지스터는 각각 상기 제2 전력 레일에 연결된 소스 단자를 가지며 -
상기 제1, 제2, 제3 및 제4 NMOS 트랜지스터는 상기 제5, 제6, 제7 및 제8 NMOS 트랜지스터의 각각의 드레인 단자에 연결된 소스 단자를 가짐 -;
를 포함하는 멀티플렉서 회로.
실시예 3. 실시예 2에 있어서,
상기 출력 논리 회로는 인버터 회로를 포함하고, 상기 인버터 회로는:
상기 제9 게이트 및 상기 제1 전력 레일에 연결된 소스 단자를 가지는 제9 PMOS 트랜지스터;
상기 제9 게이트 및 상기 제2 전력 레일에 연결된 소스 단자를 가지는 제9 NMOS 트랜지스터;
를 포함하고,
상기 출력 단자는 상기 제9 PMOS 트랜지스터의 드레인 단자와 상기 제9 NMOS 트랜지스터의 드레인 단자의 접합부에 형성된 멀티플렉서 회로.
실시예 4. 실시예 1에 있어서,
상기 입력 회로는:
상기 제1 데이터 신호를 수신하도록 구성된 상기 제1 게이트 및 상기 제1 선택 신호를 수신하고 상기 제1 중간 노드에서 출력을 제공하도록 구성된 제5 게이트를 포함하는 제1 2-입력 NAND(ND2) 회로; 및
상기 제2, 제3 및 제4 데이터 신호를 각각 수신하도록 구성된 상기 제2, 제3 및 제4 게이트 및 상기 제2, 제3 및 제4 선택 신호를 각각 수신하고 제2 중간 노드에서 출력을 제공하도록 구성된 상기 제6, 제7 및 제8 게이트를 포함하는 6-입력 AND-OR-INVERT(AOI222) 회로
를 포함하는 멀티플렉서 회로.
실시예 5. 실시예 4에 있어서,
상기 Y축 방향으로 연장되고 상기 제1 및 제2 핀과 접촉하는 제10 게이트
를 더 포함하고;
상기 제9 게이트는 상기 제1 중간 노드에 연결되고, 상기 제10 게이트는 상기 제2 중간 노드에 연결되며;
상기 출력 논리 회로는 상기 제9 및 제10 게이트에 연결된 입력을 갖는 제2 ND2 회로를 포함하고, 상기 출력 단자에서 상기 제1, 제2, 제3 및 제4 데이터 신호 중 선택된 신호를 제공하도록 구성된 멀티플렉서 회로.
실시예 6. 실시예 1에 있어서, 상기 입력 회로는:
상기 제1 데이터 신호를 수신하도록 구성된 상기 제1 게이트 및 상기 제1 선택 신호를 수신하고 상기 제1 중간 노드에서 출력을 제공하도록 구성된 상기 제5 게이트를 포함하는 제1 2-입력 NAND(ND2) 회로;
상기 제2 데이터 신호를 수신하도록 구성된 상기 제2 게이트 및 상기 제2 선택 신호를 수신하고 제2 중간 노드에서 출력을 제공하도록 구성된 상기 제6 게이트를 포함하는 제2 ND2 회로; 및
상기 제3 및 제4 데이터 신호를 수신하도록 구성된 상기 제3 및 제4 게이트 및 상기 제3 및 제4 선택 신호를 수신하고 제3 중간 노드에서 출력을 제공하도록 구성된 상기 제7 및 제8 게이트를 포함하는 4-입력 AND-OR-INVERT(AOI22) 회로
를 포함하는 멀티플렉서 회로.
실시예 7. 실시예 6에 있어서,
상기 Y축 방향으로 연장되고 상기 제1 및 제2 핀과 접촉하는 제10 게이트;
상기 Y축 방향으로 연장되고 상기 제1 및 제2 핀과 접촉하는 제11 게이트
를 더 포함하고,
상기 제9 게이트는 상기 제1 중간 노드에 연결되고, 상기 제10 게이트는 상기 제2 중간 노드에 연결되고, 상기 제11 게이트는 상기 제3 중간 노드에 연결되고;
상기 출력 논리 회로는 상기 제9, 제10 및 제11 게이트에 연결된 입력을 갖는 3-입력 NAND(ND3) 회로를 포함하고, 상기 출력 단자에서 상기 제1, 제2, 제3 및 제4 데이터 신호 중 선택된 신호를 제공하도록 구성된 멀티플렉서 회로.
실시예 8. 실시예 1에 있어서, 상기 입력 회로는:
상기 제1 데이터 신호를 수신하도록 구성된 상기 제1 게이트 및 상기 제1 선택 신호를 수신하고 상기 제1 중간 노드에서 출력을 제공하도록 구성된 상기 제5 게이트를 포함하는 제1 2-입력 NAND(ND2) 회로;
상기 제2 데이터 신호를 수신하도록 구성된 상기 제2 게이트 및 상기 제2 선택 신호를 수신하고 제2 중간 노드에서 출력을 제공하도록 구성된 상기 제6 게이트를 포함하는 제2 ND2 회로;
상기 제3 데이터 신호를 수신하도록 구성된 상기 제3 게이트 및 상기 제3 선택 신호를 수신하고 제3 중간 노드에서 출력을 제공하도록 구성된 상기 제7 게이트를 포함하는 제3 ND2 회로; 및
상기 제4 데이터 신호를 수신하도록 구성된 상기 제4 게이트 및 상기 제4 선택 신호를 수신하고 제4 중간 노드에서 출력을 제공하도록 구성된 상기 제8 게이트를 포함하는 제4 ND2 회로
를 포함하는 멀티플렉서 회로.
실시예 9. 실시예 8에 있어서,
상기 Y축 방향으로 연장되고 상기 제1 및 제2 핀과 접촉하는 제10 게이트;
상기 Y축 방향으로 연장되고 상기 제1 및 제2 핀과 접촉하는 제11 게이트;
상기 Y축 방향으로 연장되고 상기 제1 및 제2 핀과 접촉하는 제12 게이트
를 더 포함하고,
상기 제9 게이트는 상기 제1 중간 노드에 연결되고, 상기 제10 게이트는 상기 제2 중간 노드에 연결되고, 상기 제11 게이트는 상기 제3 중간 노드에 연결되고, 상기 제12 게이트는 상기 제4 중간 노드에 연결되고,
상기 출력 논리 회로는 상기 제9, 제10, 제11 및 제12 게이트에 연결되는 입력을 갖는 4-입력 NAND(ND4) 회로를 포함하고, 상기 출력 단자에서 상기 제1, 제2, 제3 및 제4 데이터 신호 중 선택된 신호를 제공하도록 구성된 멀티플렉서 회로.
실시예 10.
제1, 제2, 제3 및 제4 데이터 신호 및 제1, 제2, 제3 및 제4 선택 신호를 수신하고, 상기 제1, 제2, 제3 및 제4 선택 신호에 응답하여 상기 제1, 제2, 제3 및 제4 데이터 신호 중 선택된 신호를 출력하도록 구성된 멀티플렉서로서:
X축 방향으로 각각 연장되는 제1 및 제2 핀;
상기 X축 방향에 수직인 Y축 방향으로 연장되는 제1의 복수의 게이트를 포함하는 제1 AOI22 회로;
상기 Y축 방향으로 연장되는 제2의 복수의 게이트를 포함하는 제2 AOI22 회로;
상기 Y축 방향으로 연장되는 제3의 복수의 게이트를 포함하는 ND2 회로 - 상기 제3의 복수의 게이트는 상기 제1 및 제2 AOI22 회로로부터 각각 제1 및 제2 출력을 수신하도록 구성됨 - ;
상기 ND2 회로의 PMOS 트랜지스터의 소스 및 상기 제2 AOI22 회로의 PMOS 트랜지스터의 소스를 규정하는 위치에서 상기 제1 핀에 연결된 VDD 단자; 및
상기 ND2 회로의 NMOS 트랜지스터의 소스 및 상기 제2 AOI22 회로의 NMOS 트랜지스터의 소스를 규정하는 위치에서 상기 제2 핀에 연결된 VSS 단자
를 포함하는 멀티플렉서.
실시예 11. 실시예 10에 있어서, 상기 제1의 복수의 게이트는 상기 제1 및 제2 핀과 접촉하고, 상기 제1 및 제2 데이터 신호 및 상기 제1 및 제2 선택 신호를 수신하도록 구성된 제1, 제2, 제3 및 제4 게이트를 포함하는 멀티플렉서.
실시예 12. 실시예 11에 있어서, 상기 제2의 복수의 게이트는 상기 제1 및 제2 핀과 접촉하고, 상기 제3 및 제4 데이터 신호 및 상기 제3 및 제4 선택 신호를 수신하도록 구성된 제5, 제6, 제7 및 제8 게이트를 포함하는 멀티플렉서.
실시예 13. 실시예 12에 있어서, 상기 제3의 복수의 게이트는, 상기 제1 및 제2 핀과 접촉하고 상기 제1 및 제2 출력을 각각 수신하도록 구성된 제9 및 제10 게이트를 포함하는 멀티플렉서.
실시예 14. 실시예 13에 있어서, 상기 제5 및 제6 게이트는 각각 서로 분리된 제1 및 제2 세그먼트를 포함하고, 상기 제1 세그먼트는 상기 제1 핀과 접촉하고 상기 제2 세그먼트는 상기 제2 핀과 접촉하고, 상기 제5 게이트의 상기 제1 세그먼트는 상기 제4 데이터 신호를 수신하도록 구성되고, 상기 제5 게이트의 상기 제2 세그먼트는 상기 제3 선택 신호를 수신하도록 구성되고, 상기 제6 게이트의 상기 제1 세그먼트는 상기 제3 선택 신호를 수신하도록 구성되고, 상기 제6 게이트의 상기 제2 세그먼트는 상기 제4 데이터 신호를 수신하도록 구성된 멀티플렉서.
실시예 15. 실시예 14에 있어서,
상기 제5 게이트와 상기 제10 게이트는 서로 바로 인접하고;
상기 제5 게이트의 상기 제1 세그먼트는 상기 제2 AOI22 회로의 상기 PMOS 트랜지스터의 게이트를 형성하고;
상기 제10 게이트는 상기 ND2 회로의 상기 PMOS 트랜지스터의 게이트를 형성하고;
상기 제2 AOI22 회로의 상기 PMOS 트랜지스터의 상기 소스는 상기 ND2 회로의 상기 PMOS 트랜지스터의 상기 소스와 인접하고;
상기 VDD 단자는 상기 제5 게이트의 상기 제1 세그먼트와 상기 제10 게이트 사이에서 상기 제1 핀에 연결되고;
상기 제5 게이트의 상기 제2 세그먼트는 상기 제2 AOI22 회로의 상기 NMOS 트랜지스터의 게이트를 형성하고;
상기 제10 게이트는 상기 ND2 회로의 상기 NMOS 트랜지스터의 게이트를 형성하고;
상기 제2 AOI22 회로의 상기 NMOS 트랜지스터의 상기 소스는 상기 ND2의 상기 NMOS 트랜지스터의 상기 소스와 인접하고;
상기 VSS 단자는 상기 제5 게이트의 상기 제2 세그먼트와 상기 제10 게이트 사이에서 상기 제2 핀에 연결된 멀티플렉서.
실시예 16. 실시예 10에 있어서, 상기 X축 방향으로 각각 연장되는 제3 및 제4 핀을 더 포함하는 멀티플렉서.
실시예 17. 실시예 10에 있어서, 상기 Y축 방향으로 연장되고 상기 제1 및 제2 핀과 접촉하는 비활성 구조체를 더 포함하고, 상기 비활성 구조체는 상기 제1의 복수의 게이트와 상기 제3의 복수의 게이트 사이에 위치된 멀티플렉서.
실시예 18.
기판 상에 X축 방향으로 연장되도록 제1 핀을 형성하는 단계;
상기 기판 상에 상기 X축 방향으로 연장되도록 제2 핀을 형성하는 단계;
멀티플렉서 입력 회로의 복수의 PMOS 트랜지스터 및 복수의 NMOS 트랜지스터를 형성하도록 상기 X축 방향에 수직인 Y축 방향으로 연장되고 상기 제1 및 제2 핀과 접촉하는 제1, 제2, 제3, 제4, 제5, 제6, 제7 및 제8 게이트를 형성하는 단계;
멀티플렉서 출력 회로의 제1 PMOS 트랜지스터 및 제1 NMOS 트랜지스터를 형성하도록 상기 Y축 방향으로 연장되고 상기 제1 및 제2 핀과 접촉하는 제9 게이트를 형성하는 단계 - 상기 제9 게이트는 상기 제8 게이트에 바로 인접하여 위치됨 - ;
상기 멀티플렉서 입력 회로의 제1 PMOS 트랜지스터의 소스를 규정하고 상기 멀티플렉서 출력 회로의 상기 제1 PMOS 트랜지스터의 소스를 규정하는 제1 위치에서 상기 제1 핀에 연결된 VDD 단자를 형성하는 단계; 및
상기 멀티플렉서 입력 회로의 제1 NMOS 트랜지스터의 소스 및 상기 멀티플렉서 출력 회로의 상기 제1 NMOS 트랜지스터의 소스를 규정하는 제2 위치에서 상기 제2 핀에 연결된 VSS 단자를 형성하는 단계
를 포함하는 방법.
실시예 19. 실시예 18에 있어서,
상기 멀티플렉서 출력 회로의 제2 PMOS 트랜지스터 및 제2 NMOS 트랜지스터를 형성하도록 상기 Y축 방향으로 연장되고 상기 제1 및 제2 핀과 접촉하는 제10 게이트를 형성하는 단계를 더 포함하고, 상기 제10 게이트는 상기 제9 게이트에 바로 인접하게 위치된 방법.
실시예 20. 실시예 19에 있어서, 상기 제1 게이트는 제1 멀티플렉서 입력 신호를 수신하도록 구성되며, 상기 방법은 상기 Y축 방향으로 연장되고 상기 제1 게이트와 상기 제10 게이트 사이에서 상기 제1 및 제2 핀과 접촉하는 더미 게이트를 형성하는 단계를 더 포함하는 방법.

Claims (10)

  1. 멀티플렉서 회로로서:
    각각 X축 방향으로 연장되는 제1 및 제2 핀;
    상기 X축 방향에 수직인 Y축 방향으로 연장되고 상기 제1 및 제2 핀과 접촉하고, 제1, 제2, 제3 및 제4 데이터 신호를 각각 수신하도록 구성된, 제1, 제2, 제3 및 제4 게이트;
    상기 Y축 방향으로 연장되고 상기 제1 및 제2 핀과 접촉하며, 제1, 제2, 제3 및 제4 선택 신호를 각각 수신하도록 구성된, 제5, 제6, 제7 및 제8 게이트;
    상기 제1 및 제2 핀과, 상기 제1, 제2, 제3, 제4, 제5, 제6, 제7 및 제8 게이트를 포함하고, 상기 제1, 제2, 제3 및 제4 데이터 신호 및 상기 제1, 제2, 제3 및 제4 선택 신호를 수신하고 적어도 하나의 중간 노드에서 출력을 제공하도록 구성된, 입력 논리 회로;
    상기 Y축 방향으로 연장되고 상기 제1 및 제2 핀과 접촉하며, 상기 중간 노드에 연결된 제9 게이트; 및
    상기 제1 및 제2 핀과 상기 제9 게이트를 포함하고, 출력 단자에서 상기 제1, 제2, 제3 및 제4 데이터 신호 중 선택된 신호를 제공하도록 구성된 출력 논리 회로
    를 포함하는 멀티플렉서 회로.
  2. 제1항에 있어서,
    제1 및 제2 전력 레일을 더 포함하고;
    상기 입력 논리 회로는 8-입력 AND-OR(AO2222) 회로를 포함하고, 상기 8-입력 AND-OR(AO2222) 회로는:
    상기 제1, 제2, 제3 및 제4 데이터 신호를 각각 수신하도록 구성된 상기 제1, 제2, 제3 및 제4 게이트를 갖는 제1, 제2, 제3 및 제4 PMOS 트랜지스터;
    상기 제1, 제2, 제3 및 제4 선택 신호를 각각 수신하도록 구성된 상기 제5, 제6, 제7 및 제8 게이트를 갖는 제5, 제6, 제7 및 제8 PMOS 트랜지스터 -
    상기 제1 및 제5 PMOS 트랜지스터는 각각 상기 중간 노드에 연결된 드레인 단자 및 서로 연결된 소스 단자를 가지며, 상기 제2 및 제6 PMOS 트랜지스터는 각각 상기 제1 및 제5 PMOS 트랜지스터의 소스 단자에 연결된 드레인 단자 및 서로 연결된 소스 단자를 가지며, 상기 제3 및 제7 PMOS 트랜지스터는 각각 상기 제2 및 제6 PMOS 트랜지스터의 소스 단자에 연결된 드레인 단자 및 서로 연결된 소스 단자를 가지며, 상기 제4 및 제8 PMOS 트랜지스터는 각각 상기 제3 및 제7 PMOS 트랜지스터의 소스 단자에 연결된 드레인 단자 및 상기 제1 전력 레일에 연결된 소스 단자를 가짐 -;
    상기 제1, 제2, 제3 및 제4 데이터 신호를 각각 수신하도록 구성된 상기 제1, 제2, 제3 및 제4 게이트를 갖는 제1, 제2, 제3 및 제4 NMOS 트랜지스터;
    상기 제1, 제2, 제3 및 제4 선택 신호를 각각 수신하도록 구성된 상기 제5, 제6, 제7 및 제8 게이트를 갖는 제5, 제6, 제7 및 제8 NMOS 트랜지스터 -
    상기 제1, 제2, 제3 및 제4 NMOS 트랜지스터는 각각 상기 중간 노드에 연결된 드레인 단자를 가지고, 상기 제5, 제6, 제7 및 제8 NMOS 트랜지스터는 각각 상기 제2 전력 레일에 연결된 소스 단자를 가지며 -
    상기 제1, 제2, 제3 및 제4 NMOS 트랜지스터는 상기 제5, 제6, 제7 및 제8 NMOS 트랜지스터의 각각의 드레인 단자에 연결된 소스 단자를 가짐 -;
    를 포함하는 멀티플렉서 회로.
  3. 제2항에 있어서,
    상기 출력 논리 회로는 인버터 회로를 포함하고, 상기 인버터 회로는:
    상기 제9 게이트 및 상기 제1 전력 레일에 연결된 소스 단자를 가지는 제9 PMOS 트랜지스터;
    상기 제9 게이트 및 상기 제2 전력 레일에 연결된 소스 단자를 가지는 제9 NMOS 트랜지스터;
    를 포함하고,
    상기 출력 단자는 상기 제9 PMOS 트랜지스터의 드레인 단자와 상기 제9 NMOS 트랜지스터의 드레인 단자의 접합부에 형성된 멀티플렉서 회로.
  4. 제1항에 있어서,
    상기 입력 논리 회로는:
    상기 제1 데이터 신호를 수신하도록 구성된 상기 제1 게이트 및 상기 제1 선택 신호를 수신하고 제1 중간 노드에서 출력을 제공하도록 구성된 제5 게이트를 포함하는 제1 2-입력 NAND(ND2) 회로; 및
    상기 제2, 제3 및 제4 데이터 신호를 각각 수신하도록 구성된 상기 제2, 제3 및 제4 게이트 및 상기 제2, 제3 및 제4 선택 신호를 각각 수신하고 제2 중간 노드에서 출력을 제공하도록 구성된 상기 제6, 제7 및 제8 게이트를 포함하는 6-입력 AND-OR-INVERT(AOI222) 회로
    를 포함하는 멀티플렉서 회로.
  5. 제1항에 있어서, 상기 입력 논리 회로는:
    상기 제1 데이터 신호를 수신하도록 구성된 상기 제1 게이트 및 상기 제1 선택 신호를 수신하고 제1 중간 노드에서 출력을 제공하도록 구성된 상기 제5 게이트를 포함하는 제1 2-입력 NAND(ND2) 회로;
    상기 제2 데이터 신호를 수신하도록 구성된 상기 제2 게이트 및 상기 제2 선택 신호를 수신하고 제2 중간 노드에서 출력을 제공하도록 구성된 상기 제6 게이트를 포함하는 제2 ND2 회로; 및
    상기 제3 및 제4 데이터 신호를 수신하도록 구성된 상기 제3 및 제4 게이트 및 상기 제3 및 제4 선택 신호를 수신하고 제3 중간 노드에서 출력을 제공하도록 구성된 상기 제7 및 제8 게이트를 포함하는 4-입력 AND-OR-INVERT(AOI22) 회로
    를 포함하는 멀티플렉서 회로.
  6. 제1항에 있어서, 상기 입력 논리 회로는:
    상기 제1 데이터 신호를 수신하도록 구성된 상기 제1 게이트 및 상기 제1 선택 신호를 수신하고 제1 중간 노드에서 출력을 제공하도록 구성된 상기 제5 게이트를 포함하는 제1 2-입력 NAND(ND2) 회로;
    상기 제2 데이터 신호를 수신하도록 구성된 상기 제2 게이트 및 상기 제2 선택 신호를 수신하고 제2 중간 노드에서 출력을 제공하도록 구성된 상기 제6 게이트를 포함하는 제2 ND2 회로;
    상기 제3 데이터 신호를 수신하도록 구성된 상기 제3 게이트 및 상기 제3 선택 신호를 수신하고 제3 중간 노드에서 출력을 제공하도록 구성된 상기 제7 게이트를 포함하는 제3 ND2 회로; 및
    상기 제4 데이터 신호를 수신하도록 구성된 상기 제4 게이트 및 상기 제4 선택 신호를 수신하고 제4 중간 노드에서 출력을 제공하도록 구성된 상기 제8 게이트를 포함하는 제4 ND2 회로
    를 포함하는 멀티플렉서 회로.
  7. 제1, 제2, 제3 및 제4 데이터 신호 및 제1, 제2, 제3 및 제4 선택 신호를 수신하고, 상기 제1, 제2, 제3 및 제4 선택 신호에 응답하여 상기 제1, 제2, 제3 및 제4 데이터 신호 중 선택된 신호를 출력하도록 구성된 멀티플렉서로서:
    X축 방향으로 각각 연장되는 제1 및 제2 핀;
    상기 X축 방향에 수직인 Y축 방향으로 연장되는 제1의 복수의 게이트를 포함하는 제1 AOI22 회로;
    상기 Y축 방향으로 연장되는 제2의 복수의 게이트를 포함하는 제2 AOI22 회로;
    상기 Y축 방향으로 연장되는 제3의 복수의 게이트를 포함하는 ND2 회로 - 상기 제3의 복수의 게이트는 상기 제1 및 제2 AOI22 회로로부터 각각 제1 및 제2 출력을 수신하도록 구성됨 - ;
    상기 ND2 회로의 PMOS 트랜지스터의 소스 및 상기 제2 AOI22 회로의 PMOS 트랜지스터의 소스를 규정하는 위치에서 상기 제1 핀에 연결된 VDD 단자; 및
    상기 ND2 회로의 NMOS 트랜지스터의 소스 및 상기 제2 AOI22 회로의 NMOS 트랜지스터의 소스를 규정하는 위치에서 상기 제2 핀에 연결된 VSS 단자
    를 포함하는 멀티플렉서.
  8. 제7항에 있어서, 상기 제1의 복수의 게이트는 상기 제1 및 제2 핀과 접촉하고, 상기 제1 및 제2 데이터 신호 및 상기 제1 및 제2 선택 신호를 수신하도록 구성된 제1, 제2, 제3 및 제4 게이트를 포함하는 멀티플렉서.
  9. 제8항에 있어서, 상기 제2의 복수의 게이트는 상기 제1 및 제2 핀과 접촉하고, 상기 제3 및 제4 데이터 신호 및 상기 제3 및 제4 선택 신호를 수신하도록 구성된 제5, 제6, 제7 및 제8 게이트를 포함하는 멀티플렉서.
  10. 기판 상에 X축 방향으로 연장되도록 제1 핀을 형성하는 단계;
    상기 기판 상에 상기 X축 방향으로 연장되도록 제2 핀을 형성하는 단계;
    멀티플렉서 입력 회로의 복수의 PMOS 트랜지스터 및 복수의 NMOS 트랜지스터를 형성하도록 상기 X축 방향에 수직인 Y축 방향으로 연장되고 상기 제1 및 제2 핀과 접촉하는 제1, 제2, 제3, 제4, 제5, 제6, 제7 및 제8 게이트를 형성하는 단계;
    멀티플렉서 출력 회로의 제1 PMOS 트랜지스터 및 제1 NMOS 트랜지스터를 형성하도록 상기 Y축 방향으로 연장되고 상기 제1 및 제2 핀과 접촉하는 제9 게이트를 형성하는 단계 - 상기 제9 게이트는 상기 제8 게이트에 바로 인접하여 위치됨 - ;
    상기 멀티플렉서 입력 회로의 제1 PMOS 트랜지스터의 소스를 규정하고 상기 멀티플렉서 출력 회로의 상기 제1 PMOS 트랜지스터의 소스를 규정하는 제1 위치에서 상기 제1 핀에 연결된 VDD 단자를 형성하는 단계; 및
    상기 멀티플렉서 입력 회로의 제1 NMOS 트랜지스터의 소스 및 상기 멀티플렉서 출력 회로의 상기 제1 NMOS 트랜지스터의 소스를 규정하는 제2 위치에서 상기 제2 핀에 연결된 VSS 단자를 형성하는 단계
    를 포함하는 방법.
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