CN112086453B - 多路复用器电路及其形成方法 - Google Patents

多路复用器电路及其形成方法 Download PDF

Info

Publication number
CN112086453B
CN112086453B CN202010541797.1A CN202010541797A CN112086453B CN 112086453 B CN112086453 B CN 112086453B CN 202010541797 A CN202010541797 A CN 202010541797A CN 112086453 B CN112086453 B CN 112086453B
Authority
CN
China
Prior art keywords
gate
fin
circuit
receive
data signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010541797.1A
Other languages
English (en)
Other versions
CN112086453A (zh
Inventor
刘祈麟
谢尚志
李健兴
马伟翔
陈奕勋
李焯基
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US16/883,524 external-priority patent/US11392743B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN112086453A publication Critical patent/CN112086453A/zh
Application granted granted Critical
Publication of CN112086453B publication Critical patent/CN112086453B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/1733—Controllable logic circuits
    • H03K19/1737—Controllable logic circuits using multiplexers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/34—Circuit design for reconfigurable circuits, e.g. field programmable gate arrays [FPGA] or programmable logic devices [PLD]
    • G06F30/347—Physical level, e.g. placement or routing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/1733—Controllable logic circuits
    • H03K19/1738—Controllable logic circuits using cascode switch logic [CSL] or cascode emitter coupled logic [CECL]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors

Abstract

一种多路复用器电路包括各自在X轴方向上延伸的第一鳍和第二鳍。第一、第二、第三和第四栅极在垂直于X轴方向的Y轴方向上延伸并且接触第一鳍和第二鳍。第一、第二、第三和第四栅极配置为分别接收第一、第二、第三和第四数据信号。第五、第六、第七和第八栅极在Y轴方向上延伸并且接触第一鳍和第二鳍、第五、第六、第七和第八栅极，并且配置为分别接收第一、第二、第三和第四选择信号。输入逻辑电路配置为在中间节点处提供输出。第九栅极在Y轴方向上延伸并且接触第一鳍和第二鳍。输出逻辑电路配置为在输出端子处提供第一、第二、第三和第四数据信号中所选择的一个。本发明的实施例还涉及形成多路复用器的方法。

Description

多路复用器电路及其形成方法
技术领域
本发明的实施例涉及多路复用器电路及其形成方法。
背景技术
集成电路可以包括许多具有不同功能的标准单元。例如，标准单元可以是诸如与(AND)门、或(OR)门、异或(XOR)门、非(NOT)门、与非(NAND)门、或非(NOR)门和异或(XNOR)门的逻辑门以及诸如多路复用器、触发器、加法器和计数器的组合逻辑电路。可以实施标准单元以实现复杂的集成电路功能。当设计具有特定功能的集成电路时，选择标准单元。接下来，设计人员或者EDA(电子设计自动化)或ECAD(电子计算机辅助设计)工具绘制包括所选择的标准单元和/或非标准单元的集成电路的设计布局。设计布局转换为光掩模。然后，当通过光刻工艺用光掩模定义的各个层的图案被转印到衬底上时，可以制造半导体集成电路。
为了方便集成电路设计，建立了包括频繁使用的标准单元及其相应布局的库。因此，当设计集成电路时，设计人员可以从库中选择所需的标准单元，并将所选择的标准单元放置在自动布局和布线模块中，从而可以创建集成电路的布局。
例如，这样的标准单元库可以包括数字多路复用器(DMUX)。DMUX用于各种应用。多路复用器是一种基于选择信号在多个数据输入信号中进行选择并提供所选择的一个或多个输入的单个输出的器件。多路解复用器接收单个多路复用的输入，并将该输入分成多个输出信号。利用DMUX的示例应用包括存储器器件和微控制器。
发明内容
本发明的实施例提供了一种多路复用器电路，包括：第一鳍和第二鳍，各自在X轴方向上延伸；第一栅极、第二栅极、第三栅极和第四栅极，在垂直于X轴方向的Y轴方向上延伸并且与第一鳍和第二鳍接触，第一栅极、第二栅极、第三栅极和第四栅极配置为分别接收第一数据信号、第二数据信号、第三数据信号和第四数据信号；第五栅极、第六栅极、第七栅极和第八栅极，在Y轴方向上延伸并且与第一鳍和第二鳍接触，第五栅极、第六栅极、第七栅极和第八栅极分别配置为接收第一选择信号、第二选择信号、第三选择信号和第四选择信号；输入逻辑电路，包括第一鳍和第二鳍以及第一栅极、第二栅极、第三栅极、第四栅极、第五栅极、第六栅极、第七栅极和第八栅极，输入逻辑电路配置为接收第一数据信号、第二数据信号、第三数据信号和第四数据信号以及第一选择信号、第二选择信号、第三选择信号和第四选择信号，并且在第一中间节点处提供输出；第九栅极，在Y轴方向上延伸并且与第一鳍和第二鳍接触，第九栅极连接到第一中间节点；以及输出逻辑电路，包括第一鳍和第二鳍以及第九栅极，输出逻辑电路配置为在输出端子处提供第一数据信号、第二数据信号、第三数据信号和第四数据信号中所选择的一个。
本发明的实施例还提供了一种多路复用器，配置为接收第一数据信号、第二数据信号、第三数据信号和第四数据信号以及第一选择信号、第二选择信号、第三选择信号和第四选择信号，并且响应于第一选择信号、第二选择信号、第三选择信号和第四选择信号输出第一数据信号、第二数据信号、第三数据信号和第四数据信号中所选择的一个，多路复用器包括：第一鳍和第二鳍，在X轴方向上延伸；第一与-或-反相器电路，包括在垂直于X轴方向的Y轴方向上延伸的第一多个栅极；第二与-或-反相器电路，包括在双输入与非Y轴方向上延伸的第二多个栅极；双输入与非电路，包括在双输入与非Y轴方向上延伸的第三多个栅极，第三多个栅极配置为分别从第一与-或-反相器电路和第二与-或-反相器电路接收第一输出和第二输出；VDD端子，在限定双输入与非电路的PMOS晶体管的源极和第二与-或-反相器电路的PMOS晶体管的源极的位置处连接到第一鳍；以及VSS端子，在限定双输入与非电路的NMOS晶体管的源极和第二与-或-反相器电路的NMOS晶体管的源极的位置处连接到第二鳍。
本发明的实施例还提供了一种形成多路复用器的方法，包括：在衬底上形成在X轴方向上延伸的第一鳍；在衬底上形成在X轴方向上延伸的第二鳍；形成在垂直于X轴方向的Y轴方向上延伸并且与第一鳍和第二鳍接触的第一栅极、第二栅极、第三栅极、第四栅极、第五栅极、第六栅极、第七栅极和第八栅极，以形成多路复用器输入电路的多个PMOS晶体管和多个NMOS晶体管；形成在Y轴方向上延伸并且与第一鳍和第二鳍接触的第九栅极，以形成多路复用器输出电路的第一PMOS晶体管和第一NMOS晶体管，其中，第九栅极紧邻第八栅极；在限定多路复用器输入电路的第一PMOS晶体管的源极并且限定多路复用器输出电路的第一PMOS晶体管的源极的第一位置处形成连接到第一鳍的VDD端子；以及在限定多路复用器输入电路的第一NMOS晶体管的源极以及多路复用器输出电路的第一NMOS晶体管的源极的第二位置处形成连接到第二鳍的VSS端子。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是示出根据一些实施例的处理系统的示例的框图。
图2是示出根据一些实施例的集成电路设计和制造工艺的流程图。
图3是根据一些实施例的用于四输入多路复用器的真值表。
图4是示出根据一些实施例的示例半导体结构的截面的框图。
图5A是示出根据一些实施例的示例数字多路复用器(DMUX)的逻辑图，图5B是示出根据一些实施例的示例DMUX的电路图。
图6是示出根据一些实施例的图5A和图5B所示的DMUX的示例标准单元布局的布局图。
图7A是示出根据一些实施例的另一示例DMUX的逻辑图，图7B是示出根据一些实施例的另一示例DMUX的电路图。
图8是示出根据一些实施例的图7A和图7B所示的DMUX的示例标准单元布局的布局图。
图9A是示出根据一些实施例的另一示例DMUX的逻辑图，图9B是示出根据一些实施例的另一示例DMUX的电路图。
图10是示出根据一些实施例的图9A和图9B所示的DMUX的示例标准单元布局的布局图。
图11A是示出根据一些实施例的又一示例DMUX的逻辑图，图11B是示出根据一些实施例的又一示例DMUX的电路图。
图12是示出根据一些实施例的图11A和图11B所示的DMUX的示例标准单元布局的布局图。
图13A是示出根据一些实施例的另一示例DMUX的逻辑图，图13B是示出根据一些实施例的另一示例DMUX的电路图。
图14至图17是示出根据一些实施例的图13A和图13B所示的DMUX的示例标准单元布局的布局图。
图18是示出根据一些实施例的方法的示例的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
电子设计自动化(EDA)工具和方法有助于微电子集成电路在半导体衬底上的设计、划分和放置。该过程通常包括将电路的行为描述转换为功能描述，然后功能描述被分解为逻辑功能并使用标准单元库被映射到单元中。映射后，将执行合成以将结构设计转换为物理布局，构建时钟树以同步结构元件，以及优化设计的后期布局。
图1是示出根据本文公开的一些实施例的处理系统10的示例的框图。根据本文讨论的各种过程，处理系统10可以用于实施EDA系统。处理系统10包括处理单元11，诸如台式计算机、工作站、膝上型计算机、针对特定应用而定制的专用单元、智能电话或平板电脑等。处理系统10可以配备有显示器14和一个或多个输入/输出设备12，诸如鼠标、键盘、触摸屏、打印机等。处理单元11还包括中央处理单元(CPU)20、存储器22、大容量存储器件24、视频适配器26和连接到总线30的I/O接口28。
总线30可以是包括存储器总线或存储器控制器、外围总线或者视频总线在内的几种总线架构中的任何一种或多种。CPU 20可以包括任何类型的电子数据处理器并且存储器22可以包括任何类型的系统存储器，诸如静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)或只读存储器(ROM)。
大容量存储器件24可以包括配置为存储数据、程序和其他信息并且使数据、程序和其他信息可以通过总线30访问的任何类型的存储器件。大容量存储器件24可以包括例如硬盘驱动器、磁盘驱动器、光盘驱动器、闪存存储器等中的一个或多个。
本文所使用的术语计算机可读介质可以包括诸如上述系统存储器和存储器件的计算机存储介质。计算机存储介质可以包括以任何用于存储信息(诸如计算机可读指令、数据结构或程序模块)的方法或技术实现的易失性和非易失性、可移动和不可移动介质。存储器22和大容量存储器件24是计算机存储介质示例(例如，存储器存储)。大容量存储器件可以进一步存储标准单元(诸如本文公开的标准单元)库。
计算机存储介质可以包括RAM，ROM，电可擦除只读存储器(EEPROM)，闪存存储器或其他存储器技术，CD-ROM，数字通用磁盘(DVD)或其他光学存储，盒式磁带、磁带、磁盘存储或其他磁存储器件，或者可用于存储信息并可由处理系统10访问的任何其他制造产品。任何这样的计算机存储介质可以是处理系统10的一部分。计算机存储介质不包括载波或者其他的传播的数据信号或调制的数据信号。
通信介质可以由计算机可读指令、数据结构、程序模块或调制数据信号(诸如载波或其他传输机制)中的其他数据来体现，并且可以包括任何信息传递介质。术语“调制数据信号”可以描述，信号具有以将信息编码在信号中的方式设置或改变的一个或多个特性。作为示例而非限制，通信介质可以包括诸如有线网络或直接有线连接的有线介质以及诸如声学、射频(RF)、红外和其他无线介质的无线介质。
视频适配器26和I/O接口28提供接口，以将外部输入和输出设备耦合到处理单元11。如图1所示，输入和输出设备的示例包括耦合到视频适配器26的显示器14和耦合到I/O接口28的I/O设备12(诸如鼠标、键盘、打印机等)。其他设备可以耦合到处理单元110，并且可以利用更多或更少的接口卡。例如，串行接口卡(未示出)可以用于为打印机提供串行接口。处理单元11还可以包括网络接口32，网络接口32可以是到局域网(LAN)或广域网(WAN)16的有线链路和/或无线链路。
处理系统10的实施例可以包括其他组件。例如，处理系统10可以包括电源、电缆、母板、可移动存储介质、壳体等。这些其他组件尽管未示出，但是被认为是处理系统10的一部分。
在一些示例中，通过CPU 20执行软件代码来分析用户设计以创建物理集成电路布局。可以通过CPU 20经由总线30从存储器22、大容量存储器件24等通过总线30访问软件代码，或者通过网络接口32远程访问软件代码。此外，在一些示例中，基于功能集成电路设计来创建物理集成电路布局，功能集成电路设计可以根据由软件代码实施的各种方法和过程通过I/O接口28接收和/或存储在存储器22或大容量存储器件24中。
标准单元可以包括整个器件，诸如晶体管、二极管、电容器、电阻器或电感器，或者可以包括布置成实现一些特定功能的多个器件(诸如逆变器、触发器、存储器单元或多路复用器等)的组。除了使功能设计更易于概念化之外，使用标准单元还可以减少IC内布局部件的设计规则检查(DRC)的验证时间，因为可以在DRC中一次检查整个布局中重复的标准单元，而不是单独检查每个实例。基于所接收的功能电路描述，处理系统10配置为从单元库中选择标准单元。
图2总体上示出了示例集成电路设计和制造过程40，该示例集成电路设计和制造过程40可以由处理系统10实施以从用户提供的行为/功能设计生成物理布局。用户设计42基于施加到总体设计的输入上的各种信号或激励来指定电路的期望行为或功能，并且可以用合适的编程语言来编写。用户可以通过I/O接口28将设计42上传到处理单元11(见图1)。可选地，可以将设计42上传和/或保存在存储器22或大容量存储器件24上，或者可以通过网络接口32从远程用户上传设计42。
对设计执行合成44，其中通过将设计与标准单元(诸如来自一个或多个单元库48)进行匹配，将设计42所需的行为和/或功能转换为功能等效的逻辑门级电路描述。单元库48包含一个预先设计的组件或功能单元的列表，预先设计的组件或功能单元中的每个可以执行预定的功能。单元作为包括内部电路元件、到这些电路元件的各种连接、预先设计的物理布局图案、掺杂剂注入、阱等的信息存储在单元库48中。另外，存储的单元还可以包括单元的形状、外部连接的端子位置、延迟特性、功耗等。合成44产生功能等效的逻辑门级电路描述，诸如门级网表46。例如可以将单元库48存储在大容量存储器件24中包含的一个或多个数据库中。基于门级网表46，可以生成光刻掩模50，光刻掩模50用于制造集成电路52。
数字多路复用器(在本文中有时称为DMUX)是一种基于选择信号在多个数据输入信号中进行选择并提供所选择的一个或多个输入的单个输出的器件。多路解复用器接收单个多路复用的输入，并将该输入分成多个输出信号。因此，例如，DMUX4是指接收四个数据输入信号(I0-I3)和选择信号(S0-S3)并且基于该数据和选择输入信号来输出单个信号(Z)的数字多路复用器。图3示出了DMUX4的示例真值表，其中显示了数据输入信号I0-I3、选择信号S0-S3和输出信号Z。
利用DMUX的示例应用包括集成电路器件、存储器器件和微控制器。标准单元(诸如存储在图2所示的单元库48中的标准单元)可以包括各种DMUX电路，并且这样的DMUX单元通常对于某些集成电路器件非常广泛地使用。
本公开的方面涉及DMUX电路和布局实施例，用于为利用DMUX电路的系统降低面积成本并提高整体性能。在一些示例中，实施例采用DMUX设计创新来减少晶体管数量。在一些公开的示例中，组合逻辑和布局结构可以将DMUX电路使用的面积减少近8％。另外，可以改善功耗和速度。例如，公开的实施例提供了在没有传输门的情况下实现的使用逻辑电路的各种组合的DMUX电路，传输门通常在已知的DMUX电路中使用。
一些公开的DMUX单元包括使用鳍式场效应晶体管(FinFET)架构形成的具有晶体管的逻辑电路。例如，可以将多晶硅或其他导电结构连接到在隔离材料上方延伸的半导体鳍。多晶硅结构用作FinFET晶体管的栅极，以使得在多晶硅结构的相对侧上连接到鳍的源/漏(S/D)接触件之间的电子流由施加到多晶硅结构的电压确定。FinFET晶体管的阈值电压是使得晶体管被认为是“导通”因此可以在S/D接触件之间流动明显电流的最小电压。沿鳍的长度与鳍接触的多晶硅结构的数量(用于形成DMUX单元)可被视为沿一维方向的单元的“节距”(通常称为“接触多晶硅节距”或Cpp)，并且至少部分地决定单元的密度。
图4是示出可用于实施本文所公开的DMUX器件的示例半导体结构的截面的框图。在X轴和Z轴方向上显示了结构60，而Y轴方向与图4中所示截面的平面正交。结构60包括基础层62和互连层64。
通常，基础层62包括半导体衬底，半导体衬底又包括多晶硅区域(例如，在整个本公开中也称为“poly”)、扩散区域、半导体阱(例如，N阱、P阱、深阱N阱、深P阱)等，其中形成半导体器件(例如，晶体管、二极管等)。互连层64包括N个(例如，整数个)导电层(例如，金属层M1至MN)，导电层用于互连互连层64中的层内的器件并且用于形成与外部器件等的电连接。互连层64通常包括通孔、层间介电材料、钝化层、焊盘、封装资源等。互连层64中的每个金属(例如导电)层通常称为金属一、金属二、金属三(M1、M2、M3等)层等。各种金属层之间是用于绝缘金属层的介电材料(例如高K材料、低K材料等)66。基础层62和互连层64通常分别被称为前端结构和后端结构，因为它们分别是半导体制造过程中的“前端制程”(FEOL)和“后端制程”(BEOL)。在一些实施例中，使用基础层62和金属层中的一个或多个来构建DMUX器件。
图5A和图5B示出了根据一些实施例的DMUX4电路100，并且图6示出了用于DMUX4电路100的示例标准单元布局图。DMUX4电路100包括一起由18个晶体管实施的八输入与-或(AO2222)逻辑电路102和反相器104。通常，AO2222电路102配置为接收数据信号I0-I3和信号S0-S3，并且因此在本文中被称为多路复用器输入逻辑电路。AO2222电路102还配置为响应于选择信号S0-S3，输出数据信号I0-I3中所选择的一个的反相。反相器电路104配置为接收AO2222电路102的输出以及基于所选择的数据信号提供输出信号Z，并且因此在本文中被称为多路复用器输出逻辑电路。
更具体地，AO2222电路102包括分别接收I0/S0-I3/S3输入的四个2输入“与”门102a-102d。与门102a-102d的输出由或非门102e接收。反相器104接收或非门102e的输出以提供输出信号Z。图5B示出了DMUX电路100的一个示例，其中AO2222电路102包括PMOS晶体管110、111、112和113，分别均具有耦合为分别接收I0、I1、I2和I3输入的栅极端子。PMOS晶体管120、121、122和123分别均具有耦合为分别接收S0、S1、S2和S3输入的栅极端子。PMOS晶体管110-113与PMOS晶体管120-123一样串联连接在VDD电源轨和中间节点126之间。更具体地，晶体管113和123具有耦合到VDD轨的源极端子、以及分别连接到相邻晶体管112和122的源极端子的漏极端子。类似地，晶体管112和122的漏极端子连接到晶体管111和121的相应源极端子，晶体管111和121的漏极端子连接到晶体管110和120的相应源极端子，晶体管110和120还具有耦合到中间节点126的漏极端子。更进一步，晶体管111、112和113的漏极端子连接到晶体管121、122和123的相应漏极端子。
AO2222电路102还包括NMOS晶体管130、131、132和133，分别均具有耦合为分别接收I0、I1、I2和I3输入的栅极端子。NMOS晶体管140、141、142和143分别均具有耦合为分别接收S0、S1、S2和S3输入的栅极端子。NMOS晶体管130-133分别具有耦合到中间节点126的漏极端子和耦合到NMOS晶体管140-143的漏极端子的源极端子。NMOS晶体管140-143中的每个的源极端子连接到VSS电源轨。
中间节点126连接到反相器104的输入，反相器104包括连接在VDD和VSS轨之间的PMOS晶体管152和NMOS晶体管154。反相器104提供DMUX4 100的输出信号Z。
因此，如果选择信号S0-S1中的任何一个与其相应的数据信号I0-I3相与(AND)为高，则相关联的PMOS晶体管对被去激活并且中间节点126被从VDD轨切断。此外，相关联的NMOS晶体管对被激活，以将中间节点126连接到VSS轨，将中间节点126拉低。中间节点126处的低信号通过反相器104反相为高电平。
图6所示的示例布局图包括在X轴方向上延伸的第一鳍160和第二鳍162。金属线166可以在一个或多个金属层(例如M1)中，金属线166在VDD和VSS电源轨以及鳍160和162之间延伸，以将晶体管的源极端子或漏极端子连接到VDD轨或VSS轨，如图5B所示。对于未将源极端子或漏极端子连接到VDD或VSS端子的晶体管，金属线166可以被从VDD或VSS轨切割或断开连接。例如，金属线166将晶体管113和123的源极端子连接到VDD轨，并且将晶体管140-143的源极端子连接到VSS轨。金属切口168将晶体管110-112和120-122的源极端子与VDD轨分离，并且将晶体管131-133的源极端子与VSS轨分离。
有源栅极结构170在Y轴方向上延伸，并且连接到相应的数据信号I0-I3和选择信号S0-S3。在示出的示例中，栅极结构可以包括有源多晶硅结构(“多晶硅栅极”)。应当理解，在本公开中，X轴和Y轴被示出并描述为彼此横向或基本上垂直。但是，由于由不完善的制造和测量条件导致的设计、制造、测量误差/余量，X轴和Y轴实际上可能并非彼此完全垂直。这样的描述对于本领域的普通技术人员应该是可识别的。
每个多晶硅栅170均与第一鳍160和第二鳍162接触。此外，如图6所示，每个多晶硅栅170接收数据信号I0-I3中的相应一个或选择信号S0-S3中的一个。换句话说，每个多晶硅栅极170接收一个输入信号。因此，在图6所示的实施例中，有八个多晶硅栅极170以接收四个数据信号I0-I3和四个选择信号S0-S3。此外，第九栅极或多晶硅栅极171在Y轴方向上延伸并且接触第一鳍160和第二鳍162。第九多晶硅栅极171连接到中间节点126并且形成反相器104的晶体管152和154。
在所示的实施例中，如图6所示，鳍160和162沿X轴方向具有较长的尺寸(例如，长度)，并且在Y轴方向上彼此分离。多晶硅栅极170和金属线166沿Y轴方向具有较长的尺寸(例如，长度)，并且在X轴方向上彼此分离。
通孔接触件172通过布置在器件的其他金属层M1-MN中的附加金属接触件(图6中未示出)互连图5B所示的晶体管的各个端子。为了避免相邻器件(单元)之间的泄漏，标准单元包括形成在有源区的边缘上的非有源栅极结构，例如鳍160、162。这种非有源或“伪”多晶硅栅极结构174也沿Y轴方向延伸，并且起到使单元彼此分离以及使一个单元的部分与另一单元分离的作用。在一些示例中，非有源多晶硅结构被称为氧化定义边缘上的连续多晶硅(continuous poly on oxide definition edge，cpode)图案。也就是说，非有源多晶硅结构不是电连接为MOS器件的栅极，而是“伪”结构，在电路中不起作用。非有源多晶硅结构在工艺期间进一步覆盖并保护单元中鳍的端部，从而在工艺期间提供更高的可靠性。
图7A和图7B示出了根据一些实施例的DMUX4电路200的示例标准单元布局图。在所示示例中，DMUX4电路200利用由20个晶体管实施的具有双输入与非(ND2)逻辑的六输入与-或-反相器(AOI222)逻辑。通常，DMUX4电路200包括输入逻辑电路，输入逻辑电路具有第一ND2电路202和AOI222电路204。第一ND2电路202配置为接收数据信号I0和选择信号S0并且在第一中间节点226处提供输出。AOI222电路204包括三个与门204a-204c，与门204a-204c配置为分别接收数据信号I1-I3并且分别接收选择信号S1-S3。与门204a-204c的输出由或非门204d接收，或非门204d配置为在第二中间节点228处提供输出。输出逻辑电路包括第二ND2电路206，第二ND2电路206具有连接到第一中间节点和第二中间节点的输入，以接收第一ND2电路202和AOI222电路204的输出，并且提供所选择的数据信号Z。
更具体地，如图7B所示，第一ND2电路202包括PMOS晶体管210，PMOS晶体管210具有耦合为接收I0数据信号的栅极端子。PMOS晶体管220具有耦合为接收S0选择信号的栅极端子。PMOS晶体管210和PMOS晶体管220均具有耦合到VDD轨的源极端子、以及连接到中间节点226的漏极端子。NMOS晶体管230和240具有耦合为分别接收I0和S0输入的栅极端子。NMOS晶体管230具有耦合到中间节点226的漏极端子以及耦合到NMOS晶体管240的漏极端子的源极端子。NMOS晶体管240的源极端子连接到VSS电源轨。
AOI222电路204包括PMOS晶体管211、212和213，各自具有耦合为分别接收I1、I2和I3输入的栅极端子。PMOS晶体管221、222和223各自具有耦合为分别接收S1、S2和S3输入的栅极端子。PMOS晶体管211-213与PMOS晶体管221-223一样串联连接在VDD电源轨和第二中间节点228之间。更具体地，晶体管213和223具有耦合到VDD轨的源极端子、以及分别连接到相邻晶体管212和222的源极端子的漏极端子。类似地，晶体管212和222具有连接到晶体管211和221的相应源极端子的漏极端子，晶体管212和222具有耦合到第二中间节点228的漏极端子。此外，晶体管211、212和213的漏极端子连接到晶体管221、222和223的相应漏极端子。
AOI222电路204还包括NMOS晶体管231、232和233，各自具有耦合为分别接收I1、I2和I3输入的栅极端子。NMOS晶体管241、242和243各自具有耦合为分别接收S1、S2和S3输入的栅极端子。NMOS晶体管231-233各自具有耦合到第二中间节点228的漏极端子以及耦合到NMOS晶体管241-243的漏极端子的源极端子。NMOS晶体管241-243中的每个的源极端子连接到VSS电源轨。
第二ND2电路206包括PMOS晶体管252，PMOS晶体管252具有耦合到第一中间节点226的栅极端子，并且PMOS晶体管254具有耦合到第二中间节点228的栅极端子。PMOS晶体管254和NMOS晶体管256都具有连接到VDD轨的源极端子、以及连接到输出端子260的漏极端子，输出端子260提供输出信号Z。NMOS晶体管256和258具有分别连接到第一中间节点和第二中间节点的栅极端子。NMOS晶体管256具有耦合到输出端子260的漏极端子以及耦合到NMOS晶体管258的漏极端子的源极端子。NMOS晶体管258的源极端子连接到VSS电源轨。
图8示出了用于DMUX4电路200的示例标准单元布局，包括在X轴方向上延伸的第一鳍和第二鳍260、262。金属线266可以在一个或多个金属层(例如M1)中，金属线266在VDD和VSS轨以及鳍260和262之间延伸，以将晶体管的源极端子或漏极端子连接到VDD或VSS轨，如图7B所示。对于未将源极端子或漏极端子连接到VDD或VSS端子的晶体管，金属线266可以被从VDD或VSS轨切割或断开连接。例如，金属线266将晶体管210、213、220、223、252和254的源极端子连接到VDD轨，并且将晶体管240-243和258的源极端子连接到VSS轨。金属切口268将晶体管211、212、221和222的源极端子与VDD轨分离，并且将晶体管230-233和256的源极端子与VSS轨分离。
诸如多晶硅栅极270的栅极沿Y轴方向延伸，并且连接到相应的数据信号I0-I3和选择信号S0-S3。每个多晶硅栅极270均与第一鳍260和第二鳍262相接触。在图8所示的实施例中，八个多晶硅栅极270接收四个数据信号I0-I3和四个选择信号S0-S3。附加的多晶硅栅极271a和271b连接到鳍260和262，以形成第二ND2电路206的晶体管。
通孔接触件272通过布置在器件的其他金属层M1-MN中的附加金属接触件互连图7B所示的晶体管的各个端子。在鳍260、262的边缘上形成无源多晶硅结构，以使单元彼此分离。附加的多晶硅结构274将一个单元的部分与另一单元分离，诸如将第二ND2电路206与第一ND2电路202分离。
图9A和图9B示出了DMUX4电路300的另一个实施例，并且图10示出了DMUX4电路300的示例标准单元布局。DMUX4电路300包括具有第一ND2电路302的输入逻辑电路，第一ND2电路302配置为接收数据信号I0和选择信号S0并且在第一中间节点326处提供输出。第二ND2电路304配置为接收数据信号I1和选择信号S1，并且在第二中间节点328处提供输出。4输入与-或-反相器(AOI22)电路306包括与门306a和306b，与门306a和306b配置为分别接收数据信号I2和I3以及分别接收选择信号S2和S3。或非门306c接收与门306a和306b的输出，并且在第三中间节点329处提供输出。逻辑输出电路具有3输入与非(ND3)电路308，ND3电路308具有连接到第一、第二和第三中间节点326、328和329的输入，并且配置为输出第一、第二、第三和第四数据信号中所选择的一个数据信号Z。
更具体地，如图9B所示，第一ND2电路302包括PMOS晶体管310，PMOS晶体管310具有耦合为接收I0数据信号的栅极端子。PMOS晶体管320具有耦合为接收S0选择信号的栅极端子。PMOS晶体管310和PMOS晶体管320均具有耦合到VDD轨的源极端子、以及连接到第一中间节点326的漏极端子。NMOS晶体管330和340具有耦合为分别接收I0和S0输入的栅极端子。NMOS晶体管330具有耦合到第一中间节点326的漏极端子以及耦合到NMOS晶体管340的漏极端子的源极端子。NMOS晶体管340的源极端子连接到VSS电源轨。
第二ND2电路304包括PMOS晶体管311，PMOS晶体管311具有耦合为接收I1数据信号的栅极端子。PMOS晶体管321具有耦合为接收S1选择信号的栅极端子。PMOS晶体管311和PMOS晶体管321均具有耦合到VDD轨的源极端子、以及连接到第二中间节点328的漏极端子。NMOS晶体管331和341具有耦合为分别接收I1和S1输入的栅极端子。NMOS晶体管331具有耦合到第二中间节点328的漏极端子以及耦合到NMOS晶体管341的漏极端子的源极端子。NMOS晶体管341的源极端子连接到VSS电源轨。
AOI22电路306包括PMOS晶体管312和313，PMOS晶体管312和313各自具有耦合为分别接收I2和I3输入的栅极端子。PMOS晶体管322和323各自具有耦合为分别接收S2和S3输入的栅极端子。PMOS晶体管312和313与PMOS晶体管322和323一样串联在VDD电源轨和第三中间节点329之间。更具体地，晶体管313和323具有耦合到VDD轨的源极端子、分别连接到相邻晶体管312和322的源极端子的漏极端子，晶体管312和322具有耦合到第三中间节点329的漏极端子。此外，晶体管312和313的漏极端子分别连接到晶体管322和323的漏极端子。
AOI22电路306还包括NMOS晶体管332和333，NMOS晶体管332和333各自具有耦合为分别接收I2和I3输入的栅极端子。NMOS晶体管342和343各自具有耦合为分别接收S2和S3输入的栅极端子。NMOS晶体管332和333各自具有耦合到第三中间节点329的漏极端子以及分别耦合到NMOS晶体管342和343的漏极端子的源极端子。NMOS晶体管342和343中的每个的源极端子连接到VSS电源轨。
ND3电路308包括具有耦合到第一中间节点326的栅极端子的PMOS晶体管352、具有耦合到第二中间节点328的栅极端子的PMOS晶体管353以及具有耦合到第三中间节点329的栅极端子的PMOS晶体管354。PMOS晶体管352、353和354各自具有耦合到VDD轨的源极端子、以及连接到输出端子359的漏极端子，输出端子359提供输出信号Z。NMOS晶体管356、357和358具有分别耦合到第一、第二和第三中间节点326、328和329的栅极端子。NMOS晶体管356具有耦合到输出端子359的漏极端子以及耦合到NMOS晶体管357的漏极端子的源极端子。NMOS晶体管357的源极端子耦合到NMOS晶体管358的漏极端子，NMOS晶体管358的源极端子连接到VSS电源轨。
图10示出了用于DMUX4电路300的示例标准单元布局，包括在X轴方向上延伸的第一鳍和第二鳍360、362。金属线366可以在一个或多个金属层(例如M1)中，金属线366在VDD轨和VSS轨以及鳍360和362之间延伸，以将晶体管的源极端子或漏极端子连接到VDD轨或VSS轨，如图9B所示。对于未将源极端子或漏极端子连接到VDD或VSS端子的晶体管，金属线366可以被从VDD轨或VSS轨切割或断开连接。例如，金属线366将晶体管310、311、313、320、321、323和352-354的源极端子连接到VDD轨，并且将晶体管340-343和358的源极端子连接到VSS轨。金属切口368将未连接到VDD轨或VSS轨的晶体管(诸如，晶体管312、322、330、331-333、356和357)的源极端子与VSS轨分离。
诸如多晶栅极370的栅极在Y轴方向上延伸，并且连接到相应的数据信号I0-I3和选择信号S0-S3。每个多晶硅栅极370均与第一鳍360和第二鳍362接触。在图10所示的实施例中，八个多晶硅栅极370接收四个数据信号I0-I3和四个选择信号S0-S3。附加的多晶硅栅极371a、371b、371c连接到鳍360和362，以形成ND3电路308的晶体管。
通孔接触件372通过可以设置在器件的其他金属层M1-MN中的附加金属接触件互连图9B所示的晶体管的各个端子。在鳍360、362的边缘上形成无源多晶硅结构374，以使单元彼此分离。附加的非有源多晶硅结构374将一个单元的部分与另一单元分离，诸如将第二ND2电路304与第一ND2电路302分离。
图11A和图11B示出了DMUX4电路400的另一实施例，DMUX4电路400包括形成ND2电路和四输入与非(ND4)电路的24个晶体管。如图11A和图11B所示，DMUX4电路400包括具有四个ND2门402、404、406和408的输入电路。第一ND2电路402配置为接收I0数据信号和S0选择信号，并且配置为在第一中间节点424处提供输出。第二ND2电路404配置为接收I1数据信号和S1选择信号，并且配置为在第二中间节点426处提供输出。第三ND2电路406配置为接收I2数据信号和S2选择信号，并且配置为在第三中间节点428处提供输出。第四ND2电路408配置为接收I3数据信号和S3选择信号，并且配置为在第四中间节点429处提供输出。输出逻辑电路具有ND4电路409，ND4电路409具有连接到第一、第二、第三和第四中间节点424、426、428、429的输入端子，并且配置为提供第一、第二、第三和第四数据中所选择的一个数据信号Z。
更具体地，如图11B所示，第一ND2电路402包括PMOS晶体管410，PMOS晶体管410具有耦合为接收I0数据信号的栅极端子。PMOS晶体管420具有耦合为接收S0选择信号的栅极端子。PMOS晶体管410和PMOS晶体管420均具有耦合到VDD轨的源极端子、以及连接到第一中间节点424的漏极端子。NMOS晶体管430和440具有耦合为分别接收I0和S0输入的栅极端子。NMOS晶体管430具有耦合到第一中间节点424的漏极端子以及耦合到NMOS晶体管440的漏极端子的源极端子。NMOS晶体管440的源极端子连接到VSS电源轨。
第二ND2电路404包括PMOS晶体管411，PMOS晶体管411具有耦合为接收I1数据信号的栅极端子。PMOS晶体管421具有耦合为接收S1选择信号的栅极端子。PMOS晶体管411和PMOS晶体管421均具有耦合到VDD轨的源极端子、以及连接到第二中间节点426的漏极端子。NMOS晶体管431和441具有耦合为分别接收I1和S1输入的栅极端子。NMOS晶体管431具有耦合到第二中间节点426的漏极端子以及耦合到NMOS晶体管441的漏极端子的源极端子。NMOS晶体管441的源极端子连接到VSS电源轨。
第三ND2电路406包括PMOS晶体管412，PMOS晶体管412具有耦合为接收I2数据信号的栅极端子。PMOS晶体管422具有耦合为接收S2选择信号的栅极端子。PMOS晶体管412和PMOS晶体管422均具有耦合到VDD轨的源极端子、以及连接到第三中间节点428的漏极端子。NMOS晶体管432和442具有耦合为分别接收I2和S2输入的栅极端子。NMOS晶体管432具有耦合到第三中间节点428的漏极端子以及耦合到NMOS晶体管442的漏极端子的源极端子。NMOS晶体管442的源极端子连接到VSS电源轨。
第四ND2电路408包括PMOS晶体管413，PMOS晶体管413具有耦合为接收I3数据信号的栅极端子。PMOS晶体管423具有耦合为接收S3选择信号的栅极端子。PMOS晶体管413和PMOS晶体管423均具有耦合到VDD轨的源极端子、以及连接到第四中间节点429的漏极端子。NMOS晶体管433和443具有耦合为分别接收I3和S3输入的栅极端子。NMOS晶体管433具有耦合到第四中间节点429的漏极端子以及耦合到NMOS晶体管443的漏极端子的源极端子。NMOS晶体管443的源极端子连接到VSS电源轨。
ND4电路409包括具有耦合到第一中间节点424的栅极端子的PMOS晶体管450、具有耦合到第二中间节点426的栅极端子的PMOS晶体管451、具有耦合到第三中间节点428的栅极端子的PMOS晶体管452、以及具有耦合到第四中间节点429的栅极端子的PMOS晶体管453。PMOS晶体管450、451、452和453各自具有耦合到VDD轨的源极端子、以及连接到输出端子459的漏极端子，输出端子459提供输出信号Z。NMOS晶体管454、455、456和457具有分别耦合到第一、第二、第三和第四中间节点424、426、428和429的栅极端子。NMOS晶体管454具有耦合到输出端子459的漏极端子以及耦合到NMOS晶体管455的漏极端子的源极端子。NMOS晶体管456的源极端子耦合到NMOS晶体管457的漏极端子，NMOS晶体管457具有连接到VSS电源轨的源极端子。
图12示出了用于DMUX4电路400的示例标准单元布局，包括在X轴方向上延伸的第一鳍和第二鳍460、462。金属线466可以在一个或多个金属层(例如M1)中，金属层466在VDD轨和VSS轨以及鳍460和462之间延伸，以将晶体管的源极端子或漏极端子连接到VDD轨或VSS轨，如图11B所示。金属线466可以被从VDD轨或VSS轨切割或断开连接。例如，金属线466将晶体管410-413、420-423和450-453的源极端子连接到VDD轨，并且将晶体管440-443和462的源极端子连接到VSS轨。金属切口468将未连接到VDD轨或VSS轨的晶体管(诸如，晶体管430-433和454-456)的源极端子与VSS轨分离。
诸如多晶硅栅极470的栅极在Y轴方向上延伸，并且连接到相应的数据信号I0-I3和选择信号S0-S3。每个多晶硅栅极470均与第一鳍460和第二鳍462接触。在图12所示的实施例中，八个多晶硅栅极470接收四个数据信号I0-I3和四个选择信号S0-S3。附加的多晶硅栅极471a、471b、471c、471d连接到鳍460和462，以形成第二ND4电路406的晶体管。
通孔接触件472通过可以设置在器件的其他金属层M1-MN中的附加金属接触件互连如图11B所示的晶体管的各个端子。在鳍460、462的边缘上形成无源多晶硅结构以将单元彼此分离。附加的多晶硅结构474将一个单元的部分与另一个单元分离，诸如将第二ND2电路404与第一ND2电路402分离。
图13A和图13B示出了另一示例DMUX4电路500，包括形成AOI22逻辑电路和ND2电路的20个晶体管。输入逻辑电路具有第一和第二AOI22电路502和504。第一AOI22电路502包括与门502a和502b，与门502a和502b配置为分别接收I0和I1数据信号并且分别接收S0和S1选择信号。或非门502c配置为接收与门502a和502b的输出，并且在第一中间节点524处提供输出。第二AOI22电路504包括与门504a和504b，与门504a和504b配置为分别接收I2和I3数据信号并且分别接收S2和S3选择信号。或非门504c配置为接收与门504a和504b的输出，并且在第二中间节点526处提供输出。输出逻辑电路包括ND2电路506，ND2电路506具有连接到第一和第二中间节点524和526的输入，并且配置为提供第一、第二、第三和第四数据信号中所选择的一个数据信号Z。
更具体地，如图13B所示，第一AOI22电路502包括PMOS晶体管510，PMOS晶体管510具有耦合为接收I0数据信号的栅极端子。PMOS晶体管520具有耦合为接收S0选择信号的栅极端子。PMOS晶体管510和PMOS晶体管520均具有耦合到VDD轨的源极端子、以及连接到第一中间节点524的漏极端子。NMOS晶体管530和540具有耦合为分别接收I0和S0输入的栅极端子。NMOS晶体管530具有耦合到第一中间节点524的漏极端子以及耦合到NMOS晶体管540的漏极端子的源极端子。NMOS晶体管540的源极端子连接到VSS电源轨。
第一AOI22电路502包括PMOS晶体管511，PMOS晶体管511具有耦合为接收I1数据信号的栅极端子。PMOS晶体管521具有耦合为接收S1选择信号的栅极端子。PMOS晶体管511和PMOS晶体管521均具有耦合到VDD轨的源极端子，以及连接到第二中间节点526的漏极端子。NMOS晶体管531和541具有耦合为分别接收I1和S1输入的栅极端子。NMOS晶体管531具有耦合到第一中间节点524的漏极端子以及耦合到NMOS晶体管541的漏极端子的源极端子。NMOS晶体管541的源极端子连接到VSS电源轨。
第二AOI22电路504包括PMOS晶体管512，PMOS晶体管512具有耦合为接收I2数据信号的栅极端子。PMOS晶体管522具有耦合为接收S2选择信号的栅极端子。PMOS晶体管512和PMOS晶体管522均具有耦合到VDD轨的源极端子、以及连接到第三中间节点528的漏极端子。NMOS晶体管532和542具有耦合为分别接收I2和S2输入的栅极端子。NMOS晶体管532具有耦合到第三中间节点528的漏极端子以及耦合到NMOS晶体管542的漏极端子的源极端子。NMOS晶体管542的源极端子连接到VSS电源轨。
第二AOI22电路504包括PMOS晶体管513，PMOS晶体管513具有耦合为接收I3数据信号的栅极端子。PMOS晶体管523具有耦合为接收S3选择信号的栅极端子。PMOS晶体管513和PMOS晶体管523均具有耦合到VDD轨的源极端子、以及连接到第四中间节点529的漏极端子。NMOS晶体管533和543具有耦合为分别接收I3和S3输入的栅极端子。NMOS晶体管533具有耦合到第三中间节点528的漏极端子以及耦合到NMOS晶体管543的漏极端子的源极端子。NMOS晶体管543的源极端子连接到VSS电源轨。
ND2电路5056包括具有耦合到第一中间节点524的栅极端子的PMOS晶体管554、具有耦合到第三中间节点528的栅极端子的PMOS晶体管552。PMOS晶体管552和554各自具有耦合到VDD轨的源极端子、以及连接到输出端子559的漏极端子，输出端子559提供输出信号Z。NMOS晶体管556和558具有分别耦合到第一和第三中间节点524和528的栅极端子。NMOS晶体管556具有耦合到输出端子559的漏极端子以及耦合到NMOS晶体管558的漏极端子的源极端子。NMOS晶体管558具有连接到VSS电源轨的源极端子。
图14至图17是示出了用于DMUX4电路500的各种示例标准单元布局500a-500d的布局图。图14至图16中示出的实施例各自包括在X轴方向上延伸的第一鳍560和第二鳍562。图17所示的示例包括四个鳍560、562、563、564。金属线566可以在一个或多个金属层(例如M1)中，金属线566在VDD轨和VSS轨以及鳍560、562、563、564之间延伸，以将晶体管的源极端子或漏极端子连接到VDD轨或VSS轨，如图13B所示。对于未将源极端子或漏极端子连接到VDD或VSS端子的晶体管，金属线566可以被从VDD轨或VSS轨切割或断开连接。例如，金属线566将晶体管511、513、521、523、552和554的源极端子连接到VDD轨，并且将晶体管540、541、542、543和558的源极端子连接到VSS导轨。
诸如多晶硅栅极570的栅极在Y轴方向上延伸，并且连接到相应的数据信号I0-I3和选择信号S0-S3。在图14至图16所示的示例中，有源多晶硅栅极570形成DMUX4电路500中所示的各个晶体管的栅极。更具体地，图14至图16所示的实施例包括配置为连接到数据信号I0-I3和选择信号S0-S3的八个多晶硅栅极570a-570h。现在参考图14中所示的布局500a，多晶硅栅极570a-570d各自在Y轴方向上延伸并且接触两个鳍560、562。多晶硅栅极570a-570d中的每个连接到相应的输入信号，即，多晶硅栅极570a连接到I0数据信号，多晶硅栅极570b连接到S0选择信号，多晶硅栅极570c连接到I1数据信号，多晶硅栅极570d连接到S1选择信号。
在布局500a的右侧，通过在第一鳍560和第二鳍562之间的切割多晶硅图案571将多晶硅栅570f和570g分离或切割，使得多晶硅栅570f和570g各自包括分别接触第一鳍560和第二鳍562的分离的上部段和下部段。此外，I3和S2连接被分开。例如，不是一个连续的多晶硅栅极将I3信号提供给PMOS晶体管513和NMOS晶体管533，另一个连续的多晶硅栅极将S2信号提供给PMOS晶体管512和NMOS晶体管542，而是通过切割多晶硅571切割或分离多晶硅多晶硅570。多晶硅栅极570f的上部段形成PMOS晶体管513的栅极并且接收与图14中所示的鳍560相邻的I3数据信号。此外，多晶硅栅极570f的下部段形成NMOS晶体管542的栅极并且接收与所示的鳍560相邻的S3数据信号。
进一步的有源多晶硅栅极570i和570j在Y轴方向上延伸并且形成ND2电路506的晶体管的栅极。多晶硅栅极570j与多晶硅栅极570f紧邻。这种布置将第二AOI22电路504的PMOS晶体管513的源极(接收I3数据信号)和ND2电路506的PMOS晶体管552的源极彼此紧邻，使得它们邻接。这允许VDD连接由PMOS晶体管513和PMOS晶体管552的源极“共享”。通过在NMOS晶体管542的相同多晶硅栅极570f上接收S2选择信号，NMOS晶体管542的源极邻接NMOS晶体管558的源极，允许它们“共享”与其的VSS连接。这减小了电路面积并减小了一个多晶硅节距。伪栅极572位于多晶硅栅极570j与多晶硅栅极570b之间。
图15所示的DMUX5 500的示例布局500b与图14所示的布局500a类似，具有布置的切割多晶硅栅极，使得VDD连接由PMOS晶体管513和PMOS晶体管552的源极共享，并且VSS连接由NMOS晶体管542和NMOS晶体管558的源极共享。在图15中，第一数据信号和选择信号I0、S0的位置与第二数据信号和选择信号I1、S1的位置从图14所示的位置互换。PMOS晶体管513和PMOS晶体管552的源极、以及NMOS晶体管558和NMOS晶体管542的源极的邻接布置，减小了电路的面积并且减小了一个多晶硅节距，因为多晶硅栅极570f紧邻多晶硅栅极570i。换句话说，在多晶硅栅极570f和多晶硅栅极570i之间没有伪栅极。
在图16中，为多晶硅栅570b和570c附加提供了切割多晶硅571，使得这些多晶硅栅包括分别与第一鳍560和第二鳍562接触的上部段和下部段。交换S0和I1，使得多晶硅栅极570b在其上部段处接收用于PMOS晶体管521的I1输入，并且在多晶硅栅极570b的下部段处接收用于NMOS晶体管540的S0选择信号。多晶硅栅极570c在其上部处接收用于PMOS晶体管520的S0选择信号，并且在其下部处接收用于NMOS晶体管531的I1数据信号。
图17示出了具有四个鳍560、562、563、564的实施例。多晶硅栅极570a-570d连接为接收I0、S0、I1、S1信号，I0、S0、I1、S1信号用于用鳍563形成的PMOS晶体管510、520、511、521以及用鳍564形成的NMOS晶体管530、540、531、541。切割多晶硅571包括在多晶硅栅极570c、570e的上部中，并且交换I3数据信号和S2选择信号。
图18是示出了用于生产诸如本文公开的各种实施例的DMUX4的方法600的流程图。参照图18以及图14的示例布局图，在步骤610处，第一鳍560形成在衬底上以在X轴方向上延伸。在步骤612处，第二鳍562形成在衬底上以在X轴方向上延伸。在步骤614处形成诸如多晶硅栅极570的多个栅极，以在Y轴方向上延伸并且接触第一鳍和第二鳍，以形成多路复用器输入电路的多个PMOS晶体管和多个NMOS晶体管。如上所述，输入电路配置为接收数据信号和选择输入信号。在步骤616处形成另外的多晶硅栅极以在Y轴方向上延伸并且接触第一鳍和第二鳍，以形成多路复用器输出电路的第一PMOS晶体管和第一NMOS晶体管，多路复用器输出电路配置为基于所接收的信号和选择输入信号来输出输出信号。多晶硅栅极570i紧邻多晶硅栅极570f定位。在步骤618处，形成VDD端子以在限定多路复用器输入电路的第一PMOS晶体管的源极并且限定多路复用器输出电路的第一PMOS晶体管的源极的第一位置处连接到第一鳍。在步骤620处，形成VSS端子以在限定多路复用器输入电路的第一NMOS晶体管的源极以及多路复用器输出电路的第一NMOS晶体管的源极的第二位置处连接到第二鳍。
如上所述，这种布置将图14所示的PMOS晶体管513的源极(接收I3数据信号)和输出ND2电路506的PMOS晶体管552的源极彼此紧邻放置，使得它们邻接。这允许VDD连接被PMOS晶体管513和PMOS晶体管552的源极“共享”。此外，NMOS晶体管542的源极邻接NMOS晶体管558的源极，从而允许它们“共享”与其的VSS连接。这减小了电路面积并减小了一个多晶硅节距。在一些实施例中，伪栅极还位于多晶硅栅极570j和多晶硅栅极570b之间。
本文公开的各种DMUX4电路和标准单元布局消除了传输门，而是使用了逻辑单元的各种组合，从而简化了设计并且有时减少了用于实施逻辑电路的晶体管的总数。公开的标准单元布局减小了单元面积，在一些情况下消除了一个或多个多晶硅节距。
根据一些公开的示例，多路复用器电路具有各自在X轴方向上延伸的第一鳍和第二鳍。第一、第二、第三和第四栅极在垂直于X轴方向的Y轴方向上延伸并且接触第一鳍和第二鳍。第一、第二、第三和第四栅极配置为分别接收第一、第二、第三和第四数据信号。第五、第六、第七和第八栅极在Y轴方向上延伸并且接触第一鳍和第二鳍。第五、第六、第七和第八门配置为分别接收第一、第二、第三和第四选择信号。输入逻辑电路包括第一鳍和第二鳍以及第一、第二、第三、第四、第五、第六、第七和第八三级。输入逻辑电路配置为接收第一、第二、第三和第四数据信号以及第一、第二、第三和第四选择信号，并在中间节点处提供输出。第九栅极在Y轴方向上延伸并且接触第一鳍和第二鳍。第九栅极连接到中间节点。输出逻辑电路包括第一鳍和第二鳍以及第九栅极，并且配置为在输出端子处提供第一、第二、第三和第四数据信号中所选择的一个。
本公开的另一方面涉及一种多路复用器，多路复用器配置为接收第一、第二、第三和第四数据信号以及第一、第二、第三和第四选择信号，并且响应于第一、第二、第三和第四选择信号输出第一、第二、第三和第四数据信号中所选择的一个。多路复用器包括分别在X轴方向上延伸的第一鳍和第二鳍。第一AOI22电路包括在垂直于X轴方向的Y轴方向上延伸的第一多个栅极。第二AOI22电路包括在Y轴方向上延伸的第二多个栅极。ND2电路包括在Y轴方向上延伸的第三多个栅极。第三多个栅极配置为分别从第一和第二AOI22电路接收第一和第二输出。VDD端子在限定ND2电路的PMOS晶体管的源极和第二AOI22电路的PMOS晶体管的源极的位置处连接到第一鳍。VSS端子在限定ND2电路的NMOS晶体管的源极和第二AOI22电路的NMOS晶体管的源极的位置处连接到第二鳍。
根据其他公开的实施例，一种方法包括：在衬底上形成在X轴方向上延伸的第一鳍。在衬底上形成在X轴方向上延伸的第二鳍。第一、第二、第三、第四、第五、第六、第七和第八栅极形成为在垂直于X轴方向的Y轴方向上延伸并且接触第一鳍和第二鳍，以形成多个PMOS晶体管和多个多路复用器输入电路的NMOS晶体管。第九栅极形成为在Y轴方向上延伸并且接触第一鳍和第二鳍，以形成多路复用器输出电路的第一PMOS晶体管和第一NMOS晶体管。第九栅极紧邻第八栅极定位。在限定多路复用器输入电路的第一PMOS晶体管的源极并且限定多路复用器输出电路的第一PMOS晶体管的源极的第一位置处形成连接到第一鳍的VDD端子。在限定多路复用器输入电路的第一NMOS晶体管的源极和多路复用器输出电路的第一NMOS晶体管的源极的第二位置处形成连接到第二鳍的VSS端子。
根据一些公开的示例，一种多路复用器电路，包括：第一鳍和第二鳍，各自在X轴方向上延伸；第一栅极、第二栅极、第三栅极和第四栅极，在垂直于X轴方向的Y轴方向上延伸并且与第一鳍和第二鳍接触，第一栅极、第二栅极、第三栅极和第四栅极配置为分别接收第一数据信号、第二数据信号、第三数据信号和第四数据信号；第五栅极、第六栅极、第七栅极和第八栅极，在Y轴方向上延伸并且与第一鳍和第二鳍接触，第五栅极、第六栅极、第七栅极和第八栅极分别配置为接收第一选择信号、第二选择信号、第三选择信号和第四选择信号；输入逻辑电路，包括第一鳍和第二鳍以及第一栅极、第二栅极、第三栅极、第四栅极、第五栅极、第六栅极、第七栅极和第八栅极，输入逻辑电路配置为接收第一数据信号、第二数据信号、第三数据信号和第四数据信号以及第一选择信号、第二选择信号、第三选择信号和第四选择信号，并且在第一中间节点处提供输出；第九栅极，在Y轴方向上延伸并且与第一鳍和第二鳍接触，第九栅极连接到第一中间节点；以及输出逻辑电路，包括第一鳍和第二鳍以及第九栅极，输出逻辑电路配置为在输出端子处提供第一数据信号、第二数据信号、第三数据信号和第四数据信号中所选择的一个。
在上述多路复用器电路中，还包括第一电源轨和第二电源轨；其中，输入逻辑电路包括八输入与或(AO2222)电路，八输入与或电路包括：第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管和第四PMOS晶体管，具有分别配置为接收第一数据信号、第二数据信号、第三数据信号和第四数据信号的第一栅极、第二栅极、第三栅极和第四栅极；第五PMOS晶体管、第六PMOS晶体管、第七PMOS晶体管和第八PMOS晶体管，具有分别配置为接收第一选择信号、第二选择信号、第三选择信号和第四选择信号的第五栅极、第六栅极、第七栅极和第八栅极；第一PMOS晶体管和第五PMOS晶体管各自具有连接到第一中间节点的漏极端子以及彼此连接的源极端子，第二PMOS晶体管和第六PMOS晶体管各自具有连接到第一PMOS晶体管和第五PMOS晶体管的源极端子的漏极端子以及彼此连接的源极端子，第三PMOS晶体管和第七PMOS晶体管各自具有连接到第二PMOS晶体管和第六PMOS晶体管的源极端子的漏极端子以及彼此连接的源极端子，第四PMOS晶体管和第八PMOS晶体管各自具有连接到第三PMOS晶体管和第七PMOS晶体管的源极端子的漏极端子以及连接到第一电源轨的源极端子；第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管和第四NMOS晶体管，具有分别配置为接收第一数据信号、第二数据信号、第三数据信号和第四数据信号的第一栅极、第二栅极、第三栅极和第四栅极；第五NMOS晶体管、第六NMOS晶体管、第七NMOS晶体管和第八NMOS晶体管，具有分别配置为接收第一选择信号、第二选择信号、第三选择信号和第四选择信号的第五栅极、第六栅极、第七栅极和第八栅极；第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管和第四NMOS晶体管，各自具有连接到第一中间节点的漏极端子，第五NMOS晶体管、第六NMOS晶体管、第七NMOS晶体管和第八NMOS晶体管各自具有连接到第二电源轨的源极端子，以及第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管和第四NMOS晶体管，具有连接到第五NMOS晶体管、第六NMOS晶体管、第七NMOS晶体管和第八NMOS晶体管的相应的漏极端子的源极端子。
在上述多路复用器电路中，输出逻辑电路包括反相器电路，反相器电路包括：第九PMOS晶体管，具有第九栅极和连接到第一电源轨的源极端子；第九NMOS晶体管，具有第九栅极和连接到第二电源轨的源极端子；以及其中，输出端子形成在第九PMOS晶体管的漏极端子和第九NMOS晶体管的漏极端子的接点处。
在上述多路复用器电路中，输入逻辑电路包括：第一双输入与非(ND2)电路，包括：配置为接收第一数据信号的第一栅极、以及配置为接收第一选择信号的第五栅极，并且在第一中间节点处提供输出；以及六输入与-或-反相器(AOI222)电路，包括配置为分别接收第二数据信号、第三数据信号和第四数据信号的第二栅极、第三栅极和第四栅极以及配置为分别接收第二选择信号、第三选择信号和第四选择信号的第六栅极，第七栅极和第八栅极，并且在第二中间节点处提供输出。
在上述多路复用器电路中，还包括：第十栅极，在Y轴方向上延伸并且与第一鳍和第二鳍接触；其中，第九栅极连接到第一中间节点，并且第十栅极连接到第二中间节点；以及其中，输出逻辑电路包括第二双输入与非电路，第二双输入与非电路具有连接到第九栅极和第十栅极的输入，并且配置为在输出端子处提供第一数据信号、第二数据信号、第三数据信号和第四数据信号中所选择的一个。
在上述多路复用器电路中，输入逻辑电路包括：第一双输入与非(ND2)电路，包括配置为接收第一数据信号的第一栅极以及配置为接收第一选择信号的第五栅极，并且在第一中间节点处提供输出；第二双输入与非电路，包括配置为接收第二数据信号的第二栅极以及配置为接收第二选择信号的第六栅极，并且在第二中间节点处提供输出；四输入与-或-反相器(AOI22)电路，包括配置为接收第三数据信号和第四数据信号的第三栅极和第四栅极以及配置为接收第三选择信号和第四选择信号的第七栅极和第八栅极，并且在第三中间节点处提供输出。
在上述多路复用器电路中，还包括：第十栅极，在Y轴方向上延伸并且与第一鳍和第二鳍接触；第十一栅极，在Y轴方向上延伸并且与第一鳍和第二鳍接触；其中，第九栅极连接到第一中间节点，第十栅极连接到第二中间节点，第十一栅极连接到第三中间节点；其中，输出逻辑电路包括三输入与非(ND3)电路，三输入与非电路具有连接到第九栅极、第十栅极和第十一栅极的输入，并且配置为在输出端子处提供第一数据信号、第二数据信号、第三数据信号和第四数据信号中所选择的一个。
在上述多路复用器电路中，输入逻辑电路包括：第一双输入与非(ND2)电路，包括配置为接收第一数据信号的第一栅极以及配置为接收第一选择信号的第五栅极，并且在第一中间节点处提供输出；第二双输入与非电路，包括配置为接收第二数据信号的第二栅极以及配置为接收第二选择信号的第六栅极，并且在第二中间节点处提供输出；第三双输入与非电路，包括配置为接收第三数据信号的第三栅极以及配置为接收第三选择信号的第七栅极，并且在第三中间节点处提供输出；以及第四双输入与非电路，包括配置为接收第四数据信号的第四栅极以及配置为接收第四选择信号的第八栅极，并且在第四中间节点处提供输出。
在上述多路复用器电路中，还包括：第十栅极，在Y轴方向上延伸并且与第一鳍和第二鳍接触；第十一栅极，在Y轴方向上延伸并且与第一鳍和第二鳍接触；第十二栅极，在Y轴方向上延伸并且与第一鳍和第二鳍接触；其中，第九栅极连接到第一中间节点，第十栅极连接到第二中间节点，第十一栅极连接到第三中间节点，并且第十二栅极连接到第四中间节点；其中，输出逻辑电路包括四输入与非(ND4)电路，四输入与非电路具有连接到第九栅极、第十栅极、第十一栅极和第十二栅极的输入，并且配置为在输出端子处提供第一数据信号、第二数据信号、第三数据信号和第四数据信号中所选择的一个。
根据一些公开的示例，一种多路复用器，配置为接收第一数据信号、第二数据信号、第三数据信号和第四数据信号以及第一选择信号、第二选择信号、第三选择信号和第四选择信号，并且响应于第一选择信号、第二选择信号、第三选择信号和第四选择信号输出第一数据信号、第二数据信号、第三数据信号和第四数据信号中所选择的一个，多路复用器包括：第一鳍和第二鳍，在X轴方向上延伸；第一与-或-反相器电路，包括在垂直于X轴方向的Y轴方向上延伸的第一多个栅极；第二与-或-反相器电路，包括在双输入与非Y轴方向上延伸的第二多个栅极；双输入与非电路，包括在双输入与非Y轴方向上延伸的第三多个栅极，第三多个栅极配置为分别从第一与-或-反相器电路和第二与-或-反相器电路接收第一输出和第二输出；VDD端子，在限定双输入与非电路的PMOS晶体管的源极和第二与-或-反相器电路的PMOS晶体管的源极的位置处连接到第一鳍；以及VSS端子，在限定双输入与非电路的NMOS晶体管的源极和第二与-或-反相器电路的NMOS晶体管的源极的位置处连接到第二鳍。
在上述多路复用器中，第一多个栅极与第一鳍和第二鳍接触，并且包括配置为接收第一数据信号和第二数据信号以及第一选择信号和第二选择信号的第一栅极、第二栅极、第三栅极和第四栅极。
在上述多路复用器中，第二多个栅极与第一鳍和第二鳍接触，并且包括配置为接收第三数据信号和第四数据信号以及第三选择信号和第四选择信号的第五栅极、第六栅极、第七栅极和第八栅极。
在上述多路复用器中，第三多个栅极包括与第一鳍和第二鳍接触并且配置为分别接收第一输出和第二输出的第九栅极和第十栅极。
在上述多路复用器中，第五栅极和第六栅极各自包括彼此分离的第一段和第二段，使得第一段与第一鳍接触并且第二段与第二鳍接触，并且其中，第五栅极的第一段配置为接收第四数据信号，第五栅极的第二段配置为接收第三选择信号，第六栅极的第一段配置为接收第三选择信号，第六栅极的第二段配置为接收第四数据信号。
在上述多路复用器中，第五栅极和第十栅极彼此紧邻；第五栅极的第一段形成第二与-或-反相器电路的PMOS晶体管的栅极；第十栅极形成双输入与非电路的PMOS晶体管的栅极；第二与-或-反相器电路的PMOS晶体管的源极邻接双输入与非电路的PMOS晶体管的源极；VDD端子连接到在第五栅极和第十栅极的第一段之间的第一鳍；第五栅极的第二段形成第二与-或-反相器电路的NMOS晶体管的栅极；第十栅极形成双输入与非电路的NMOS晶体管的栅极；第二与-或-反相器电路的NMOS晶体管的源极邻接双输入与非电路的NMOS晶体管的源极；以及VSS端子连接到在第五栅极和第十栅极的第二段之间的第二鳍。
在上述多路复用器中，还包括第三鳍和第四鳍，各自在X轴方向上延伸。
在上述多路复用器中，还包括非有源结构，在Y轴方向上延伸并且与第一鳍和第二鳍接触，非有源结构位于第一多个栅极和第三多个栅极之间。
根据一些公开的示例，一种形成多路复用器的方法，包括：在衬底上形成在X轴方向上延伸的第一鳍；在衬底上形成在X轴方向上延伸的第二鳍；形成在垂直于X轴方向的Y轴方向上延伸并且与第一鳍和第二鳍接触的第一栅极、第二栅极、第三栅极、第四栅极、第五栅极、第六栅极、第七栅极和第八栅极，以形成多路复用器输入电路的多个PMOS晶体管和多个NMOS晶体管；形成在Y轴方向上延伸并且与第一鳍和第二鳍接触的第九栅极，以形成多路复用器输出电路的第一PMOS晶体管和第一NMOS晶体管，其中，第九栅极紧邻第八栅极；在限定多路复用器输入电路的第一PMOS晶体管的源极并且限定多路复用器输出电路的第一PMOS晶体管的源极的第一位置处形成连接到第一鳍的VDD端子；以及在限定多路复用器输入电路的第一NMOS晶体管的源极以及多路复用器输出电路的第一NMOS晶体管的源极的第二位置处形成连接到第二鳍的VSS端子。
在上述方法中，还包括：形成在Y轴方向上延伸并且与第一鳍和第二鳍接触的第十栅极，以形成多路复用器输出电路的第二PMOS晶体管和第二NMOS晶体管，其中，第十栅极紧邻第九栅极。
在上述方法中，第一栅极配置为接收第一多路复用器输入信号，方法还包括：形成在Y轴方向上延伸并且在第一栅极和第十栅极之间与第一鳍和第二鳍接触的伪栅极。
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他过程和结构的基础，以实现相同的目的和/或实现本文介绍的实施例的相同优点。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换和改变。

Claims (20)

1.一种多路复用器电路，包括：
第一鳍和第二鳍，各自在X轴方向上延伸；
第一栅极、第二栅极、第三栅极和第四栅极，在垂直于所述X轴方向的Y轴方向上延伸并且与所述第一鳍和所述第二鳍接触，所述第一栅极、所述第二栅极、所述第三栅极和所述第四栅极配置为分别接收第一数据信号、第二数据信号、第三数据信号和第四数据信号；
第五栅极、第六栅极、第七栅极和第八栅极，在所述Y轴方向上延伸并且与所述第一鳍和所述第二鳍接触，所述第五栅极、所述第六栅极、所述第七栅极和所述第八栅极分别配置为接收第一选择信号、第二选择信号、第三选择信号和第四选择信号；
输入逻辑电路，包括所述第一鳍和所述第二鳍以及所述第一栅极、所述第二栅极、所述第三栅极、所述第四栅极、所述第五栅极、所述第六栅极、所述第七栅极和所述第八栅极，所述输入逻辑电路配置为接收所述第一数据信号、所述第二数据信号、所述第三数据信号和所述第四数据信号以及所述第一选择信号、所述第二选择信号、所述第三选择信号和所述第四选择信号，并且在第一中间节点处提供输出；
第九栅极，在所述Y轴方向上延伸并且与所述第一鳍和所述第二鳍接触，所述第九栅极连接到所述第一中间节点；以及
输出逻辑电路，包括所述第一鳍和所述第二鳍以及所述第九栅极，所述输出逻辑电路配置为在输出端子处提供所述第一数据信号、所述第二数据信号、所述第三数据信号和所述第四数据信号中所选择的一个。
2.根据权利要求1所述的多路复用器电路，还包括第一电源轨和第二电源轨；
其中，所述输入逻辑电路包括八输入与或(AO2222)电路，所述八输入与或电路包括：
第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管和第四PMOS晶体管，具有分别配置为接收所述第一数据信号、所述第二数据信号、所述第三数据信号和所述第四数据信号的所述第一栅极、所述第二栅极、所述第三栅极和所述第四栅极；
第五PMOS晶体管、第六PMOS晶体管、第七PMOS晶体管和第八PMOS晶体管，具有分别配置为接收所述第一选择信号、所述第二选择信号、所述第三选择信号和所述第四选择信号的所述第五栅极、所述第六栅极、所述第七栅极和所述第八栅极；
所述第一PMOS晶体管和所述第五PMOS晶体管各自具有连接到所述第一中间节点的漏极端子以及彼此连接的源极端子，所述第二PMOS晶体管和所述第六PMOS晶体管各自具有连接到所述第一PMOS晶体管和所述第五PMOS晶体管的源极端子的漏极端子以及彼此连接的源极端子，所述第三PMOS晶体管和所述第七PMOS晶体管各自具有连接到所述第二PMOS晶体管和所述第六PMOS晶体管的源极端子的漏极端子以及彼此连接的源极端子，所述第四PMOS晶体管和所述第八PMOS晶体管各自具有连接到所述第三PMOS晶体管和所述第七PMOS晶体管的源极端子的漏极端子以及连接到所述第一电源轨的源极端子；
第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管和第四NMOS晶体管，具有分别配置为接收所述第一数据信号、所述第二数据信号、所述第三数据信号和所述第四数据信号的第一栅极、第二栅极、第三栅极和第四栅极；
第五NMOS晶体管、第六NMOS晶体管、第七NMOS晶体管和第八NMOS晶体管，具有分别配置为接收所述第一选择信号、所述第二选择信号、所述第三选择信号和所述第四选择信号的第五栅极、第六栅极、第七栅极和第八栅极；
所述第一NMOS晶体管、所述第二NMOS晶体管、所述第三NMOS晶体管和所述第四NMOS晶体管，各自具有连接到所述第一中间节点的漏极端子，所述第五NMOS晶体管、所述第六NMOS晶体管、所述第七NMOS晶体管和所述第八NMOS晶体管各自具有连接到所述第二电源轨的源极端子，以及
所述第一NMOS晶体管、所述第二NMOS晶体管、所述第三NMOS晶体管和所述第四NMOS晶体管，具有连接到所述第五NMOS晶体管、
所述第六NMOS晶体管、所述第七NMOS晶体管和所述第八NMOS晶体管的相应的漏极端子的源极端子。
3.根据权利要求2所述的多路复用器电路，其中，所述输出逻辑电路包括反相器电路，所述反相器电路包括：
第九PMOS晶体管，具有所述第九栅极和连接到所述第一电源轨的源极端子；
第九NMOS晶体管，具有所述第九栅极和连接到所述第二电源轨的源极端子；以及
其中，所述输出端子形成在所述第九PMOS晶体管的漏极端子和所述第九NMOS晶体管的漏极端子的接点处。
4.根据权利要求1所述的多路复用器电路，其中，所述输入逻辑电路包括：
第一双输入与非(ND2)电路，包括：配置为接收所述第一数据信号的第一栅极、以及配置为接收所述第一选择信号的第五栅极，并且在所述第一中间节点处提供输出；以及
六输入与-或-反相器(AOI222)电路，包括配置为分别接收所述第二数据信号、所述第三数据信号和所述第四数据信号的所述第二栅极、所述第三栅极和所述第四栅极以及配置为分别接收所述第二选择信号、所述第三选择信号和所述第四选择信号的所述第六栅极，所述第七栅极和所述第八栅极，并且在第二中间节点处提供输出。
5.根据权利要求4所述的多路复用器电路，还包括：
第十栅极，在所述Y轴方向上延伸并且与所述第一鳍和所述第二鳍接触；
其中，所述第九栅极连接到所述第一中间节点，并且所述第十栅极连接到所述第二中间节点；以及
其中，所述输出逻辑电路包括第二双输入与非电路，所述第二双输入与非电路具有连接到所述第九栅极和所述第十栅极的输入，并且配置为在所述输出端子处提供所述第一数据信号、所述第二数据信号、所述第三数据信号和所述第四数据信号中所选择的一个。
6.根据权利要求1所述的多路复用器电路，其中，所述输入逻辑电路包括：
第一双输入与非(ND2)电路，包括配置为接收所述第一数据信号的所述第一栅极以及配置为接收所述第一选择信号的所述第五栅极，并且在所述第一中间节点处提供输出；
第二双输入与非电路，包括配置为接收所述第二数据信号的所述第二栅极以及配置为接收所述第二选择信号的所述第六栅极，并且在第二中间节点处提供输出；
四输入与-或-反相器(AOI22)电路，包括配置为接收所述第三数据信号和所述第四数据信号的所述第三栅极和所述第四栅极以及配置为接收所述第三选择信号和所述第四选择信号的所述第七栅极和所述第八栅极，并且在第三中间节点处提供输出。
7.根据权利要求6所述的多路复用器电路，还包括：
第十栅极，在所述Y轴方向上延伸并且与所述第一鳍和所述第二鳍接触；
第十一栅极，在所述Y轴方向上延伸并且与所述第一鳍和所述第二鳍接触；
其中，所述第九栅极连接到所述第一中间节点，所述第十栅极连接到所述第二中间节点，所述第十一栅极连接到所述第三中间节点；
其中，所述输出逻辑电路包括三输入与非(ND3)电路，所述三输入与非电路具有连接到所述第九栅极、所述第十栅极和所述第十一栅极的输入，并且配置为在所述输出端子处提供所述第一数据信号、所述第二数据信号、所述第三数据信号和所述第四数据信号中所选择的一个。
8.根据权利要求1所述的多路复用器电路，其中，所述输入逻辑电路包括：
第一双输入与非(ND2)电路，包括配置为接收所述第一数据信号的所述第一栅极以及配置为接收所述第一选择信号的所述第五栅极，并且在所述第一中间节点处提供输出；
第二双输入与非电路，包括配置为接收所述第二数据信号的所述第二栅极以及配置为接收所述第二选择信号的所述第六栅极，并且在第二中间节点处提供输出；
第三双输入与非电路，包括配置为接收所述第三数据信号的所述第三栅极以及配置为接收所述第三选择信号的所述第七栅极，并且在第三中间节点处提供输出；以及
第四双输入与非电路，包括配置为接收所述第四数据信号的所述第四栅极以及配置为接收所述第四选择信号的所述第八栅极，并且在第四中间节点处提供输出。
9.根据权利要求8所述的多路复用器电路，还包括：
第十栅极，在所述Y轴方向上延伸并且与所述第一鳍和所述第二鳍接触；
第十一栅极，在所述Y轴方向上延伸并且与所述第一鳍和所述第二鳍接触；
第十二栅极，在所述Y轴方向上延伸并且与所述第一鳍和所述第二鳍接触；
其中，所述第九栅极连接到所述第一中间节点，所述第十栅极连接到所述第二中间节点，所述第十一栅极连接到所述第三中间节点，并且所述第十二栅极连接到所述第四中间节点；
其中，所述输出逻辑电路包括四输入与非(ND4)电路，所述四输入与非电路具有连接到所述第九栅极、所述第十栅极、所述第十一栅极和所述第十二栅极的输入，并且配置为在所述输出端子处提供所述第一数据信号、所述第二数据信号、所述第三数据信号和所述第四数据信号中所选择的一个。
10.一种多路复用器，配置为接收第一数据信号、第二数据信号、第三数据信号和第四数据信号以及第一选择信号、第二选择信号、第三选择信号和第四选择信号，并且响应于所述第一选择信号、所述第二选择信号、所述第三选择信号和所述第四选择信号输出所述第一数据信号、所述第二数据信号、所述第三数据信号和所述第四数据信号中所选择的一个，所述多路复用器包括：
第一鳍和第二鳍，在X轴方向上延伸；
第一与-或-反相器电路，包括在垂直于所述X轴方向的Y轴方向上延伸的第一多个栅极；
第二与-或-反相器电路，包括在双输入与非Y轴方向上延伸的第二多个栅极；
双输入与非电路，包括在双输入与非Y轴方向上延伸的第三多个栅极，所述第三多个栅极配置为分别从所述第一与-或-反相器电路和所述第二与-或-反相器电路接收第一输出和第二输出；
VDD端子，在限定所述双输入与非电路的PMOS晶体管的源极和所述第二与-或-反相器电路的PMOS晶体管的源极的位置处连接到所述第一鳍；以及
VSS端子，在限定所述双输入与非电路的NMOS晶体管的源极和所述第二与-或-反相器电路的NMOS晶体管的源极的位置处连接到所述第二鳍。
11.根据权利要求10所述的多路复用器，其中，所述第一多个栅极与所述第一鳍和所述第二鳍接触，并且包括配置为接收所述第一数据信号和所述第二数据信号以及所述第一选择信号和所述第二选择信号的第一栅极、第二栅极、第三栅极和第四栅极。
12.根据权利要求11所述的多路复用器，其中，所述第二多个栅极与所述第一鳍和所述第二鳍接触，并且包括配置为接收所述第三数据信号和所述第四数据信号以及所述第三选择信号和所述第四选择信号的第五栅极、第六栅极、第七栅极和第八栅极。
13.根据权利要求12所述的多路复用器，其中，所述第三多个栅极包括与所述第一鳍和所述第二鳍接触并且配置为分别接收所述第一输出和所述第二输出的第九栅极和第十栅极。
14.根据权利要求13所述的多路复用器，其中，所述第五栅极和所述第六栅极各自包括彼此分离的第一段和第二段，使得所述第一段与所述第一鳍接触并且所述第二段与所述第二鳍接触，并且其中，所述第五栅极的所述第一段配置为接收所述第四数据信号，所述第五栅极的所述第二段配置为接收所述第三选择信号，所述第六栅极的所述第一段配置为接收所述第三选择信号，所述第六栅极的所述第二段配置为接收所述第四数据信号。
15.根据权利要求14所述的多路复用器，其中：
所述第五栅极和所述第十栅极彼此紧邻；
所述第五栅极的所述第一段形成所述第二与-或-反相器电路的所述PMOS晶体管的栅极；
所述第十栅极形成所述双输入与非电路的所述PMOS晶体管的栅极；
所述第二与-或-反相器电路的所述PMOS晶体管的源极邻接所述双输入与非电路的所述PMOS晶体管的所述源极；
所述VDD端子连接到在所述第五栅极和所述第十栅极的所述第一段之间的第一鳍；
所述第五栅极的所述第二段形成所述第二与-或-反相器电路的所述NMOS晶体管的栅极；
所述第十栅极形成所述双输入与非电路的所述NMOS晶体管的栅极；
所述第二与-或-反相器电路的所述NMOS晶体管的所述源极邻接所述双输入与非电路的所述NMOS晶体管的所述源极；以及
所述VSS端子连接到在所述第五栅极和所述第十栅极的所述第二段之间的第二鳍。
16.根据权利要求10所述的多路复用器，还包括第三鳍和第四鳍，各自在所述X轴方向上延伸。
17.根据权利要求10所述的多路复用器，还包括非有源结构，在所述Y轴方向上延伸并且与所述第一鳍和所述第二鳍接触，所述非有源结构位于所述第一多个栅极和所述第三多个栅极之间。
18.一种形成多路复用器的方法，包括：
在衬底上形成在X轴方向上延伸的第一鳍；
在所述衬底上形成在所述X轴方向上延伸的第二鳍；
形成在垂直于所述X轴方向的Y轴方向上延伸并且与所述第一鳍和所述第二鳍接触的第一栅极、第二栅极、第三栅极、第四栅极、第五栅极、第六栅极、第七栅极和第八栅极，以形成多路复用器输入电路的多个PMOS晶体管和多个NMOS晶体管；
形成在所述Y轴方向上延伸并且与所述第一鳍和所述第二鳍接触的第九栅极，以形成多路复用器输出电路的第一PMOS晶体管和第一NMOS晶体管，其中，所述第九栅极紧邻所述第八栅极；
在限定所述多路复用器输入电路的第一PMOS晶体管的源极并且限定所述多路复用器输出电路的所述第一PMOS晶体管的源极的第一位置处形成连接到所述第一鳍的VDD端子；以及
在限定所述多路复用器输入电路的第一NMOS晶体管的源极以及所述多路复用器输出电路的所述第一NMOS晶体管的源极的第二位置处形成连接到所述第二鳍的VSS端子。
19.根据权利要求18所述的方法，还包括：形成在所述Y轴方向上延伸并且与所述第一鳍和所述第二鳍接触的第十栅极，以形成所述多路复用器输出电路的第二PMOS晶体管和第二NMOS晶体管，其中，所述第十栅极紧邻所述第九栅极。
20.根据权利要求19所述的方法，其中，所述第一栅极配置为接收第一多路复用器输入信号，所述方法还包括：形成在所述Y轴方向上延伸并且在所述第一栅极和所述第十栅极之间与所述第一鳍和所述第二鳍接触的伪栅极。
CN202010541797.1A 2019-06-14 2020-06-15 多路复用器电路及其形成方法 Active CN112086453B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962861649P 2019-06-14 2019-06-14
US62/861,649 2019-06-14
US16/883,524 US11392743B2 (en) 2019-06-14 2020-05-26 Multiplexer
US16/883,524 2020-05-26

Publications (2)

Publication Number Publication Date
CN112086453A CN112086453A (zh) 2020-12-15
CN112086453B true CN112086453B (zh) 2024-01-05

Family

ID=73546957

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010541797.1A Active CN112086453B (zh) 2019-06-14 2020-06-15 多路复用器电路及其形成方法

Country Status (4)

Country Link
US (2) US11694012B2 (zh)
KR (1) KR102337595B1 (zh)
CN (1) CN112086453B (zh)
DE (1) DE102020115154A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115312518A (zh) * 2021-07-02 2022-11-08 台湾积体电路制造股份有限公司 具有对布局环境的降低的依赖性的电路布置
US20240079407A1 (en) * 2022-09-07 2024-03-07 Qualcomm Incorporated Folded series switches

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007148042A (ja) * 2005-11-28 2007-06-14 Nippon Telegr & Teleph Corp <Ntt> 波長選択光スイッチ、光合流器、光分岐器および波長選択光スイッチモジュール
CN105280700A (zh) * 2014-07-18 2016-01-27 台湾积体电路制造股份有限公司 用于mosfet器件的结构和方法
CN106030824A (zh) * 2014-03-27 2016-10-12 英特尔公司 利用具有隧穿场效应晶体管(tfet)的电路实施的复用器逻辑功能
KR20180069357A (ko) * 2016-12-15 2018-06-25 주식회사 지2터치 멀티플렉서를 이용하는 터치 신호 검출 장치
CN108281419A (zh) * 2016-12-28 2018-07-13 台湾积体电路制造股份有限公司 无传输门的电路单元以及包括该单元的集成电路布局

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5955912A (en) 1995-10-25 1999-09-21 Texas Instruments Incorporated Multiplexer circuits
US6211721B1 (en) 1998-12-28 2001-04-03 Applied Micro Circuits Corporation Multiplexer with short propagation delay and low power consumption
US7446352B2 (en) 2006-03-09 2008-11-04 Tela Innovations, Inc. Dynamic array architecture
JP5123724B2 (ja) 2008-04-25 2013-01-23 ルネサスエレクトロニクス株式会社 アナログマルチプレクサ及びその選択信号生成方法
WO2014125979A1 (en) * 2013-02-13 2014-08-21 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device and semiconductor device
TWI575501B (zh) 2016-02-22 2017-03-21 友達光電股份有限公司 多工器及其驅動方法
KR102501754B1 (ko) * 2016-03-28 2023-02-20 삼성전자주식회사 불균형 멀티플렉서 및 이를 적용하는 스캔 플립플롭
US9641161B1 (en) * 2016-05-02 2017-05-02 Taiwan Semiconductor Manufacturing Co., Ltd. Flip-flop with delineated layout for reduced footprint
KR102633138B1 (ko) * 2016-10-17 2024-02-02 삼성전자주식회사 집적 회로 및 반도체 장치
US10497702B2 (en) 2017-04-14 2019-12-03 Qualcomm Incorporated Metal-oxide semiconductor (MOS) standard cells employing electrically coupled source regions and supply rails to relax source-drain tip-to-tip spacing between adjacent MOS standard cells
US10503863B2 (en) 2017-08-30 2019-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method of manufacturing same
KR20200133630A (ko) 2019-05-20 2020-11-30 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US11392743B2 (en) * 2019-06-14 2022-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. Multiplexer

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007148042A (ja) * 2005-11-28 2007-06-14 Nippon Telegr & Teleph Corp <Ntt> 波長選択光スイッチ、光合流器、光分岐器および波長選択光スイッチモジュール
CN106030824A (zh) * 2014-03-27 2016-10-12 英特尔公司 利用具有隧穿场效应晶体管(tfet)的电路实施的复用器逻辑功能
CN105280700A (zh) * 2014-07-18 2016-01-27 台湾积体电路制造股份有限公司 用于mosfet器件的结构和方法
KR20180069357A (ko) * 2016-12-15 2018-06-25 주식회사 지2터치 멀티플렉서를 이용하는 터치 신호 검출 장치
CN108281419A (zh) * 2016-12-28 2018-07-13 台湾积体电路制造股份有限公司 无传输门的电路单元以及包括该单元的集成电路布局

Also Published As

Publication number Publication date
US20240037309A1 (en) 2024-02-01
CN112086453A (zh) 2020-12-15
US20220327275A1 (en) 2022-10-13
US11694012B2 (en) 2023-07-04
DE102020115154A1 (de) 2020-12-17
KR20200143656A (ko) 2020-12-24
KR102337595B1 (ko) 2021-12-13

Similar Documents

Publication Publication Date Title
US11404443B2 (en) Semiconductor device
CN112507648B (zh) 版图设计的方法和集成电路、运算芯片和计算设备
US10037401B2 (en) Methods of designing a layout of a semiconductor device including field effect transistor and methods of manufacturing a semiconductor device using the same
CN107464802B (zh) 集成电路和标准单元库
US20240037309A1 (en) Multiplexer
KR101971327B1 (ko) 집적 회로 배열 및 그 제조 방법
USRE49780E1 (en) Methods of designing a layout of a semiconductor device including field effect transistor and methods of manufacturing a semiconductor device using the same
WO2001013284A1 (en) Method for fabricating integrated circuits
TWI814029B (zh) 積體電路裝置及製造積體電路裝置的方法
US8810280B2 (en) Low leakage spare gates for integrated circuits
US7747976B2 (en) Semiconductor cell with power layout not contacting sides of its rectangular boundary and semiconductor circuit utilizing semiconductor cells
US11392743B2 (en) Multiplexer
US10510739B2 (en) Method of providing layout design of SRAM cell
US7725870B2 (en) Method for radiation tolerance by implant well notching
US6477696B2 (en) Routing definition to optimize layout design of standard cells
US7698681B2 (en) Method for radiation tolerance by logic book folding
KR20020042507A (ko) 반도체장치, 그 제조방법 및 기억매체
US20240128257A1 (en) Integrated circuit including standard cells and method of designing the same
US20230057672A1 (en) Integrated circuit device with improved layout
JP6836137B2 (ja) 半導体装置及びそのレイアウト設計方法
CN113113404A (zh) 集成电路结构、器件和计算机实现的方法
JP4441541B2 (ja) 半導体装置
CN117594590A (zh) 多阈值集成电路及其设计方法
JPH07130862A (ja) 半導体装置の設計方法、半導体装置の設計装置及び半導体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant