CN112507648B - 版图设计的方法和集成电路、运算芯片和计算设备 - Google Patents

Abstract

本公开涉及一种版图设计的方法和集成电路、运算芯片和计算设备。该版图设计的方法包括利用初级标准单元库基于电路图网表生成初级版图，所述电路图网表包括第一标准单元和第二标准单元，所述初级标准单元库包括第一标准单元的第一标准版图和第二标准单元库的第二标准版图。该方法还包括基于第一标准版图与第二标准版图在初级版图中的拼接关系，将第一标准版图与第二标准版图合并以对合并版图进行优化。

Description

版图设计的方法和集成电路、运算芯片和计算设备

技术领域

本发明涉及系统级芯片设计领域，更具体地，涉及版图设计的方法和集成电路、运算芯片和计算设备。

背景技术

在系统级芯片设计领域中，半定制设计因其对时间和人力成本的节省而日益成为版图设计的主流风格。标准单元法，作为半定制设计中的一项重要技术，是指将一些基础逻辑功能按照高度相等、宽度可变等一些原则设计成可拼接的单元。一般而言，半导体制造厂家(Foundry)或第三方IP供应商可以针对特定工艺提供初级标准单元库。然而，这种初级标准单元库中的标准单元往往为了考虑众多不同客户的需求而设计。而对于一个具体的设计项目来说，采用这样的标准单元的版图设计在面积/功耗/速度等方面并非最优。

因此，在基于初级标准单元库进行具体芯片的版图设计时，需要进行优化以寻求在面积/功耗/速度等方面的改进。

发明内容

根据本发明的第一方面，提供了一种用于版图设计的方法，其特征在于，该方法包括：利用初级标准单元库基于电路图网表生成初级版图，所述电路图网表包括第一标准单元和第二标准单元，所述初级标准单元库包括第一标准单元的第一标准版图和第二标准单元库的第二标准版图；以及基于第一标准版图与第二标准版图在初级版图中的拼接关系，将第一标准版图与第二标准版图合并以对合并版图进行优化。

优选地，其中，所述第二标准版图是所述初级版图中与所述第一标准版图的拼接频次高于参考值的标准版图。

优选地，其中，所述第一标准版图和所述第二标准版图中的至少一个标准版图的版图面积大于所述至少一个标准版图的版图面积的理论最小值，并且将所述第一标准版图与所述第二标准版图合并以对合并版图进行优化包括：减小所述第一标准版图和所述第二标准版图的合并版图的面积。

优选地，其中，将所述第一标准版图与所述第二标准版图合并以对合并版图进行优化包括：识别所述第一标准版图和所述第二标准版图中的所述至少一个标准版图中的潜在可优化区域；基于所述第一标准版图与所述第二标准版图的拼接关系，确定所述第一标准版图和所述第二标准版图对所述潜在可优化区域是否存在限制；响应于确定所述第一标准版图和所述第二标准版图对所述潜在可优化区域没有限制，确定所述潜在可优化区域是可优化区域；以及对包括所述可优化区域的所述至少一个标准版图的布局进行调整，以减小所述可优化区域的面积。

优选地，其中，所述至少一个标准版图是基于MOS晶体管实现的，将所述第一标准版图与所述第二标准版图合并以对合并版图进行优化包括：将所述至少一个标准版图中的多余栅极多晶硅上的连接关系转移到适当的其它栅极多晶硅上，并去除所述多余栅极多晶硅。

优选地，其中，将所述第一标准版图与所述第二标准版图合并以对合并版图进行优化包括：减少后续布线中互连的长度。

优选地，其中，减少后续布线中互连的长度进一步包括：将经由自动布线得到的、与所述第一标准版图或所述第二标准版图内的互连处于不同金属层的所述第一标准版图和所述第二标准版图之间的互连调整到与所述第一标准版图或所述第二标准版图内的互连相同的金属层上。

优选地，该方法还包括：将经优化的合并版图拆分成第一标准单元的第一优化版图和第二标准单元的第二优化版图；以及将第一优化版图和第二优化版图添加到初级标准单元库，以形成经优化的标准单元库。

优选地，其中，第一优化版图包括用于指示第一优化版图在版图设计中需要与第二优化版图组合使用的信息，以及第二优化版图包括用于指示第二优化版图在版图设计中需要与第一优化版图组合使用的信息。

优选地，其中，第一标准版图、第二标准版图和经优化的合并版图满足工艺设计规则。

根据本发明的第二方面，提供了一种集成电路，其特征在于，所述集成电路包括：第一标准单元；和第二标准单元，其中第一标准单元的第一版图和第二标准单元的第二版图具有拼接关系，第一版图是通过调整初级标准单元库中第一标准单元的第一标准版图的布局得到的，第二版图是初级标准单元库中第二标准单元的第二标准版图或者是通过调整初级标准单元库中第二标准单元的第二标准版图的布局得到的，使得第一版图和第二版图的面积之和小于第一标准版图和第二标准版图的面积之和。

优选地，其中，所述第一标准单元和所述第二标准单元是基于CMOS晶体管实现的，其中调整所述第一标准版图的布局或者调整所述第二标准版图的布局包括：将第一标准版图或第二标准版图中的多余多晶硅上的连接关系转移到适当的其它多晶硅上；以及去除所述多余多晶硅。

优选地，其中，所述第一标准单元和所述第二标准单元是两输入异或门，所述集成电路是加法器电路。

根据本发明的第三方面，提供了一种运算芯片，包括至少一个如前所述的集成电路。

根据本发明的第四方面，提供了一种计算设备，该计算设备用于执行挖掘虚拟数字货币的算法，并且包括：至少一个如前所述的运算芯片、控制芯片、电源模块和散热器，所述控制芯片与所述至少一个运算芯片耦接并用于控制所述至少一个运算芯片的操作，所述电源模块用于向所述至少一个运算芯片和/或所述控制芯片提供电力，以及所述散热器用于给所述至少一个运算芯片、所述控制芯片和/或所述电源模块散热。

根据参照附图的以下描述，本发明的其它特性特征和优点将变得清晰。

附图说明

所包括的附图用于说明性目的，并且仅用于提供本文所公开的发明性装置以及将其应用到计算设备的方法的可能结构和布置的示例。这些附图决不限制本领域的技术人员在不脱离实施方案的实质和范围的前提下可对实施方案进行的在形式和细节方面的任何更改。所述实施方案通过下面结合附图的具体描述将更易于理解，其中类似的附图标记表示类似的结构元件。

图1是根据本发明的实施例的版图设计的方法的流程图。

图2是两输入异或门(XOR2)标准单元的电路图。

图3是标准单元库中的XOR2标准单元的标准版图。

图4A是在第一标准单元和第二标准单元均为基于CMOS晶体管实现的XOR2时生成的初级版图。

图4B是根据本发明的实施例的对图4A的初级版图进行合并优化后的版图。

图5A是两输入与非门(NAND2)标准单元与XOR2标准单元相连接的电路图。

图5B是根据本发明的实施例的对NAND2与XOR2的标准版图相拼接的情形进行合并优化的示意图。

图6是根据本发明的实施例的对经优化的合并版图进行拆分的示意图。

图7是根据本发明的实施例的运算芯片和计算设备的示意图。

注意，在以下说明的实施方式中，有时在不同的附图之间共同使用同一附图标记来表示相同部分或具有相同功能的部分，而省略其重复说明。在本说明书中，使用相似的标号和字母表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。

为了便于理解，在附图等中所示的各结构的位置、尺寸及范围等有时不表示实际的位置、尺寸及范围等。因此，所公开的发明并不限于附图等所公开的位置、尺寸及范围等。此外，附图不必按比例绘制，一些特征可能被放大以示出具体组件的细节。

具体实施方式

现在将参照附图来详细描述本公开的各种示例性实施例。应当注意，除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本公开的范围。

以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本公开及其应用或使用的任何限制。也就是说，本文中的结构和方法是以示例性的方式示出，来说明本公开中的结构和方法的不同实施例，而并非意图限制。本领域的技术人员将会理解，它们仅仅说明可以用来实施本发明的示例性方式，而不是穷尽的方式。此外，附图不必按比例绘制，一些特征可能被放大以示出具体组件的细节。

对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。

如前所述，现有的基于标准单元的系统级芯片(System on Chip，SOC)版图设计中，一般采用第三方提供的初级标准单元库。然而，利用这种初级标准单元库进行设计时，往往会基于众多用户的不同需求，全面考虑相应的标准单元与各种其它单元/模块/器件拼接的情形。最终结果是，采用这种初级标准单元库设计的版图可能可以保证在一些极端或特殊情况下依然能够满足工艺设计规则，但在面积/功耗/速度等性能方面通常具有一定的冗余量。

鉴于此，本发明提出了一种基于初级标准单元库的改进的版图设计方法。通过在具体项目中考察初级标准库中的标准单元的标准版图之间的拼接关系，将两个及以上标准单元的标准版图合并起来进行优化，从而相比于简单基于标准版图的设计能够在面积/功耗/速度等方面有所改善。进一步地，还可以将优化后的合并版图拆分为用于相应标准单元的优化版图，补充到初级标准单元库中以形成优化的标准单元库。在后续版图设计中，可以基于确定的标准单元之间的拼接关系而直接使用优化的标准单元库中与该标准单元相应的优化版图，从而提高版图设计的效率和质量。以下将详细描述根据本公开的具体实施例。

图1示例性地示出了根据本公开的实施例的版图设计的方法100的流程图。方法100可以由计算机设备来实施。

如图1所示，在步骤S102中，可以利用初级标准单元库基于电路图网表生成初级版图，其中电路图网表包括第一标准单元和第二标准单元，初级标准单元库包括第一标准单元的第一标准版图和第二标准单元的第二标准版图。

电路图网表是基于电路原理图生成的专用集成电路(Application SpecificIntegrated Circuit,ASIC)的逻辑描述。电路图网表可以描述集成电路芯片中模块间的互连、模块内的逻辑单元以及逻辑单元的连接头。逻辑单元是完成一个完整逻辑功能的电路单元，可以包括标准单元或非标准单元。在一些实施例中，电路图网表可以仅包括标准单元及其连接头和由标准单元形成的模块间的互连信息，而不涉及非标准单元。在另一些实施例中，若电路图网表涉及非标准单元，则在步骤S102中，可以仅针对其中的标准单元生成初级版图。

标准单元是预先设计好并且具有一定电路逻辑功能的逻辑块。标准单元可以具有相应的电路图和版图。作为非限制性的示例，标准单元可以包括反相器、与门、与非门、或非门、寄存器、触发器等。

初级标准单元库是由Foundry或第三方IP供应商提供的用于描述标准单元的相关联设计信息合集。在本公开的范围内，初级标准单元库至少可以包括用于标准单元的版图库。第一标准版图和第二标准版图是初级标准单元库的版图库中分别用于第一标准单元和第二标准单元的版图。进一步地，初级标准单元库还可以包括单元符号库、布局布线库、综合库、仿真库和时序库等的一个或多个。

在步骤S102中，可以利用初级标准单元库形成从电路图网表中的标准单元到其版图的映射。具体来说，在一些实施例中，形成这种映射可以包括：在初级标准单元库中查找电路图网表中的各个标准单元所对应的标准版图，以及基于布局规则确定各标准版图在初级版图中的位置。

在初级标准单元库中，标准单元对应的标准版图是符合工艺设计规则的。工艺设计规则是考虑器件在正常工作的条件下，根据实际工艺水平(包括光刻特性、刻蚀能力、对准容差等)和成品率要求，给出的一组同一工艺层及不同工艺层之间几何尺寸的限制，主要包括线宽、间距、覆盖、露头、凹口、面积等规则，分别给出它们的最小值，以防止设计出的掩膜图形出现断裂、连接和一些不良物理效应。总体来说，工艺设计规则可以包括宽度规则、间距规则和交叠规则。

以PMOS/NMOS晶体管为例，针对其的工艺设计规则可以包括规定：(1)N阱层的最小宽度、最小间距、N阱内N阱覆盖P型注入有源区的尺寸、N阱外N阱到N型注入有源区的距离等；(2)P型有源区、N型有源区的宽度、间距等；(3)多晶硅(Poly)层的最小宽度、间距、多晶硅与有源区最小外间距、多晶硅伸出有源区距离、多晶硅与有源区最小内间距等；(4)接触孔大小、间距、多晶硅覆盖孔尺寸、有源区覆盖孔尺寸、有源区孔到栅距离、多晶硅孔到有源区距离、金属覆盖孔尺寸等；(5)金属连线的金属宽度、间距；(6)最小焊盘大小、最小焊盘边间距、最小金属覆盖焊盘尺寸、焊盘外到有源区最小距离；等等。

在设计初级标准单元库中的标准版图时，为了使标准单元能够在与不同器件拼接时均满足工艺设计规则，对其几何尺寸的限制尽可能采用最严格的标准。例如，在一些情况下，可能会增加标准版图的宽度，以增加其中关键图形(譬如，金属连线)到版图边界的距离。在一些实施例中，第一标准版图和第二标准版图中的至少一个的版图宽度/面积大于其版图宽度/面积的理论最小值。版图宽度/面积的理论最小值可以是该版图在满足工艺设计规则且能够实现其电路逻辑功能的前提下所能达到的最小版图宽度/面积。需认识到，由于标准版图遵循高度相等、宽度可变的设计原则，因此版图的宽度直接决定了版图的面积。若非特别指出，否则在本文中版图宽度和版图面积二者可以互换使用。

下面以图2和图3为例说明初级标准单元库中的标准版图的这种设计冗余。图2是两输入异或门(XOR2)标准单元的电路图。图3是在现有初级标准单元库中针对图2的XOR2的标准版图300。

在图2中，使用了5个PMOS晶体管(M1,M2,M5,M7,M8)和5个NMOS晶体管(M3,M4,M6,M9,M10)，即，5对MOS管。MOS管M1、M3、M8、M9的栅极连接第一输入A1，MOS管M2、M4、M7、M10的栅极连接第二输入A2。PMOS管M1和M5的源极连接电源VDD，NMOS管M3、M4、M6和M10的源极接地VSS。

理论上，对于这样的电路图，在版图中，使用5根多晶硅作为栅极就足够，加上左右2根作为隔离边界的虚拟(dummy)多晶硅，所形成的版图的单元宽度应该是6个有接触孔的栅极多晶硅的最小间距(CPP)。CPP是两个栅极多晶硅之间的最小中心距，是用于衡量标准单元宽度的重要指标。也就是说，这样的XOR2电路的版图的理论最小宽度是6个CPP。

在图3中，版图300包括电源总线301、接地总线302、P型注入有源区303、N型注入有源区304、虚拟多晶硅305(为简便，在本文中将边界多晶硅305-1和305-2统称为虚拟多晶硅305)、栅极多晶硅306(为简便，在本文中将栅极多晶硅306-1、306-2……306-6统称为栅极多晶硅306)、金属连线307和接触孔(包括过孔)308。可以看到，版图300使用了6根多晶硅306-1、306-2……306-6作为栅极，使得单元宽度增加到7个CPP。这是因为，理论上虽然只需要5根栅极多晶硅(306-1至306-5)，但为了满足工艺设计规则，第5根栅极多晶硅(即，栅极多晶硅306-5)上的金属连线和接触孔需要向边界偏移，导致金属连线和接触孔与边界的距离过近；为了避免在与某些器件拼接时出现问题，在图3中虚线框所示出的边界区域310中，标准版图300利用互连将第5根栅极多晶硅上的连接关系部分转移到了增加的栅极多晶硅(即，栅极多晶硅306-6)上，在该增加的栅极多晶硅上的金属连线和过孔距离边界的距离可以更大。从电路逻辑功能的角度来看，增加的这一根多晶硅是多余的，因为理论上仅需要5根栅极多晶硅就能实现该电路逻辑功能。增加的栅极多晶硅使得现有的标准版图300的宽度/面积大于其理论最小值(6个CPP)。因此，该版图300虽然能够在与各种器件的版图邻接时满足工艺设计规则，却牺牲了单元宽度/面积这一性能。

返回到图1，在步骤S102中，在一些实施例中，在从初级标准单元库中找到相应标准版图后，基于布局规则确定各标准版图在初级版图中的位置。布局规则可以规定每个版图在芯片上的最佳位置，以使占用芯片面积最小且布线结果最好。布局规则可以人为预先设定或者根据一些现有的布局算法(例如，基于最小割或枚举等)来制定。

在步骤S104中，基于第一标准版图与第二标准版图在初级版图中的拼接关系，将第一标准版图与第二标准版图合并以对合并版图进行优化。

在步骤S102中生成初级版图后，可以确定第一标准版图和第二标准版图在初级版图中的位置，由此判断二者是否具有拼接关系。两个版图具有拼接关系可以意味着两个版图在边界上是相邻接的。在一些实施例中，第一标准版图和第二标准版图具有拼接关系可以包括第一标准版图对应的第一标准单元与第二标准版图对应的第二标准单元在功能上是相关的和/或在电气端口上是相连接的，因而将第一标准版图和第二标准版图放置为邻接。例如，在加法器的电路实现中包括两个相连接的XOR2。这两个XOR2功能上相关而且是相连接的，所以在利用布局规则确定其在初级版图中的位置时，这两个XOR2的版图往往被放置为邻接。在另一些实施例中，第一标准单元和第二标准单元可以在功能上不相关或者在电气端口上不相连接，而仅仅是在版图布局位置上邻接。

在确定第一标准版图和第二标准版图在初级版图中具有拼接关系后，基于该拼接关系，可以将第一标准版图和第二标准版图合并，并对合并后的版图进行优化。

将第一标准版图和第二标准版图合并可以包括将第一标准版图和第二标准版图组合起来作为一个整体进行考虑。对合并版图的优化可以包括本领域版图设计人员基于经验或各种公知算法在版图设计中能够做出的改善芯片面积/功耗/速度等方面的各种优化。在一些实施例中，对合并版图进行优化可以包括以下中的至少一项：(1)减少合并版图的宽度/面积；和(2)减少后续布线中互连的长度。

在减少合并版图的宽度/面积的优化方面，在一些实施例中，将第一标准版图和第二标准版图合并以对合并版图进行优化可以包括：首先，识别第一标准版图和第二标准版图中的至少一个中的潜在可优化区域。潜在可优化区域可以是标准版图中使得版图的宽度/面积大于其理论最优宽度/面积的区域。例如，图3中版图300的潜在可优化区域是边界区域310，因为该区域使得版图的面积/宽度大于其理论最小值。潜在可优化区域可以是一个或多个。更进一步地，在第一标准版图和第二标准版图中的该至少一个标准版图是基于MOS晶体管实现的时，潜在可优化区域可以是包括相对于该标准版图的电路逻辑功能而言多余的栅极多晶硅的区域。

然后，基于第一标准版图和第二标准版图是拼接的，可以确定第二标准版图对第一标准版图的潜在可优化区域是否存在限制，由此能够确定该潜在可优化区域是否实际上可优化。存在限制意味着：如果该潜在可优化区域被优化，则第一或第二标准版图将无法满足工艺设计规则。如果确定第二标准版图对第一标准版图的潜在可优化区域没有限制，则可以确定该潜在可优化区域实际上可优化。反之，亦可以确定第一标准版图对第二标准版图的潜在可优化区域是否存在限制，由此能够确定该潜在可优化区域是否实际上可优化。例如，后文将结合图4B详细介绍的，因为进行拼接的是两个XOR2，一个XOR2对另一个XOR2的边界区域的宽度没有特别要求，因此可以确定XOR2的潜在可优化区域(例如，图3中的边界区域310)在这种拼接关系的情况下实际上是可以优化的。又例如，如果进行拼接的两个标准版图中的一个标准版图的潜在可优化区域靠近两个标准版图的边界，而另一个标准版图却存在超出边界的构件(譬如金属连线等)，此时若对该潜在可优化区域进行优化，将导致两个标准版图无法满足工艺设计规则，因此，可以确定该潜在可优化区域是不可优化的。

接下来，在确定潜在可优化区域为可优化区域后，可以对第一标准版图和第二标准版图的合并版图进行优化。为减少合并版图的宽度/面积，优化的实现手段可以包括对包括可优化区域的第一或第二标准版图的布局进行调整，以减小可优化区域的宽度/面积。例如，可以调整该标准版图内的各种构件(包括栅极层、有源区层、接触孔/通孔层、焊盘层、N阱层等)和互连(金属连线)的位置。更进一步地，在具有可优化区域的标准版图是基于MOS晶体管实现的时，优化的实现手段可以包括将可优化区域中的多余的栅极多晶硅上的连接关系(包括金属连线和接触孔等构件)转移至其它适当的构件(例如，其它适当的栅极多晶硅)上，并去除该多余的栅极多晶硅。由于版图的宽度/面积是根据栅极多晶硅的数量(即有多少个CPP)来决定的，因此，去除栅极多晶硅可以减小宽度/面积。

在减少后续布线中互连的长度的优化方面，在一些实施例中，将第一标准版图和第二标准版图合并以对合并版图进行优化可以包括：利用已有的自动布线算法对第一标准版图和第二标准版图进行自动布线，识别自动布线后第一标准版图和第二标准版图之间的互连与第一标准版图或第二标准版图的版图内的构件之间的互连处于不同的金属层上，将第一标准版图和第二标准版图之间的互连调整到与第一标准版图或第二标准版图的版图内的构件之间的互连相同的金属层上。由此，可以节省其它金属层上的布线资源，或者可以减少金属层的数量，从而减少金属层间互连的长度，提高芯片的处理速度。

在一些实施例中，经优化的合并版图可以是符合工艺设计规则的。这样，可以在合并版图的基础上设计出最终的芯片版图并生成芯片制造商据以制造芯片的相应数据文件。

在一些实施例中，第二标准版图可以是初级版图中与第一标准版图具有拼接关系的任何标准版图。在进一步的实施例中，第二标准版图可以是初级版图中与第一标准版图的拼接频次高于参考值的标准版图。该参考值可以是人为预先设定的阈值或者第一标准版图与初级版图中其它标准版图的拼接频次。可以分析初级版图中包括第一标准版图和第二标准版图在内的所有标准版图之间是否存在拼接关系并统计拼接的频次。若第一标准版图和第二标准版图在初级版图中被拼接在一起的频次较高，例如，高于某个人为预先设定的阈值或者高于第一标准版图与其它标准版图被拼接在一起的频次，则将第二标准版图和第一标准版图进行合并优化。这样，通过对拼接次数较多的标准单元进行合并优化，可以以较低的设计代价实现芯片设计整体性能的更大改进。

下面结合图4A-4B以XOR2为例说明根据本公开的实施例的版图的合并和优化的一种实现方式。

图4A示出了在第一标准单元和第二标准单元均为基于CMOS晶体管实现的XOR2时生成的初级版图400。其中，第一标准版图401和第二标准版图402具有拼接关系。第一标准版图401除了与第二标准版图402拼接的位置外，其余与图3中的标准版图300相同。类似地，第二标准版图402除了与第一标准版图401拼接的位置外，其余与图3中的标准版图300相同。对于拼接位置，可以认为第一标准版图401是将图3的标准版图300的虚拟多晶硅305-2从中间切断，只保留左侧部分，第二标准版图402是将图3的标准版图300的虚拟多晶硅305-1从中间切断，只保留右侧部分。然后将第一标准版图401和第二标准版图402拼接起来。即，采用了所谓的单扩散区切断(Single Diffusion Break，SDB)技术。这样，所形成的图4A的初级版图400的宽度为14个CPP。与之形成对照的是，若采用双扩散区切断(DDB)技术，即，与图3中单个XOR2的标准版图相比，在拼接时对于第一标准单元和第二标准单元不对边界的虚拟多晶硅进行切断，那么所形成的初级版图400的宽度将比14个CPP更大。

图4B示出了将第一标准版图401和第二标准版图402合并并进行优化后的版图420。如前文所述，在第一标准版图401中，为了让金属连线与边界的距离增大，在边界区域410中增加了一根多余的栅极多晶硅406-6并将栅极多晶硅406-5上的连接关系至少部分转移到这根多余的栅极多晶硅406-6上。对于第二标准版图402中的边界区域411也存在同样情况。边界区域410和411是潜在可优化区域。而且，对于版图401和402是两个XOR2且二者相拼接的情形，版图402对版图401的边界区域410没有特别要求，没有必要特意让边界区域中金属连线与边界的距离增大，因此可以对边界区域410进行优化。例如，可以对边界区域410的布局进行调整。具体来说，将多余的栅极多晶硅406-6上的连接关系(包括金属连线和接触孔等元素)通过转移恢复到栅极多晶硅406-5上，由此可以去除这根多余的栅极多晶硅406-6，得到第一优化版图401’。可以采用同样方法对区域411进行优化而得到第二优化版图402’。这样经过优化后的合并版图420的宽度为12个CPP。与410相比，优化后的合并版图的面积节省了14.3％。

值得指出的是，虽然图4B作为示例仅示出了一根多余的栅极多晶硅，但应认识到，在一些标准单元的标准版图中，可能存在多根多余的栅极多晶硅，可以对这多根多余的栅极多晶硅中的至少一部分进行优化，包括：将其连接关系转移到适当的其它栅极多晶硅上，并将其去除。另外，虽然图4B中示出了对第一标准版图和第二标准版图二者都进行优化，但在其它实施例中，也可以只对其中的一者进行优化，也仍然能够获得一定的节省面积的效果。

下面结合图5A-5B以为例说明根据本公开的实施例的版图的合并和优化的另一种实现方式。图5A是两输入与非门(NAND2)与两输入异或门(XOR2)两种标准单元相连接的电路图。图5B是针对NAND2与XOR2的标准版图拼接的情形进行合并优化的示意图。

如图5A所示，NAND2标准单元的电路图502在输出端506产生输入A1和A2相与的结果。NAND2标准单元的输出A1A2与XOR2标准单元504的两个输入中的一个输入相连接。XOR2标准单元的电路图可以与图2所示的电路图相同。

在图5B中，版图512是标准单元库中与图5A中的NAND2标准单元相对应的标准版图，版图514是标准单元库中与图5A中的XOR2标准单元相对应的标准版图。现有的自动布线算法在进行自动布线时将每个标准版图视为一个最小完整单元，不改变各标准版图所使用的金属层(例如，金属层1(Metal 1))的连接。由此，如金属层2(Metal 2)视图520所示，在经历自动布线后，从NAND2的输出到XOR2的输入的连接将在金属层2中使用金属连线526来实现。在Metal 2视图520中，版图512和版图514不显示细节，而仅被示意为方框522和524。金属连线526跨越方框522和524。

根据本实施例的方法可以对版图512和版图514进行合并并进行优化以减少后续布线中互连的长度。如经优化的合并版图530所示，从NAND2的输出到XOR2的输入的连接被转移至金属层1中并使用金属连线532来实现，由此不再需要使用金属层2上的金属连线526。由此能够节省金属层2的布线资源，而且减小金属层之间互连的长度，从而能够提高芯片的处理速度。添加了金属层1中的金属连线532后的合并版图530可以满足工艺设计规则。

在获得经优化的合并版图后，根据本公开的实施例的方法(例如，图1的方法100)还可以包括：将经优化的合并版图拆分成第一标准单元的第一优化版图和第二标准单元的第二优化版图。拆分可以在保证第一标准单元和第二标准单元的功能完整的基础上进行。即，拆分后的第一优化版图与合并前的第一标准版图的电路逻辑功能可以是基本一致的，同样地，拆分后的第二优化版图与合并前的第二标准版图的电路逻辑功能可以是基本一致的。在一些实施例中，第一标准单元的第一优化版图和第二标准单元的第二优化版图中的至少一个可以不满足工艺设计规则。

下面结合图6说明经优化的合并版图的拆分。图6采用图4B中的经优化的合并版图420作为示例。如图6所示，合并版图420被拆分成左右两个XOR2的优化版图。左XOR2的优化版图(A)与图4B中的区域401’对应，而右XOR2的优化版图(B)与图4B中的区域402’基本对应。版图(A)对应的电路逻辑功能仍然是2输入异或门，与图4A中版图401的电路逻辑功能一致；版图(B)对应的电路逻辑功能同样也是2输入异或门，与图4A中版图402的电路逻辑功能一致。值得注意的是，版图(B)中，有一段金属连线602超出边界，因此右XOR2的优化版图(B)是不符合工艺设计规则的。右XOR2的优化版图若单独使用，可能无法通过设计规则检查(DRC)验证。但若将左XOR2的优化版图(A)与右XOR2的优化版图(B)组合使用，则是符合工艺设计规则的。虽然版图(B)中超出边界的金属连线是因为右XOR2与左XOR2在端口上相连接而造成的，但应认识到，在其他示例中，即使第一标准电路与第二标准电路不是相连接的，二者的标准版图在存在拼接关系的情况下，从它们的经优化的合并版图所拆分出的第一优化版图或第二优化版图也是有可能出现设计规则违例的。

需认识到，虽然图6以两个XOR2的拆分作为示例，但根据本公开的对经优化的合并版图的拆分方法适用于其它标准单元，只要满足拆分后的优化版图与合并前的标准版图的电路逻辑功能基本一致即可。

在获得第一优化版图和第二优化版图后，根据本公开的实施例的方法(例如，图1的方法100)还可以进一步包括将第一优化版图和第二优化版图添加到初级标准单元库，以形成经优化的标准单元库。可以将第一优化版图与第一标准单元的电路图或电路图网表相关联，将第二优化版图与第二标准单元的电路图或电路图网表相关联。第一优化版图可以包括用于指示第一优化版图在版图设计中需要与第二优化版图组合使用的信息，以及第二优化版图可以包括用于指示第二优化版图在版图设计中需要与第一优化版图组合使用的信息。由此，在后续进行版图设计时，若电路图网表中包括第一标准单元，可以首先从优化的标准单元库中检索到第一优化版图，并基于指示第一优化版图在版图设计中需要与第二优化版图组合使用的信息确定(1)电路图网表中是否包括与第二优化版图对应的第二标准单元以及(2)第二标准单元的版图是否与第一标准单元的版图有拼接关系，进而确定是否同时使用第一优化版图和第二优化版图。若没有第二标准单元或者第二标准单元与第一标准单元没有拼接关系，则不使用第一优化版图。通过将经优化的标准单元库用于后续版图设计，可以大大节省后续版图设计的设计成本，提高设计效率和质量。

根据本公开的实施例的方法(例如，图1的方法100)还可进一步包括对第一优化版图和第二优化版图分别进行特征化。对优化版图进行特征化可以包括对优化版图进行电路提取，所提取的电路图含有版图中的寄生电阻和寄生电容元件，然后对其进行仿真以确定版图所对应的标准单元的延迟特性。所确定的延迟特性可用于后续对设计的芯片进行时序验证。

需要注意的是，这里为了描述简便，只说明了包括两个标准单元的情形。但是本领域技术人员应当理解，本公开的方法可以扩展到多个标准单元进行合并优化。在考虑对多个标准单元进行合并优化时，可以在其中至少两个标准单元之间采用根据本公开的版图设计方法。

本领域技术人员将理解，虽然前文结合两个XOR2的组合描述了本发明的构思，但是该组合方式不意图对本发明构思构成任何限制。本发明构思可以应用于公知可知的任何标准单元及其组合。

根据本公开的实施例，可以提供一种集成电路，其包括第一标准单元和第二标准单元，其中第一标准单元的第一版图和第二标准单元的第二版图具有拼接关系，第一版图是通过调整初级标准单元库中第一标准单元的第一标准版图的布局得到的，第二版图是初级标准单元库中第二标准单元的第二标准版图或者是通过调整初级标准单元库中第二标准单元的第二标准版图的布局得到的，使得第一版图和第二版图的面积之和小于第一标准版图和第二标准版图的面积之和。集成电路可以用于实现较为简单的数据处理功能，例如其可以是加法器、乘法器等等。

在一些实施例中，第一标准单元和第二标准单元可以是基于CMOS晶体管实现。第一版图是通过将第一标准版图的多余栅极多晶硅上的连接关系转移到第一标准版图中的适当的其它栅极多晶硅上并且去除第一标准版图的多余栅极多晶硅得到的，第二版图是第二标准版图或者是通过将第二标准版图的多余栅极多晶硅上的连接关系转移到第二标准版图中的适当的其它栅极多晶硅上并去除第二标准版图的多余栅极多晶硅得到的。

在一些实施例中，第一标准单元和第二标准单元可以是两输入异或门。

本领域技术人员将理解，可以通过用诸如Verilog或VHDL的硬件描述语言(HDL)来实现根据本公开的电路和/或芯片。可以针对给定集成电路制造技术设计的单元库合成HDL描述，并可以出于定时、功率和其他原因修改，以获得最终的设计数据库，可以将最终的设计数据库传输到工厂以通过半导体制造系统生产集成电路。半导体制造系统可通过(例如在可包括掩膜的晶片上)沉积半导体材料、移除材料、改变所沉积材料的形状、(例如通过掺杂材料或利用紫外处理修改介电常数)对材料改性等等来生产集成电路。集成电路可以包括晶体管并还可以包括其他电路元件(例如，诸如电容器、电阻器、电感器等无源元件)以及晶体管和电路元件之间的互连。

图7示例性地示出了根据本公开的实施例的运算芯片和计算设备的示意图。

根据本公开的实施例，还提供一种运算芯片。参考图7，运算芯片704包括至少一个如前文中所述的集成电路702。在一些实施例中，该运算芯片704可以同时包括如前文所述的包括第一标准单元和第二标准单元并对标准单元的标准版图进行调整以减小版图面积的集成电路702和完全采用标准版图未作调整的其它数字集成电路或模拟集成电路。运算芯片704可以用于实现较为复杂的运算功能，例如可以实现某种算法(诸如散列算法)。本领域技术人员将理解，虽然图7中所示的运算芯片704是计算设备700的一部分，但运算芯片704也可以作为独立的部件单独使用。

根据本公开的实施例，还提供一种计算设备，其可以用于执行挖掘虚拟数字货币的算法。参考图7，该计算设备700可以包括：至少一个如前文中所述的运算芯片704；控制芯片706；电源模块708；以及散热器710。其中，控制芯片706与至少一个运算芯片704耦接；电源模块708可用于向至少一个运算芯片704、控制芯片706提供电力；散热器710可用于给至少一个运算芯片704、控制芯片706和/或电源模块708散热。在优选的实施例中，计算设备700例如可以用于执行挖掘比特币的散列算法。

图中的流程图和框图显示了根据本公开的各个实施例的方法的可能实现的体系架构、功能和操作。在一些替换的实现中，方框中所标注的功能也可以以不同于图中所标注的顺序发生。例如，取决于所涉及的功能，两个连续的方框实际上可以基本并行地执行，或者这些方框有时也可以按相反的顺序执行。还将注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以由执行规定的功能或行为的或执行专用或通用硬件与计算机指令的组合的基于专用或通用硬件的系统来实现。

在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。

如在此所使用的，词语“示例性的”意指“用作示例、实例或说明”，而不是作为将被精确复制的“模型”。在此示例性描述的任意实现方式并不一定要被解释为比其它实现方式优选的或有利的。而且，本公开不受在技术领域、背景技术、发明内容或具体实施方式中所给出的任何所表述的或所暗示的理论所限定。

另外，本文的描述可能提及了被“连接”在一起的元件或特征。如在此所使用的，除非另外明确说明，“连接”意指一个元件/节点/特征与另一种元件/节点/特征在电学上、机械上、逻辑上或以其它方式直接地连接(或者直接通信)。

另外，仅仅为了参考的目的，还可以在本文中使用“第一”、“第二”等类似术语，并且因而并非意图限定。例如，除非上下文明确指出，否则涉及结构或元件的词语“第一”、“第二”和其它此类数字词语并没有暗示顺序或次序。

还应理解，“包括”一词在本文中使用时，说明存在所指出的特征、整体、步骤、操作、单元和/或组件，但是并不排除存在或增加一个或多个其它特征、整体、步骤、操作、单元和/或组件以及/或者它们的组合。

虽然已通过示例详细展示了本发明的一些具体实施例，但是本领域技术人员应当理解，上述示例仅意图是说明性的而不限制本发明的范围。本领域技术人员应该理解，上述实施例可以在不脱离本发明的范围和实质的情况下被修改。本发明的范围是通过所附的权利要求限定的。

Claims (14)

1.一种用于版图设计的方法，其特征在于，所述方法包括：

利用初级标准单元库基于用于第一集成电路的电路图网表生成用于第一集成电路的初级版图，所述电路图网表包括第一标准单元和第二标准单元，所述初级标准单元库包括所述第一标准单元的第一标准版图和所述第二标准单元的第二标准版图；

分析所述初级版图中包括第一标准版图和第二标准版图的所有标准版图之间是否具有拼接关系并统计标准版图之间的拼接频次；以及

响应于确定所述第一标准版图和所述第二标准版图在所述初级版图中具有拼接关系以及确定所述第二标准版图是所述初级版图中与所述第一标准版图的拼接频次高于所述第一标准版图与所述初级版图中除所述第一标准版图和第二标准版图之外的其它一个或多个标准版图之间的拼接频次的标准版图，基于所述第一标准版图与所述第二标准版图在所述初级版图中的拼接关系，将所述第一标准版图与所述第二标准版图合并以对用于第一集成电路的合并版图进行优化。

2.如权利要求1所述的用于版图设计的方法，其特征在于，所述第一标准版图和所述第二标准版图中的至少一个标准版图的版图面积大于所述至少一个标准版图的版图面积的理论最小值，并且将所述第一标准版图与所述第二标准版图合并以对用于第一集成电路的合并版图进行优化包括：减小所述第一标准版图和所述第二标准版图的合并版图的面积。

3.根据权利要求2所述的用于版图设计的方法，其特征在于，减小所述第一标准版图和所述第二标准版图的合并版图的面积包括：

识别所述第一标准版图和所述第二标准版图中的所述至少一个标准版图中的潜在可优化区域；

基于所述第一标准版图与所述第二标准版图的拼接关系，确定所述第一标准版图和所述第二标准版图对所述潜在可优化区域是否存在限制；

响应于确定所述第一标准版图和所述第二标准版图对所述潜在可优化区域没有限制，确定所述潜在可优化区域是可优化区域；以及

对包括所述可优化区域的所述至少一个标准版图的布局进行调整，以减小所述可优化区域的面积。

4.根据权利要求2所述的用于版图设计的方法，其特征在于，所述至少一个标准版图是基于MOS晶体管实现的，并且减小所述第一标准版图和所述第二标准版图的合并版图的面积包括：将所述至少一个标准版图中的多余栅极多晶硅上的连接关系转移到所述至少一个标准版图中的适当的其它栅极多晶硅上，并去除所述多余栅极多晶硅，其中所述多余栅极多晶硅不同于用作隔离边界的虚拟多晶硅。

5.根据权利要求1所述的用于版图设计的方法，其特征在于，将所述第一标准版图与所述第二标准版图合并以对合并版图进行优化包括：减少后续布线中互连的长度。

6.根据权利要求5所述的用于版图设计的方法，其特征在于，减少后续布线中互连的长度进一步包括：

将经由自动布线得到的、与所述第一标准版图或所述第二标准版图内的互连处于不同金属层的所述第一标准版图和所述第二标准版图之间的互连调整到与所述第一标准版图或所述第二标准版图内的互连相同的金属层上。

7.如权利要求1所述的用于版图设计的方法，其特征在于，所述方法还包括：

将经优化的合并版图拆分成所述第一标准单元的第一优化版图和所述第二标准单元的第二优化版图；以及

将所述第一优化版图和所述第二优化版图添加到所述初级标准单元库，以形成经优化的标准单元库。

8.如权利要求7所述的用于版图设计的方法，其特征在于，所述第一优化版图包括用于指示所述第一优化版图在版图设计中需要与所述第二优化版图组合使用的信息，以及所述第二优化版图包括用于指示所述第二优化版图在版图设计中需要与所述第一优化版图组合使用的信息。

9.如权利要求1所述的用于版图设计的方法，其特征在于，所述第一标准版图、所述第二标准版图和经优化的合并版图满足工艺设计规则。

10.一种集成电路，其特征在于，所述集成电路包括：

第一标准单元；和

第二标准单元，其中所述第一标准单元的第一版图和所述第二标准单元的第二版图具有拼接关系，所述第一版图是通过调整初级标准单元库中所述第一标准单元的第一标准版图的布局得到的，所述第二版图是所述初级标准单元库中所述第二标准单元的第二标准版图或者是通过调整所述初级标准单元库中所述第二标准单元的第二标准版图的布局得到的，使得所述第一版图和所述第二版图的面积之和小于所述第一标准版图和所述第二标准版图的面积之和，

其中，调整第一标准版图的布局包括将所述第一标准版图的多余栅极多晶硅上的连接关系转移到所述第一标准版图中的适当的其它栅极多晶硅上并且去除所述第一标准版图的多余栅极多晶硅，并且调整第二标准版图的布局包括将所述第二标准版图的多余栅极多晶硅上的连接关系转移到所述第二标准版图中的适当的其它栅极多晶硅上并去除所述第二标准版图的多余栅极多晶硅，

其中，所述第一标准版图和所述第二标准版图的多余栅极多晶硅不同于用作隔离边界的虚拟多晶硅。

11.根据权利要求10所述的集成电路，其特征在于，所述第一标准单元和所述第二标准单元是基于CMOS晶体管实现的。

12.根据权利要求11所述的集成电路，其特征在于，所述第一标准单元和所述第二标准单元是两输入异或门，所述集成电路是加法器电路。

13.一种运算芯片，其特征在于，包括至少一个根据权利要求10至11中任意一项所述的集成电路。

14.一种计算设备，其特征在于，所述计算设备用于执行挖掘虚拟数字货币的算法，并且包括：

至少一个根据权利要求13所述的运算芯片；

控制芯片；

电源模块；和

散热器；

其中，所述控制芯片与所述至少一个运算芯片耦接并用于控制所述至少一个运算芯片的操作，

其中，所述电源模块用于向所述至少一个运算芯片和/或所述控制芯片提供电力，以及

其中，所述散热器用于给所述至少一个运算芯片、所述控制芯片和/或所述电源模块散热。

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