CN113113404A - 集成电路结构、器件和计算机实现的方法 - Google Patents

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Abstract

本文描述了分裂堆叠三重高度单元及其布局生成方法。该结构包括形成在三个堆叠的行内的电路。该电路包括具有第一多个电子组件的第一级和具有第二多个电子组件的第二级。第一行包括位于第一行的顶部内的第一多个电子组件的第一电子组件。第二多个电子组件的第一电子组件位于第一行的底部和第二行的顶部内。第二多个电子组件的第二电子组件位于第三行的顶部和第二行的底部内。第一多个电子组件的第二电子组件位于第三行的底部内。本发明的实施例还涉及集成电路结构、器件和计算机实现的方法。

Description

集成电路结构、器件和计算机实现的方法
技术领域
本发明的实施例涉及集成电路结构、器件和计算机实现的方法。
背景技术
电子设计自动化(EDA)和相关工具使复杂集成电路的高效设计成为可能，该集成电路可以具有非常大量的组件(例如，数千、数百万、数十亿或更多)。如果不是不可能的话，人工规范所有那些组件的特征和放置(例如，用于实现期望的逻辑的晶体管布置、晶体管的类型、信号路由)对于现代集成电路而言将是极其耗时且昂贵的。现代的EDA工具利用单元来促进不同抽象级别的电路设计。EDA的上下文中的单元是软件中的电子电路的物理器件布局内的组件的抽象表示。可以使用单元来设计电路，其中然后可以使用与那些单元相关联的较低级别的规范(例如，晶体管布置、信号路由)来实现那些电路。标准库用于设计电子电路，使功率性能区域(PPA)优化成为可能。
发明内容
本发明的实施例提供了一种集成电路结构，包括：电路，包括具有第一多个电子组件的第一级和具有第二多个电子组件的第二级；第一行，包括位于所述第一行的顶部内的所述第一多个电子组件的第一电子组件；第二行，堆叠在所述第一行下方，其中，所述第二多个电子组件的第一电子组件位于所述第一行的底部和所述第二行的顶部内，并且跨越所述第一行和所述第二行之间的边界；以及第三行，堆叠在所述第二行下方，其中，所述第二多个电子组件的第二电子组件位于所述第三行的顶部和所述第二行的底部内，并且跨越所述第二行和所述第三行之间的边界，并且其中，所述第一多个电子组件的第二电子组件位于所述第三行的底部内。
本发明的另一实施例提供了一种集成电路器件，包括：第一逻辑门，形成在多行结构的第一部分和所述多行结构的第四部分内；以及第二逻辑门，形成在所述多行结构的第二部分和所述多行结构的第三部分内，其中：所述第一部分和部分所述第二部分形成第一行，所述第二部分的另一部分和所述第三部分的部分形成第二行，所述第三部分的另一部分和所述第四部分形成第三行，并且所述第一行、所述第二行和所述第三行堆叠在彼此的顶部上以形成所述多行结构。
本发明的又一实施例提供了一种限定包括多个堆叠的行的电路布局的计算机实现的方法，所述计算机实现的方法包括：在单元库内限定包括第一P阱和第一N阱的第一行，所述单元库包括具有所述多个堆叠的行的堆叠三重高度单元，其中，在所述第一N阱中形成第一电子组件的P器件；在所述单元库内限定所述第一行下方的第二行，所述第二行包括第二P阱和第二N阱，其中，在所述第一P阱和所述第二P阱内形成第二电子组件的N器件；在所述单元库内限定所述第二行下方的第三行，所述第三行包括第三P阱和第三N阱，其中，所述第二电子组件的P器件形成在所述第二N阱和所述第三N阱内，并且所述第一电子组件的N器件形成在所述第三P阱内；以及使用电子放置工具，生成电路布局，所述电路布局具有堆叠在彼此的顶部上的所述第一行、所述第二行和所述第三行。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A示出了根据本发明的各个实施例的用分级电路实现的示例性电子器件的框图。
图1B示出了根据本发明的各个实施例的分裂堆叠三重高度单元的布局布置。
图2示出了根据本发明的各个实施例的两级CMOS图。
图3A示出了根据本发明的各个实施例的可以在分裂堆叠三重高度单元中实现的缓冲器的示例性两级逻辑图。
图3B示出了根据本发明的各个实施例的图3A的两级缓冲器的示例性两级晶体管级示意图。
图4示出了根据本发明的各个实施例的分裂堆叠三重高度单元内的使用平面晶体管实现的图3B中的缓冲器的示例器件布局。
图5示出了根据本发明的各个实施例的分裂堆叠三重高度单元内的使用FINFET实现的图3B中的缓冲器的另一示例器件布局。
图6A示出了根据本发明的各个实施例的可以在分裂堆叠三重高度单元中实现的与(AND)门的另一示例性两级晶体管级示意图。
图6B示出了根据本发明的各个实施例的在分裂堆叠三重高度单元内实现的图6A的与门的示例器件布局。
图7是示出根据本发明的各个实施例的用于生成具有分裂堆叠三重高度单元的标准单元库的方法的示例性流程图。
图8是示出根据本发明的各个实施例的生成分裂堆叠三重高度单元的器件布局的计算机实现的方法的示例性流程图。
图9是示出根据本发明的各个实施例的电子电路设计引擎的框图。
图10是示出根据本发明的各个实施例的电路设计引擎的模块的框图。
图11是示出根据本发明的各个实施例的用于实现本文描述的各个方面的示例计算器件架构的示例性框图。
具体实施方式
以下公开提供了许多用于实现所提供主题的不同特征的不同的实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
集成电路(IC)是非常大量的组件(例如，晶体管、电阻器和电容器)的复杂网络，这些组件使用工艺技术的特征互连以实现期望的功能。由于涉及的步骤数和需要处理的设计信息量，手动设计这种组件通常不可行。EDA工具可以用于在该工艺中辅助设计人员。由于设计工艺的规模和复杂性，可以使用分层方法来设计IC，其中将设计分解为较小的部分，组装较小的部分以形成完整的芯片。该工艺还有助于预先设计常用的子块，并在需要时重新使用它们。标准单元库是基本组件(例如，AND、OR、NAND、NOR、XOR、触发器、锁存器)的一个这样的集合，基本组件通常由某些EDA工具使用以自动从块的行为描述生成布局。每个设计都可以具有捕获设计所需的各种信息的抽象表示，诸如功能行为、电路描述、物理布局、时序行为，EDA工具使用其中的许多信息来辅助设计工艺。
EDA工具可以使用与通用电路功能相关联的标准单元库。例如，标准单元可以是相关联的逻辑门(诸如与门、或门、异或门、非门、与非门、或非门或者异或门)以及电路(诸如多路复用器、触发器、加法器或计数器)。那些标准单元可以布置为实现更复杂的集成电路(IC)功能。当设计具有特定功能的IC时，可以选择标准单元。设计人员、EDA软件和/或电子计算机辅助设计(ECAD)工具可以绘制集成电路的设计布局，包括选择的标准单元和/或非标准单元。设计布局可以转换为光掩模。然后，当将由光掩模限定的各种行的图案转印到衬底时，可以制造半导体集成电路。更具体地，除了描述单元的功能操作之外，标准单元还可以包括实现该功能的组件的限定以及那些组件在物理集成电路中的布置。那些组件可以布置在单个平面中，或者在一些情况下，组件可以垂直地堆叠在多行上方以最小化集成电路面积。
数字IC由如AND、OR、NAND、NOR、EXOR等的基本逻辑门的大型网络组成。标准单元库是在任何给定的工艺技术中实现的这些类型的基本逻辑门的集合。CAD工具用于从所需功能的行为描述生成IC布局。这些CAD工具使用来自标准单元库的组件来实现所需的功能。标准单元库中的单元可以是实现为单级CMOS电路或多级的基本逻辑门，其中一个CMOS级的输出连接至下一级的输入，以实现更复杂的功能。每个CMOS级由连接在一起的P型器件网络和N型器件网络组成。每个CMOS级的布局由放置所有N型器件的P阱区域和放置所有P型器件的N阱区域组成。使用工艺技术的互连层将这些器件互连以实现电路。为了构建标准单元库，选择方便的单元高度，并且以相同的高度或一些情况下以标准高度的整数倍来绘制库中的所有单元。每个单元的宽度根据需要变化以容纳所有器件和互连件。库的标准高度分为放置P型器件的顶部N阱部分和放置N型器件的底部P阱部分。通常，P阱部分和N阱部分是相等的。如前所述，标准单元可以由单级或两级或者在一些情况下多于两个CMOS级组成。CMOS级的N器件和P器件的宽度确定了它的驱动强度，或将稳定的信号驱动到所连接的下一个单元的能力。这些宽度还确定了它呈现给驱动它的单元的电容负载。器件宽度越大，驱动强度越大，并且其输入电容也越大。对于库中的任何单元，期望具有大的驱动强度但输入电容低。对于任何给定的逻辑功能，标准单元库通常由多个驱动强度单元组成。通常由使用较小的器件的第一级(以最小化输入引脚电容)和使用较大的器件的第二级(以最大化其驱动强度)来构建具有两个CMOS级的单元。在一些实施例中，该专利描述了用于这种两级单元的新颖的布局方案，其中，在组成的器件中，在3个垂直堆叠的标准单元高度上有效地放置2个CMOS级。
IC功能可以在顺序级中执行，其中第一级的输出用作第二级的输入。在一些情况下，级功能可以垂直堆叠在标准单元的行中，以最大化电路面积的使用(例如，如本文中进一步描述的分裂堆叠三重高度单元)。本文提供了包括分级电路(例如，具有两个或更多个级)的系统和方法，该分级电路被实现为适配于三行或更多行内(例如，分裂堆叠三重高度单元)。分级电路可以是用平面晶体管技术、FinFET工艺技术等实现的那些。更具体地，多级电路的各个级的组件可以在器件布局的至少三行上分开。可以有策略地执行跨单元内的行和跨单独的单元的多级IC电路的划分，以实现设计目标。例如，一些实施例可以根据子电路的特性(诸如子电路内的组件的物理尺寸)划分子电路或跨不同的单元。
图1A示出了根据本发明的各个实施例的用分级电路实现的示例性电子器件100的框图。电子器件100在至少两级(例如，第一级和第二级)中实现。在该示例中，第一级的电路110的描述及其实现的物理组件比第二级的电路120小，因为第一级设计为接收和生成比第二级小的驱动强度，第二级处理更大的驱动强度。图1B示出了根据本发明的各个实施例的分裂堆叠三重高度单元150的框图。图1A的电子器件100在本文中称为分裂堆叠三重高度单元150内实现，其中多级设计的各个级的组件分裂成至少三行高的结构的多行。分裂堆叠三重高度单元150包括堆叠在彼此顶部上的至少三行152、154、156(例如，三重高度)。电路110、120的组件在堆叠的行152、154、156上实现。更具体地，电路110的组件可以跨越行152、156分裂。较大的电路120的组件可以跨越堆叠在结构150内的多个单元分裂。例如，电路120可以在行154以及行152和行156的部分内实现。较小的电路110的组件跨越行152的顶部和行156的底部分裂。
图2示出了根据本发明的各个实施例的两级CMOS功能，其中第一级110的输出连接至第二级120的输入。级110和120中的每个包括P器件的网络(例如，P堆叠件202、204)和N器件的网络(例如，N堆叠件206、208)。与第二级120的P堆叠件204和N堆叠件208的尺寸相比，第一级110的P堆叠件202和N堆叠件206的尺寸更小，以便最小化输入引脚电容并且最大化驱动强度。该相对尺寸在图2中通过用于第一级110的较小的框和用于第二级120的较大的框表示。图1B示出了根据本发明的各个实施例的图1A中的2级通用示意图的通用分裂堆叠三重高度单元布局布置。
返回图1B，如图4中更详细地描述的，每行152、154、156由P阱区域和N阱区域组成。相对于顶行(例如，单元152)和底行(例如，单元156)翻转中间行(例如，单元154)，使得单元152的P阱区域与中间行的P阱区域(例如，单元154)邻接。第三行(例如，单元156)的N阱区域与中间行(例如，单元154)的N阱区域邻接。这导致从顶部到底部的图案为较小的N阱区域，随后是较大的P阱区域，随后是较大的N阱区域，随后是较小的P阱区域。因此，单元152的最顶部N阱区域和单元154的最底部P阱区域分别容纳较小宽度的P器件和N器件，并且中间的P阱区域和N阱区域(例如，单元152、154、156)将分别容纳较大宽度的N器件和P器件。图1B还示出了该三重堆叠布置中的图2的CMOS示意图中的各种N器件和P器件的放置。第一级110的P堆叠件202放置在最顶部的较小的N阱区域中，而第一级110的N堆叠件206放置在最底部的较小的P阱区域中。第二级120的N堆叠件208放置在第一行和第二行(例如，单元152、154)之间形成的较大的合并的P阱区域中，并且第二级120的P堆叠件204放置在第二行和第三行(例如，单元154、156)之间形成的较大的合并的N阱区域中。
图3A示出了根据本发明的各个实施例的可以在分裂堆叠三重高度单元中实现的示例性两级逻辑图300。图3A中示出的两级逻辑图300是具有第一反相器302和第二反相器304的缓冲器。缓冲器是输出与输入相同的逻辑值的电子电路(例如，如果将逻辑低‘0’作为输入提供给缓冲器，则它将输出逻辑低‘0’)。虽然缓冲器输出与作为输入接收的逻辑值相同的逻辑值，但是在所示示例中，输入到缓冲器的信号的驱动强度由缓冲器放大。换句话说，来自所述的缓冲器的输出信号具有比输入信号更大的驱动强度。更大的驱动强度用于使用原始输入信号的逻辑状态来驱动大电路。
两级逻辑图300接收输入信号I。第一反相器302向第二反相器304输出反相信号A。第二反相器304与第一反相器302串联电耦合。第二反相器304生成基本上等于第一反相器302的输入信号I的输出信号O。第一反相器302在视觉上示出为比第二反相器304小的器件。第一反相器302的尺寸调整为小于第二反相器304，由于第一反相器302设计为处理较低的驱动强度，并且因此需要较小的组件。第二反相器304在视觉上示出为较大的器件。与输出信号O相关联的驱动强度大于输入信号I的驱动强度。
图3B示出了根据本发明的各个实施例的图3A的两级逻辑图300的示例性两级晶体管级电示意图350。两级晶体管级电示意图350包括串联耦合在一起的两个互补金属氧化物半导体场效应晶体管(CMOS)反相器360、370。CMOS反相器360由正金属氧化物半导体场效应(PMOS)晶体管362和负金属氧化物半导体场效应(NMOS)晶体管364组成。CMOS反相器370由PMOS晶体管372和NMOS晶体管374组成。由于每个晶体管的物理尺寸，CMOS反相器370可以生成比CMOS反相器360更大的驱动强度。CMOS反相器360、370可以在如图4所示的分裂堆叠三重高度单元中实现。
图4示出了根据本发明的各个实施例的分裂堆叠三重高度单元400内的使用平面晶体管实现的图3B中的缓冲器的示例器件布局。为了说明的目的，PMOS晶体管362、372和NMOS晶体管364、374示出为平面晶体管。分裂堆叠三重高度单元400包括三个堆叠的行410、420、430。电源轨和接地轨在界定每个单元的行边界处。例如，行410由电源轨405(例如，VDD)和接地轨415(例如，VSS)界定。行420由接地轨415(例如，VSS)和电源轨425(例如，VDD)界定。行430由电源轨425(例如，VDD)和接地轨435(例如，VSS)界定。电源轨和接地轨为行内实现的组件提供电源。
每行具有P阱和N阱。例如，第一行410包括P阱414和N阱416。第二行420包括P阱224和N阱426。第三行430包括P阱434和N阱436。P阱414和P阱424彼此邻接，并且产生比P阱434所覆盖的区域更大的P阱区域(例如，尺寸约为两倍)。类似地，N阱426和N阱436彼此邻接，并且产生比N阱416所覆盖的区域更大的N阱区域(例如，尺寸约为两倍)。合并的P阱区域(例如，P阱414和P阱424)和合并的N阱区域(例如，N阱426和N阱436)的每个促进行410、420、430之间的区域上的扩散。使用行410、420、430之间的区域促进三重堆叠单元高度结构400的更大区域的使用。换句话说，三重堆叠单元高度结构的未使用的区域较小。CMOS反相器360、370在行410、420、430内实现。更具体地，PMOS晶体管在N阱内实现，而NMOS晶体管在P阱中实现。因为CMOS反相器370的尺寸大于CMOS反相器360的尺寸，所以CMOS反相器370的组件在较大的P阱和N阱区域上实现。换句话说，在由P阱414和P阱424形成的较大的P阱区域内实现NMOS晶体管374。在由N阱426和N阱436形成的较大的N阱区域内实现PMOS晶体管372。多晶硅互连件440将PMOS晶体管372与NMOS晶体管374连接以形成CMOS反相器370。由于CMOS反相器360的尺寸小于CMOS反相器370的尺寸，所以CMOS反相器360可以跨越行410和行430分裂。在N阱416中实现PMOS晶体管362。NMOS晶体管364在P阱434中实现。
图5示出了根据本发明的各个实施例的分裂堆叠三重高度单元500内的使用FINFET实现的图3B中的缓冲器的另一示例布局。为了说明的目的，PMOS晶体管362、372和NMOS晶体管364、374示出为FinFET晶体管。分裂堆叠三重高度单元500包括行510、520、530。在图5所示的实施例中，在行510、520、530中实现CMOS反相器370。更具体地，在由行520的N阱526和行530的N阱536的组合形成的较大的N阱区域中实现具有包括P鳍542的五个P鳍538的PMOS晶体管372。在一些实施例中，P鳍542可以是伪鳍。在其他实施例中，P鳍542可以是有源鳍。在由行510的P阱514和行520的P阱524形成的较大的P阱区域中实现具有五个N鳍528的NMOS晶体管374。在一些实施例中，N鳍540可以是伪鳍。在其他实施例中，N鳍540可以是有源鳍。多晶硅550形成用于NMOS晶体管374和PMOS晶体管372的栅极以形成CMOS反相器370。如图3B所示，多晶硅550也将NMOS晶体管374和PMOS晶体管372的栅极连接在一起。
CMOS反相器360跨越行510的顶部和行530的底部分裂。更具体地，在行510的N阱516(例如，行510的顶部)内实现具有两个P鳍518的PMOS晶体管362。在行550的P阱537(例如，行530的底部)内实现具有两个N鳍534的NMOS反相器364。根据图3B的电路示意图，使用互连层以及电源轨和在器件之间的其他连接完成该布局。
图6A示出了根据本发明的各个实施例的可以在分裂堆叠三重高度单元中实现的与门600的另一示例性两级晶体管级示意图。与门是这样的逻辑门：当“与”门的两个输入均为逻辑高时，输出逻辑高；当两个输入中的任何一个为逻辑低电平时，输出逻辑低。与门600包括两级：与非门610和反相器620。与非门610包括PMOS晶体管612、614和NMOS晶体管616、618。与非门是这样的逻辑门：当两个输入都为高时输出逻辑低；当任一输入为逻辑低电平时输出逻辑高。反相器620包括PMOS晶体管622和NMOS晶体管624。使用比与非门610更大的器件来构造反相器620。
图6B示出了根据本发明的各个实施例的分裂堆叠三重高度单元650内实现的图6A的与门600的示例布局。分裂堆叠三重高度单元650包括三个堆叠行660、670、680。出于说明的目的，PMOS晶体管612、614、622和NMOS晶体管616、618、624示出为FinFET晶体管。行660包括P阱662和N阱663。行670包括P阱672和N阱673。行680包括P阱682和N阱683。因为与非门610使用具有比反相器620少的鳍的晶体管，与非门610可以跨越行660的顶部和行680的底部分裂。更具体地，具有两个P鳍664的PMOS晶体管612和具有两个P鳍665的PMOS晶体管614都在N阱663中实现。具有N鳍684的NMOS晶体管616和具有N鳍686的NMOS晶体管618都在P阱682中实现。因为反相器620使用比与非门610更多的鳍，所以PMOS晶体管622和NMOS晶体管624在较大的N阱和P阱区域内实现。更具体地，具有鳍674的NMOS晶体管624在通过邻接P阱662和P阱672而产生的较大的P阱内的两个支脚或列692、694上实现。在一些实施例中，N鳍676可以是伪鳍。在其他实施例中，N鳍676可以是有源鳍。具有P鳍687的PMOS晶体管622在通过邻接N阱673和N阱683而产生的较大的N阱区域内的两个支脚或列692、694上实现。在一些实施例中，P鳍688可以是伪鳍。在其他实施例中，P鳍688可以是有源鳍。
合并的P阱区域(例如，P阱662和P阱672)和合并的N阱区域(例如，N阱673和N阱683)的每个促进沿着行660、670、680之间的交叉区域的主动扩散。行660、670、680之间的交叉区域用于主动扩散导致三重高度结构中的每个支脚的扩散宽度增大。这进而导致对于相同的单元区域，单元的驱动强度增大。在三重堆叠单元高度结构600内使用更大的区域还使该结构内的支脚的数量更少以实现给定的驱动强度。由于支脚的数量较少，减少了连接不同支脚所需的布线，进而减少了互连寄生效应。由于寄生效应较小，因此单元的性能和功率得以改进。这也导致了单元内的较小的路由阻塞，提高了信号的可路由性。引脚也分布在三行660、670、680上，进一步增加了用于路由的引脚的可布线性。
图7是根据本发明的各个实施例的示例性流程图700，示出了用于确定标准单元库中的每个单元是否是用于实现为分裂堆叠三重高度单元的良好候选的方法。为了易于理解，这里参考先前描述的结构描述了图7，应当理解，该方法也适用于许多其他结构。为了生成分裂堆叠单元高度结构，诸如图3B、图4和图6B所示的那些，确定单个标准单元高度内的每个支脚可以实现的P鳍或N鳍的最大数量(例如，步骤602)。例如，考虑行660，该行内的在一个支脚或列692中可以实现的P鳍或N鳍的最大数量是两个(例如，两个P鳍664和两个N鳍674)。类似地，支脚或列694内的行660的最大鳍数目也为两个(例如，两个P鳍665和两个N鳍674)。然后确定用于合并扩散的每个支脚的最大鳍数量(例如，步骤704)。该鳍数量将包括每行内的每个支脚的两个鳍以及在行的交叉处的附加鳍。该鳍数量说明了邻接行的相似阱之间的鳍。例如，行660的P阱662邻接行670的P阱672，每个阱可容纳两个鳍。另外，鳍676可以放置在行660、670的交叉处。在该示例中，支脚或列694的最大鳍数量为五个。该单元首先实现为标准的单高度单元，并且评估单元的PPA(例如，步骤706)。接下来，确定该单元是否是级CMOS栅极(例如，步骤708)。如果该单元是单级CMOS栅极，则不考虑将该单元用于分裂堆叠三重高度实现，并且将分析移至标准单元库中的下一个单元(例如步骤726)，并且从步骤706开始重复该工艺。如果单元由两个CMOS级组成，则在三重堆叠单元高度结构的第一行的顶部(例如，行510的N阱516或行660的N阱663)内实现第一级的P鳍(例如，PMOS晶体管362的P鳍518或PMOS晶体管612的P鳍664和PMOS晶体管614的P鳍665)(例如，步骤710)。如果所需的P鳍的数量超过一行内的每个支脚的最大鳍数量，则PMOS器件可能需要用多个支脚来实现。接下来，在第三行的下半部分(例如，行530的P阱537或行680的P阱682)中实现第一级器件的N鳍(例如，NMOS晶体管364的N鳍534或NMOS晶体管616的N鳍684和NMOS晶体管618的N鳍686)(例如，步骤712)。基于对于合并的扩散的每个支脚的最大鳍数量，在邻接第一行和第二行(例如，行510和行520或行660和行670)之间的P阱(例如，P阱514和P阱524或P阱662和P阱672)的较大P阱区域内实现第二级器件的N鳍(例如，NMOS晶体管374的N鳍528或NMOS晶体管624的N鳍674)(例如，步骤714)。使用示例三重堆叠单元高度结构650，每个支脚(例如，支脚692或支脚694)实现的N鳍674的数量为五个(例如，P阱662中的两个N鳍、P阱672中的两个N鳍和在P阱662和P阱672之间的一个N鳍676)。基于对于合并的扩散的每个支脚的最大鳍数量，在邻接第二行和第三行(例如，行520和行530或行670和行680)之间的N阱(例如，N阱526和N阱536或N阱673和N阱683)的较大N阱区域内实现第二级器件的P鳍(例如，PMOS晶体管372的P鳍538或PMOS晶体管622的P鳍687)(例如，步骤716)。一旦将各种晶体管和鳍放置在布局内，就通过根据电路示意图建立所有互连件来完成布局(例如，步骤718)。使用生成的器件布局通过仿真来执行PPA分析(例如，步骤720)。然后确定PPA分析是否比步骤706期间的输出更好(例如，步骤722)。如果PPA分析比步骤706期间的输出更好，则将单元添加到单元库中，诸如图8和图9所描述的那些(例如，步骤724)，并且选择下一个单元进行分析(例如，步骤726)。另一方面，如果PPA分析不比步骤706期间的输出好，则不将单元添加到库中，并且从单元库中选择下一个单元(例如，步骤726)。
图8是根据本发明的各个实施例的示例性流程图800，示出了生成分裂堆叠三重高度单元的器件布局的计算机实现的方法。虽然为了易于理解，本文参考先前描述的结构描述了图8，但是应当理解，该方法也适用于许多其他结构。限定包括多个堆叠的行(例如，行410、420、430；行510、520、530；行660、670、680)的电路布局(例如，分裂堆叠三重高度单元400、分裂堆叠三重高度单元500、分裂堆叠三重高度单元650)的计算机实现的方法包括多个步骤。诸如单元储存库910的单元库包括分裂堆叠三重高度单元(例如，分裂堆叠三重高度单元400、分裂堆叠三重高度单元500、分裂堆叠三重高度单元650)。在诸如单元储存库910的单元库内限定包括第一P阱(例如414；514；662)和第一N阱(例如416；516；663)的第一行(例如，行410；行510；行660)(例如，在步骤810处)。在第一N阱(例如，N阱416、N阱516；N阱663)中形成第一电子组件(例如，CMOS反相器360；与非门610)的P器件(例如，PMOS晶体管362；PMOS晶体管612或PMOS晶体管614)。在诸如行410、行510或行660的第一行下方的单元库(例如，单元储存库910)内限定第二行(例如，行420；行520；行670)(例如，步骤820)。第二行(例如，行420；行520；行670)包括第二P阱(例如，P阱424；P阱524；P阱672)和第二N阱(例如，N阱426；N阱526；N阱673)。在第一P阱(例如，P阱414；P阱514；P阱662)和第二P阱(例如，P阱424；P阱524；P阱672)内形成第二电子组件(例如，CMOS反相器370；反相器620)的N器件(例如，NMOS晶体管374；NMOS晶体管624)。在诸如单元储存库910的单元库内限定第二行(例如，行420；行520；行670)下方的第三行(例如，行430；行530；行680)(例如，步骤830)。第三行(例如，行430；行530；行680)包括第三P阱(例如，P阱434；P阱537；P阱682)和第三N阱(例如，N阱436；N阱536；N阱683)。在第二N阱(例如，N阱426；N阱526；N阱673)和第三N阱(例如，N阱436；N阱536；N阱683)内形成第二电子组件(例如，CMOS反相器370；反相器620)的P器件(例如，PMOS晶体管372；PMOS晶体管622)；并且在第三P阱(例如，P阱434；P阱537；P阱682)内形成第一电子组件(例如，CMOS反相器360；与非门610)的N器件(例如，NMOS晶体管364；NMOS晶体管616或NMOS晶体管618)。诸如分裂堆叠三重高度单元400、分裂堆叠三重高度单元500或分裂堆叠三重高度单元650的电路布局包括堆叠在彼此的顶部上的第一行(例如，行410；行510；行660)、第二行(例如，行420；行520；行670)和第三行(例如，行430；行530；行680)。
图9是示出根据本发明的各个实施例的电子电路设计引擎的框图。电子电路设计引擎902促进了在物理集成电路的制造中使用的生产集成电路设计904的开发。电子电路设计引擎902接收或促进集成电路设计906的初始生成，该集成电路设计906可以被开发(例如，经过多个迭代修订)并且诸如通过与用户界面的交互或自动化脚本的执行而存储在非暂时性电路设计储存库908中。例如，应请求，电子电路设计引擎902可以以计算机文件的形式访问或接收集成电路设计906，对集成电路设计906执行操作，然后输出设计的修改形式(例如，作为集成电路设计906文件存储在设计储存库908中，或者作为生产集成电路设计904(例如，以EDA文件、网表的形式)用于制造)。集成电路设计906可以由多个组件(例如，电阻器、电容器、晶体管逻辑门、数据信号线)组成，其中的一些或全部采取单元的形式。集成电路设计906可以采取多种形式，诸如以寄存器传输级(RTL)表示或更特定于硬件的规范(诸如网表)的设计的行为模型。电子电路设计引擎902响应于一个或多个单元储存库(例如，单元储存库910)，该单元储存库存储与可以用作集成电路设计904、906的生成中的构建块的单元相关联的数据。这种单元可以包括标准单元，标准单元可以采用多种形式并表示多种功能(例如，一个或多个逻辑门的操作)，诸如实现逻辑门的两个或多个级的分裂三重堆叠件单元高度结构。
电子电路设计引擎可以提供各种不同的电路设计功能。图10是示出根据本发明的各个实施例的电路设计引擎的模块的框图。电子电路设计引擎902经由文件或命令来接收集成电路设计906，该文件或命令指示经由诸如电路设计用户界面1002的机制输入的该设计906的内容。界面1002可以显示描述集成电路设计的图形或文本，并且提供用于构建和操纵设计的命令。电路设计用户界面1002可以用于例如将单元放置在集成电路设计内。例如，电路分析和修改引擎1004可以自动或半自动推荐优化的单元布置，诸如图1A至图6B中描述的那些。电子电路设计引擎902还响应于单元储存库910，该单元储存库910存储单元数据记录，如在912处所描述的，单元数据记录具有变化的高度，该高度可能不是标准单个单元行高度的倍数，并且放置参考边缘位于N阱和P阱的交叉处。电路设计用户界面1002可以提供用于从储存库910访问标准单元并且将它们集成到集成电路设计906中的控件。在完成集成电路设计906之后，可以从电子电路设计引擎902输出该设计以保存在非暂时性计算机可读介质中或作为用于制造集成电路的生产集成电路设计904。另外，电路合成器1006可以自动编译和优化集成电路设计906。
图11是示出用于实现本文描述的各个方面的示例计算器件架构的示例性框图1100。总线1004可以用作互连硬件的其他所示组件的信息高速公路。标记为CPU(中央处理单元)的处理系统908(例如，给定计算机或多台计算机上的一个或多个计算机处理器/数据处理器)可以执行执行程序所需的计算和逻辑运算。非暂时性处理器可读存储介质(诸如只读存储器(ROM)1112和随机存取存储器(RAM)1116)可以与处理系统1108通信，并且可以包括一个或多个用于此处指定操作的编程指令。可选地，程序指令可以存储在诸如磁盘、光盘、可记录存储器器件、闪存或其他物理存储介质的非暂时性计算机可读存储介质上。
在一个示例中，磁盘控制器1148可以将一个或多个可选磁盘驱动器接口到系统总线1004。这些磁盘驱动器可以是外部或内部CD-ROM、CD-R、CD-RW或DVD或诸如1152的固态驱动器，或者外部或内部硬盘驱动器1156。如前所述，这些各种磁盘驱动器1152、1156和磁盘控制器是可选器件。系统总线1004还可以包括至少一个通信端口1120，以允许与物理连接至计算系统或可通过有线或无线网络从外部获得的外部器件进行通信。在一些情况下，通信端口1120包括或以其他方式包括网络界面。
为了提供与用户的交互，本文描述的主题可以在具有显示器件1140(例如，CRT(阴极射线管)或LCD(液晶显示器)监测器)和输入器件1132(诸如键盘1136和/或定点器件(例如鼠标或轨迹球)和/或触摸屏)的计算器件上实现，显示器件1140用于将从总线1004获取的信息显示给用户，用户可以通过输入器件1132向计算机提供输入。其他种类的输入器件1132也可以用于提供与用户的交互；例如，提供给用户的反馈可以是任何形式的感觉反馈(例如，视觉反馈、通过麦克风的听觉反馈或触觉反馈)；并且可以以任何形式接收来自用户的输入，包括声音、语音或触觉输入。在输入器件1132和键盘1136中，可以通过输入器件界面1128耦合到总线1004并且经由总线1004传送信息。其他计算器件(诸如专用服务器)可以省略显示器1140和显示界面1114、输入器件1132、键盘1136和输入器件界面1128中的一个或多个。
另外，本文中描述的方法和系统可以通过包括可以由器件处理子系统执行的程序指令的程序代码在许多不同类型的处理器件上实现。软件程序指令可以包括源代码、目标代码、机器代码或可操作以使处理系统执行本文所述的方法和操作的任何其他存储的数据，并且可以以诸如C、C++、JAVA、Perl、Python、Tcls的任何合适的编程语言或任何其他合适的编程语言提供。然而，也可以使用其他实施方式，诸如配置为实施本文描述的方法和系统的固件或甚至适当设计的硬件。
可以将系统和方法的数据(例如，关联、映射、数据输入、数据输出、中间数据结果、最终数据结果等)存储并实现在一种或多种不同类型的计算机实现的数据存储中，诸如不同类型的存储器件和程序结构(例如，RAM、ROM、闪存、平面文件、数据库、编程数据结构、编程变量、IF-THEN(或类似类型)语句结构等)。注意，数据结构描述了用于在数据库、程序、存储器或其他计算机可读介质中组织和存储数据以供计算机程序使用的格式。
本文所述的计算机组件、软件模块、功能、数据存储和数据结构可以直接或间接彼此连接，以允许它们的操作所需的数据流。还应注意，模块或处理器包括但不限于执行软件操作的代码单元，并且可以例如实现为代码的子例程单元，或实现为代码的软件功能单元，或实现为对象(如面向对象的范例)，或实现为小程序，或计算机脚本语言或另一种计算机代码。根据当前的情况，软件组件和/或功能可以位于单个计算机上，也可以分布在多台计算机上。
如本文所述的各种工艺的使用可以提供许多优点。例如，主题的使用使得能够在整个改进的功率和信号可路由性中改善分级电子器件的性能。另外，基于分级组件的尺寸，跨分裂堆叠三重高度单元的多行分裂器件晶体管占据较小的表面积。
在一个实施例中，分裂堆叠三重高度单元包括电路、第一行、第二行和第三行。该电路包括具有第一多个电子组件的第一级和具有第二多个电子组件的第二级。第一行包括位于第一行的顶部内的第一多个电子组件的第一电子组件。第二行堆叠在第一行下方。第二多个电子组件的第一电子组件位于第一行的底部和第二行的顶部内，并且跨越第一行和第二行之间的边界。第三行堆叠在第二行下方。第二多个电子组件的第二电子组件位于第三行的顶部和第二行的底部内，并且跨越第二行和第三行之间的边界，其中第一多个电子组件的第二电子组件位于第三行的底部内。
在上述分裂堆叠三重高度单元中，其中，所述第一级和所述第二级是耦合在一起的逻辑门，所述第一级的输出是所述第二级的输入，并且所述第一级的物理尺寸小于所述第二级的物理尺寸。
在上述分裂堆叠三重高度单元中，还包括跨越所述第一行的底部、所述第二行的顶部和底部以及所述第三行的顶部的多晶硅互连件，其中，所述多晶硅互连件将所述第二级的所述第二多个电子组件耦合在一起。
在上述分裂堆叠三重高度单元中，其中，所述第一级和所述第二级中的每个包括反相器、与门、与非门或者或门中的至少一个。
在上述分裂堆叠三重高度单元中，其中，所述第一多个电子组件或所述第二多个电子组件包括平面晶体管。
在上述分裂堆叠三重高度单元中，还包括：第一电源轨和第一接地轨，在所述第一行的顶部外边界和底部外边界处围绕所述第一行，其中，所述第一接地轨位于所述第一行和所述第二行之间的边界处；以及第二电源轨和第二接地轨，在所述第三行的顶部外边界和底部外边界处围绕所述第三行，其中，所述第二电源轨位于所述第二行和所述第三行之间的边界处。
在上述分裂堆叠三重高度单元中，其中，所述第一多个电子组件或所述第二多个电子组件包括具有多个鳍的鳍式场效应晶体管，并且其中，所述第一级的鳍的数量小于所述第二级的鳍的数量。
在上述分裂堆叠三重高度单元中，其中，所述第一多个电子组件或所述第二多个电子组件包括具有多个鳍的鳍式场效应晶体管，并且其中，所述第一级的鳍的数量小于所述第二级的鳍的数量，还包括：所述第一行内的所述第一多个电子组件的第三电子组件，其中，所述第一多个电子组件的第一电子组件定向在所述第一行的第一支脚中，并且所述第一多个电子组件的所述第三电子组件定向在所述第一行的第二支脚中；以及所述第三行内的所述第一多个电子组件的第四电子组件，其中，所述第一多个电子组件的第二电子组件定向在所述第三行的第一支脚中，并且所述第一多个电子组件的所述第四电子组件定向在所述第三行的第二支脚中。
在上述分裂堆叠三重高度单元中，其中，所述第一多个电子组件或所述第二多个电子组件包括具有多个鳍的鳍式场效应晶体管，并且其中，所述第一级的鳍的数量小于所述第二级的鳍的数量，其中，所述第二多个电子组件的第一电子组件跨越第一支脚和第二支脚分裂。
在上述分裂堆叠三重高度单元中，其中，所述第一多个电子组件或所述第二多个电子组件包括具有多个鳍的鳍式场效应晶体管，并且其中，所述第一级的鳍的数量小于所述第二级的鳍的数量，其中，所述第二多个电子组件的第一电子组件跨越第一支脚和第二支脚分裂，其中，所述第一支脚和所述第二支脚中的每个的有源鳍位于所述第一行和所述第二行之间的边界上，与第一接地轨对准。
在上述分裂堆叠三重高度单元中，其中，所述第一多个电子组件或所述第二多个电子组件包括具有多个鳍的鳍式场效应晶体管，并且其中，所述第一级的鳍的数量小于所述第二级的鳍的数量，其中，所述第二多个电子组件的第二电子组件跨越第一支脚和第二支脚分裂。
在上述分裂堆叠三重高度单元中，其中，所述第一多个电子组件或所述第二多个电子组件包括具有多个鳍的鳍式场效应晶体管，并且其中，所述第一级的鳍的数量小于所述第二级的鳍的数量，其中，所述第二多个电子组件的第二电子组件跨越第一支脚和第二支脚分裂，其中，所述第一支脚和所述第二支脚中的每个的有源鳍位于所述第二行和所述第三行之间的边界上，与第二电源轨对准。
在另一个实施例中，一种器件包括第一逻辑门和第二逻辑门。第一逻辑门形成在多行结构的第一部分和多行结构的第四部分内。第二逻辑门形成在多行结构的第二部分和多行结构的第三部分内。第一部分和部分第二部分形成第一行。第二部分的另一部分和第三部分的一半形成第二行。第三部分的另一部分和第四部分形成第三行。第一行、第二行和第三行堆叠在彼此的顶部上以形成多行结构。
在上述器件中，其中，所述第二部分的尺寸大于所述第一部分的尺寸，并且所述第三部分的尺寸是所述第四部分的尺寸的两倍。
在上述器件中，其中，所述第一逻辑门的物理尺寸小于所述第二逻辑门的物理尺寸。
在上述器件中，还包括跨越所述第二部分和所述第三部分的多晶硅，其中，所述多晶硅将所述第二逻辑门的电子组件耦合在一起。
在上述器件中，其中，所述第一逻辑门和所述第二逻辑门中的每个包括反相器、与门、与非门或者或门中的至少一个。
在上述器件中，其中，所述第一逻辑门或所述第二逻辑门包括平面晶体管。
在上述器件中，其中，所述第一逻辑门或所述第二逻辑门包括鳍式场效应晶体管。
在又一个实施例中，一种用于限定器件布局的计算机实现的方法，该器件布局包括具有多个堆叠的行的分裂堆叠三重高度单元。在单元库内限定包括第一P阱和第一N阱的第一行(例如，步骤810)。在第一N阱中形成第一电子组件的P器件。在单元库内限定第一行下方的第二行(例如，步骤820)。第二行包括第二P阱和第二N阱。在第一P阱和第二P阱内形成第二电子组件的N器件。在单元库内限定第二行下方的第三行(例如，步骤830)。第三行包括第三P阱和第三N阱。第二电子组件的P器件形成在第二N阱和第三N阱内，并且第一电子组件的N器件形成在第三P阱内。使用电子放置工具，生成具有堆叠在彼此的顶部上的第一行、第二行和第三行的电路布局(例如，步骤840)。
前面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种集成电路结构，包括：
电路，包括具有第一多个电子组件的第一级和具有第二多个电子组件的第二级；
第一行，包括位于所述第一行的顶部内的所述第一多个电子组件的第一电子组件；
第二行，堆叠在所述第一行下方，其中，所述第二多个电子组件的第一电子组件位于所述第一行的底部和所述第二行的顶部内，并且跨越所述第一行和所述第二行之间的边界；以及
第三行，堆叠在所述第二行下方，其中，所述第二多个电子组件的第二电子组件位于所述第三行的顶部和所述第二行的底部内，并且跨越所述第二行和所述第三行之间的边界，并且其中，所述第一多个电子组件的第二电子组件位于所述第三行的底部内。
2.根据权利要求1所述的集成电路结构，其中，所述第一级和所述第二级是耦合在一起的逻辑门，所述第一级的输出是所述第二级的输入，并且所述第一级的物理尺寸小于所述第二级的物理尺寸。
3.根据权利要求1所述的集成电路结构，还包括跨越所述第一行的底部、所述第二行的顶部和底部以及所述第三行的顶部的多晶硅互连件，其中，所述多晶硅互连件将所述第二级的所述第二多个电子组件耦合在一起。
4.根据权利要求1所述的集成电路结构，其中，所述第一级和所述第二级中的每个包括反相器、与门、与非门或者或门中的至少一个。
5.根据权利要求1所述的集成电路结构，其中，所述第一多个电子组件或所述第二多个电子组件包括平面晶体管。
6.根据权利要求1所述的集成电路结构，还包括：
第一电源轨和第一接地轨，在所述第一行的顶部外边界和底部外边界处围绕所述第一行，其中，所述第一接地轨位于所述第一行和所述第二行之间的边界处；以及
第二电源轨和第二接地轨，在所述第三行的顶部外边界和底部外边界处围绕所述第三行，其中，所述第二电源轨位于所述第二行和所述第三行之间的边界处。
7.根据权利要求1所述的集成电路结构，其中，所述第一多个电子组件或所述第二多个电子组件包括具有多个鳍的鳍式场效应晶体管，并且其中，所述第一级的鳍的数量小于所述第二级的鳍的数量。
8.根据权利要求7所述的集成电路结构，还包括：
所述第一行内的所述第一多个电子组件的第三电子组件，其中，所述第一多个电子组件的第一电子组件定向在所述第一行的第一支脚中，并且所述第一多个电子组件的所述第三电子组件定向在所述第一行的第二支脚中；以及
所述第三行内的所述第一多个电子组件的第四电子组件，其中，所述第一多个电子组件的第二电子组件定向在所述第三行的第一支脚中，并且所述第一多个电子组件的所述第四电子组件定向在所述第三行的第二支脚中。
9.一种集成电路器件，包括：
第一逻辑门，形成在多行结构的第一部分和所述多行结构的第四部分内；以及
第二逻辑门，形成在所述多行结构的第二部分和所述多行结构的第三部分内，
其中：
所述第一部分和部分所述第二部分形成第一行，
所述第二部分的另一部分和所述第三部分的部分形成第二行，
所述第三部分的另一部分和所述第四部分形成第三行，并且
所述第一行、所述第二行和所述第三行堆叠在彼此的顶部上以形成所述多行结构。
10.一种限定包括多个堆叠的行的电路布局的计算机实现的方法，所述计算机实现的方法包括：
在单元库内限定包括第一P阱和第一N阱的第一行，所述单元库包括具有所述多个堆叠的行的堆叠三重高度单元，其中，在所述第一N阱中形成第一电子组件的P器件；
在所述单元库内限定所述第一行下方的第二行，所述第二行包括第二P阱和第二N阱，其中，在所述第一P阱和所述第二P阱内形成第二电子组件的N器件；
在所述单元库内限定所述第二行下方的第三行，所述第三行包括第三P阱和第三N阱，其中，所述第二电子组件的P器件形成在所述第二N阱和所述第三N阱内，并且所述第一电子组件的N器件形成在所述第三P阱内；以及
使用电子放置工具，生成电路布局，所述电路布局具有堆叠在彼此的顶部上的所述第一行、所述第二行和所述第三行。
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