CN108155186A - 具有单元结构的半导体器件及其布局方法 - Google Patents

具有单元结构的半导体器件及其布局方法 Download PDF

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Abstract

本发明的实施例提供了一种半导体器件，包括有源区和结构。有源区在衬底上形成为预定形状并且相对于具有基本平行于对应正交的第一和第二方向的第一和第二轨迹的格栅来布置；有源区被组织为具有第一导电性的第一行和具有第二导电性的第二行的实例。第一行和第二行的每一个实例都包括对应的第一预定数量和第二预定数量的第一轨迹。结构具有至少两个连续的行，包括第一行的至少一个实例和第二行的至少一个实例。在第一方向上，第一行的实例具有第一宽度，并且第二行的实例具有与第一宽度基本不同的第二宽度。本发明的实施例还提供了一种生成半导体器件布局的方法。

Description

具有单元结构的半导体器件及其布局方法
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及具有单元结构的半导体器件及其布局方法。
背景技术
集成电路(IC)中包括的一个或多个半导体器件包括多个电子器件。一种用于表示半导体器件的方式是利用称为布局图(以下称为布局)的平面图。布局是分层次的，并且被分解为执行如半导体器件的设计规范所指示的更高级功能的各模块。
对于给定的SCD项目，定制单元被设计为具有专门用于给定SCD项目的布置，以便提供(在操作中)专门用于SCD项目的更高级的逻辑功能。相比之下，在没有考虑特定项目的情况下设计标准单元库，并且包括提供(在操作中)常见的更低级逻辑功能的标准单元。就在布局内的占用面积而言(从平面图的角度来看)，定制单元比标准单元更大(通常大得多)。此外，对于给定的库，所有标准单元都具有大小相同的至少一个尺寸(通常，大小为专用库固定尺寸的倍数)，以便有助于将标准单元放置到布局中。通常，固定尺寸的方向平行于垂直方向或Y轴，使得固定尺寸被称为标准单元的高度。因此，标准单元被描述为相对于给定的SCD项目而预定义。定制单元可以具有或可以不具有与标准单元的对应尺寸大小相同的至少一个尺寸。
发明内容
根据本发明的一个方面，提供了一种半导体器件，包括：鳍，形成在衬底上并且布置为基本平行于第一方向；所述鳍被组织为第一行的实例和第二行的实例；所述第一行的每一个实例都包括具有第一导电类型的第一预定数量的鳍；和所述第二行的每一个实例都包括具有第二导电类型的第二预定数量的鳍；栅极结构，形成在所述鳍中对应的鳍上方并且布置为基本平行于第二方向，所述第二方向基本垂直于所述第一方向；以及具有奇数个连续的行的第一结构，包括：所述第一行的偶数个实例；和所述第二行的奇数个实例。
根据本发明的另一个方面，提供了一种半导体器件，包括：有源区，在衬底上形成为预定形状并且相对于具有第一轨迹和第二轨迹的栅格来布置，其中，所述第一轨迹和所述第二轨迹基本平行于对应的第一方向和第二方向，所述第一方向和所述第二方向正交；所述有源区被组织为具有第一导电性的第一行的实例和具有第二导电性的第二行的实例；所述第一行的每一个实例和所述第二行的每一个实例都包括对应的第一预定数量和第二预定数量的第一轨迹；以及具有至少两个连续的行的结构，包括：所述第一行的至少一个实例；和所述第二行的至少一个实例；其中：所述结构中的所述第一行的至少一个实例中的每一个都在所述第一方向上具有第一宽度；和所述结构中的所述第二行的至少一个实例中的每一个都在所述第一方向上具有第二宽度，所述第二宽度基本不同于所述第一宽度。
根据本发明的又一个方面，提供了一种生成布局的方法，所述布局存储在非暂态计算机可读介质上，所述方法包括：生成有源区图案，包括：将所述有源区图案配置为预定形状；相对于具有基本平行于对应的第一方向和第二方向的第一轨迹和第二轨迹的栅格来布置所述有源区图案，其中，所述第一方向和所述第二方向正交；将所述有源区图案配置为第一行的具有第一导电性的实例和第二行的具有第二导电性的实例；并且配置所述第一行的每一个实例和所述第二行的每一个实例以包括预定数量的所述第一轨迹；以及将单元结构限定为具有包含至少两个连续的行的布局布线(PR)边界，所述至少两个连续的行包括：所述第一行的至少一个实例；和所述第二行的至少一个实例；将所述第一行的至少一个实例在所述第一方向上的宽度设定为与所述第二行的至少一个实例基本不同。
附图说明
在附图中通过示例(而不是限制)的方式示出了一个或多个实施例，其中，在通篇描述中，具有相同参考标号的元件表示类似的元件。除非另有披露，否则不按比例绘制附图。
图1A和图1B是根据一些实施例的对应统一宽度1.5x单元结构的框图。
图1C和图1D是根据一些实施例的与图1A和图1B的统一宽度1.5x单元结构对应的布局图
图2A和图2B是根据一些实施例的使用图1A和图1B的对应统一宽度1.5x单元结构实施的电路图。
图3A和图3B是根据一些实施例的对应附加统一宽度1.5x单元结构的框图。
图4A和图4B是根据一些实施例的对应统一宽度2.0x单元结构的框图。
图5A和图5B是根据一些实施例的对应统一宽度2.5x单元结构的框图。
图6A和图6B是根据一些实施例的对应附加非统一宽度1.0x单元结构的框图。
图7A和图7B是根据一些实施例的对应非统一宽度1.5x单元结构的框图。
图8A和图8B是根据一些实施例的对应非统一宽度1.5x单元结构的框图。
图9是根据一些实施例的生成布局的方法的流程图。
图10是根据一些实施例的生成布局的另一方法的流程图。
图11是根据本发明的至少一个实施例的半导体器件的框图。
图12是根据一些实施例的电子设计自动化(EDA)系统的框图。
图13是根据一些实施例的集成电路(IC)制造系统及其相关联的IC制造流程的框图。
图14是根据一些实施例的图13所示的掩模室的更详细的框图。
图15示出了根据一些实施例的制造CMOS FinFET器件的方法流程图。
图16示出了根据一些实施例的CMOS FinFET器件的示意横截面侧视图。
具体实施方式
以下公开内容提供了许多不同实施例或示例，用于实现所提供主题的不同特征。下文描述组件、材料、值、步骤、操作、材料、布置等的具体示例以简化本发明。当然这些仅是示例并不旨在限定。考虑其他组件、值、操作、材料、布置等。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个示例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。如在本文中使用的短语，诸如“基本平行”、“基本相同”、“基本两倍于”、“基本共线”等，副词“基本”应当理解为扩展“基本”作为一部分的短语，使得短语表示包括在由制造工艺容差引起的变化内的范围，如，短语“基本平行”包括不仅本身平行，还包括由制造工艺容差引起的与平行的差异。类似地，短语“基本不同”应当理解为描述比由制造工艺容差引起的稍微变化至少在规模上更大的不同。在一些实施例中，术语“标准单元结构”是指包括在各种标准单元结构的库中的标准化建立的块。在一些实施例中，从其库中选择各种标准单元结构，并且用作表示电路的布局图中的组件。
在一些实施例中，用于指代单元结构的术语“偶数西格玛”(偶数Σ)指示单元结构中的连续的行的总数为偶数。在一些实施例中，用于指代单元结构的术语“奇数西格玛”(奇数Σ)指示单元结构中的连续的行的总数为奇数。在一些实施例中，偶数Σ指示单元结构中的总行数(连续或不连续)为偶数。在一些实施例中，奇数Σ指示单元结构中的总行数(连续的或不连续)为奇数。
用于指代单元结构的术语“统一宽度”指示单元结构的宽度沿单元结构的高度是统一的。用于指代单元结构的术语“非统一宽度”指示单元结构的宽度沿单元结构的高度是不统一的。
1.0x高度单元结构包括配置为用于PMOS技术的一行和配置为用于NMOS技术的一行，其中，一个PMOS行和一个NMOS行的高度(在垂直方向上)的和表示单位高度，这里称为“1.0x”。1.0x高度单元结构是偶数Σ单元结构的示例，因为存在配置为用于PMOS技术的一行和配置为用于NMOS技术的一行。为了提高性能，同时符合保持PMOS行数和NMOS行数的奇偶性(parity)的设计目标，1.0x高度单元结构被扩展以形成包括两个PMOS行和两个NMOS行的2.0x高度单元结构。2.0x高度单元结构是偶数Σ单元结构的另一示例。相对于1.0x单元结构，2.0x高度单元结构将性能(如，传输延迟)提高约100％，但代价是引脚电容增加约100％。根据一些实施例，提供1.5x高度单元结构，该单元结构放弃PMOS行数和NMOS行数的奇偶性并且因此包括：配置为用于PMOS和NMOS finFET技术之一的第一行的两个实例；以及配置为用于PMOS和NMOS finFET技术中的另一个的第二行的一个实例；其中，PMOS和NMOSfinFET技术中的每一个都包括鳍。1.5x高度单元结构是奇数Σ单元结构的示例，因为存在配置为用于第一导电性(PMOS或NMOS)的第一行的两个实例和配置为用于第二导电性(对应地，NMOS或PMOS)的第二行的一个实例。根据一些实施例，由于传输延迟减小，所以1.5倍高度的奇数Σ单元结构将性能提高约50％(相对于1.0x单元高度的偶数Σ单元结构)。根据一些实施例，奇数Σ单元结构也具有统一宽度。根据一些实施例，奇数Σ单元结构也具有非统一宽度。
根据一些实施例，作为设计规则丢弃标准单元结构的统一宽度，以便提供非统一宽度单元结构，其包括：配置为用于PMOS和NMOS技术中的一个的第一行的至少一个实例；以及配置为用于PMOS和NMOS技术中的另一个的第二行的一个实例。在一些实施例中，非统一宽度单元结构中的第一行的至少一个实例中的每一个都在第一方向上具有第一宽度，并且非统一宽度单元结构的第二行的至少一个实例中的每一个都在第一方向上具有第二宽度，第二宽度基本是第一宽度的两倍。根据一些实施例，非统一宽度单元结构也是偶数Σ单元结构。根据一些实施例，非统一宽度单元结构也是奇数Σ单元结构。
图1A和图1B是根据一些实施例的对应统一宽度1.5x单元结构100A和100B的框图。在一些实施例中，统一宽度1.5x单元结构100A和100B用作标准单元结构库中的标准单元结构。
在图1A中，1.5x单元结构100A包括：配置为用于NMOS finFET技术的行102的两个实例；以及配置为用于PMOS finFET技术的行104的一个实例。在1.5x单元结构100A中，NMOSfinFET行102的两个实例在垂直方向上连续。而且，NMOS finFET行102的两个实例中的一个在垂直方向上与PMOS行104的一个实例相连。1.5x单元结构100A中的NMOSfinFET行102的两个实例和PMOS finFET行104的一个实例在水平方向上具有统一宽度。可以通过任何合适的方法图案化鳍。例如，可以使用一次或多次光刻工艺来图案化鳍，包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺将光刻和自对准工艺组合在一起，从而允许创建具有例如比使用单次直接光刻工艺可获得的节距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并且使用光刻工艺进行图案化。使用自对准工艺在图案化的牺牲层旁形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来图案化鳍。
在一些实施例中，统一宽度1.5x单元结构100A包括统一宽度1.0x单元结构108，后者包括：NMOS finFET行102的一个实例；以及PMOS finFET行104的一个实例。1.5x单元结构100A包括比1.0x单元结构108多50％的行，因为1.5x单元结构100A包括NMOS finFET行102的额外实例。因此，前缀“1.5”被添加至单元结构100A，得到术语1.5x单元结构100A。
就在自动化布局布线(“APR”)系统中使用1.5x单元结构100A而言，1.5x单元结构100A的周长表示布局布线(“PR”)边界106A。在一些实施例中，在APR系统的背景中，不允许1.5x单元结构100A的两个实例之间的重叠，然而允许1.5x单元结构100A的第一实例的一部分与1.5x单元结构100A的第二实例的PR边界106A的一部分相连。因此，PR边界106A是防止1.5x单元结构100A的两个实例重叠的意义上的边界。在图1A中，PR边界106A是矩形，矩形的长轴基本平行于垂直方向。
图1B的1.5x单元结构100B类似于图1A的1.5x单元结构100A。为了简洁起见，1.5x单元结构100B的讨论将集中于与1.5x单元结构100A的不同之处。
在图1B中，1.5x单元结构100B包括：NMOS finFET行102的一个实例；以及PMOSfinFET行104的两个实例。在1.5x单元结构100B中，PMOS finFET行104的两个实例在垂直方向上连续。而且，PMOS finFET行104的两个实例中的一个在垂直方向上与NMOS行102的一个实例相连。1.5x单元结构100B中的NMOS finFET行102的一个实例和PMOS finFET行104的两个实例在水平方向上具有统一宽度。应当认识到，1.5x单元结构100B包括统一宽度1.0x单元结构108。1.5x单元结构100B的周长表示PR边界106B。
在图1A至图1B中，堆叠方向平行于垂直方向。在一些实施例中，考虑统一宽度1.5x单元结构100A和/或100B的旋转，得到不同于垂直方向的堆叠方向。
图1C和图1D是根据一些实施例的对应统一宽度1.5x单元结构100A和100B的布局图114A和114B。
在图1C中，1.5x单元结构100A的行102的两个实例和行104的一个实例各自包括虚构栅格的预定数量的虚构的第一参考线/轨迹116，其中，第一参考线/轨迹116平行于水平方向。虚构栅格还包括平行于垂直方向放置的虚构的第二参考线/轨迹118，第二参考线/轨迹118垂直于第一参考线/轨迹116。在图1C中，作为示例，行102和行104的每一个实例都包括第一参考线/轨迹116的五个实例。更具体地，在图1C的示例中，行102和行104的每一个实例的中心部分都覆盖第一参考线/轨迹116的三个实例，而行102和行104的每一个实例的上边界和下边界(相对于垂直方向)与第一参考线/轨迹116的对应的实例基本共线。在一些实施例中，行102和行104的每一个实例中都包括其他数量的第一参考线/轨迹116。
在布局图114A中，鳍图案122A、122B和122C的实例布置在衬底120上方。更具体地，鳍图案122A、122B和122C的实例布置为相对于平行虚构的第一参考线/轨迹116中的对应的一个基本共线，因此基本平行于水平方向。在图1C中，作为示例，行102和行104的每一个实例的中心部分都覆盖鳍图案122A或122B的三个实例，而行102和行104的每一个实例的上边界和下边界(相对于垂直方向)都与鳍图案122C的实例的一半重叠。这样，行102和行104的每一个实例都包括鳍图案122A、122B和/或122C的四个实例(4＝3+2×0.5)。在一些实施例中，行102和行104的每一个实例中都包括鳍图案122A、122B和/或122C的其他数量的实例。
在图1C中，从鳍图案122A的实例得到的鳍将配置为用于NMOS技术。从鳍图案122B的实例得到的鳍将配置为用于PMOS技术。在一些实施例中，如下面所解释的那样，从鳍图案122C的实例得到的鳍不被包括作为半导体器件中的功能组件。因此，在一些实施例中，从鳍图案122C的实例得到的鳍不被配置为用于NMOS或PMOS技术。在一些实施例中，从鳍图案122C的实例得到的鳍没有为了特定导电性而被掺杂。如下文参考图15所示，方法1500用于制造包括CMOS FinFET器件的集成电路器件。方法1500开始于框1502，提供了包括第一区域和第二区域的衬底。在框1504，在衬底上方形成鳍式结构。鳍式结构的形成可包括图案化掩模层以及使用该掩模层蚀刻半导体衬底。在框1506，在鳍式结构上方沉积绝缘材料。该绝缘材料可被沉积成绝缘材料覆盖鳍式结构。可进行平坦化工艺使得绝缘材料的顶面被平坦化，并且暴露鳍式结构的顶部。方法在框1508继续，回蚀刻在绝缘材料之间的鳍式结构，并且在衬底的第二区域中的第二鳍状件上方形成第一硬掩模，并且暴露衬底的第一区域中的第一鳍状件。在框1510，在鳍式结构的暴露的第一鳍状件上方外延(epi)生长III-V型材料。在框1512，去除第一硬掩模并且在第一区域中鳍式结构的第一鳍状件上方形成第二硬掩模，以及暴露第二区域中鳍式结构的第二鳍状件。在框1514，在鳍式结构的暴露的第二鳍状件上方外延生长锗(Ge)。在框1516，去除第二掩模并且回蚀刻在鳍式结构的III-V材料和Ge材料之间的绝缘材料。方法100在框1518继续，在框1518完成集成电路器件的制造。根据图15所述的方法制造CMOS FinFET器件。如下文中参见图16所示，CMOS FinFET器件1600包括NMOS FinFET器件和PMOS FinFET器件。具体地，CMOSFinFET器件包括设置在衬底120上的鳍式结构212和鳍式结构212之间的绝缘材料214，该鳍式结构包括NMOS区域219中的由鳍图案122A的实例得到的第一鳍状件212a和212b，以及PMOS区域221中的由鳍图案122B的实例得到的第二鳍状件212c和212d。CMOS FinFET器件1400还包括第一鳍状件的第一部分和第一鳍状件的第二部分222，该第一鳍状件的第一部分包含与衬底120的材料相同的材料，该第一鳍状件的第二部分222包括沉积在第一鳍状件的第一部分上的III-V半导体材料。CMOSFinFET器件还包括第二鳍状件的第一部分和第二鳍状件的第二部分226，该第二鳍状件的第一部分包括与衬底120的材料相同的材料，第二鳍状件的第二部分包括沉积在所述第二鳍状件的第一部分上的锗(Ge)材料。鳍图案122C的实例出现在两种情况下。在这两种情况的第一种情况下，NMOS行102的实例在垂直方向上与PMOS行104的实例相连，使得NMOS行102的实例与鳍图案122C的实例的第一半重叠，并且PMOS行104的实例与鳍图案122C的实例的第二半重叠。在第一种情况下，鳍图案122C的实例表示介于1.5x单元结构100A内部的NMOS区域与PMOS区域之间的边界。从鳍图案122C的这种实例得到的鳍不被包括作为1.5x单元结构100A的半导体器件中的功能组件。
在这两种情况中的第二种情况下，1.5x单元结构100A的第一实例布置为在垂直方向上与另一单元结构(如，1.5x单元结构100A的第二实例)相连。这样，1.5x单元结构100A的第一实例的PR边界106A的一部分与鳍图案122C的实例的第一半重叠，并且1.5x单元结构100A的第二实例的PR边界106A的一部分与鳍图案122C的实例的第二半重叠。从鳍图案122C的这种实例得到的鳍不被包括作为1.5x单元结构100A的第一实例或1.5x单元结构100A的第二实例的半导体器件中的功能组件。
在布局图114A中，栅极图案124和源极/漏极图案126的实例布置在鳍图案122A、122B和122C的实例上方。在一些实施例中，一个或多个绝缘材料层(未示出)设置在衬底120上方并且在鳍图案122A、122B和122C的实例上和之间。更具体地，栅极图案124和源极/漏极图案126的实例布置为相对于第二参考线/轨迹118中的对应的一个基本共线，因此基本平行于垂直方向。在图1C中，相对于水平方向，栅极图案124的每一个实例都具有作为最近邻的源极/漏极图案126的实例。在图1C中，相对于水平方向，栅极图案124的实例不与栅极图案124的另一实例或源极/漏极图案126的实例重叠。类似地，源极/漏极图案126的实例不与源极/漏极图案126的另一实例或栅极图案124的实例重叠。在一些实施例中，1.5x单元结构100A内包括其他数量的栅极图案124。在一些实施例中，1.5x单元结构100A内包括其他数量的源极/漏极图案126。
取决于从1.5x单元结构100A的实例得到的半导体器件，最终将去除/切割一个或多个栅极图案124的一个或多个部分。切割图案128的实例用于指示对应的一个或多个栅极图案124中最终将被去除/切割的一个或多个部分。为了讨论的目的，图1C具有切割图案128的四个实例。切割图案128的第一实例位于1.5x单元结构100A的顶部边界处。切割图案128的第二实例位于1.5x单元结构100A的底部边界处。切割图案128的第三和第四实例位于表示介于1.5x单元结构100A中的PMOS行104的一个实例与1.5x单元结构100A中的NMOS行102的两个实例中的一个之间的边界的鳍图案122C的实例上方。切割图案128的第三和第四实例将得到在1.5x单元结构100A中的栅极图案124的最左侧和最右侧实例的被去除/切割的对应部分。
在图1C的1.5x单元结构100A中，在NMOS行102的两个实例之间的边界处，在一些实施例中，不存在鳍图案122C的实例，因为在边界的任一侧上都存在鳍图案122A的实例。再次，从鳍图案122A的实例得到的鳍将配置为用于NMOS技术。因此，鳍图案122A的实例122A'而不是鳍图案122C的实例设置在介于NMOS行102的两个实例之间的边界处。鳍图案122A的实例122A'表示相对于NMOS行102的两个离散实例的补贴/额外(bonus/extra)的鳍，这是1.5x单元结构100A的优点。
图1D中的布局图114B类似于图1C的布局图114A。为了简洁起见，关于布局图114D的讨论将集中于与布局图114A的不同之处。
在图1D中，1.5x单元结构100B的行102的一个实例包括鳍图案122A，并且1.5x单元结构100B的行104的两个实例均包括鳍图案122A。在图1D中，从鳍图案122A的实例得到的鳍将配置为用于NMOS技术，并且从鳍图案122B的实例得到的鳍将配置为用于PMOS技术。
为了讨论的目的，图1D具有切割图案128的四个实例。切割图案128的第一实例位于1.5x单元结构100B的顶部边界处。切割图案128的第二实例位于1.5x单元结构100B的底部边界处。切割图案128的第三和第四实例位于表示介于1.5x单元结构100B中的PMOS行104的两个实例中的一个与1.5x单元结构100B中的NMOS行102的一个实例之间的边界的鳍图案122C的实例上方。切割图案128的第三和第四实例将得到在1.5x单元结构100B中的栅极图案124的最左侧和最右侧实例的被去除/切割的对应部分。
在图1D的1.5x单元结构100A中，在PMOS行104的两个实例之间的边界处，在一些实施例中，不存在鳍图案122C的实例，因为在边界的任一侧上都存在鳍图案122B的实例。再次，从鳍图案122B的实例得到的鳍将配置为用于PMOS技术。因此，鳍图案122B的实例122B'而不是鳍图案122C的实例设置在介于PMOS行104的两个实例之间的边界处。鳍图案122B的实例122B'表示相对于PMOS行104的两个离散实例的补贴/额外的鳍，这是1.5x单元结构100B的益处。
图2A和图2B是根据一些实施例的能够使用图1A和图1B的对应统一宽度1.5x单元结构100A和100B实施的电路图200A和200B。
在图2A中，电路200A是双输入NAND门的示例。在一些实施例中，电路200A是双输入NAND门的不同实施方式。在一些实施例中，电路200A是除了双输入NAND门之外的电路。
电路200A包括PMOS晶体管P1和P2以及NMOS晶体管N1、N2、N3和N4。PMOS晶体管P1和P2并联连接。NMOS晶体管N1和N2串联连接。NMOS晶体管N3和N4串联连接。NMOS晶体管N3和N3并联连接。NMOS晶体管N1和N3的栅极连接至输入节点Vin-A，第一输入电压在此节点上可用。NMOS晶体管N2和N4并联连接。NMOS晶体管N2和N4的栅极连接至输入节点Vin-B，第二输入电压在此节点上可用。PMOS晶体管P1和P2的源极连接至系统电压VDD。PMOS晶体管P1和P2的漏极在可得到输出电压的节点Vout处连接在一起。PMOS晶体管P1和P2的栅极连接至对应的输入节点Vin-A和Vin-B。NMOS晶体管N1和N3的漏极连接至节点Vout。NMOS晶体管N1和N3的源极连接在一起。NMOS晶体管N2和N4的漏极连接在一起并且连接至晶体管N1和N3的源极。NMOS晶体管N2和N4的源极连接至系统接地电压VSS。NMOS晶体管N1和N3的栅极连接至输入节点Vin-A。NMOS晶体管N2和N4的栅极连接至输入节点Vin-B。
在电路200A中，PMOS晶体管P1和P2以及NMOS晶体管N1和N2表示电路中能够利用统一宽度1.0x单元结构108实施的晶体管。相对于能够通过统一宽度1.0x单元结构108实施的对应电路，NMOS晶体管N3和N4表示电路200A中能够通过1.5x单元结构100A实施的附加晶体管。因此，相对于能够通过1.0x单元结构108实施的电路，NMOS晶体管N3和N4帮助电路200A相比于统一宽度1.0x单元结构将性能(如，节点Vout与VSS之间的传输延迟)提高约50％。
在图2B中，电路200B是双输入NOR门的示例。在一些实施例中，电路200B是双输入NOR门的不同实施方式。在一些实施例中，电路200B是除了双输入NOR门之外的电路。
电路200B包括PMOS晶体管P1、P2、P3和P4以及NMOS晶体管N1和N2。NMOS晶体管N1和N2并联连接。PMOS晶体管P1和P2串联连接。PMOS晶体管P3和P4串联连接。PMOS晶体管P1和P3并联连接。PMOS晶体管P1和P3的栅极连接至输入节点Vin-A，在此节点处可得到第一输入电压。PMOS晶体管P2和P4并联连接。PMOS晶体管P2和P4的栅极连接至输入节点Vin-B，在此节点处可得到第二输入电压。PMOS晶体管P1和P3的源极连接至系统电压VDD。PMOS晶体管P1和P3的漏极连接在一起。PMOS晶体管P2和P4的源极连接在一起并且连接至PMOS晶体管P1和P3的漏极。PMOS晶体管P2和P4的漏极在可得到输出电压的节点Vout处连接在一起。NMOS晶体管N1和N2的漏极连接至节点Vout。NMOS晶体管N1和N2的源极连接至系统接地电压VSS。NMOS晶体管N1和N2的栅极连接至对应的输入节点Vin-A和Vin-B。
在电路200B中，PMOS晶体管P1和P2以及NMOS晶体管N1和N2表示电路中能够利用1.0x单元结构108实施的晶体管。相对于能够通过1.0x单元结构108实施的对应电路，PMOS晶体管P3和P4表示电路200B中能够通过1.5x单元结构100B实施的附加晶体管。因此，相对于能够通过1.0x单元结构108实施的电路，PMOS晶体管P3和P4帮助电路200B相比于统一宽度1.0x单元结构将性能(如，节点VDD与节点Vout之间的传输延迟)提高约50％。
图3A和图3B是根据一些实施例的对应附加统一宽度1.5x单元结构302和304的框图。更具体地，图3A和图3B是根据一些实施例的统一宽度1.5x单元结构的对应堆叠成对的框图。在一些实施例中，统一宽度1.5x单元结构302和304用作标准单元结构库中的标准单元结构。
在图3A中，1.5x单元结构302的实例具有相对于垂直方向堆叠在其上的1.5x单元结构304的实例。1.5x单元结构302是1.5x单元结构100A的版本，使得1.5x单元结构302包括：NMOS行102的两个实例；以及PMOS行104的一个实例。在垂直方向上，从顶部到底部，1.5x单元结构302具有N-N-P布置。1.5x单元结构304是1.5x单元结构100B的版本，使得1.5x单元结构304包括：NMOS行102的一个实例；以及PMOS行104的两个实例。在垂直方向上，从顶部到底部，1.5x单元结构304具有N-P-P布置。
在图3A中，1.5x单元结构302具有PR边界306A，并且1.5x单元结构304具有PR边界306B。PR边界306A和PR边界306B中的每一个都为矩形，矩形的长轴基本平行于垂直方向。当1.5x单元结构304堆叠在1.5x单元结构302上时，1.5x单元结构304中的PMOS行104的两个实例中的一个在垂直方向上与1.5x单元结构302中的NMOS行102的两个实例中的一个相连。在一些实施例中，1.5x单元结构304的实例相对于垂直方向堆叠在1.5x单元结构302的实例上。
在图3B中，统一宽度1.5x单元结构100A的实例相对于垂直方向堆叠在统一宽度1.5x单元结构100B的实例上。当1.5x单元结构100A堆叠在1.5x单元结构100B上时，1.5x单元结构100A中的NMOS行102的两个实例中的一个在垂直方向上与1.5x单元结构100B中的PMOS行104的两个实例中的一个相连。在一些实施例中，1.5x单元结构100B的实例相对于垂直方向堆叠在1.5x单元结构100A的实例上。
相对于垂直方向：图3A的1.5x单元结构302与图3B的1.5x单元结构100A镜像对称；以及图3A的1.5x单元结构304与图3B的1.5x单元结构100B镜像对称。在一些实施例中，考虑统一宽度1.5x单元结构100A、100B、302和304的其他堆叠对排列。
在图3A至图3B中，堆叠方向平行于垂直方向。在一些实施例中，考虑1.5x单元结构302和/或304的旋转，得到不同于垂直方向的堆叠方向。
图4A和图4B是根据一些实施例的对应统一宽度2.0x单元结构的框图。更具体地，图4A和图4B是根据一些实施例的统一宽度1.5x单元结构和统一宽度2.0x单元结构的对应堆叠成对的框图。在一些实施例中，统一宽度2.0x单元结构402和404用作标准单元结构库中的标准单元结构。
在图4A中，统一宽度1.5x单元结构302的实例具有相对于垂直方向堆叠在其上的统一宽度2.0x单元结构402的实例。2.0x单元结构402是1.5x单元结构304的版本，使得2.0x单元结构402包括导致相对于垂直方向从顶部到底部为N-N-P-P布置的NMOS行102的额外实例。具体地，2.0x单元结构402包括：NMOS行102的两个实例；以及PMOS行104的两个实例。当2.0x单元结构402堆叠在1.5x单元结构302上时，2.0x单元结构402中的PMOS行104的两个实例中的一个在垂直方向上与1.5x单元结构302中的NMOS行102的两个实例中的一个相连。在一些实施例中，1.5x单元结构302的实例相对于垂直方向堆叠在2.0x单元结构402的实例上。
在图4B中，统一宽度1.5x单元结构100B的实例具有相对于垂直方向堆叠在其上的统一宽度2.0x单元结构404的实例。2.0x单元结构404是1.5x单元结构100A的版本，使得2.0x单元结构404包括导致相对于垂直方向从顶部到底部为P-P-N-N布置的PMOS行104的额外实例。具体地，2.0x单元结构404包括：NMOS行102的两个实例；以及PMOS行104的两个实例。当2.0x单元结构404堆叠在1.5x单元结构100B上时，2.0x单元结构404中的NMOS行102的两个实例中的一个在垂直方向上与1.5x单元结构100B中的PMOS行104的两个实例中的一个相连。在一些实施例中，1.5x单元结构100B的实例相对于垂直方向堆叠在2.0x单元结构404的实例上。在一些实施例中，考虑其他堆叠对排列，其中包括(A)统一宽度1.5x单元结构100A、100B、302或304中的一个和(B)统一宽度2.0x单元结构402或404中的一个。
在图4A中，2.0x单元结构402具有PR边界406A。在图4B中，2.0x单元结构404具有PR边界406B。PR边界406A和PR边界406B中的每一个都为矩形，矩形的长轴基本平行于垂直方向。
在图4A至图4B中，堆叠方向平行于垂直方向。在一些实施例中，考虑2.0x单元结构402和/或404的旋转，得到不同于垂直方向的堆叠方向。
图5A和图5B是根据一些实施例的对应统一宽度2.5x单元结构的框图。更具体地，图5A和图5B是根据一些实施例的统一宽度1.5x单元结构和统一宽度2.5x单元结构的对应堆叠成对的框图。在一些实施例中，统一宽度2.5x单元结构502和504用作标准单元结构库中的标准单元结构。
在图5A中，统一宽度1.5x单元结构302的实例具有相对于垂直方向堆叠在其上的统一宽度2.5x单元结构502的实例。2.5x单元结构502是2.0x单元结构402的版本，使得2.5x单元结构502包括导致相对于垂直方向从顶部到底部为P-N-N-P-P布置的PMOS行104的额外实例。具体地，2.5x单元结构502包括：NMOS行102的两个实例；以及PMOS行104的三个实例。当2.5x单元结构502堆叠在1.5x单元结构302上时，2.5x单元结构502中的PMOS行104的三个实例中的一个在垂直方向上与1.5x单元结构302中的NMOS行102的两个实例中的一个相连。在一些实施例中，1.5x单元结构100B的实例相对于垂直方向堆叠在2.5x单元结构502的实例上。
在图5B中，统一宽度1.5x单元结构100B的实例具有相对于垂直方向堆叠在其上的统一宽度2.5x单元结构504的实例。2.5x单元结构504是2.0x单元结构404的版本，使得2.5x单元结构504包括导致相对于垂直方向从顶部到底部为N-P-P-N-N布置的NMOS行102的额外实例。具体地，2.5x单元结构504包括：NMOS行102的三个实例；以及PMOS行104的两个实例。当2.5x单元结构504堆叠在1.5x单元结构100B上时，2.5x单元结构504中的NMOS行102的三个实例中的一个在垂直方向上与1.5x单元结构100B中的PMOS行104的两个实例中的一个相连。在一些实施例中，1.5x单元结构302的实例相对于垂直方向堆叠在2.5x单元结构504的实例上。在一些实施例中，考虑其他堆叠对排列，其中包括(A)统一宽度1.5x单元结构100A、100B、302或304中的一个或统一宽度2.0x单元结构402或404中的一个和(B)统一宽度2.5x单元结构502或504中的一个。
在图5A中，2.5x单元结构502具有PR边界506A。在图5B中，2.5x单元结构504具有PR边界506B。PR边界506A和PR边界506B中的每一个都为矩形，矩形的长轴基本平行于垂直方向。
在图5A至图5B中，堆叠方向平行于垂直方向。在一些实施例中，考虑2.5x单元结构502和/或504的旋转，得到不同于垂直方向的堆叠方向。
图6A和图6B是根据一些实施例的对应非统一宽度1.0x单元结构602和604的框图。更具体地，图6A和图6B是根据一些实施例的非统一宽度1.0x单元结构和统一宽度1.5x单元结构的对应堆叠成对的框图。在一些实施例中，非统一宽度1.0x单元结构602和604用作标准单元结构库中的标准单元结构。
在图6A中，非统一宽度1.0x单元结构602相对于垂直方向堆叠在统一宽度1.5x单元结构302的实例上。具体地，非统一宽度1.0x单元结构602在水平方向上具有非统一宽度。1.0x单元结构602包括：NMOS行102的一个实例；以及PMOS行104的一个实例。
在非统一宽度1.0x单元结构602中，NMOS行102的一个实例在垂直方向上与PMOS行104的一个实例相连。相对于垂直方向从顶部到底部，在1.0x单元结构602的PMOS行104的一个实例的部分608B与NMOS行102的一个实例相连的部分中，形成P-N布置。
在1.0x单元结构602中，NMOS行102的一个实例在水平方向上具有第一宽度W1，并且PMOS行104的一个实例在水平方向上具有第二宽度W2，第二宽度W2大于第一宽度W1，使得W1<W2。在图6A中，第一宽度W1与统一宽度1.0x单元结构302的宽度基本相同。而且，在图6A中，第二宽度W2基本是第一宽度W1的两倍，使得W2≈2×W1。在一些实施例中，考虑第一宽度W1与第二宽度W2之间的其他比率，使得W2＝X×W1，其中，X为正值，且0<X。在一些实施例中，X为正整数，且2<X。
在图6A中，在一些实施例中，1.0x单元结构602中的NMOS行102的一个实例配置为用于NMOS finFET技术，并且1.0x单元结构602中的PMOS行104的一个实例配置为用于PMOSfinFET技术。在一些实施例中，图6A中的1.5x单元结构302类似地配置为用于finFET技术。在一些实施例中，1.0x单元结构602中的NMOS行102的一个实例配置为用于NMOS平面FET技术，并且1.0x单元结构602中的PMOS行104的一个实例配置为用于PMOS平面技术。在一些实施例中，图6A中的1.5x单元结构302类似地配置为用于平面FET技术。
当非统一宽度1.0x单元结构602堆叠在非统一宽度1.5x单元结构302上时，非统一宽度1.0x单元结构602中的PMOS行104的一个实例的部分608A在垂直方向上与1.5x单元结构302中的NMOS行102的两个实例中的一个相连。部分608A在垂直方向上与非统一宽度1.0x单元结构602中的NMOS行102的一个实例不相连。
在图6B中，1.0x单元结构604相对于垂直方向堆叠在统一宽度1.5x单元结构100B的实例上。具体地，1.0x单元结构604在水平方向上具有非统一宽度。1.0x单元结构604包括：NMOS行102的一个实例；以及PMOS行104的一个实例。
在非统一宽度1.0x单元结构604中，NMOS行102的一个实例在垂直方向上与PMOS行104的一个实例相连。相对于垂直方向从顶部到底部，在1.0x单元结构604中的NMOS行102的一个实例的部分610A与PMOS行104的一个实例相连的部分中，形成N-P布置。
在1.0x单元结构604中，PMOS行104的一个实例在水平方向上具有第一宽度W1，并且NMOS行102的一个实例在水平方向上具有第二宽度W2，第二宽度W2大于第一宽度W1，使得W1<W2。在图6B中，第一宽度W1与统一宽度1.0x单元结构100B的宽度基本相同。而且，在图6B中，第二宽度W2基本是第一宽度W1的两倍，使得W2≈2×W1。在一些实施例中，考虑第一宽度W1与第二宽度W2之间的其他比率，使得W2＝X×W1，其中，X为正值，且0<X。在一些实施例中，X为正整数，且2<X。
在图6B中，在一些实施例中，1.0x单元结构604中的NMOS行102的一个实例配置为用于NMOS finFET技术，并且1.0x单元结构604中的PMOS行104的一个实例配置为用于PMOSfinFET技术。在一些实施例中，图6B中的1.5x单元结构100B类似地配置为用于finFET技术。在一些实施例中，1.0x单元结构604中的NMOS行102的一个实例配置为用于NMOS平面FET技术，并且1.0x单元结构604中的PMOS行104的一个实例配置为用于PMOS平面技术。在一些实施例中，图6B中的1.5x单元结100B类似地配置为用于平面FET技术。
当非统一宽度1.0x单元结构604堆叠在非统一宽度1.5x单元结构100B上时，1.0x单元结构604中的NMOS行102的一个实例的部分610B在垂直方向上与1.5x单元结构100B中的PMOS行104的两个实例中的一个相连。部分610B在垂直方向上与1.0x单元结构604中的PMOS行104的一个实例不相连。
在图6A至图6B中，堆叠方向平行于垂直方向。在一些实施例中，考虑非统一宽度1.0x单元结构602和/或604的旋转，得到不同于垂直方向的堆叠方向。在一些实施例中，考虑其他堆叠对排列，包括(A)统一宽度1.5x单元结构100A、100B、302或304、统一宽度2.0x单元结构402或404、或统一宽度2.5x单元结构502或504中的一个和(B)非统一宽度1.0x单元结构602或604中的一个。
在图6A中，1.0x单元结构602具有PR边界606A。在图6B中，1.0x单元结构604具有PR边界606B。PR边界606A和PR边界606B中的每一个都为L形。
图7A和图7B是根据一些实施例的对应非统一宽度1.5x单元结构702和704的框图。更具体地，图7A和图7B是根据一些实施例的非统一宽度1.0x单元结构和统一宽度1.5x单元结构的对应堆叠成对的框图。在一些实施例中，非统一宽度1.0x单元结构702和704用作标准单元结构库中的标准单元结构。
在图7A中，非统一宽度1.5x单元结构702相对于垂直方向堆叠在统一宽度1.5x单元结构302的实例上。具体地，非统一宽度1.5x单元结构702在水平方向上具有非统一宽度。1.5x单元结构702是1.0x单元结构602的版本，使得1.5x单元结构702包括PMOS行104的额外实例。更具体地，1.5x单元结构702包括：NMOS行102的一个实例；以及PMOS行104的两个实例。在1.5x单元结构702中，NMOS行102的一个实例在垂直方向上与PMOS行104的两个实例中的一个相连。相对于垂直方向从顶部到底部，在1.5x单元结构702中的PMOS行104的两个实例中的一个的部分708B与NMOS行102的一个实例相连的部分中，形成P-P-N布置。
在1.5x单元结构702中，NMOS行102的一个实例在水平方向上具有第一宽度W1，并且PMOS行104的两个实例在水平方向上具有第二宽度W2，第二宽度W2大于第一宽度W1，使得W1<W2。在图7A中，第一宽度W1与统一宽度1.0x单元结构302的宽度基本相同。而且，在图7A中，第二宽度W2基本两倍于第一宽度W1的大小，使得W2≈2×W1。在一些实施例中，考虑第一宽度W1与第二宽度W2之间的其他比率，使得W2＝X×W1，其中，X为正值，且0<X。在一些实施例中，X为正整数，且2<X。
在图7A中，在一些实施例中，1.5x单元结构702中的NMOS行102的一个实例配置为用于NMOS finFET技术，并且1.5x单元结构702中的PMOS行104的两个实例配置为用于PMOSfinFET技术。在一些实施例中，图7A中的1.5x单元结构302类似地配置为用于finFET技术。在一些实施例中，1.5x单元结构702中的NMOS行102的一个实例配置为用于NMOS平面FET技术，并且1.5x单元结构702中的PMOS行104的两个实例配置为用于PMOS平面技术。在一些实施例中，图7A中的1.5x单元结构302类似地配置为用于平面FET技术。
当非统一宽度1.5x单元结构702堆叠在非统一宽度1.5x单元结构302上时，1.5x单元结构702中的PMOS行104的两个实例中的一个的部分708A在垂直方向上与1.5x单元结构302中的NMOS行102的两个实例中的一个相连。部分708A在垂直方向上与1.5x单元结构702中的NMOS行102的一个实例不相连。
在图7B中，非统一宽度1.5x单元结构704相对于垂直方向堆叠在统一宽度1.5x单元结构100B的实例上。具体地，1.0x单元结构704在水平方向上具有非统一宽度。1.5x单元结构704是1.0x单元结构604的版本，使得1.5x单元结构704包括NMOS行102的额外实例。更具体地，1.5x单元结构704包括：NMOS行102的两个实例；以及PMOS行104的一个实例。在1.5x单元结构704中，PMOS行104的一个实例在垂直方向上与NMOS行102的两个实例中的一个相连。相对于垂直方向从顶部到底部，在1.5x单元结构100B中的PMOS行104的两个实例中的一个的部分710B与NMOS行102的一个实例相连的部分中，形成N-N-P布置。
在1.5x单元结构704中，PMOS行104的一个实例在水平方向上具有第一宽度W1，并且NMOS行102的两个实例中的每一个都在水平方向上具有第二宽度W2，第二宽度W2大于第一宽度W1，使得W1<W2。在图7B中，第一宽度W1与统一宽度1.0x单元结构100B的宽度基本相同。而且，在图7B中，第二宽度W2基本两倍于第一宽度W1的大小，使得W2≈2×W1。在一些实施例中，考虑第一宽度W1与第二宽度W2之间的其他比率，使得W2＝X×W1，其中，X为正值，且0<X。在一些实施例中，X为正整数，且2<X。
在图7B中，在一些实施例中，1.5x单元结构704中的NMOS行102的两个实例配置为用于NMOS finFET技术，并且1.5x单元结构704中的PMOS行104的一个实例配置为用于PMOSfinFET技术。在一些实施例中，图7B中的1.5x单元结构100B类似地配置为用于finFET技术。在一些实施例中，1.5x单元结构704中的NMOS行102的两个实例配置为用于NMOS平面FET技术，并且1.5x单元结构704中的PMOS行104的一个实例配置为用于PMOS平面技术。在一些实施例中，图7B中的1.5x单元结100B类似地配置为用于平面FET技术。
当非统一宽度1.5x单元结构704堆叠在非统一宽度1.5x单元结构100B上时，1.0x单元结构704中的NMOS行102的两个实例中的一个的部分710B在垂直方向上与1.5x单元结构100B中的PMOS行104的两个实例中的一个相连。部分710B在垂直方向上与1.0x单元结构704中的PMOS行104的一个实例不相连。
在图7A至图7B中，堆叠方向平行于垂直方向。在一些实施例中，考虑非统一宽度1.5x单元结构702和/或704的旋转，得到不同于垂直方向的堆叠方向。在一些实施例中，考虑包括(A)统一宽度1.5x单元结构100A、100B、302或304、统一宽度2.0x单元结构402或404、统一宽度2.5x单元结构502或504、或非统一宽度1.0x单元结构602或604中的一个和(B)非统一宽度1.5x单元结构702或704中的一个的其他堆叠对排列。
在图7A中，1.5x单元结构702具有PR边界706A。在图7B中，1.5x单元结构704具有PR边界706B。PR边界706A和PR边界706B中的每一个都为L形。
图8A和图8B是根据一些实施例的对应非统一宽度2.0x单元结构802和804的框图。更具体地，图8A和图8B是根据一些实施例的非统一宽度2.0x单元结构和统一宽度1.5x单元结构的对应堆叠成对的框图。在一些实施例中，非统一宽度2.0x单元结构802和804用作标准单元结构库中的标准单元结构。
在图8A中，非统一宽度2.0x单元结构802相对于垂直方向堆叠在统一宽度1.5x单元结构302的实例上。具体地，非统一宽度2.0x单元结构802在水平方向上具有非统一宽度。2.0x单元结构802是1.5x单元结构702的版本，使得2.0x单元结构802包括NMOS行102的额外实例。更具体地，2.0x单元结构802包括：NMOS行102的两个实例；以及PMOS行104的两个实例。在2.0x单元结构802中，PMOS行104的两个实例在垂直方向上连续，并且PMOS行104的两个实例中的每一个也都在垂直方向上与NMOS行102的两个实例中的对应的一个相连。相对于垂直方向从顶部到底部，在2.0x单元结构802中的包括PMOS行104的两个实例中的一个的部分808B的部分中，形成N-P-P-N布置。
在2.0x单元结构802中，NMOS行102的两个实例中的每一个都在水平方向上具有第一宽度W1，并且PMOS行104的两个实例中的每一个都在水平方向上具有第二宽度W2，第二宽度W2大于第一宽度W1，使得W1<W2。在图8A中，第一宽度W1与统一宽度1.0x单元结构302的宽度基本相同。而且，在图8A中，第二宽度W2基本两倍于第一宽度W1的大小，使得W2≈2×W1。在一些实施例中，考虑第一宽度W1与第二宽度W2之间的其他比率，使得W2＝X×W1，其中，X为正值，且0<X。在一些实施例中，X为正整数，且2<X。
在图8A中，在一些实施例中，2.0x单元结构802中的NMOS行102的两个实例配置为用于NMOS finFET技术，并且2.0x单元结构802中的PMOS行104的两个实例配置为用于PMOSfinFET技术。在一些实施例中，图8A中的1.5x单元结构302类似地配置为用于finFET技术。在一些实施例中，2.0x单元结构802中的NMOS行102的两个实例配置为用于NMOS平面FET技术，并且2.0x单元结构802中的PMOS行104的两个实例配置为用于PMOS平面技术。在一些实施例中，图8A中的1.5x单元结构302类似地配置为用于平面FET技术。
当非统一宽度2.0x单元结构802堆叠在非统一宽度1.5x单元结构302上时，2.0x单元结构802中的PMOS行104的两个实例中的一个的部分808A在垂直方向上与1.5x单元结构302中的NMOS行102的两个实例中的一个相连。部分808A在垂直方向上与2.0x单元结构802中的NMOS行102的两个实例中的任一个都不相连。
在图8B中，非统一宽度2.0x单元结构804相对于垂直方向堆叠在统一宽度1.5x单元结构100B的实例上。具体地，非统一宽度2.0x单元结构804在水平方向上具有非统一宽度。2.0x单元结构804是1.5x单元结构704的版本，使得2.0x单元结构804包括PMOS行104的额外实例。更具体地，2.0x单元结构804包括：NMOS行102的两个实例；以及PMOS行104的两个实例。在2.0x单元结构804中，NMOS行的两个实例在垂直方向上连续，并且NMOS行102的两个实例中的每一个也都在垂直方向上与PMOS行104的两个实例中的对应的一个相连。相对于垂直方向从顶部到底部，在2.0x单元结构804中包括NMOS行102的两个实例中的一个的部分810A的部分中，形成P-N-N-P布置。
在2.0x单元结构804中，PMOS行104的两个实例中的每一个都在水平方向上具有第一宽度W1，并且NMOS行102的两个实例中的每一个都在水平方向上具有第二宽度W2，第二宽度W2大于第一宽度W1，使得W1<W2。在图8B中，第一宽度W1与统一宽度1.0x单元结构100B的宽度基本相同。而且，在图8B中，第二宽度W2基本两倍于第一宽度W1的大小，使得W2≈2×W1。在一些实施例中，考虑第一宽度W1与第二宽度W2之间的其他比率，使得W2＝X×W1，其中，X为正值，且0<X。在一些实施例中，X为正整数，且2<X。
在图8B中，在一些实施例中，2.0x单元结构804中的NMOS行102的两个实例配置为用于NMOS finFET技术，并且2.0x单元结构804中的PMOS行104的两个实例配置为用于PMOSfinFET技术。在一些实施例中，图8B中的1.5x单元结构100B类似地配置为用于finFET技术。在一些实施例中，2.0x单元结构804中的NMOS行102的两个实例配置为用于NMOS平面FET技术，并且2.0x单元结构804中的PMOS行104的两个实例配置为用于PMOS平面技术。在一些实施例中，图8B中的1.5x单元结100B类似地配置为用于平面FET技术。
当非统一宽度2.0x单元结构804堆叠在非统一宽度1.5x单元结构100B上时，2.0x单元结构804中的NMOS行102的两个实例中的一个的部分810B在垂直方向上与1.5x单元结构100B中的PMOS行104的两个实例中的一个相连。部分810B在垂直方向上与2.0x单元结构804中的PMOS行104的两个实例中的任一个都不相连。
在图8A至图8B中，堆叠方向平行于垂直方向。在一些实施例中，考虑非统一宽度2.0x单元结构802和/或804的旋转，得到不同于垂直方向的堆叠方向。在一些实施例中，考虑其他堆叠对排列，包括：(A)统一宽度1.5x单元结构100A、100B、302或304、统一宽度2.0x单元结构402或404、统一宽度2.5x单元结构502或504、非统一宽度1.0x单元结构602或604、或非统一宽度1.5x单元结构702或704中的一个和(B)非统一宽度2.0x单元结构802或804中的一个。
在图8A中，2.0x单元结构802具有PR边界806A。在图8B中，2.0x单元结构804具有PR边界806B。PR边界806A和PR边界806B中的每一个都为T形。
图9是根据一些实施例的生成布局的方法900的流程图。在一些实施例中，方法900用于生成统一宽度1.5x单元结构100A、100B、302、304等的实例。方法900适用于生成统一宽度1.5x单元结构的其他实例。
在图9的框902中，生成鳍图案。鳍图案布置为相对于第一虚构阵列的对应平行虚构的第一参考线基本共线，第一参考线平行于第一方向。在一些实施例中，第一方向为水平方向。这种鳍图案的示例是图1C至图1D中的鳍图案122A、122B和122C等。
流程从框902进行到框904。在框904中，鳍图案配置在具有第一导电性的第一行的实例和具有第二导电性的第二行的实例中，第一和第二行平行于第一方向。第一行的每一个实例和第二行的每一个实例都配置为包括预定数量的第一参考线。第一行的每一个实例都配置为包括具有第一导电类型的一个或多个鳍图案。第二行的每一个实例都配置为包括具有第二导电类型的一个或多个鳍图案。这些行的示例是图1C至图1D中的行102的实例和行104的实例等。流程从框904进行到框906。
在框906中，生成栅极图案。栅极图案布置为与第二虚构阵列的对应平行虚构的第二参考线基本共线，第二参考线位于第二方向，第二方向基本垂直于第一方向。在一些实施例中，第二方向为垂直方向。这种栅极图案的示例是图1C至图1D中的栅极图案124的实例等。流程从框906进行到框908。在框908中，栅极图案布置为与对应的鳍图案重叠。再次，这种栅极图案的示例是图1C至图1D中的栅极图案124的实例等。流程从框908进行到框910。
在框910中，将第一1.5x单元结构限定为具有包含连续的行的PR边界。第一1.5x单元结构包括：第一行的两个实例；以及第二行的一个实例。第一1.5x单元结构的实例包括统一宽度1.5x单元结构100A、100B、302、304等的实例。在一些实施例中，第一1.5x单元结构中的第一行的两个实例被定位成连续的。在一些实施例中，维持第一1.5x单元结构的各行的统一宽度(沿第一方向)。
在一些实施例中，在框910之后，将第一1.5x单元结构限定为具有包含连续的各行的PR边界。第二1.5x单元结构包括：第一行的两个实例；以及第二行的一个实例。第二1.5x单元结构的示例包括统一宽度1.5x单元结构100A、100B、302、304等的实例。在一些实施例中，第二1.5x单元结构中的第一行的两个实例被定位成连续的。在一些实施例中，维持第二1.5x单元结构的各行的统一宽度(沿第一方向)。在一些实施例中，第二1.5x单元结构堆叠在第一1.5x单元结构上。在一些实施例中，第一1.5x单元结构堆叠在第二1.5x单元结构上。
在一些实施例中，在框910之后，将第一2.0x单元结构限定为具有包含连续的各行的PR边界(得到布局)。第一2.0x单元结构包括：第一行的两个实例；以及第二行的两个实例。第一2.0x单元结构的示例包括统一宽度2.0x单元结构402或404等的实例。在一些实施例中，第一2.0x单元结构中的第一行的两个实例被定位成是连续的，并且第一2.0x单元结构中的第二个第一行的两个实例被定位成是连续的。在一些实施例中，维持第二2.0x单元结构的各行的统一宽度(沿第一方向)。在一些实施例中，第一2.0x单元结构堆叠在第一1.5x单元结构上。在一些实施例中，第一1.5x单元结构堆叠在第一2.0x单元结构上。
在一些实施例中，在框910之后，基于布局，制造以下中的至少一个：(A)一个或多个半导体掩模和(B)早期半导体集成电路的层中的至少一个组件。参见下文中图13的讨论。
图10是根据一些实施例的生成布局的方法1000的流程图。在一些实施例中，方法1000用于生成非统一宽度1.0x单元结构602或604、非统一宽度1.5x单元结构702或704、或非统一宽度2.0x单元结构802或804等的实例。方法1000适用于生成统一宽度1.0x单元结构、1.5x单元结构和/或2.0x单元结构的其他实例。
在图10的框1002中，生成有源区图案。流程从框1002进行到框1004，其中，有源区图案配置为预定形状，如，基本为矩形形状。流程从框1004进行到框1006。在框1006中，相对于包括平行于第一方向放置的平行虚构的第一参考线的虚构的参考栅格来布置有源区图案。在一些实施例中，第一方向为水平方向。流程从框1006进行到框1008。在框1008中，有源区图案配置在具有第一导电性的第一行的实例和具有第二导电性的第二行的实例中。流程从框1008进行到框1010。在框1010中，第一行和第二行的每一个实例都布置为基本平行于第一方向。第一行和第二行的每一个实例都配置为包括预定数量的第一参考线。这些行的示例是图6A至图6B、图7A至图7B和图8A至图8B中的行102的实例和行104的实例等。流程从框1010进行到框1012。
在框1012中，单元结构限定为具有包含至少两个连续的行的PR边界。更具体地，单元结构包括：第一行的至少一个实例；以及第二行的至少一个实例。单元结构在第一方向上具有非统一宽度。
单元结构中的第一行的至少一个实例在第一方向上具有第一宽度。单元结构中的第二行的至少一个实例在第一方向上具有第二宽度。第二宽度设定为基本是第一宽度的两倍大小。
在一些实施例中，单元结构被限定为1.5x单元结构，使得PR边界包含连续的行，该连续的行包括：第一行的两个实例；以及第二行的一个实例。1.5x单元结构中的第一行的两个实例被定位成是连续的。这种单元结构的示例包括单元结构602和604等。
在一些实施例中，单元结构被限定为2.0x单元结构，使得PR边界包含四个连续的行，该连续的行包括：第一行的两个实例；以及第二行的两个实例。第一行的两个实例配置为是连续的。第二行的两个实例配置为是连续的。这种单元结构的示例包括单元结构702和704等。
在一些实施例中，单元结构的外围为L形。这种单元结构的示例包括单元结构602、604、702和704等。在一些实施例中，单元结构的外围配置为T形。这种单元结构的示例包括单元结构802和804等。在一些实施例中，有源区图案配置为用于finFET技术。
在一些实施例中，在框1012之后，基于布局，制造以下中的至少一个：(A)一个或多个半导体掩模或(B)早期半导体集成电路的层中的至少一个组件中。参见下文图13的讨论。
图11是根据本发明的至少一个实施例的半导体器件1100的框图。
在图11中，半导体器件1100其中包括SRAM宏(macro)1102。在一些实施例中，宏1102是SRAM以外的宏。SRAM宏1102其中包括电路1104。根据单元结构100A、100B、302、304、402、404、502、504、602、604、702、704、802或804中的任何一个来实施电路1104。在对应的图6A至图6B和图7A至图7B中示出L形单元结构602、604、702和704。在图8A至图8B中示出T形单元结构802和804。
图12是根据一些实施例的电子设计自动化(EDA)系统1200的框图。
在一些实施例中，EDA系统1200包括APR系统。根据一些实施例，例如，使用EDA系统1200来实施图9的流程图900的方法，以便生成统一宽度1.5x单元结构100A、100B、302、304等的实例。根据一些实施例，例如，使用EDA系统1200来实施图10的流程图1000的方法，以便生成非统一宽度1.0x单元结构602或604、非统一宽度1.5x单元结构702或704、或非统一宽度2.0x单元结构802或804等的实例。
在一些实施例中，EDA系统1200是包括硬件处理器1202和非暂态计算机可读存储介质1204的通用计算设备。除此之外，存储介质1204还编码有，即，存储有计算机程序代码1206，即，可执行指令集。根据一个或多个实施例(以下称为工艺和/或方法)由硬件处理器1202执行的指令1206表示(至少部分地)实施如图9至图10的方法的一部分或全部的EDA工具。
处理器1202经由总线1208电连接至计算机可读存储介质1204。处理器1202还通过总线1208电连接至I/O接口1210。网络接口1212也经由总线1208电连接至处理器1202。网络接口1212连接至网络1214，使得处理器1202和计算机可读存储介质1204能够经由网络1214连接至外部元件。处理器1202配置为执行编码在计算机可读存储介质1204中的计算机程序代码1206以使得系统1200可用于实现在所述工艺和/或方法中描述的一部分或全部。在一个或多个实施例中，处理器1202是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。
在一个或多个实施例中，计算机可读存储介质1204是电子、磁、光学、电磁、红外和/或半导体系统(或装置或设备)。例如，计算机可读存储介质1204包括半导体或固相存储器、磁带、移动计算机软盘、随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质1204包括只读光盘存储器(CD-ROM)、光盘读/写(CD-R/W)、和/或数字视频光盘(DVD)。
在一个或多个实施例中，存储介质1204存储计算机程序代码1206，该计算机程序代码配置为使得系统1200(其中，这种执行表示(至少部分地)EDA工具)可用于实现所述工艺和/或方法的一部分或全部。在一个或多个实施例中，存储介质1204还存储有助于实现所述工艺和/或方法的一部分或全部的信息。在一个或多个实施例中，存储介质1204存储包括本文公开的这种标准单元的标准单元的库1207。
EDA系统1200包括I/O接口1210。I/O接口1210连接至外部电路。在一个或多个实施例中，I/O接口1210包括向处理器1202传达信息和命令的键盘、小型键盘、鼠标、轨迹球、触控板、触摸屏和/或光标方向键。
EDA系统1200还包括连接至处理器1202的网络接口1212。网络接口1212允许系统1200与网络1214通信，其中一个或多个其他计算机系统连接至该网络。网络接口1212包括诸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA的无线网络接口；或诸如ETHERNET、USB或IEEE-1364的有线网络接口。在一个或多个实施例中，在两个或多个系统1200中实施所述工艺和/或方法的一部分或全部。
系统1200配置为通过I/O接口1210接收信息。通过I/O接口1210接收的信息包括指令、数据、设计规则、标准单元库和/或用于由处理器1202处理的其他参数中的一个或多个。信息经由总线1208传送至处理器1202。EDA系统1200配置为通过I/O接口1210接收与UI相关的信息。该信息作为用户界面(UI)1242存储在计算机可读介质1204中。
在一些实施例中，所述工艺和/或方法的一部分或全部实施为用于由处理器执行的独立软件应用。在一些实施例中，所述工艺和/或方法的一部分或全部实施为作为附加软件应用的一部分的软件应用。在一些实施例中，所述工艺和/或方法的一部分或全部实施为软件应用的插件。在一些实施例中，所述工艺和/或方法中的至少一个实施为作为EDA工具的一部分的软件应用。在一些实施例中，所述工艺和/或方法的一部分或全部实施为由EDA系统1200使用的软件应用。在一些实施例中，使用诸如可从CADENCE DESIGN SYSTEMS公司获得的的工具或另一种合适的布局生成工具来生成包括标准单元的布局。
在一些实施例中，根据存储在非暂态计算机可读记录介质中的程序来实现工艺。非暂态计算机可读记录介质的实例包括但不限于外部/可去除和/或内部/机内的储存或存储单元，例如，光盘(诸如DVD)、磁盘(诸如硬盘)、半导体存储器(诸如ROM、RAM、存储卡等)中的一种或多种。
图13是根据一些实施例的集成电路(IC)制造系统1300及其相关联的IC制造流程的框图。在一些实施例中，在图9的框910之后，基于布局，使用制造系统1300来制造以下的至少一个：(A)一个或多个半导体掩模和(B)早期半导体集成电路的层中的至少一个组件中的至少一个。在一些实施例中，在图10的框1012之后，基于布局，制造(A)一个或多个半导体掩模或(B)早期半导体集成电路的层中的至少一个组件。
在图13中，IC制造系统1300包括在与制造IC器件1360相关的设计、开发和制造周期和/或服务中彼此交互的实体，诸如设计室1320、掩模室1330和IC制造商/制造厂(“fab”)1350。系统1300中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，诸如内联网和因特网。通信网络包括有线和/或无线通信信道。每一个实体都与一个或多个其他实体进行交互，并且向一个或多个其他实体提供服务和/或从其接收服务。在一些实施例中，设计室1320、掩模室1330和IC制造厂1350中的两个或多个由单个大公司拥有。在一些实施例中，设计室1320、掩模室1330和IC制造厂1350中的两个或多个共存于共同设施中并且使用共同资源。
设计室(或设计组)1320生成IC设计布局1322。IC设计布局1322包括为IC器件1360设计的各种几何图案。几何图案对应于构成将要制造的IC器件1360的各种组件的金属、氧化物或半导体层的图案。各层组合形成各种IC部件。例如，IC设计布局1322的一部分包括将要形成在半导体衬底中(诸如硅晶圆)和设置在半导体衬底上的各种材料层中的各种IC部件，诸如有源区域、栅电极、源极和漏极、层间互连金属线或通孔以及用于接合焊盘的开口。设计室1320实施适当的设计过程以形成IC设计布局1322。设计过程包括逻辑设计、物理设计或布局和布线中的一个或多个。IC设计布局1322存在于具有几何图案信息的一个或多个数据文件中。例如，IC设计布局1322可以用GDSII文件格式或DFII文件格式表示。
掩模室1330包括数据准备1332和掩模制造1344。掩模室1330使用IC设计布局1322来制造用于根据IC设计布局1322制造IC器件1360的各个层的一个或多个掩模。掩模室1330进行掩模数据准备1332，其中，IC设计布局1322被转换为代表性数据文件(“RDF”)。掩模数据准备1332将RDF提供至掩模制造1344。掩模制造1344包括掩模写入器。掩模写入器将RDF转换为诸如掩模(中间掩模)或半导体晶圆的衬底上的图像。设计布局由掩模数据准备1332操纵以符合掩模写入器的特定特性和/或IC制造厂1350的要求。在图13中，掩模数据准备1332和掩模制造1344被示为分离的元件。在一些实施例中，掩模数据准备1332和掩模制造1344可以统称为掩模数据准备。
图14是根据本发明的实施例的图13所示的掩模室1330的更详细的框图。在所示实施例中，掩模室1330包括掩模设计系统180，其可操作以执行与图13的掩模数据准备1332相关的功能。掩模设计系统180是诸如计算机，服务器，工作站或其它合适设备的信息处理系统。系统180包括与系统存储器184，大容量存储设备186和通信模块188的通信连接的处理器182。系统存储器184向处理器182提供非暂态计算机可读存储，以便于处理器执行计算机指令。系统存储器的实例可以包括诸如动态RAM(DRAM)，同步DRAM(SDRAM)，固相存储器设备和/或本领域已知的各种其他存储器件的随机存取存储器(RAM)设备。计算机程序，指令和数据存储在大容量存储设备186上。大容量存储设备的实例可以包括本领域已知的硬盘，光盘，磁光盘，固相存储设备和/或各种其他大容量存储设备。通信模块188可操作以将诸如IC设计布局文件的信息与IC制造系统1300中的其他组件(诸如设计室1320)进行通信。通信模块的示例可以包括以太网卡，802.11WiFi设备，蜂窝数据无线电和/或本领域已知的其它合适的设备。
在操作中，掩模设计系统180被配置为在通过掩模制造1344将IC设计布局1322转移到掩模190之前根据各种设计规则和限制来操纵IC设计布局1322。例如，在一个实施例中，包括OPC，MRC和LPC的掩模数据准备1332可以被实现为在掩模设计系统180上执行的软件指令。在这样的实施例中，掩模设计系统180从设计室1320接收包含IC设计布局1322的第一GDSII文件192。在掩模数据准备1332完成之后，掩模设计系统180发送包含修改的IC设计布局的第二GDSII文件194至掩模制造1344。在替代实施例中，IC设计布局可以以替代文件的格式(诸如DFII，CIF，OASIS或任何其他合适的文件类型)在IC制造系统1300的各组件之间传输。此外，掩模设计系统180和掩模室1330可以在替代实施例中包括附加和/或不同的部件。
在一些实施例中，掩模数据准备1332包括光学邻近校正(OPC)，其使用光刻增强技术来补偿图像误差，诸如可能由衍射、干涉、其它工艺效应等引起的图像误差。OPC调整IC设计布局1322。在一些实施例中，掩模数据准备1332还包括分辨率增强技术(RET)，诸如离轴照明、子分辨率辅助部件、相移掩模、其他合适的技术等或它们的组合。在一些实施例中，还使用反向光刻技术(ILT)，其将OPC处理为反向成像问题。
在一些实施例中，掩模数据准备1332包括掩模规则检查器(MRC)，该掩模规则检查器利用包含某些几何和/或连接性限制的掩模创建规则集来检查已经经过OPC处理的IC设计布局，其中，这些几何和/或连接性限制确保了考虑到半导体制造工艺中的变化等足够的裕度。在一些实施例中，MRC修改IC设计布局以补偿掩模制造1344期间的限制，这可以取消由OPC进行的部分修改以满足掩模创建规则。
在一些实施例中，掩模数据准备1332包括模拟将由IC制造厂1350为制造IC器件1360实施的处理的光刻工艺检查(LPC)。LPC基于IC设计布局1322来模拟该处理，以创建模拟的制造器件，诸如IC器件1360。LPC模拟中的处理参数可以包括与IC制造周期的各种工艺相关的参数、与用于制造IC的工具和/或制造工艺的其它方面相关的参数。LPC考虑诸如空间图像对比度、焦度(“DOF”)、掩模误差增强因子(“MEEF”)、其他合适的因子等或它们的组合的各种因子。在一些实施例中，在通过LPC创建模拟的制造器件之后，如果模拟的器件在形状上没有足够接近来满足设计规则，则重复OPC和/或MRC以进一步改进IC设计布局1322。
应当理解，为了清楚起见，已经简化了掩模数据准备1332的以上描述。在一些实施例中，数据准备1332包括附加特征，诸如根据制造规则修改IC设计布局的逻辑操作(LOP)。附加地，在数据准备1332期间应用于IC设计布局1322的工艺可以以各种不同的顺序执行。
在掩模数据准备1332之后和掩模制造1344期间，基于修改的IC设计布局制造掩模或掩模组。在一些实施例中，基于修改的IC设计布局，使用电子束(e-beam)或多个电子束的机制来在掩模(光掩模或中间掩模)上形成图案。掩模可以用各种技术形成。在一些实施例中，使用二元技术形成掩模。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已经涂覆在晶圆上的图像敏感材料层(如光刻胶)的辐射束(诸如紫外线(UV)束)被不透明区域阻挡而透过透明区域传输。在一个示例中，二元掩模包括透明衬底(例如，石英玻璃)和涂覆在掩模的不透明区中的不透明材料(例如，铬)。在另一示例中，使用相移技术形成掩模。在相移掩模(PSM)中，形成在掩模上的图案中的各个部件配置为具有合适的相位差以提高分辨率和成像质量。在各种示例中，相移掩模可以是衰减的PSM或交替的PSM。由掩模制造1344生成的掩模用于各种工艺中。例如，这样的掩模用于离子注入工艺中以在半导体晶圆中形成各种掺杂区域，用于蚀刻工艺中以在半导体晶圆中形成各种蚀刻区域和/或用于其他合适的工艺中。
IC制造厂1350是包括用于制造各种不同IC产品的一个或多个制造设施的IC制造商。在一些实施例中，IC制造厂1350是半导体代工厂。例如，可以存在用于多个IC产品的前端制造(前段制程(FEOL)制造)的制造设施，而第二制造设施可以提供用于互连和封装IC产品的后端制造(后段制程(BEOL)制造)，并且第三制造设施可以为代工制造商提供其他服务。
IC制造厂1350使用由掩模室1330制造的掩模(或多个掩模)来制造IC器件1360。因此，IC制造厂1350至少间接地使用IC设计布局1322来制造IC器件1360。在一些实施例中，半导体晶圆1352由IC制造厂1350使用掩模(或多个掩模)制造以形成IC器件1360。半导体晶圆135包括具有形成在其上的材料层的硅衬底或其他适当的衬底。半导体晶圆还包括各种掺杂区域、电介质部件、多层互连件等(在随后的制造步骤中形成)中的一个或多个。
本发明的实施例涉及一种半导体器件，包括：鳍，形成在衬底上并且布置为基本平行于第一方向；鳍被组织到第一行的实例和第二行的实例中；第一行的每一个实例都包括具有第一导电类型的第一预定数量的鳍；并且第二行的每一个实例都包括具有第二导电类型的第二预定数量的鳍；栅极结构，形成在对应的鳍上方并且布置为基本平行于第二方向，第二方向基本垂直于第一方向；以及具有奇数个连续的行的第一结构，包括：第一行的偶数个实例和第二行的奇数个实例。关于一些实施例，结构中的第一行的偶数个实例中的每一个都在第一方向上具有第一宽度；并且结构中的第二行的至少一个实例中的每一个都在第一方向上具有第二宽度，第二宽度基本不同于第一宽度。关于一些实施例，每一行在第一方向上的尺寸都基本相同。
本发明的另一实施例涉及一种半导体器件，包括：有源区，在衬底上形成为预定形状并且相对于具有基本平行于对应正交的第一方向和第二方向的第一轨迹和第二轨迹的栅格布置；有源区被组织到具有第一导电性的第一行的实例和具有第二导电性的第二行的实例中；第一行和第二行的每一个实例都包括对应的第一预定数量和第二预定数量的第一轨迹；以及具有至少两个连续的行的结构，包括第一行的至少一个实例和第二行的至少一个实例；其中：结构中的第一行的至少一个实例中的每一个都在第一方向上具有第一宽度；并且结构中的第二行的至少一个实例中的每一个都在第一方向上具有第二宽度，第二宽度基本不同于第一宽度。关于一些实施例，结构具有两个连续的行。关于一些实施例，第二宽度基本两倍于第一宽度。关于一些实施例，存在以下中的一个：结构具有奇数个连续的行，包括第一行的偶数个实例和第二行的奇数个实例；或者结构具有偶数个连续的行，包括第一行的至少一个实例和第二行的至少一个实例。关于一些实施例，存在以下中的一个：在具有奇数个连续的行的结构中，第一行的偶数个一个或多个实例中的至少两个是连续的；或者在具有偶数个连续的行的结构中，第一行的偶数个一个或多个实例中的至少两个是连续的。关于一些实施例，结构的周边为L形。关于一些实施例，结构的周边为T形。关于一些实施例，有源区配置为用于finFET技术。
本发明的另一实施例涉及一种生成布局的方法，布局存储在非暂态计算机可读介质上，方法包括：生成有源区图案，包括：将有源区图案配置为预定形状；相对于具有基本平行于对应正交的第一方向和第二方向的第一轨迹和第二轨迹的栅格布置有源区图案；将有源区图案配置到具有第一导电性的第一行的实例和具有第二导电性的第二行的实例中；配置第一行和第二行的每一个实例以包括预定数量的第一轨迹；以及将单元结构限定为具有包含至少两个连续的行的布局布线(PR)边界，包括第一行的至少一个实例和第二行的至少一个实例；将第一行的至少一个实例在第一方向上的宽度设定为与第二行的至少一个实例基本不同。关于一些实施例，单元结构中的第一行的至少一个实例在第一方向上具有第一宽度；并且单元结构中的第二行的至少一个实例在第一方向上具有第二宽度；方法还包括：将第二宽度设定为基本两倍于第一宽度的大小。关于一些实施例，限定单元结构包括：限定单元结构，使得PR边界包含奇数个连续的行，包括第一行的偶数个实例和第二行的奇数个实例。关于一些实施例，限定单元结构包括：将单元结构中的第一行的偶数个实例定位成连续的。关于一些实施例，限定单元结构包括：限定单元结构，使得PR边界包含偶数个连续的行，包括第一行的至少一个实例和第二行的至少一个实例。关于一些实施例，限定单元结构还包括：将第一行的偶数个实例或第二行的偶数个实例配置为连续的。关于一些实施例，限定单元结构包括：将单元结构的外围配置为L形；或者将单元结构的外围配置为T形。关于一些实施例，形成有源区图案包括：配置有源区以用于finFET技术。关于一些实施例，方法还包括：基于布局，制造(A)一个或多个半导体掩模或(B)早期半导体集成电路的层中的至少一个组件中的至少一个。
本发明的另一实施例涉及一种生成布局的方法，布局存储在非暂时计算机可读介质上，方法包括：生成具有预定形状的有源区；将有源区定位在衬底上；相对于具有基本平行于对应正交的第一方向和第二方向的第一轨迹和第二轨迹的栅格布置有源区；将有源区组织到具有第一导电性的第一行的实例和具有第二导电性的第二行的实例中；第一行和第二行的每一个实例都包括预定数量的第一轨迹；将第一单元结构限定为具有至少两个连续的行，包括第一行的至少一个实例和第二行的至少一个实例；对于第一单元结构，将第一行的至少一个实例在第一方向上的第一宽度设定为与第二行的至少一个实例的第二宽度不同；以及将第二单元结构限定为具有奇数个连续的行，包括第一行的偶数个实例和第二行的奇数个实例；对于第二单元结构，将第一行的至少一个实例的第三宽度设定为与第二行的至少一个实例的第四宽度基本相同，使得第二单元结构具有统一宽度；以及以下中的至少一个：将第二单元结构堆叠在第一单元结构上；或将第一单元结构堆叠在第二单元结构上。关于一些实施例，第一单元结构中的第一行的至少一个实例在第一方向上具有第一宽度，并且第一单元结构的第二行的至少一个实例在第一方向上具有第二宽度，第二宽度基本两倍于第一宽度的大小。关于一些实施例，存在以下中的一个：第一单元结构包括第一行的两个实例和第二行的一个实例；或者第一单元结构包括第一行的两个实例和第二行的两个实例。
本发明的另一实施例涉及一种生成布局的方法，布局存储在非暂态计算机可读介质上，方法包括：生成鳍图案，包括：相对于具有基本平行于对应正交的第一方向和第二方向的第一轨迹和第二轨迹的栅格布置鳍图案；将鳍图案配置到具有第一导电性的第一行的实例和具有第二导电性的第二行的实例中；配置第一行的每一个实例以包括第一预定数量的第一导电类型的鳍图案；并且配置第二行的每一个实例以包括第二预定数量的第二导电类型的鳍图案；以及生成栅极图案，包括：将栅极图案布置为基本平行于第二方向；布置栅极图案以与对应的鳍图案重叠；并且将第一单元结构限定为具有包含奇数个连续的行的第一布局布线(PR)边界，包括第一行的偶数个实例和第二行的奇数个实例。关于一些实施例，限定第一单元结构包括：将第一单元结构中的第一行的偶数个实例定位成连续的。关于一些实施例，限定第一单元结构包括：将第一行的偶数个实例中的每一个的第一宽度的统一宽度设定为与第二行的奇数个实例中的每一个的第二宽度基本相同。关于一些实施例，方法还包括：基于布局，制造(A)一个或多个半导体掩模或(B)早期半导体集成电路的层中的至少一个组件中的至少一个。
本发明的另一实施例涉及一种半导体器件，包括：有源区，在衬底上形成为预定形状并且相对于具有基本平行于对应正交的第一方向和第二方向的第一轨迹和第二轨道的栅格布置；有源区被组织到具有第一导电性的第一行的实例和具有第二导电性的第二行的实例中；第一行和第二行的每一个实例都包括预定数量的第一轨迹；第一结构，具有至少两个连续的行，包括第一行的至少一个实例和第二行的至少一个实例；第一结构配置为使得：第一结构中的第一行的至少一个实例中的每一个都在第一方向上具有第一宽度；并且第一结构中的第二行的至少一个实例中的每一个都在第一方向上具有第二宽度，第二宽度基本不同于第一宽度；以及第二结构，具有奇数个连续的行构，包括第一行的偶数个实例和第二行的奇数个实例；第二结构配置为使得第一行的偶数个实例中的每一个和第二行的奇数个实例中的每一个都在第一方向上具有基本相同的宽度；并且其中：第二结构堆叠在第一结构上；或者第一结构堆叠在第二结构上。关于一些实施例，第一结构中的第一行的至少一个实例在第一方向上具有第一宽度，并且第一结构的第二行的至少一个实例在第一方向上具有第二宽度，第二宽度基本两倍于第一宽度的大小。关于一些实施例，存在以下中的一个：第一结构具有三个连续的行，包括第一行的两个实例和第二行的一个实例；或者第一结构具有四个连续的行，包括第一行的两个实例和第二行的两个实例。
可见，对于本领域的普通技术人员来说，所公开的一个或多个实施例实现了以上所阐述的一个或多个优点。在阅读前述说明书之后，本领域的普通技术人员将能够想到多种变化、等效替换和如本文所广泛地披露的多个其他的实施例。因此，意欲仅通过所附权利要求及其等同物中所包含的限定来限制本文要求授予的保护内容。

Claims (10)

1.一种半导体器件，包括：
鳍，形成在衬底上并且布置为基本平行于第一方向；
所述鳍被组织为第一行的实例和第二行的实例；
所述第一行的每一个实例都包括具有第一导电类型的第一预定数量的鳍；和
所述第二行的每一个实例都包括具有第二导电类型的第二预定数量的鳍；
栅极结构，形成在所述鳍中对应的鳍上方并且布置为基本平行于第二方向，所述第二方向基本垂直于所述第一方向；以及
具有奇数个连续的行的第一结构，包括：
所述第一行的偶数个实例；和
所述第二行的奇数个实例。
2.根据权利要求1所述的半导体器件，其中：
所述结构中的所述第一行的偶数个实例中的每一个都在所述第一方向上具有第一宽度；以及
所述结构中的所述第二行的至少一个实例中的每一个都在所述第一方向上具有第二宽度，所述第二宽度基本不同于所述第一宽度。
3.根据权利要求1所述的半导体器件，其中：
每一行在所述第一方向上的尺寸都基本相同。
4.一种半导体器件，包括：
有源区，在衬底上形成为预定形状并且相对于具有第一轨迹和第二轨迹的栅格来布置，其中，所述第一轨迹和所述第二轨迹基本平行于对应的第一方向和第二方向，所述第一方向和所述第二方向正交；
所述有源区被组织为具有第一导电性的第一行的实例和具有第二导电性的第二行的实例；
所述第一行的每一个实例和所述第二行的每一个实例都包括对应的第一预定数量和第二预定数量的第一轨迹；以及
具有至少两个连续的行的结构，包括：
所述第一行的至少一个实例；和
所述第二行的至少一个实例；
其中：
所述结构中的所述第一行的至少一个实例中的每一个都在所述第一方向上具有第一宽度；和
所述结构中的所述第二行的至少一个实例中的每一个都在所述第一方向上具有第二宽度，所述第二宽度基本不同于所述第一宽度。
5.根据权利要求4所述的半导体器件，其中：
所述结构具有两个连续的行。
6.根据权利要求4所述的半导体器件，其中：
所述第二宽度基本是所述第一宽度的两倍。
7.一种生成布局的方法，所述布局存储在非暂态计算机可读介质上，所述方法包括：
生成有源区图案，包括：
将所述有源区图案配置为预定形状；
相对于具有基本平行于对应的第一方向和第二方向的第一轨迹和第二轨迹的栅格来布置所述有源区图案，其中，所述第一方向和所述第二方向正交；
将所述有源区图案配置为第一行的具有第一导电性的实例和第二行的具有第二导电性的实例；并且
配置所述第一行的每一个实例和所述第二行的每一个实例以包括预定数量的所述第一轨迹；以及
将单元结构限定为具有包含至少两个连续的行的布局布线(PR)边界，所述至少两个连续的行包括：
所述第一行的至少一个实例；和
所述第二行的至少一个实例；
将所述第一行的至少一个实例在所述第一方向上的宽度设定为与所述第二行的至少一个实例基本不同。
8.根据权利要求7所述的方法，其中：
所述单元结构中的所述第一行的至少一个实例在所述第一方向上具有第一宽度；以及
所述单元结构中的所述第二行的至少一个实例在所述第一方向上具有第二宽度；
所述方法还包括：
将所述第二宽度设定为基本是所述第一宽度的两倍。
9.根据权利要求7所述的方法，其中，限定所述单元结构包括：
限定所述单元结构，使得所述PR边界包含奇数个连续的行，所述奇数个连续的行包括：
所述第一行的偶数个实例；和
所述第二行的奇数个实例。
10.根据权利要求9所述的方法，其中，限定所述单元结构包括：
将所述单元结构中的所述第一行的偶数个实例定位成连续的。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113113404A (zh) * 2020-04-20 2021-07-13 台湾积体电路制造股份有限公司 集成电路结构、器件和计算机实现的方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10275560B2 (en) * 2016-05-26 2019-04-30 Synopsys, Inc. Placement of circuit elements in regions with customized placement grids
US10971586B2 (en) * 2018-06-28 2021-04-06 Taiwan Semiconductor Manufacturing Company, Ltd. Double height cell regions, semiconductor device having the same, and method of generating a layout diagram corresponding to the same
US10977418B2 (en) * 2018-09-28 2021-04-13 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device with cell region, method of generating layout diagram and system for same
US11080453B2 (en) 2018-10-31 2021-08-03 Taiwan Semiconductor Manufacturing Company Ltd. Integrated circuit fin layout method, system, and structure
US10411708B1 (en) * 2018-12-20 2019-09-10 Micron Technology, Inc. Apparatuses and methods including configurable logic circuits and layout thereof
US11387229B2 (en) * 2019-06-14 2022-07-12 Samsung Electronics Co., Ltd. Semiconductor device
US10868538B1 (en) * 2019-07-29 2020-12-15 Taiwan Semiconductor Manufacturing Company Ltd. Logic cell structure and integrated circuit with the logic cell structure
US10878160B1 (en) * 2019-07-31 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Analog cells utilizing complementary mosfet pairs
US11270992B2 (en) 2019-11-05 2022-03-08 Samsung Electronics Co., Ltd. Semiconductor devices
US11616055B2 (en) * 2020-01-30 2023-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method of forming the same
US11151297B2 (en) 2020-02-27 2021-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple fin count layout, method, system, and device
DE102020127090A1 (de) * 2020-02-27 2021-09-02 Taiwan Semiconductor Manufacturing Co., Ltd. Mehrfinnenlayout, verfahren, system und bauelement
US11328110B2 (en) * 2020-04-02 2022-05-10 International Business Machines Corporation Integrated circuit including logic circuitry
US11721698B2 (en) * 2020-04-20 2023-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Split stack triple height cell
US11515308B2 (en) * 2020-06-12 2022-11-29 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit structure with hybrid cell design
US11943939B2 (en) * 2021-01-04 2024-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit device and method

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102779201A (zh) * 2011-04-29 2012-11-14 台湾积体电路制造股份有限公司 用于将平面设计转换为FinFET设计的系统和方法
US20130334610A1 (en) * 2012-06-13 2013-12-19 Synopsys, Inc. N-channel and p-channel end-to-end finfet cell architecture with relaxed gate pitch
US20140325466A1 (en) * 2013-03-11 2014-10-30 Taiwan Semiconductor Manufacturing Company, Ltd. Stretch Dummy Cell Insertion in FinFET Process
CN104471714A (zh) * 2012-06-13 2015-03-25 美商新思科技有限公司 N沟道和P沟道端对端FinFET单元架构
US20160055285A1 (en) * 2014-08-22 2016-02-25 Samsung Electronics Co., Ltd. Methods of generating integrated circuit layout using standard cell library
CN107346770A (zh) * 2016-05-04 2017-11-14 联华电子股份有限公司 静态随机存取存储器的布局图案

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8009463B2 (en) * 2009-07-31 2011-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Cell structure for dual port SRAM
US8486770B1 (en) 2011-12-30 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming CMOS FinFET device
CN103291844A (zh) 2012-03-02 2013-09-11 博世电动工具（中国）有限公司 电动工具及其传动装置
US8850366B2 (en) 2012-08-01 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making a mask by forming a phase bar in an integrated circuit design layout
KR101953240B1 (ko) 2012-09-14 2019-03-04 삼성전자 주식회사 핀 트랜지스터 및 이를 포함하는 반도체 집적 회로
US9256709B2 (en) 2014-02-13 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit mask patterning
KR101651230B1 (ko) 2014-08-22 2016-09-05 삼성전자주식회사 집적 회로 및 표준 셀 라이브러리
KR102230450B1 (ko) * 2014-10-01 2021-03-23 삼성전자주식회사 반도체 장치의 설계 방법 및 설계 시스템
KR102384862B1 (ko) * 2014-10-22 2022-04-08 삼성전자주식회사 집적 회로 및 상기 집적 회로의 레이아웃 설계 방법
US9626472B2 (en) * 2014-11-26 2017-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method and system of forming layout design
TWI663638B (zh) * 2015-05-07 2019-06-21 聯華電子股份有限公司 積體電路結構及其製作方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102779201A (zh) * 2011-04-29 2012-11-14 台湾积体电路制造股份有限公司 用于将平面设计转换为FinFET设计的系统和方法
US20130334610A1 (en) * 2012-06-13 2013-12-19 Synopsys, Inc. N-channel and p-channel end-to-end finfet cell architecture with relaxed gate pitch
CN104471714A (zh) * 2012-06-13 2015-03-25 美商新思科技有限公司 N沟道和P沟道端对端FinFET单元架构
US20140325466A1 (en) * 2013-03-11 2014-10-30 Taiwan Semiconductor Manufacturing Company, Ltd. Stretch Dummy Cell Insertion in FinFET Process
US20160055285A1 (en) * 2014-08-22 2016-02-25 Samsung Electronics Co., Ltd. Methods of generating integrated circuit layout using standard cell library
CN107346770A (zh) * 2016-05-04 2017-11-14 联华电子股份有限公司 静态随机存取存储器的布局图案

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113113404A (zh) * 2020-04-20 2021-07-13 台湾积体电路制造股份有限公司 集成电路结构、器件和计算机实现的方法
CN113113404B (zh) * 2020-04-20 2024-03-29 台湾积体电路制造股份有限公司 集成电路结构、器件和计算机实现的方法

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