CN109427768A - 集成电路及其制造方法 - Google Patents

Abstract

一种形成集成电路的方法包括：通过处理器基于设计规则组生成集成电路的布局设计并且基于该布局设计制造集成电路。该集成电路具有第一栅极。生成布局设计包括生成栅极布局图案组，生成切割部件布局图案并生成第一通孔布局图案。切割部件布局图案在第一方向上延伸、位于第一布局层级上并且与至少第一栅极布局图案重叠。栅极布局图案组在第二方向上延伸并位于第一布局层级上。第一通孔布局图案位于第一栅极布局图案上方、并且在第二方向上通过第一距离与切割部件布局图案分离。第一距离满足第一设计规则。本发明还提供了集成电路。

Description

集成电路及其制造方法

技术领域

本发明的实施例涉及半导体技术领域，更具体地，涉及集成电路及其制造方法。

背景技术

使集成电路(IC)小型化的最近趋势已经产生了较小的器件，该较小的器件消耗较少的功率，但在较高的速度下提供较多功能。小型化工艺也已导致较严格的设计和制造规范以及可靠性挑战。各个电子设计自动化(EDA)工具生成、优化并验证集成电路的标准单元布局设计，同时确保满足标准单元布局设计和制造规范。

发明内容

根据本发明的一方面，提供了一种形成集成电路的方法，所述方法包括：通过处理器基于设计规则组生成集成电路的布局设计，其中，生成所述布局设计包括：生成与制造所述集成电路的栅极结构组相对应的栅极布局图案组，所述栅极布局图案组中的每个布局图案在第一方向上通过第一间距与所述栅极布局图案组中的相邻布局图案分离，所述栅极布局图案组在与所述第一方向不同的第二方向上延伸并且位于第一布局层级上；生成与所述集成电路的所述栅极结构组中的第一栅极的切割区相对应的切割部件布局图案，所述切割部件布局图案在所述第一方向上延伸、位于所述第一布局层级上并且至少与所述栅极布局图案组中的第一栅极布局图案重叠；以及生成第一通孔布局图案，所述第一通孔布局图案位于所述栅极布局图案组中的所述第一栅极布局图案上方，以及所述第一通孔布局图案在所述第二方向上通过第一距离与所述切割部件布局图案分离，所述第一距离满足所述设计规则组的第一设计规则；以及基于所述布局设计制造所述集成电路，所述集成电路具有所述栅极结构组的所述第一栅极。

根据本发明的另一方面，提供了一种集成电路，包括：栅极组，具有在第一方向上通过第一间距彼此分离的第一栅极和第二栅极，所述栅极组在与所述第一方向不同的第二方向上延伸并位于第一层级上；第一扩散区上金属区，在所述第二方向上延伸并且位于所述第一层级上；第一导电结构，在所述第一方向上延伸并位于与所述第一层级不同的第二层级上；第二导电结构，在所述第一方向上延伸，在所述第二方向上与所述第一导电结构分离并且位于所述第二层级上；第一通孔，位于所述第一导电结构与所述栅极组中的所述第一栅极之间，所述第一通孔将所述第一导电结构连接至所述栅极组的所述第一栅极，并且所述第一通孔位于所述第一导电结构与所述栅极组的所述第一栅极重叠的位置处；第二通孔，位于所述第二导电结构与所述第一扩散区上金属区之间，所述第二通孔将所述第二导电结构连接至所述第一扩散区上金属区，并且所述第二通孔位于所述第二导电结构与所述第一扩散区上金属区重叠的位置处；第三导电结构，在所述第一方向上延伸、在所述第二方向上与所述第一导电结构和所述第二导电结构分离并位于所述第二层级上；以及第三通孔，位于所述第三导电结构和所述栅极组的所述第二栅极之间，所述第三通孔将所述第三导电结构连接至所述栅极组的所述第二栅极，并且所述第三通孔位于所述第三导电结构与所述栅极组的所述第二栅极重叠的位置处。

根据本发明的又一方面，提供了一种形成集成电路的方法，所述方法包括：通过处理器生成集成电路的布局设计，所述布局设计具有设计规则组，其中，生成所述布局设计包括：在第一布局层级上放置栅极布局图案组，所述栅极布局图案组对应于制造所述集成电路的栅极结构组，所述栅极布局图案组中的每个布局图案在第一方向上通过第一间距与所述栅极布局图案组中的相邻布局图案分离，所述栅极布局图案组在与所述第一方向不同的第二方向上延伸；在所述栅极布局图案组上方放置切割部件布局图案，所述切割部件布局图案对应于所述集成电路的所述栅极结构组的第一栅极的切割区，所述切割部件布局图案在所述第一方向上延伸，并且至少与所述栅极布局图案组的第一栅极布局图案重叠；在所述第一布局层级上放置第一扩散区上金属布局图案，所述第一扩散区上金属布局图案对应于制造所述集成电路的第一扩散区上金属区，以及所述第一扩散区上金属布局图案在所述第二方向上延伸；在与所述第一布局层级不同的第二布局层级上放置第一导电部件布局图案，所述第一导电部件布局图案对应于制造所述集成电路的第一导电结构，以及所述第一导电部件布局图案在所述第一方向上延伸；在所述第二布局层级上放置第二导电部件布局图案，所述第二导电部件布局图案对应于制造所述集成电路的第二导电结构，所述第二导电部件布局图案在所述第一方向上延伸，并且在所述第二方向上与所述第一导电部件布局图案分离；在所述第一导电部件布局图案和所述栅极布局图案组的第一栅极布局图案之间放置第一通孔布局图案，所述第一通孔布局图案对应于制造第一通孔，所述第一通孔将所述第一导电结构连接至所述栅极结构组中的所述第一栅极，并且所述第一通孔布局图案位于所述第一导电部件布局图案与所述栅极布局图案组的所述第一栅极布局图案重叠的位置处；以及在所述第二导电部件布局图案和所述第一扩散区上金属布局图案之间放置第二通孔布局图案，所述第二通孔布局图案对应于制造第二通孔，所述第二通孔将所述第二导电结构连接至所述第一扩散区上金属区，并且所述第二通孔布局图案位于所述第二导电部件布局图案与所述第一扩散区上金属布局图案重叠的位置处；基于所述布局设计制造所述集成电路，所述集成电路具有所述栅极结构组的所述第一栅极；以及去除所述栅极结构的所述第一栅极的部分以形成第一栅极结构和第二栅极结构，并且所述切割部件布局图案识别所述栅极结构组的所述第一栅极的去除部分的位置。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。

图1是根据一些实施例的制造集成电路的方法的流程图。

图2是根据一些实施例的基于设计规则组来生成集成电路的布局设计的方法的流程图。

图3A是根据一些实施例的集成电路的布局设计的示图。

图3B是根据一些实施例的集成电路的布局设计的示图。

图4A是根据一些实施例的集成电路的立体图。

图4B是根据一些实施例的集成电路的立体图。

图5A是根据一些实施例的集成电路的布局设计的示图。

图5B是根据一些实施例的集成电路的布局设计的示图。

图5C是根据一些实施例的集成电路的布局设计的示图。

图6是根据一些实施例的集成电路的布局设计的示图。

图7是根据一些实施例的集成电路的布局设计的示图。

图8是根据一些实施例的集成电路的布局设计的示图。

图9是根据一些实施例的集成电路的布局设计的示图。

图10A-图10B是根据一些实施例的生成集成电路的布局设计的方法的流程图。

图11是根据一些实施例的用于设计IC布局设计的系统的框图。

图12是根据一些实施例的集成电路(IC)制造系统及其相关的IC制造流程的框图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件、材料、数值、步骤、布置等的特定实例以简化本发明。当然，这些仅仅是实例而不用于限制。其他组件、材料、数值、步骤、布置等是预期的。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括以直接接触的方式形成第一部件和第二部件的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为了便于描述，在此可以使用诸如“在...下方”、“在...下面”、“下部”、“在...之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。

根据一些实施例，形成集成电路的方法包括：基于设计规则组通过处理器生成集成电路的布局设计并且基于该布局设计制造集成电路。该集成电路具有第一栅极。生成布局设计包括生成栅极布局图案组、生成切割部件布局图案并生成第一通孔布局图案。切割部件布局图案在第一方向上延伸、位于第一布局层级上并且至少与第一栅极布局图案重叠。栅极布局图案组在第二方向上延伸并位于第一布局层级上。第一通孔布局图案位于第一栅极布局图案上方、并且在第二方向上通过第一距离与切割部件布局图案分离。第一距离满足第一设计规则。

在一些实施例中，通过满足一个或多个设计规则，布局设计和通过该布局设计制造的相应集成电路解决了工艺限制，导致能够以比其他方法更高的产量制造集成电路。在一些实施例中，通过满足一个或多个设计规则，布局设计和通过该布局设计制造的相应集成电路比其他方法更小。在一些实施例中，通过满足一个或多个设计规则，布局设计和通过改布局设计制造的相应集成电路具有比其他方法更高的栅极密度。在一些实施例中，通过使用本申请的一个或多个布局设计，通过相应的一个或多个布局设计制造的集成电路具有比其他方法大至少10％的栅极密度。

在一些实施例中，设计规则组包括位于布局设计中的每个通孔之间的间距要求。在一些实施例中，该设计规则组包括通孔布局图案之间的间距间隔要求。

在一些实施例中，该设计规则组包括布局设计的鳍布局图案之间的间距间隔要求。在一些实施例中，该设计规则组包括通孔布局图案和切割部件布局图案之间的间距要求。在一些实施例中，该设计规则组包括有源区布局图案和切割部件布局图案之间的间距要求。

在一些实施例中，该设计规则组包括有源区布局图案之间的间距要求。在一些实施例中，该设计规则组包括一个或多个扩散区(MD)上金属(mental over diffusion)设计规则。在一些实施例中，该设计规则组包括一个或多个栅极上通孔(via over gate)(VG)接合设计规则。在一些实施例中，该设计规则组包括一个或多个第一金属层金属零(M0)金属轨道设计规则。

图1是根据一些实施例的制造集成电路的方法100的流程图。应当理解，可以在图1所示的方法100之前、期间和/或之后实施额外的操作，并且可能仅在本文中简要描述一些其他工艺。在一些实施例中，方法100可用于形成诸如集成电路400A(图4A)或集成电路400B(图4B)的集成电路。在一些实施例中，方法100可用于形成具有与布局设计300A-300B、500A-500B或600-900(图3A-图3B、图5A-图5B或图6-图9)中的一个或多个类似的结构关系的集成电路。

在方法100的操作102中，基于设计规则组来生成集成电路的布局设计。在一些实施例中，方法100的布局设计包括诸如集成电路(诸如集成电路400A(图4A)或集成电路400B(图4B))的一个或多个布局设计，诸如布局设计300A(图3A)、布局设计300B(图3B)、布局设计500A(图5A)、布局设计500B(图5B)、布局设计600(图6)、布局设计700(图7)、布局设计800(图8)或布局设计900(图9)中的一个或多个。

在一些实施例中，通过处理设备(例如，处理器1102(图11))来实施方法100的操作102，其中，该处理设备配置为执行用于生成布局设计(诸如布局设计300A(图3A)、布局设计300B(图3B)、布局设计500A(图5A)、布局设计500B(图5B)、布局设计600(图6)、布局设计700(图7)、布局设计800(图8)或布局设计900(图9))的指令。在一些实施例中，布局设计300A(图3A)、布局设计300B(图3B)、布局设计500A(图5A)、布局设计500B(图5B)、布局设计600(图6)，布局设计700(图7)、布局设计800(图8)或布局设计900(图9)中的一个或多个是图形数据库系统(GDSII)文件格式。在一些实施例中，方法100的操作102用于生成布局设计300A(图3A)、布局设计300B(图3B)、布局设计500A(图5A)、布局设计500B(图5B)、布局设计600(图6)、布局设计700(图7)、布局设计800(图8)或布局设计900(图9)中的一个或多个。

在一些实施例中，方法100或方法200(图2)的设计规则组包括布局设计300A-300B(图3A-图3B)、布局设计500A-500B(图5A-图5B)或布局设计600-900(图6-图9)的一个或多个设计规则。在一些实施例中，方法100或方法200(图2)的设计规则组包括公式1-21(在图6-图9中描述)的一个或多个设计规则、布局设计500A-500B(图5A-图5B)的VG接合设计规则、布局设计500A-500B(图5A-图5B)的M0金属轨道设计规则或布局设计300A-300B(图3A-图3B)的MD设计规则。

方法100继续至操作104，其中，基于布局设计300A(图3A)、布局设计300B(图3B)、布局设计500A(图5A)、布局设计500B(图5B)、布局设计600(图6)、布局设计700(图7)、布局设计800(图8)或布局设计900(图9)中的一个或多个来制造集成电路(例如，集成电路400A-400B(图4A-图4B))。

在一些实施例中，操作104包括基于布局设计300A(图3A)、布局设计300B(图3B)、布局设计500A(图5A)、布局设计500B(图5B)、布局设计600(图6)、布局设计700(图7)、布局设计800(图8)或布局设计900(图9)中的一个或多个来制造至少一个掩模，以及基于至少一个掩模来制造集成电路(例如，集成电路400A-400B(图4A-图4B)。在一些实施例中，方法100的操作104用于基于布局设计300A(图3A)、布局设计300B(图3B)、布局设计500A(图5A)、布局设计500B(图5B)、布局设计600(图6)、布局设计700(图7)、布局设计800(图8)或布局设计900(图9)中的一个或多个来制造集成电路(例如，集成电路400A-400B(图4A-图4B))。

方法100继续进行操作106，其中，去除栅极(例如，栅极404a、404b)的部分，从而形成集成电路400A-400B的第一栅极结构(例如，栅极404a或404b)和第二栅极结构(例如，栅极404a或404b中的另一个)。

在一些实施例中，通过切割部件布局图案组308、608、708、808或908中的一个或多个切割部件布局图案308a、308b、608a、608b，608c、608d、708a、708b、808a、808b、808e、808f、908a或908b在布局设计300A-300B、500A-500B或600-900(图3A-图3B、图5A-图5B或图6-图9)中的一个或多个中识别出在操作106中去除的栅极(例如，栅极404a、404b)的部分。在一些实施例中，方法100的操作106称为多晶硅切割(cut-poly)(CPO)工艺。在一些实施例中，操作106导致形成集成电路400A-400B(图4A-图4B)。在一些实施例中，栅极404a和栅极404b的去除的栅极部分称为切割区。

在一些实施例中，通过去除工艺来实施操作106。在一些实施例中，去除工艺包括适合于去除栅极(例如，栅极404a、404b)的部分的一个或多个蚀刻工艺。在一些实施例中，操作106的蚀刻工艺包括识别栅极(例如，栅极404a、404b)中的要去除的部分，并且蚀刻栅极(例如，栅极404a、404b)中的要去除的部分。在一些实施例中，掩模用于指定栅极(例如，栅极404a、404b)中的要切割或去除的部分。在一些实施例中，掩模是硬掩模。在一些实施例中，掩模是软掩模。在一些实施例中，蚀刻对应于等离子体蚀刻、反应离子蚀刻、化学蚀刻、干蚀刻、湿蚀刻、其他合适的工艺、它们的任何组合等。

在一些实施例中，不实施操作102、104或106中的一个或多个。

图2是根据一些实施例的基于设计规则组来生成集成电路的布局设计的方法200的流程图。

应当理解，可以在图2所示的方法200之前、期间和/或之后实施额外的操作，并且可能仅在本文中简要描述一些其他工艺。在一些实施例中，方法200可用于基于设计规则组(图3A-图3B、图5A-图5B和图6-图9)生成集成电路(诸如集成电路400A(图4A)或集成电路400B(图4B))的一个或多个布局设计(诸如布局设计300A、300B、500A、500B或600-900(图3A-图3B、图5A-图5B或图6-图9))。方法200是方法100(图1)的操作102的实施例。

在方法200的操作202中，生成集成电路(诸如集成电路400A或400B(图4A-图4B))的第一布局设计(例如，图3A的布局设计300A或图5A的布局设计500A)。在一些实施例中，方法200的第一布局设计包括一个或多个布局设计(诸如布局设计300B、500B或600-900(图3B、图5B或图6-图9))。

在方法200的操作204中，确定第一布局设计(例如，图3A的布局设计300A或图5A的布局设计500A)或修改后的第一布局设计(例如，图3B的布局设计300B或图5B的布局设计500B)是否符合设计规则组(图3A-图3B、图5A-图5B和图6-图9)。在一些实施例中，在操作206中生成修改的第一布局设计(例如，图3B的布局设计300B或图5B的布局设计500B)。

在一些实施例中，设计规则组包括布局设计(例如，布局设计300A-300B、500A-500B或600-900(图3A-图3B、图5A-图5B或图6-图9))中的每个通孔之间的间距要求。例如，如果布局设计(例如，布局设计300A-300B、500A-500B或600-900(图3A-图3B、图5A-图5B或图6-图9))中的通孔没有彼此充分分离，则由于通孔短路而不能一致地制造通孔。

在一些实施例中，该设计规则组包括布局设计300A-300B、500A-500B或600-900(图3A-图3B、图5A-图5B或图6-图9)的通孔布局图案之间的间距间隔要求(例如，图6-图9中的多晶硅间距P1A、P1B、或距离DVG_HA、DVG_VA、DVG_HB、DVG_VB、DVG_VC、DVG_VC1、DVG_VC2、DVG_VD1、DVG_VD2中的一个或多个)。

在一些实施例中，该设计规则组包括布局设计300A-300B、500A-500B或600-900(图3A-图3B、图5A-图5B或图6-图9))的鳍布局图案之间的间距间隔要求(例如，图6-图9中的间距P2A、P2C或P2D)。

在一些实施例中，该设计规则组包括布局设计300A-300B、500A-500B或600-900(图3A-图3B、图5A-图5B或图6-图9)的通孔布局图案和切割部件布局图案之间的间距要求(例如，图6-图9中的距离S1A、S1B、S1C或S1D)。

在一些实施例中，该设计规则组包括布局设计300A-300B、500A-500B或600-900(图3A-图3B、图5A-图5B或图6-图9))的有源区布局图案和切割部件布局图案之间的间距要求(例如，图6-图9中的距离S2A、S2B、S2C或S2D)。

在一些实施例中，该设计规则组包括布局设计300A-300B、500A-500B或600-900(图3A-图3B、图5A-图5B或图6-图9)的有源区布局图案之间的间距要求(例如，图6-图9中的距离S3A、S3C或S3D)。在一些实施例中，布局设计300A-300B、500A-500B或600-900(图3A-图3B、图5A-图5B或图6-图9)的一个或多个有源区布局图案限定通过布局设计300A-300B、500A-500B或600-900(图3A-图3B、图5A-图5B或图6-图9)制造的集成电路中的相应有源区。在一些实施例中，一个或多个有源区对应于具有第一掺杂剂类型的至少一个晶体管的源极和/或漏极扩散部分。在一些实施例中，第一掺杂剂类型是p型掺杂剂。在一些实施例中，第一掺杂剂类型是n型掺杂剂。

在一些实施例中，设计规则组包括布局设计600-900(图6-图9)的公式1-21的一个或多个设计规则。在一些实施例中，该设计规则组包括布局设计300A-300B(图3A-图3B)中的一个或多个MD设计规则。在一些实施例中，该设计规则组包括布局设计500A-500B(图5A-图5B)的一个或多个VG接合设计规则。在一些实施例中，该设计规则组包括布局设计500A-500B(图5A-图5B)的一个或多个M0金属轨道设计规则。

在一些实施例中，设计规则组取决于在布局设计(例如，图3A-图3B、图5A-图5B或图6-图9的布局设计300A-300B、500A-500B、600-900)中使用的掩模的数量或颜色。

在一些实施例中，在方法100或200中结合布局设计(例如，图3A-图3B、图5A-图5B或图6-图9的布局设计300A-300B、500A-500B、600-900)的其他设计规则来实现布局设计(例如，图3A-图3B、图5A-图5B或图6-图9的布局设计300A-300B、500A-500B、600-900)的设计规则组中的一个或多个。在一些实施例中，在方法100或200中与布局设计(例如，图3A-图3B、图5A-图5B或图6-图9的布局设计300A-300B、500A-500B、600-900)的其他设计规则分离地来实现布局设计(例如，图3A-图3B、图5A-图5B或图6-图9的布局设计300A-300B、500A-500B、600-900)的设计规则组中的一个或多个。在一些实施例中，通过用户接口(例如，用户接口1118(图11))指定方法100或200的设计规则组。

在一些实施例中，确定第一布局设计(例如图3A的布局设计300A或图5A的布局设计500A)或修改后的第一布局设计(例如，图3B的布局设计300B或图5B的布局设计500B)是否符合操作204的设计规则组包括：基于该设计规则组实施第一布局设计(例如，图3A的布局设计300A或图5A的布局设计500A)或修改后的第一布局设计(例如，图3B的布局设计300B或图5B的布局设计500B)的设计规则检查。

如果确定第一布局设计(例如，图3A的布局设计300A或图5A的布局设计500A)或修改后的第一布局设计(例如，图3B的布局设计300B或图5B的布局设计500B)符合设计规则组，然后方法200进行至操作208。如果确定第一布局设计(例如，图3A的布局设计300A或图5A的布局设计500A)或修改后的第一布局设计(例如，图3B的布局设计300B或图5B的布局设计500B)不符合设计规则组，然后方法200进行至操作206。

在方法200的操作206中，基于该设计规则组修改第一布局设计(例如，图3A的布局设计300A或图5A的布局设计500A)。在一些实施例中，修改的第一布局设计包括图3B的布局设计300B或图5B的布局设计500B中的一个或多个。

在一些实施例中，操作206包括基于第一布局设计(例如，图3A的布局设计300A或图5A的布局设计500A)和设计规则组生成修改的第一布局设计(例如，图3B的布局设计300B或图5B的布局设计500B)。在一些实施例中，在操作206期间修改第一布局设计包括基于该设计规则组生成第二布局设计，其中，第二布局设计对应于修改的第一布局设计(例如，图3B的布局设计300B或图5B的布局设计500B)。

在方法200的操作208中，通过系统1100(图11)输出第一布局设计或修改的布局设计(例如，图3B的布局设计300B或图5B的布局设计500B)。在一些实施例中，操作208的第一布局设计或修改的布局设计(例如，布局设计300B、500B或600-900(图3B、图5B或图6-图9)符合该设计规则组。在一些实施例中，不实施操作206或208中的一个或多个。在一些实施例中，操作208生成第二布局设计。在一些实施例中，操作208的第二布局设计对应于第一布局设计或修改的第一布局设计。

例如，在一些实施例中，如果图3A的布局设计300A或图5A的布局设计500A对应于方法200的第一布局设计，并且操作204确定图3A的布局设计300A或图5A的布局设计500A不符合该设计规则组，则不输出图3A的布局设计300A或图5A的布局设计500A作为执行操作208之后的第一布局设计。

在一些实施例中，方法200的第一布局设计包括每个均符合设计规则组的布局设计600-900(图6-图9)中的一个或多个。在这些实施例中，在操作208中，输出布局设计600-900(图6-图9)中的一个或多个作为符合该设计规则组的第一布局设计。在一些实施例中，操作208包括输出第二布局设计，其中，第二布局设计符合该设计规则组。

在一些实施例中，方法200的第一布局设计或修改的第一布局设计包括布局设计300A、300B、500A、500B或600-900(图3A-图3B、图5A-图5B或图6-图9)中的一个或多个。在一些实施例中，通过处理设备(例如，处理器1102(图11))实施方法200的202-208中的一个或多个操作，其中，该处理设备配置为执行生成布局设计300A、300B、500A、500B或600-900(图3A-图3B、图5A-图5B或图6-图9)中的一个或多个的指令。

图3A是根据一些实施例的集成电路的布局设计300A的示图。

布局设计300A可用于制造与图4A的集成电路400A类似的集成电路。与图3A-图3B、图5A-5B或图6-图9的每附图中的组件相同或类似的组件具有相同的参考标号，并且因此省略其类似的详细描述。在一些实施例中，布局设计300A对应于在方法200(图2)中的操作202之后的集成电路的第一布局设计。

布局设计300A包括位于布局设计300A的第一布局层级上的一个或多个栅极布局图案304a、304b(统称为“栅极布局图案组304””)。在一些实施例中，布局设计300A-300B、500A-500B或600-900(图3A-图3B、图5A-图5B或图6-图9)中的一个或多个布局设计的第一布局层级对应于多晶硅(poly)布局层级。该栅极布局图案组304的布局图案304a、304b中的每个在第一方向X上通过多个间距(未标记)与该栅极布局图案组304的相邻布局图案分离。该栅极布局图案组在与第一方向X不同的第二方向Y上延伸。在一些实施例中，第一方向X垂直于第二方向Y。该栅极布局图案组304可用于制造集成电路400A-400B(图4A-图4B)的相应栅极组404。该栅极布局图案组304中的布局图案的其他配置或数量在本发明的范围内。

布局设计300A还包括在第一方向X上延伸的一个或多个电源导轨布局图案306a、306b(统称为“电源导轨布局图案组306”)，并且位于与第一布局层级不同的第二布局层级上。在一些实施例中，第二布局层级对应于布局设计300A-300B、500A-500B或600-900(图3A-图3B、图5A-图5B或图6-图9)中的一个或多个的第一金属层金属零(M0)层。在一些实施例中，第二布局层级位于第一布局层级之上。在一些实施例中，第二布局层级位于第一布局层级下面。该电源导轨布局图案组306可用于制造集成电路(诸如集成电路400A-400B(图4A-图4B))的相应电源导轨组(未示出)。在一些实施例中，该电源导轨组(未示出)配置为向集成电路(诸如集成电路400A-400B)提供第一电源电压VDD或第二电源电压VSS。在一些实施例中，该电源导轨布局图案组306中的每个电源导轨布局图案定位于沿着布局设计300A的标准单元的相应边缘。该电源导轨布局图案组306中的布局图案的其他配置或数量在本发明的范围内。

布局设计300A进一步包括在第一方向X上延伸的切割部件布局图案组308。该切割部件布局图案组308包括一个或多个切割部件布局图案。该切割特部件布局图案组308至少与栅极布局图案组304中的栅极布局图案304a或栅极布局图案304b重叠。在一些实施例中，切割部件布局图案组308的每个切割部件布局图案与栅极布局图案组304中的相应栅极布局图案304a、304b重叠。切割部件布局图案组308中的每个布局图案具有第二方向Y上的图案宽度和第一方向X上的图案长度。在一些实施例中，切割部件布局图案308可用于识别在方法100(图1)的操作106期间去除的集成电路400的栅极404a和404b(图4A)的位置。栅极404a和404b的去除的栅极部分也称为切割区。在一些实施例中，栅极布局图案组304和切割部件布局图案组308位于第一布局层级上。该切割部件布局图案组308中图案的其他配置或数量在本发明的范围内。

布局设计300A还包括在第二方向Y上延伸的扩散区上金属布局图案310a、310b(统称为“扩散区上金属布局图案组310”)。扩散区上金属布局图案组310中的每个布局图案至少在第一方向X或第二方向Y上与扩散区上金属布局图案组310中的相邻布局图案分离。扩散区上金属布局图案组310位于第一布局层级上。在一些实施例中，扩散区上金属布局图案组310位于第一布局层级的扩散区上金属(MD)部分上。扩散区上金属布局图案组310可用于制造集成电路400的相应接触件组410a、410b(图4A)。扩散区上金属布局图案组310位于一个或多个有源区布局图案上方(如图6-图9所示)。在一些实施例中，一个或多个有源区布局图案(在图6-图9中示出)称为氧化物扩散(OD)区布局图案。在一些实施例中，OD区布局图案可用于制造一个或多个晶体管的源极区或漏极区。在一些实施例中，扩散区上金属布局图案组310位于一个或多个OD区布局图案上方。扩散区上金属布局图案组310中的布局图案的其他配置或数量在本发明的范围内。

布局设计300A还包括在第一方向X上延伸且位于第二布局层级上的一个或多个导电部件布局图案314a、314b、314c、314d、314e、314f(统称为“导电部件布局图案组314”)。导电部件布局图案组314至少与栅极布局图案组304或扩散区上金属布局图案组310重叠。在一些实施例中，导电部件布局图案组314的一个或多个导电部件布局图案至少在第一方向X或第二方向Y上与导电部件布局图案组314的相邻导电部件布局图案分离。例如，导电部件布局图案314a在第一方向X上与导电部件布局图案314e分离。类似地，导电部件布局图案314c在第一方向X上与导电部件布局图案314f分离。

导电部件布局图案组314可用于制造集成电路(诸如集成电路400A-400B(图4A-图4B))的相应导电结构组414。例如，导电部件布局图案314b、314d可用于制造集成电路400A的相应导电结构414b、414d。

导电部件布局图案组314的导电部件布局图案314a、314b、314c、314d与相应的网格线302a、302b、302c、302d(统称为“网格线302”)重叠。导电部件布局图案组314的导电特部件布局图案314e、314f与相应的网格线302a、302c重叠。

在第一方向X上布置网格线302。网格线302的每个网格线在第二方向Y上通过间距P1(未标记)与网格线302的相邻网格线分离。在一些实施例中，网格线302限定导电部件布局图案组314中的导电部件布局图案所在的区域。在一些实施例中，每个网格线302限定相应的M0金属轨道位置。在一些实施例中，布局设计300A包括位于电源导轨布局图案组306之间的四个M0金属轨道位置(例如，导电部件布局图案314a、314b、314c、314d)。如图3A所示，将信号V1施加至导电部件布局图案314b和314d中的每个。导电部件布局图案组314或网格线302中的导电部件布局图案的其他配置或数量在本发明的预期范围内。

布局设计300A还包括位于扩散区上金属布局图案组310上方的一个或多个通孔布局图案320a、322a(统称为“通孔布局图案组320”)。通孔布局图案组320可用于制造集成电路400A-400B(图4A-图4B)的相应通孔组420。通孔布局图案组320位于布局设计300A的扩散区上通孔(via over diffusion)(VD)层级处。在一些实施例中，VD层级位于布局设计300A-300B、500A-500B或600-900(图3A-图3B、图5A-图5B或图6-图9)中的一个或多个布局设计的第一布局层级和第二布局层级之间。

通孔布局图案320a位于导电部件布局图案314d与扩散区上金属布局图案组310中的扩散区上金属布局图案310b重叠的位置处。通孔布局图案320a位于导电部件布局图案314d与扩散区上金属布局图案组310中的扩散区上金属布局图案310b之间。

通孔布局图案322a位于导电部件布局图案314b与扩散区上金属布局图案组310中的扩散区上金属布局图案310a重叠的位置处。通孔布局图案322a位于导电部件布局图案314b与扩散区上金属布局图案组310中的扩散区上金属布局图案310a之间。通孔布局图案组320中的布局图案的其他配置或数量在本发明的范围内。

布局设计300A还包括位于栅极布局图案组304上方的一个或多个通孔布局图案330、332(统称为“通孔布局图案组340”)。通孔布局图案组340可用于制造集成电路400A-400B的相应通孔组340。通孔布局图案330、332可用于制造集成电路400A-400B(图4A-图4B)的相应通孔430、432。通孔布局图案组340位于布局设计300的栅极上通孔(VG)层级处。在一些实施例中，VG层级位于布局设计300A-300B、500A-500B或600-900(图3A-图3B、图5A-图5B或图6-图9)中的一个或多个布局设计的第一布局层级和第二布局层级之间。

通孔布局图案330位于电源导轨布局图案306a与栅极布局图案组304的栅极布局图案304a重叠的位置处。通孔布局图案330位于电源导轨布局图案306a与栅极布局图案组304的栅极布局图案304a之间。

通孔布局图案332位于电源导轨布局图案306b与栅极布局图案组304的栅极布局图案304a重叠的位置处。通孔布局图案332位于电源导轨布局图案306b与栅极布局图案组304的栅极布局图案304a之间。通孔布局图案组340中的布局图案的其他配置或数量在本发明的范围内。

布局设计300A-300B、500A-500B或600-900(图3A-图3B、图5A-图5B或图6-图9)中的一个或多个对应于一个或多个单元的至少部分的布局设计。在一些实施例中，单元是标准单元。在一些实施例中，单元包括一个或多个交叉耦合结构。在一些实施例中，交叉耦合结构包括彼此连接(couple，又称耦合)且共享相同的信号(例如，控制信号、电源电压VDD或VSS)的至少两个结构。在一些实施例中，标准单元是逻辑门单元。在一些实施例中，逻辑门单元包括与(AND)、或(OR)、与非(NAND)、或非(NOR)、异或(XOR)、反相器INV、与-或-非(AOI，AND-OR-INvert)、或-与-非(OAI，OR-AND-INvert)、MUX、触发器、缓冲器(BUFF)、锁存器、延迟或时钟单元。在一些实施例中，标准单元是存储器单元。在一些实施例中，存储器单元包括静态随机存取存储器(SRAM)、动态RAM(DRAM)、电阻式RAM(RRAM)、磁阻式RAM(MRAM)、只读存储器(ROM)等。在一些实施例中，标准单元包括一个或多个有源元件或无源元件。有源元件的实例包括(但不限于)：晶体管和二极管。晶体管的实例包括(但不限于)：金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、高压晶体管、高频晶体管、p沟道和/或n沟道场效应晶体管(PFET/NFET)、FinFET和具有凸起的源极/漏极的平面MOS晶体管等。无源元件的实例包括(但不限于)：电容器、电感器、熔丝和电阻器。

图3B是根据一些实施例的集成电路的布局设计300B的示图。

布局设计300B可用于制造与图4B的集成电路400B类似的集成电路。在一些实施例中，布局设计300B对应于在方法200(图2)中的操作206之后的集成电路的修改的第一布局设计。

布局设计300B是布局设计300A(图3A)的变型。

与图3A的布局设计300A相比，图3B的导电部件布局图案组316替换导电部件布局图案组314，并且因此省略类似的详细描述。

导电部件布局图案组316包括一个或多个导电部件布局图案316a、316b、316c、316d、316e、316f和316g。导电部件布局图案316c可用于制造集成电路400B(图4B)的导电结构416c。

导电部件布局图案316a和316e代替换相应的导电部件布局图案314a和314e，并且因此省略类似的详细描述。导电部件布局图案316b和316f替换导电部件布局图案314b，并且因此省略类似的详细描述。导电部件布局图案316c替换导电部件布局图案314c、314f，并且因此省略类似的详细描述。导电部件布局图案316d和316g替换导电部件布局图案314d，并且因此省略类似的详细描述。

与图3A的布局设计300A相比，图3B的通孔布局图案322b替换通孔布局图案322a，并且因此省略类似的详细描述。通孔布局图案322b可用于制造集成电路400B(图4B)的通孔422b。通孔布局图案322b位于导电部件布局图案316c与扩散区上金属布局图案312之间。与图3A的通孔布局图案322a相比，通孔布局图案322b在第三方向(例如，负Y方向)上偏移一个M0间距P1。例如，通孔布局图案322b与网格线302c重叠，而图3A的通孔布局图案322a与网格线302b重叠。通孔布局图案322b的其他配置或数量在本发明的范围内。

与图3A的布局设计300A相比，图3B的扩散区上金属布局图案组310′的扩散区上金属布局图案312替换扩散区上金属布局图案组310的扩散区上金属布局图案310a和310b。扩散区上金属布局图案312对应于在第二方向Y上彼此分离的扩散区上金属布局图案310a和310b，因此形成单个扩散区上金属布局图案(例如，扩散区上金属布局图案312)。扩散区上金属布局图案312类似于扩散区上金属布局图案310a、310b，并且因此省略类似的详细描述。扩散区上金属布局图案312可用于制造集成电路400的相应接触件412(图4B)。扩散区上金属布局图案312的其他配置或数量在本发明的范围内。

将信号V1施加至通过导电部件布局图案316c制造的导电结构416c(图4B)。

布局设计300A和300B示出方法100-200的一个或多个设计规则。在一些实施例中，布局设计300B包括至少一个或多个MD设计规则。例如，如果将相同的信号V1施加至图3A中的两个或多个导电部件布局图案(例如，导电部件布局图案314b和314d)，并且在第二方向Y上彼此分离的导电部件布局图案314b、314d通过相应通孔布局图案322a、320a连接至相应的扩散区上金属布局图案310a、310b，然后图3A的扩散区上金属布局图案310a、310b合并为形成单个扩散区上金属布局图案(例如，扩散区上金属布局图案312)，以及如图3B所示，单个M0金属轨道(例如，导电部件布局图案316c)连接至单个扩散区上金属布局图案(例如，扩散区上金属布局图案312)。在该实例中，如图3B所示，单个M0金属轨道(例如，导电部件布局图案316c)通过通孔布局图案322b与如图3A所示的双金属轨道M0(例如，导电部件布局图案314b和314d)连接至单个扩散区上金属布局图案(例如，扩散区上金属布局图案312)。在布局设计300B中，通过减少使用一个M0金属轨道位置(例如，导电部件布局图案316b或316f)和一个通孔布局图案(例如，通孔布局图案320a)来节省布线资源，并且节省的M0金属轨道位置(例如，导电部件布局图案316b或316f)可用于其他部件的布线。

在一些实施例中，图1-图2的方法100-200的MD设计规则实现的布局设计300B导致布局设计300B利用单个通孔布局图案(例如，通孔布局图案322b)、单个导电部件布局图案(例如，导电部件布局图案316c)以及单个扩散区上金属布局图案(例如，扩散区上金属布局图案312)。

图4A是根据一些实施例的集成电路400A的示图。

包括对准、长度和宽度以及集成电路400A-400B的配置的结构关系类似于图3A的布局设计300A和图3B的布局设计300B的结构关系和配置，并且为了简明，在图4A-图4B中将不进行描述。

通过布局设计300A制造集成电路400A。在一些实施例中，集成电路400A对应于方法100(图1)中的操作106之后的集成电路。

集成电路400包括在第二方向Y上延伸并位于集成电路400A的第一层级上的栅极404a和404b(统称为“栅极组404”)。在一些实施例中，集成电路400A或400B的第一层级称为多晶硅(poly)层级。栅极组404中的每个栅极至少在第一方向X上通过间距P2(未标记)与栅极组404中的相邻栅极分离。栅极404a和栅极404b在第二方向Y上彼此分离。在一些实施例中，图4A的栅极404a和404b对应于图1的方法100的操作106之后的栅极结构。栅极组404的其他数量或配置在本发明的范围内。

集成电路400A还包括在第二方向Y上延伸且位于集成电路400A的第一层级上的接触件410a、410b(统称为“接触件组410”)。接触件组410的每个接触件至少在第一方向X上与接触件410的相邻接触件分离。接触件410a和接触件410b在第二方向Y上彼此分离。接触件组410的其他数量或配置在本发明的范围内。

集成电路400A还包括在第一方向X上延伸的导电结构414a、414b、414c、414d、414e、414f(统称为“导电结构组414”)。为了便于说明，在图4A中未示出导电结构414a、414c、414e、414f。导电结构组414至少与栅极组404或接触件组410重叠。导电结构组414位于集成电路400A的第二层级上。在一些实施例中，集成电路400A的第二层级不同于第一层级。在一些实施例中，第二层级对应于集成电路400A或400B的M0层级。导电结构414b与栅极404a和接触件410a重叠。导电结构414d与栅极404b和接触件410b重叠。导电结构组414中的每个导电结构至少在第二方向Y上与导电结构组414的相邻导电结构分离。导电结构414b与网格线302b重叠并对准，导电结构414d与网格线302d重叠并对准。导电结构组414的其他数量或配置在本发明的范围内。

集成电路400A还包括将导电结构组414连接至接触件组410的通孔420a、422a(统称为“通孔组420”)。通孔组420位于导电结构组414和接触件组410之间。通孔422a位于导电结构414b与接触件410a重叠的位置。通孔420a位于导电结构414d与接触件410b重叠的位置。通孔420a、422a位于集成电路400A或400B的VD层级处。通孔组420的其他数量或配置在本发明的范围内。

集成电路400A还包括将电源导轨组(未示出)连接至栅极组404的通孔430、432(统称为“通孔组440”)。通孔组440位于电源导轨组(未示出)和栅极组404之间。通孔430位于电源导轨组中的第一电源导轨(未示出)与栅极404a重叠的位置处。通孔432位于电源导轨组中的第二电源导轨(未示出)与栅极404b重叠的位置处。通孔430、432位于集成电路400A或400B的VG层级处。通孔组440或电源导轨组(未示出)的其他数量或配置在本发明的范围内。

导电结构414b和414d均配置为接收信号V1。导电结构414b通过通孔422a电连接至接触件410a。导电结构414d通过通孔420a电连接至接触件410b。在一些实施例中，接触件410a配置为通过通孔422a和导电结构414b接收信号V1，并且接触件410b配置为通过通孔420a和导电结构414d接收信号V1。在这些实施例中，接触件410a和410b均配置为接收信号V1(例如，配置为处于相同的电压电平)。

图4B是根据一些实施例的集成电路400B的示图。

通过布局设计300B制造集成电路400B。在一些实施例中，集成电路400B对应于方法100(图1)中的操作106之后的集成电路。

集成电路400B是集成电路400A(图4A)的变型。

与图4A的集成电路400A相比，图4B的接触件412替换接触件410a、410b，并且因此省略类似的详细描述。

与图4A的集成电路400A相比，图4B的导电结构416c替换导电结构414b、414d，并且因此省略类似的详细描述。

与图4A的集成电路400A相比，通孔422b替换通孔420a和422a，并且因此省略类似的详细描述。

导电结构416c配置为接收信号V1。导电结构416c通过通孔422b电连接至接触件412。在一些实施例中，接触件412配置为通过通孔422b和导电结构416c接收信号V1。

集成电路400A和400B示出方法100-200的一个或多个设计规则。在一些实施例中，集成电路400B包括至少一个或多个MD设计规则。例如，如果将相同的信号V1施加至图4A中的两个或多个导电结构(例如，导电结构414b和414d)，并且导电结构414b、414d通过相应的通孔422a、420a连接至相应的接触件410a、410b，并且接触件410a、410b在第二方向Y上彼此分离，然后图4A的接触件410a、410b合并为形成如图4B所示的单个接触件(例如，接触件412)。在该实例中，与如图4A所示的双金属轨道M0(例如，导电结构414b和414d)相对地，如图4B所示，单个M0金属轨道(例如，导电结构416c)通过通孔422b电连接至单个接触件(例如，接触件412)。

在集成电路400B中，通过减少使用一个M0金属轨道位置(例如，导电结构414b或414d)和一个通孔(例如，通孔420a或422a)来节省布线资源，并且节省的M0金属轨道位置(例如，导电结构414b或414d)可以用于其他部件的布线。

在一些实施例中，集成电路400B实现图1-图2的方法100-200的一组或多组设计规则，导致集成电路400B利用单个通孔(例如，通孔422b)、单个导电结构(例如，导电结构416c)和单个接触件(例如，接触件412)。

图5A是根据一些实施例的集成电路的布局设计500A的示图。

布局设计500A可用于制造与图4A的集成电路400A类似的集成电路。在一些实施例中，布局设计500A对应于在方法200(图2)中的操作202之后的集成电路的第一布局设计。

布局设计500A包括来自图3A-图3B的布局设计300A或300B的导轨布局图案306a和306b以及切割特部件布局图案组308，并且因此省略类似的详细描述。

布局设计500A还包括栅极布局图案组504、扩散区上金属布局图案组510、导电部件布局图案组514、通孔布局图案组520和通孔布局图案组550。

布局设计500A是布局设计300B(图3B)的变型。

与图3B的布局设计300B相比，图5A的栅极布局图案组504替换栅极布局图案组304，并且因此省略类似的详细描述。栅极布局图案组504包括栅极布局图案304a、304b或504a中的一个或多个。栅极布局图案504a类似于栅极布局图案304a或304b，并且因此省略类似的详细描述。栅极布局图案组504中的布局图案的其他配置或数量在本发明的范围内。

与图3B的布局设计300B相比，图5A的扩散区上金属布局图案组510替换扩散区上金属布局图案组310′，并且因此省略类似的详细描述。

扩散区上金属布局图案组510包括扩散区上金属布局图案312、512、513a或513b中的一个或多个。扩散区上金属布局图案组510包括未标记的图5A中的其他布局图案。扩散区上金属布局图案512、513a或513b类似于图3B的扩散区上金属布局图案312，并且因此省略类似的详细描述。栅极布局图案504a位于扩散区上金属布局图案512和扩散区上金属布局图案312之间。扩散区上金属布局图案513a位于栅极布局图案304a和栅极布局图案304b之间。扩散区上金属布局图案513b位于栅极布局图案304a和栅极布局图案304b之间。扩散区上金属布局图案513a在第二方向Y上与扩散区上金属布局图案513b上分离。扩散区上金属布局图案组510中的布局图案的其他配置或数量在本发明的范围内。

与图3B的布局设计300B相比，图5A的导电部件布局图案组514替换导电部件布局图案组316，并且因此省略类似的详细描述。导电部件布局图案组514包括导电部件布局图案514a、514b、514c、514d、514e、514f或514g中的一个或多个。

图5A的导电部件布局图案514a和514e替换图3B的相应导电部件布局图案316a、316e，并且因此省略类似的详细描述。图5A的导电部件布局图案514b替换图3B的导电部件布局图案316b、316f，并且因此省略类似的详细描述。图5A的导电部件布局图案514c和514f替换图3B的导电部件布局图案316c，并且因此省略类似的详细描述。图5A的导电部件布局图案514d和514g替换图3B的相应导电部件布局图案316d、316g，并且因此省略类似的详细描述。导电部件布局图案组514中的布局图案的其他配置或数量在本发明的范围内。

通孔布局图案组520包括通孔布局图案322b或522a中的一个或多个。在图3A-图3B中描述通孔布局图案322b，并且因此省略类似的详细描述。

通孔布局图案522a类似于图3B的通孔布局图案322b，并且因此省略类似的详细描述。通孔布局图案522a位于导电部件布局图案514d与扩散区上金属布局图案512之间。通孔布局图案522a位于导电部件布局图案514d与扩散区上金属布局图案512重叠的位置处。通孔布局图案522a与网格线302d重叠。通孔布局图案522a可用于制造集成电路(诸如集成电路400A、400B(图4A-图4B))的通孔(例如，通孔420a、422a、422b)。通孔布局图案522a位于布局设计500A或500B的VD层级。通孔布局图案522a的其他配置或数量在本发明的范围内。

通孔布局图案组550包括通孔布局图案540a、542、544或546a的一个或多个。

通孔布局图案540a类似于图3A-图3B的通孔布局图案330或332，并且因此省略类似的详细描述。通孔布局图案540a位于导电部件布局图案514b和栅极布局图案304a之间。通孔布局图案540a位于导电部件布局图案514b与栅极布局图案304a重叠的位置处。通孔布局图案540a与网格线302b重叠。通孔布局图案540a可用于制造集成电路(诸如集成电路400A、400B(图4A-图4B))的通孔(例如，通孔430、432)。通孔布局图案540a位于布局设计500A或500B的VG层级处。通孔布局图案540a的其他配置或数量在本发明的范围内。

通孔布局图案542类似于图3A-图3B的通孔布局图案330或332，并且因此省略类似的详细描述。通孔布局图案542位于导电部件布局图案514g和栅极布局图案304a之间。通孔布局图案542位于导电部件布局图案514g与栅极布局图案304a重叠的位置处。通孔布局图案542与网格线302d重叠。通孔布局图案542可用于制造集成电路(诸如集成电路400A、400B(图4A-图4B))的通孔(例如，通孔430、432)。通孔布局图案542位于布局设计500A或500B的VG层级处。通孔布局图案542的其他配置或数量在本发明的范围内。

通孔布局图案544类似于图3A-图3B的通孔布局图案330或332，并且因此省略类似的详细描述。通孔布局图案544位于导电部件布局图案514a和栅极布局图案504a之间。通孔布局图案544位于导电部件布局图案514a与栅极布局图案504a重叠的位置处。通孔布局图案544与网格线302a重叠。通孔布局图案544可用于制造集成电路(诸如集成电路400A、400B(图4A-图4B))的通孔(例如，通孔430、432)。通孔布局图案544位于布局设计500A或500B的VG层级处。通孔布局图案544的其他配置或数量在本发明的范围内。

通孔布局图案546a类似于图3A-图3B的通孔布局图案330或332，并且因此省略类似的详细描述。通孔布局图案546a位于导电部件布局图案514e和栅极布局图案304b之间。通孔布局图案546a位于导电部件布局图案514e与栅极布局图案304b重叠的位置处。通孔布局图案546a与网格线302a重叠。通孔布局图案546a可用于制造集成电路(诸如集成电路400A、400B(图4A-图4B))的通孔(例如，通孔430、432)。通孔布局图案546a位于布局设计500A或500B的VG层级处。通孔布局图案546a的其他配置或数量在本发明的范围内。

如图5A所示，通孔布局图案540a位于远离切割部件布局图案组308的小于一个M0金属轨道间距P1(未标记)处。类似地，导电部件布局图案514b位于远离切割部件布局图案组308的小于一个M0金属轨道间距P1(未标记)处。

在一些实施例中，定位为(locate，又称位于)直接紧邻另一布局图案的布局图案对应于定位为远离另一布局图案的小于一个间距处的布局图案。在一些实施例中，通孔布局图案540a和导电部件布局图案514b中的每个定位为直接紧邻切割部件布局图案组308。

在一些实施例中，定位为远离切割部件布局图案的小于一个M0金属轨道间距P1(未标记)处的通孔布局图案导致工艺限制。

如图5A所示，通孔布局图案542和通孔布局图案544定位为远离切割部件布局图案组308的至少一个M0金属轨道间距P1(未标记)的位置处。类似地，导电部件布局图案514g和导电部件布局图案514a位于远离切割部件布局图案组308的至少一个M0金属轨道间距P1(未标记)的位置处。

图5B是根据一些实施例的集成电路的布局设计500B的示图。

布局设计500B可用于制造与图4B的集成电路400B类似的集成电路。在一些实施例中，布局设计500B对应于在方法200(图2)中的操作206之后的集成电路的修改的第一布局设计。

布局设计500B是布局设计500A(图5A)的变型。

与图5A的布局设计500A相比，图5B的导电部件布局图案组516替换导电部件布局图案组514，并且因此省略类似的详细描述。导电部件布局图案组516包括导电部件布局图案516a、516b、516c、516d、516e、516f和516g中的一个或多个。图5B的导电部件布局图案516a和514e替换图5A的相应导电部件布局图案514a和514e，并且因此省略类似的详细描述。图5B的导电部件布局图案516b和516f替换图5A的导电部件布局图案514b，并且因此省略类似的详细描述。图5B的导电部件布局图案516c替换图5A的导电部件布局图案514c和514f，并且因此省略类似的详细描述。图5B的导电部件布局图案516d和516g替换图5A的相应导电部件布局图案514d和514g，并且因此省略类似的详细描述。导电部件布局图案组516中的布局图案的其他配置或数量在本发明的范围内。

与图5A的布局设计500A相比，图5B的通孔布局图案组520′替换通孔布局图案组520，并且因此省略类似的详细描述。通孔布局图案组520′包括通孔布局图案522b或522c中的一个或两个。

与图5A的布局设计500A相比，图5B的通孔布局图案522b替换通孔布局图案522a，并且因此省略类似的详细描述。通孔布局图案522b位于导电部件布局图案516c和扩散区上金属布局图案512之间。通孔布局图案522b位于导电部件布局图案516c与扩散区上金属布局图案512重叠的位置处。通孔布局图案522b与网格线302c重叠。通孔布局图案522b位于布局设计500B的VD层级处。通孔布局图案522b的其他配置或数量在本发明的范围内。

与图5A的布局设计500A相比，图5B的通孔布局图案522c替换通孔布局图案322b，并且因此省略类似的详细描述。通孔布局图案522c位于导电部件布局图案516f与扩散区上金属布局图案312之间。通孔布局图案522c位于导电部件布局图案516f与扩散区上金属布局图案312重叠的位置处。通孔布局图案522c与网格线302b重叠。通孔布局图案522c位于布局设计500B的VD层级处。通孔布局图案522c的其他配置或数量在本发明的范围内。

与图5A的布局设计500A相比，图5B的通孔布局图案组550′替换通孔布局图案组550，并且因此省略类似的详细描述。通孔布局图案组550′包括通孔布局图案540b、542、544或546b中的一个或多个。

与图5A的布局设计500A相比，图5B的通孔布局图案540b替换通孔布局图案540a，并且因此省略类似的详细描述。通孔布局图案540b位于导电部件布局图案516e和栅极布局图案304a之间。通孔布局图案540b位于导电部件布局图案516e与栅极布局图案304a重叠的位置处。与图5A的通孔布局图案540a相比，通孔布局图案540b在第二方向Y上偏移一个M0间距P1。例如，通孔布局图案540b与网格线302a重叠。通孔布局图案540b位于布局设计500B的VG层级处。通孔布局图案540b或通孔布局图案组550′的其他配置或数量在本发明的范围内。

布局设计500A和500B示出方法100-200的一个或多个设计规则。在一些实施例中，布局设计500B包括至少一个或多个VG接合设计规则或一个或多个M0间距设计规则。

在一些实施例中，如果图5A中的一个或多个VG通孔布局图案(例如，通孔布局图案540a、542、544或546a)位于远离切割部件布局图案组308的小于一个M0金属轨道间距P1(未标记)的位置处，然后在集成电路的制造工艺的方法100的操作106期间，使用布局设计500A可以导致来自工艺限制的较低的制造良率。例如，在方法100的操作106期间，如果栅极结构的去除部分(例如，通过切割部件布局图案组308识别的栅极结构部分)没有充分地与一个或多个VG通孔(例如，通过VG通孔布局图案制造的)分离，然后由于工艺限制，剩余栅极结构的较小表面积可用于接合(例如，形成)一个或多个VG通孔，或者在操作106期间还去除一个或多个VG通孔的部分，从而导致较低的制造良率。

在一些实施例中，如图5B的布局设计500B所示，为了克服这些工艺限制，方法100-200的一个或多个VG接合设计规则包括：对于位于远离切割部件布局图案组308的小于一个M0金属轨道间距P1(未标记)的位置处的VG通孔布局图案(例如，通孔布局图案540a、542、544或546a)，将该VG通孔布局图案(例如，通孔布局图案540b)在第二方向Y上远离切割部件布局图案组308移动至少一个M0金属轨道位置(例如，间距P1)。

通过将该VG通孔布局图案(例如，布局设计500B的通孔布局图案540b、542、544或546b)远离切割部件布局图案组308移动至少一个M0金属导轨道间距，一个或多个栅极结构具有额外的VG通孔接合间距以解决方法100的操作106的切割工艺的工艺限制。因此，图5B所示，通过利用这些一个或多个VG接合设计规则，布局设计500B的每个VG通孔布局图案(例如，布局设计500B的通孔布局图案540b、542、544或546b)远离切割部件布局图案组308分离至少一个M0金属轨道间距。在一些实施例中，布局设计500B包括至少一个或多个VG接合设计规则。

如图5B所示，通孔布局图案540b、542和544共同设置在直角VG接合配置中。在一些实施例中，布局设计500B结合方法100-200的一个或多个M0金属轨道设计规则。在一些实施例中，方法100-200的一个或多个M0金属轨道设计规则包括在第一方向X上分离导电部件布局图案。在一些实施例中，结合VG接合设计规则实现一个或多个M0金属轨道设计规则。

如图5B所示，导电部件布局图案516a和516e在第一方向X上彼此分离。例如，通过在第二方向Y上将通孔布局图案540b远离切割部件布局图案组308移动一个金属轨道位置，并且在第一方向X上分离导电部件布局图案516a和516e，则一个M0金属轨道位置(例如，导电部件布局图案516f)可用于其他部件，从而产生节省的布线资源。

在该实例中，在将通孔布局图案540b远离切割部件布局图案组308移动一个金属轨道位置之后，如果导电部件布局图案516a和516e在第一方向X上没有彼此分离，则将通过导电部件布局图案514a连接栅极布局图案304a和504a。在一些实施例中，分离导电部件布局图案516a和516e防止栅极布局图案304a和504a彼此连接，并节省布线资源。

在布局设计500B中，通过减少使用布局设计500A的一个M0金属轨道位置(例如，导电部件布局图案514b或514e)来节省布线资源，并且布局设计500B的节省的M0金属轨道位置(例如，导电部件布局图案516e或516f)可以用于其他部件的布线。

在一些实施例中，通过利用布局设计500B和相应的设计规则，导电部件布局图案516a、516d、516e或516g中的一个或多个可用于将栅极布局图案组504交叉连接至其他器件的一个或多个栅极布局图案(例如，图5C)。在一些实施例中，栅极布局图案组504交叉连接至锁存器、传输门、多路复用器等的一个或多个栅极布局图案。例如，如图5C所示，栅极布局图案组504交叉连接至栅极布局图案550a。

在一些实施例中，实现图1-图2的方法100-200的设计规则的布局设计500B利用VG通孔布局图案(例如，通孔布局图案540b、542和544)和导电部件布局图案(例如，导电部件布局图案516a和516e)导致布局设计500B，其中，VG通孔布局图案通过至少一个M0金属轨道位置与切割部件布局图案组308分离，并且导电部件布局图案在第一方向X上彼此分离。

例如，如果VG通孔布局图案与切割部件布局图案直接相邻，则VG通孔布局图案在第二方向或第三方向上移动一个(M0)金属导轨位置。

图5C是根据一些实施例的集成电路的布局设计500C的示图。

布局设计500C可用于制造与图4B的集成电路400B类似的集成电路的部分。在一些实施例中，布局设计500C对应于在方法200(图2)中的操作206之后的集成电路的修改的第一布局设计。

布局设计500C是布局设计500B(图5B)的变型。与图5B的布局设计500B相比，布局设计500C还包括布局设计500B′。

布局设计500B′包括栅极布局图案550a和通孔布局图案560a。栅极布局图案550a类似于栅极布局图案304a，通孔布局图案560a类似于通孔布局图案540b，并且因此省略类似的详细描述。

布局设计500B′通过至少导电部件布局图案516e交叉连接至布局设计500B。例如，栅极布局图案550a通过通孔布局图案560a、通孔布局图案540b和导电部件布局图案516e交叉连接至栅极布局图案304a。

图6是根据一些实施例的集成电路的布局设计600的示图。

布局设计600可用于制造与图4A的集成电路400A或图4B的集成电路400B类似的集成电路。

在一些实施例中，布局设计600对应于在方法200(图2)中的操作202之后的集成电路的第一布局设计。在一些实施例中，布局设计600对应于在方法200(图2)中的操作206之后的集成电路的修改的第一布局设计。在一些实施例中，布局设计600对应于在第二方向Y上具有高度H1的标准单元601的布局设计。

布局设计600是布局设计500B(图5B)的变型。

布局设计600包括来自图5A-图5B的布局设计500A或500B的导轨布局图案306a和306b以及栅极布局图案304a、504a，并且因此省略类似的详细描述。栅极布局图案304a和504a在第一方向X上通过多晶硅间距P1A彼此分离。从栅极布局图案304a和504a的中心测量多晶硅间距P1A。

布局设计600还包括在第一方向X上延伸的有源区布局图案602和604(统称为“有源区布局图案组630”)。有源区布局图案组630的有源区布局图案602、604在第二方向Y上彼此分离。有源区布局图案组630可用于制造集成电路400A或400B的相应有源区组(未示出)。栅极布局图案304a和504a与有源区布局图案602和604重叠。在一些实施例中，有源区布局图案组630位于第三布局层级上。在一些实施例中，第三布局层级不同于第一布局层级和第二布局层级。在一些实施例中，第三布局层级对应于氧化物扩散(OD，oxide-diffusion)布局层级。在一些实施例中，第三布局层级位于第一布局层级和第二布局层级下面。有源区布局图案602或604的其他配置或数量在本发明的范围内。

布局设计600还包括均在第一方向X上延伸的鳍布局图案602a、602b(统称为“鳍布局图案组603”)。鳍布局图案602a、602b位于有源区布局图案602上方。鳍布局图案组603位于栅极布局图案组504下面。鳍布局图案组603中的每个布局图案在第二方向Y上通过鳍间距P2A与鳍布局图案组603中的相邻布局图案分离。鳍布局图案602a和602b在第二方向Y上通过鳍间距P2A彼此分离。在一些实施例中，从鳍布局图案602a和602b的中心测量鳍间距P2A。鳍布局图案组603可用于制造集成电路400A或400B的相应鳍组(未示出)。鳍布局图案组603中的布局图案的其他配置或数量在本发明的范围内。

布局设计600还包括均在第一方向X上延伸的鳍布局图案604a、604b(统称为“鳍布局图案组605”)。鳍布局图案604a、604b位于有源区布局图案604上方。鳍布局图案组605位于栅极布局图案组504下面。鳍布局图案组605中的每个布局图案在第二方向Y上通过鳍间距P2A与鳍布局图案组605中的相邻的布局图案分离。鳍布局图案604a和604b在第二方向Y上通过鳍间距P2A彼此分离。在一些实施例中，从鳍布局图案604a和604b的中心测量鳍间距P2A。鳍布局图案组605可用于制造集成电路400A或400B的相应鳍组(未示出)。鳍布局图案组605中的布局图案的其他配置或数量在本发明的范围内。

布局设计600还包括在第一方向X上延伸的切割部件布局图案608a、608b、608c和608d(统称为“切割部件布局图案组608”)。在一些实施例中，切割部件布局图案组608的一个或多个切割部件布局图案至少在第二方向Y上彼此分离。切割部件布局图案组608的一个或多个切割部件布局图案类似于切割部件布局图案组308中的一个或多个切割部件布局图案，并且因此省略类似的详细描述。

切割部件布局图案608a和切割部件布局图案608b位于网格线302b和302c之间。

切割部件布局图案608c包括一个或多个切割部件布局图案。切割部件布局图案608c与标准单元601的第一侧重叠。

切割部件布局图案608d包括一个或多个切割部件布局图案。切割部件布局图案608d与标准单元601的第二侧重叠。标准单元601的第一侧位于标准单元601的与标准单元601的第二侧相对的一侧上。切割部件布局图案组608中的切割部件布局图案的其他配置或数量在本发明的范围内。

布局设计600还包括扩散区上金属布局图案610、612、614a、614b(统称为“扩散区上金属布局图案组614”)。布局设计600的扩散区上金属布局图案组614类似于图5A-图5B的布局设计500A-500B的扩散区上金属布局图案组510，并且因此省略类似的详细描述。扩散区上金属布局图案610、612、614a、614b类似于图5A-图5B的相应扩散区上金属布局图案510、312、513a、513b，并且因此省略类似的详细描述。扩散区上金属布局图案614a和614b位于栅极布局图案304a旁边。扩散区上金属布局图案614a和614b在第二方向Y上彼此分离。扩散区上金属布局图案614a和614b与相应的有源区布局图案602和604重叠。扩散区上金属布局图案组614中的布局图案的其他配置或数量在本发明的范围内。

布局设计600还包括一个或多个导电部件布局图案616a、...、616g(统称为“导电部件布局图案组616”)。导电部件布局图案组616类似于图5B的导电部件布局图案组516，并且因此省略类似的详细描述。导电部件布局图案组616中的布局图案的其他配置或数量在本发明的范围内。

布局设计600还包括一个或多个通孔布局图案642a、642b、642c和642d(统称为“通孔布局图案组642”)。

通孔布局图案642a、642d、642c类似于图5B的布局设计500B的相应通孔布局图案542、540b、544，并且因此省略类似的详细描述。通孔布局图案642b类似于图5B的布局设计500B的通孔布局图案542、540b、544中的一个或多个，并且因此省略类似的详细描述。

通孔布局图案642a位于导电部件布局图案616g和栅极布局图案304a之间。通孔布局图案642a位于导电部件布局图案616g与栅极布局图案304a重叠的位置处。

通孔布局图案642b位于导电部件布局图案616d(未标记)与栅极布局图案504a之间。通孔布局图案642b位于导电部件布局图案616d(未标记)与栅极布局图案504a重叠的位置处。

通孔布局图案642c位于导电部件布局图案616a和栅极布局图案504a之间。通孔布局图案642c位于导电部件布局图案616a与栅极布局图案504a重叠的位置。

通孔布局图案642d位于导电部件布局图案616e(未标记)和栅极布局图案304a之间。通孔布局图案642d位于导电部件布局图案616e(未标记)与栅极布局图案304a重叠的位置处。通孔布局图案组642的一个或多个通孔布局图案的其他配置或数量在本发明的范围内。

通孔布局图案642a和通孔布局图案642d在第二方向Y上通过距离DVG_VA彼此分离。通孔布局图案642b和通孔布局图案642c在第二方向Y上通过距离DVG_VA彼此分离。在一些实施例中，从通孔布局图案642a或642b和相应的孔通布局图案642d或642c的中心测量距离DVG_VA。

通孔布局图案642a和通孔布局图案642b在第二方向Y上通过距离DVG_HA彼此分离。通孔布局图案642c和通孔布局图案642d在第二方向Y上通过距离DVG_HA彼此分离。在一些实施例中，从通孔布局图案642a或642c和相应的通孔布局图案642b或642d的中心测量距离DVG_HA。

通孔布局图案组642的每个通孔布局图案在第二方向Y上通过距离S1A与切割部件布局图案组608分离。例如，通孔布局图案642c或642b在第二方向Y上通过距离S1A从切割部件布局图案608a分离。类似地，通孔布局图案642a或642d在第二方向Y上通过距离S1A从切割部件布局图案608b分离。在一些实施例中，从通孔布局图案642c或642b的边缘和切割部件布局图案608a的边缘测量距离S1A。在一些实施例中，从通孔布局图案642a或642d的边缘和切割部件布局图案608b的边缘测量距离S1A。

有源区布局图案组630在第二方向Y上通过距离S2A与切割部件布局图案组608分离。例如，有源区布局图案604在第二方向Y上通过距离S2A与切割部件布局图案608a或608b分离。类似地，有源区布局图案602在第二方向Y上通过距离S2A与切割部件布局图案608a或608b分离。在一些实施例中，从有源区布局图案604的边缘和切割部件布局图案608a或608b的边缘测量距离S2A。在一些实施例中，从有源区布局图案602的边缘和切割部件布局图案608a或608b的边缘测量距离S2A。

有源区布局图案602和有源区布局图案604在第二方向Y上通过距离S3A彼此分离。在一些实施例中，从有源区布局图案602的边缘和有源区布局图案604的边缘测量距离S3A。

在一些实施例中，距离S3A和鳍间距P2A之间的关系由公式1表示：

S3A≤2.5*P2A (1)

在一些实施例中，公式1对应于有源区布局图案之间的距离(例如，S3A)与有源区布局图案的鳍间距(例如，P2A)之间的关系。

在一些实施例中，距离S1A和距离S3A之间的关系由公式2表示：

S1A≥0.3*S3A (2)

在一些实施例中，公式2对应于通孔布局图案组642与切割部件布局图案组608之间的VG距离(例如，S1A)与有源区布局图案602和604之间的距离(例如，S3A)之间的关系。

在一些实施例中，距离S2A和距离S3A之间的关系由公式3表示：

S2A≥0.2*S3A (3)

在一些实施例中，公式3对应于切割部件布局图案组608与有源区布局图案组630之间的关系。在一些实施例中，满足公式3的布局设计(例如，布局设计600)导致切割部件布局图案组608与有源区布局图案组630充分分离，以便克服归因于(attribute to)方法100的操作106的工艺限制。

在一些实施例中，距离DVG_HA和多晶硅间距P1A之间的关系由公式4表示：

1.1*P1A≥DVG_HA≥0.9*P1A (4)

在一些实施例中，公式4对应于在第一方向X上栅极布局图案304a和504a之间的最小和最大距离关系。在一些实施例中，公式4对应于在第一方向X上VG通孔布局图案(例如，通孔布局图案组642)之间的最小和最大距离关系。

在一些实施例中，距离S3A和距离DVG_HA之间的关系由公式5表示：

1.5*S3A≥DVG_VA≥0.8*S3A (5)

在一些实施例中，公式5对应于在第二方向Y上VG通孔布局图案(例如，通孔布局图案组642)之间的最小和最大距离关系。

在一些实施例中，满足公式2和5的布局设计(例如，布局设计600)导致通孔布局图案组642与切割部件布局图案组608充分分离，以便克服归因于方法100的操作106的工艺限制。

在一些实施例中，公式1-5对应于布局设计600和图1-图2的方法100-200的一个或多个设计规则。在一些实施例中，满足由公式1-5指定的一个或多个设计规则的布局设计导致解决了工艺限制的布局设计(例如，布局设计600)，并且能够用于通过半导体制造工艺(例如图1-图2的方法100-200)一致地制造相应的集成电路。

图7是根据一些实施例的集成电路的布局设计700的示图。

布局设计700可用于制造与图4A的集成电路400A或图4B的集成电路400B类似的集成电路。

在一些实施例中，布局设计700对应于在方法200(图2)中的操作202之后的集成电路的第一布局设计。在一些实施例中，布局设计700对应于在方法200(图2)中的操作206之后的集成电路的修改的第一布局设计。在一些实施例中，布局设计700对应于在第二方向Y上具有高度H2的标准单元701的布局设计。

布局设计700是图5B的布局设计500B或图6的布局设计600的变型。

布局设计700包括来自图5A-图5B的布局设计500A或500B的导轨布局图案306a和306b以及栅极布局图案304a，并且因此省略类似的详细描述。

布局设计700还包括栅极布局图案704a和704b。栅极布局图案704a、704b类似于图6的栅极布局图案504a，并且因此，省略类似的详细描述。栅极布局图案704a、704b与有源区布局图案602和604重叠。栅极布局图案704b位于栅极布局图案304a和704a之间。栅极布局图案304a、704a或704b的其他配置或数量在本发明的范围内。

栅极布局图案304a、704a和704b的相邻栅极布局图案在第一方向X上通过多晶硅间距P1B彼此分离。从栅极布局图案304a、704a和704b的中心测量多晶硅间距P1B。

布局设计700还包括图6的布局设计600的有源区布局图案602和604、鳍布局图案602a和602b、鳍布局图案604a和604b，并且因此省略类似的详细描述。有源区布局图案602a或602b或鳍布局图案602a、602b、604a或604b的其他配置或数量在本发明的范围内。

布局设计700还包括在第一方向X上延伸的切割部件布局图案708a、708b、608c和608d(统称为“切割部件布局图案组708”)。在一些实施例中，切割部件布局图案组708的一个或多个切割部件布局图案至少在第二方向Y上彼此分离。切割部件布局图案组708中的一个或多个切割部件布局图案类似于切割部件布局图案组308中的一个或多个切割部件布局图案，并且因此省略类似的详细描述。

切割部件布局图案708a和708b类似于相应的切割部件布局图案608a和608b，并且因此省略类似的详细描述。切割部件布局图案708a和切割部件布局图案708b在第一方向X上彼此分离。切割部件布局图案708b和708a与相应的栅极布局图案304a和704a重叠。切割部件布局图案组708中的切割部件布局图案的其他配置或数量在本发明的范围内。

布局设计700还包括扩散区上金属布局图案612、710、712(统称为“扩散区上金属布局图案组714”)。

布局设计700的扩散区上金属布局图案组714类似于图5A-图5B的扩散区上金属布局图案组510或图6的扩散区上金属布局图案组614，并且因此省略类似的详细描述。扩散区上金属布局图案710、712类似于图5A-图5B的相应扩散区上金属布局图案513a、513b，并且因此省略类似的详细描述。扩散区上金属布局图案710和712位于栅极布局图案704b、704a之间。扩散区上金属布局图案710和712在第二方向Y上彼此分离。扩散区上金属布局图案710和712与相应的有源区布局图案602和604重叠。该扩散区上金属布局图案组714中的布局图案的其他配置或数量在本发明的范围内。

布局设计700还包括一个或多个导电部件布局图案716a、...、716e(统称为“导电部件布局图案组716”)。

导电部件布局图案组716类似于图5B的导电部件布局图案组516，并且因此省略类似的详细描述。导电部件布局图案组716中的布局图案的其他配置或数量在本发明的范围内。

布局设计700还包括一个或多个通孔布局图案642a、642d和742b(统称为“通孔布局图案组742”)。通孔布局图案742b类似于图6的布局设计600的通孔布局图案642b，并且因此省略类似的详细描述。

布局设计700的通孔布局图案642a位于导电部件布局图案716e和栅极布局图案304a之间。布局设计700的通孔布局图案642a位于导电部件布局图案716e与栅极布局图案304a重叠的位置处。

布局设计700的通孔布局图案642d位于导电部件布局图案716a和栅极布局图案304a之间。布局设计700的通孔布局图案642d位于导电部件布局图案716a与栅极布局图案304a重叠的位置处。

通孔布局图案742b位于导电部件布局图案716d(未标记)与栅极布局图案704a之间。通孔布局图案742b位于导电部件布局图案716d(未标记)与栅极布局图案704a重叠的位置处。通孔布局图案组742的一个或多个通孔布局图案的其他配置或数量在本发明的范围内。

在布局设计700中，通孔布局图案642a和通孔布局图案642d在第二方向Y上通过距离DVG_VB彼此分离。在一些实施例中，从通孔布局图案642a和通孔布局图案642d的中心测量距离DVG_VB。

通孔布局图案642a和通孔布局图案742b在第一方向Y上通过距离DVG_HB彼此分离。在一些实施例中，从通孔布局图案642a和通孔布局图案742b的中心测量距离DVG_HB。

通孔布局图案组742的每个通孔布局图案在第二方向Y上通过距离S1B与切割部件布局图案组708分离。例如，通孔布局图案742b在第二方向Y上通过距离S1B(未标记)与切割部件布局图案708a分离。类似地，通孔布局图案642a或642d在第二方向Y上通过距离S1B与切割部件布局图案708b分离。在一些实施例中，从通孔布局图案742b的边缘和切割部件布局图案708a的边缘测量距离S1B。在一些实施例中，从通孔布局图案642a或642d的边缘和切割部件布局图案708b的边缘测量距离S1B。

有源区布局图案组630在第二方向Y上通过距离S2B与切割部件布局图案组708分离。例如，有源区布局图案604在第二方向Y上通过距离S2B与切割部件布局图案708a或708b分离。类似地，有源区布局图案602在第二方向Y上通过距离S2B与切割部件布局图案708a或708b。在一些实施例中，从有源区布局图案604的边缘和切割部件布局图案708a或708b的边缘测量距离S2B。在一些实施例中，从有源区布局图案602的边缘和切割部件布局图案708a或708b的边缘测量距离S2B。

有源区布局图案602和有源区布局图案604在第二方向Y上通过距离S3A彼此分离。在一些实施例中，从有源区布局图案602的边缘和有源区布局图案604的边缘测量距离S3A。

在一些实施例中，距离S3A和鳍间距P2A之间的关系由公式6表示：

S3A≤2.5*P2A (6)

在一些实施例中，公式6对应于有源区布局图案之间的距离(例如，S3A)与有源区布局图案的鳍间距(例如，P2A)之间的关系。

在一些实施例中，距离S1B和距离S3A之间的关系由公式7表示：

S1B≥0.3*S3A (7)

在一些实施例中，公式7对应于通孔布局图案组742与切割部件布局图案组708之间的VG距离(例如，S1B)以及有源区布局图案602和604之间的距离(例如，S3A)之间的关系。

在一些实施例中，距离S2B和距离S3A之间的关系由公式8表示：

S2B≥0.2*S3A (8)

在一些实施例中，公式8对应于切割部件布局图案组708与有源区布局图案组630之间的关系。在一些实施例中，满足公式8的布局设计(例如，布局设计700)导致切割部件布局图案组708与有源区布局图案组630充分分离，以便克服归因于方法100的操作106的工艺限制。

在一些实施例中，距离DVG_HB和多晶硅间距P1B之间的关系由公式9表示：

2.2*P1B≥DVG_HB≥0.9*P1B (9)

在一些实施例中，公式9对应于在第一方向X上相邻的栅极布局图案304a、704a和704b之间的最小和最大距离关系。在一些实施例中，公式9对应于在第一方向X上VG通孔布局图案(例如，通孔布局图案组742)之间的最小和最大距离关系。

在一些实施例中，距离S3A和距离DVG_HB之间的关系由公式10表示：

1.5*S3A≥DVG_VB≥0.8*S3A (10)

在一些实施例中，公式10对应于在第二方向Y上VG通孔布局图案(例如，通孔布局图案组742)之间的最小和最大距离关系。

在一些实施例中，满足公式7和10的布局设计(例如，布局设计700)导致通孔布局图案组742与切割部件布局图案组708充分分离，以便克服归因于方法100的操作106的工艺限制。

在一些实施例中，公式6-10对应于布局设计700和图1-图2的方法100-200的一个或多个设计规则。在一些实施例中，满足由公式6-10指定的一个或多个设计规则的布局设计导致解决工艺限制的布局设计(例如，布局设计700)，并且能够用于通过半导体制造工艺(诸如图1-图2的方法100-200)一致地制造相应的集成电路。

图8是根据一些实施例的集成电路的布局设计800的示图。

布局设计800可用于制造与图4A的集成电路400A或图4B的集成电路400B类似的集成电路。

在一些实施例中，布局设计800对应于在方法200(图2)中的操作202之后的集成电路的第一布局设计。在一些实施例中，布局设计800对应于在方法200(图2)中的操作206之后的集成电路的修改的第一布局设计。在一些实施例中，布局设计800对应于在第二方向Y上具有高度H3的标准单元870的布局设计。在一些实施例中，高度H3是标准单元601的高度H1的两倍。在一些实施例中，高度H3是标准单元701的高度H2的两倍。

布局设计800是图5B的布局设计500B或图6的布局设计600的变型。

布局设计800包括布局设计801A和布局设计801B。布局设计801A和布局设计801B彼此直接相邻。

布局设计801A类似于图6的布局设计600，并且因此省略类似的详细描述。

在一些实施例中，参考图6的布局设计600描述的公式1-5也可应用于布局设计801A，并且因此省略类似的详细描述。在一些实施例中，布局设计801A满足与布局设计800的一个或多个设计规则相对应的公式1-5。

与图6的布局设计600相比，图8的布局设计801A的切割部件布局图案组608′替换切割部件布局图案组608，并且因此省略类似的详细描述。切割部件布局图案组608′包括切割部件布局图案608a、608b、608c、808e或808f的一个或多个布局图案。

与图6的布局设计600相比，图8的布局设计801A的切割部件布局图案808e和808f替换切割部件布局图案608d，并且因此省略类似的详细描述。切割部件布局图案808e和808f在第一方向X上彼此分离。切割部件布局图案808e和808f与电源导轨布局图案306b重叠。

与图6的布局设计600相比，布局设计801A不包括通孔布局图案642b。

与图6的布局设计600相比，图8的栅极布局图案304a和504a在第一方向X上延伸以跨越每个布局设计801A和801B。

在一些实施例中，布局设计801B是布局设计801A的相对图像。在一些实施例中，布局的相对图像对应于布局的旋转镜像。例如，在一些实施例中，布局设计801B是布局设计801A的旋转镜像。

布局设计801B包括导轨布局图案806b。导轨布局图案806b类似于图5A-图5B的布局设计500A或500B的导轨布局图案306a，并且因此省略类似的详细描述。导轨布局图案806b位于标准单元870的一侧上方，其中，标准单元870的一侧与通过导轨布局图案306a重叠的标准单元870的一侧相对。导轨布局图案306a、306b或806b的其他配置或数量在本发明的范围内。

布局设计801B还包括在第一方向X上延伸的有源区布局图案802和804(统称为“有源区布局图案组830”)。有源区布局图案802和804类似于相应的有源区布局图案602和604，并且因此省略类似的详细描述。有源区布局图案802和804在第二方向Y上与有源区布局图案602和604分离。栅极布局图案304a和504a与有源区布局图案802和804重叠。有源区布局图案802或804的其他配置或数量在本发明的范围内。

布局设计801B还包括均在第一方向X上延伸的鳍布局图案802a、802b(统称为“鳍布局图案组803”)。鳍布局图案802a、802b位于有源区布局图案802上方。鳍布局图案组803类似于图6的鳍布局图案组603，并且因此省略类似的详细描述。

布局设计801B还包括均在第一方向X上延伸的鳍布局图案804a、804b(统称为“鳍布局图案组805”)。鳍布局图案804a、804b位于有源区布局图案804上方。鳍布局图案组805类似于图6的鳍布局图案组605，并且因此省略类似的详细描述。

鳍布局图案组803或805中的每个布局图案在第二方向Y上通过鳍间距P2C与相应鳍布局图案组803或805中的相邻布局图案分离。鳍布局图案802a、804a在第二方向Y上通过鳍间距P2C与相应的鳍布局图案802b、804b分离。在一些实施例中，从鳍布局图案802a、804a的中心至相应的鳍布局图案802b、804b的中心测量鳍间距P2C。鳍布局图案组803或805中的布局图案的其他配置或数量在本发明的范围内。

布局设计801B还包括在第一方向X上延伸的切割部件布局图案808a、808b和808d(统称为“切割部件布局图案组808”)。在一些实施例中，切割部件布局图案组808的一个或多个切割部件布局图案至少在第二方向Y上彼此分离。切割部件布局图案组808的一个或多个切割部件布局图案类似于切割部件布局图案组608中的一个或多个切割部件布局图案，并且因此省略类似的详细描述。

切割部件布局图案808a和切割部件布局图案808b位于网格线302b’和302c’之间。

切割部件布局图案808d包括一个或多个切割部件布局图案。切割部件布局图案808d类似于图6的切割部件布局图案608d，并且因此省略类似的详细描述。

切割部件布局图案808d与标准单元870的第一侧重叠。切割部件布局图案组808中的切割部件布局图案的其他配置或数量在本发明的范围内。

布局设计801B还包括扩散区上金属布局图案810、812、814a、814b(统称为“扩散区上金属布局图案组814”)。布局设计801B的扩散区上金属布局图组814类似于图5A-图5B的布局设计500A-500B的扩散区上金属布局图案组510或图6的扩散区上金属布局图案组614，并且因此省略类似的详细描述。扩散区上金属布局图案810、812、814a、814b类似于图5A-图5B的相应扩散区上金属布局图案312、512、513a、513b，并且因此省略类似的详细描述。扩散区上金属布局图案814a和814b位于栅极布局图案504a旁边。扩散区上金属布局图案814a和814b在第二方向Y上彼此分离。扩散区上金属布局图案814a和814b与相应的有源区布局图案802和804重叠。扩散区上金属布局图案组814中的布局图案的其他配置或数量在本发明的范围内。

布局设计801B还包括一个或多个导电部件布局图案816a、...、816g(统称为“导电部件布局图案组816”)。导电部件布局图案组816类似于图5B的导电部件布局图案组516，并且因此省略类似的详细描述。

导电部件布局图案816a与网格线302a′重叠。导电部件布局图案816b(未标记)与网格线302b′重叠。导电部件布局图案816c(未标记)和816e(未标记)与网格线302c′重叠。导电部件布局图案816d(未标记)和816f与网格线302d′重叠。网格线302a′、302b′、302c′、302d′(统称为“网格线组302′”)类似于网格线组302，并且因此省略类似的详细描述。导电部件布局图案组816中的布局图案的其他配置或数量在本发明的范围内。

布局设计801B还包括一个或多个通孔布局图案842a、842c和842d(统称为“通孔布局图案组842”)。

通孔布局图案842a、842d、842c类似于图5B的布局设计500B的相应通孔布局图案542、540b、544，并且因此省略类似的详细描述。

通孔布局图案842a位于导电部件布局图案816d(未标记)和栅极布局图案504a之间。通孔布局图案842a位于导电部件布局图案816d(未标记)与栅极布局图案504a重叠的位置处。

通孔布局图案842d位于导电部件布局图案816a和栅极布局图案504a之间。通孔布局图案842d位于导电部件布局图案816a与栅极布局图案504a重叠的位置处。

通孔布局图案842c位于导电部件布局图案816f和栅极布局图案304a之间。通孔布局图案842c位于导电部件布局图案816f与栅极布局图案304a重叠的位置。通孔布局图案组842的一个或多个通孔布局图案的其他配置或数量在本发明的范围内。

通孔布局图案842a和通孔布局图案842d在第二方向Y上通过距离DVG_VC1彼此分离。在一些实施例中，从通孔布局图案842a和通孔布局图案842d的中心测量距离DVG_VC1。

通孔布局图案642c和通孔布局图案842d在第二方向Y上通过距离DVG_VC2彼此分离。在一些实施例中，从通孔布局图案642c和通孔布局图案842d的中心测量距离DVG_VC2。通孔布局图案642a和通孔布局图案842c在第二方向Y上通过距离DVG_VC2彼此分离。在一些实施例中，从通孔布局图案642a和通孔布局图案842c的中心测量距离DVG_VC2。

通孔布局图案842a和通孔布局图案842c在第二方向Y上通过距离DVG_HC彼此分离。在一些实施例中，从通孔布局图案842a和通孔布局图案842c的中心测量距离DVG_HC。

通孔布局图案组842的每个通孔布局图案在第二方向Y上通过距离S1C与切割部件布局图案组808分离。例如，通孔布局图案842c在第二方向Y上通过距离S1C与切割部件布局图案808b分离。类似地，通孔布局图案842a或842d在第二方向Y上通过距离S1C与切割部件布局图案808a分离。在一些实施例中，从通孔布局图案842a或842d的边缘和切割部件布局图案808a的边缘测量距离S1C。在一些实施例中，从通孔布局图案842c的边缘和切割部件布局图案808b的边缘测量距离S1A。

有源区布局图案组830在第二方向Y上通过距离S2C与切割部件布局图案组808分离。例如，有源区布局图案804在第二方向Y上通过距离S2C与切割部件布局图案808a、808d或808b分离。类似地，有源区布局图案802在第二方向Y上通过距离S2C与切割部件布局图案808a、808d或808b分离。在一些实施例中，从有源区布局图案804的边缘和切割部件布局图案808a、808d或808b的边缘测量距离S2C。在一些实施例中，从有源区布局图案802的边缘和切割部件布局图案808a、808d或808b的边缘测量距离S2C。

有源区布局图案802和有源区布局图案804在第二方向Y上通过距离S3C彼此分离。在一些实施例中，从有源区布局图案802的边缘和有源区布局图案804的边缘测量距离S3C。

在一些实施例中，距离S3C和鳍间距P2C之间的关系由公式11表示：

S3C≤2.5*P2C (11)

在一些实施例中，公式11对应于有源区布局图案之间的距离(例如，S3C)与有源区布局图案的鳍间距(例如，P2C)之间的关系。

在一些实施例中，距离S1C和距离S3C之间的关系由公式12表示：

S1C≥0.3*S3C (12)

在一些实施例中，公式12对应于通孔布局图案组842和切割部件布局图案组808之间的VG距离(例如，S1C)与有源区布局图案802和804之间的距离(例如，S3C)之间的关系。

在一些实施例中，距离S2C和距离S3C之间的关系由公式13表示：

S2C≥0.2*S3C (13)

在一些实施例中，公式13对应于切割部件布局图案组808与有源区布局图案组830之间的关系。在一些实施例中，满足公式13的布局设计(例如，布局设计800)导致切割部件布局图案组808与有源区布局图案组830充分分离，以便克服归因于方法100的操作106的工艺限制。

在一些实施例中，距离DVG_HC和多晶硅间距P1C之间的关系由公式14表示：

1.1*P1C≥DVG_HC≥0.9*P1C (14)

在一些实施例中，公式14对应于在第一方向X上栅极布局图案304a和504a之间的最小和最大距离关系。在一些实施例中，公式14对应于在第一方向X上VG通孔布局图案(例如，通孔布局图案组842)之间的最小和最大距离关系。

在一些实施例中，距离S3C和距离DVG_VC1之间的关系由公式15表示：

1.5*S3C≥DVG_VC1≥0.8*S3C (15)

在一些实施例中，公式15对应于在第二方向Y上VG通孔布局图案(例如，通孔布局图案组842)之间的最小和最大距离关系。

在一些实施例中，距离S3C和距离DVG_VC2之间的关系由公式16表示：

3.6*S3C≥DVG_VC2≥2.3*S3C (16)

在一些实施例中，公式16对应于在第二方向Y上VG通孔布局图案(例如，通孔布局图案组642和842)之间的最小和最大距离关系。

在一些实施例中，满足公式12和15的布局设计(例如，布局设计800)导致通孔布局图案组842与切割部件布局图案组808充分分离，以便克服归因于方法100的操作106的工艺限制。

在一些实施例中，公式1-5和11-16对应于布局设计800和图1-图2的方法100-200的一个或多个设计规则。在一些实施例中，公式1-5对应于布局设计801A的一个或多个设计规则，并且公式11-16对应于布局设计801B的一个或多个设计规则。

在一些实施例中，满足由公式1-5指定的一个或多个设计规则的布局设计导致解决工艺限制的布局设计(例如，布局设计800)，并且能够用于通过半导体制造工艺(例如图1-图2的方法100-200)一致地制造相应的集成电路。

图9是根据一些实施例的集成电路的布局设计900的示图。

布局设计900可用于制造与图4A的集成电路400A或图4B的集成电路400B类似的集成电路。

在一些实施例中，布局设计900对应于在方法200(图2)中的操作202之后的集成电路的第一布局设计。在一些实施例中，布局设计900对应于在方法200(图2)中的操作206之后的集成电路的修改的第一布局设计。在一些实施例中，布局设计900对应于在第二方向Y上具有高度H4的标准单元970的布局设计。在一些实施例中，高度H4是标准单元601的高度H1的两倍。在一些实施例中，高度H4是标准单元701的高度H2的两倍。在一些实施例中，高度H4与高度H3相同。

布局设计900是图8的布局设计800的变型。

与图8的布局设计800相比，布局设计900不包括位于在网格线880和882之间的布局设计800的元件。

在一些实施例中，公式1-5参考图6的布局设计600进行描述，也可应用于布局设计801A，并且因此省略类似的详细描述。在一些实施例中，布局设计801A满足与布局设计800的一个或多个设计规则相对应的公式1-5。

与图8的布局设计800相比，布局设计900的切割部件布局图案组908替换切割部件布局图案组808，并且因此省略类似的详细描述。切割部件布局图案组908包括切割部件布局图案608a、608b、608c、908a或908b的一个或多个布局图案。与图8的布局设计800相比，布局设计900的切割部件布局图案908a、908b替换切割部件布局图案808e、808f，并且因此省略类似的详细描述。

切割部件布局图案908a和908b在第一方向X上彼此相邻。切割部件布局图案908a和908b与电源导轨布局图案306b和栅极布局图案304a重叠。切割部件布局图案组908中的切割部件布局图案的其他配置或数量在本发明的范围内。

与图8的布局设计800相比，布局设计900的扩散区上金属布局图案组914替换扩散区上金属布局图案组814，并且因此省略类似的详细描述。扩散区上金属布局图案组914包括扩散区上金属布局图案812、914a或914b的一个或多个布局图案。与图8的布局设计800相比，布局设计900的扩散区上金属布局图案914a和914b替换扩散区上金属布局图案810，并且因此省略类似的详细描述。

扩散区上金属布局图案914a、914b类似于图6的相应扩散区上金属布局图案614a、614b，并且因此省略类似的详细描述。扩散区上金属布局图案914a和914b在第二方向Y上彼此分离。扩散区上金属布局图案914a和914b与相应的有源区布局图案802和804重叠。扩散区上金属布局图案组310、310′、510、614、714、814或914的一个或多个扩散区上金属布局图案可用于制造与图4A的接触件410a、410b或图4B的接触件412类似的相应接触件(未标记)。扩散区上金属布局图案组914中的布局图案的其他配置或数量在本发明的范围内。

与图8的布局设计800相比，布局设计900的通孔布局图案组942替换通孔布局图案组842，并且因此省略类似的详细描述。通孔布局图案组942包括通孔布局图案942a或942d的一个或多个布局图案。与图8的布局设计800相比，布局设计900的通孔布局图案942a替换通孔布局图案842c，并且因此省略类似的详细描述。通孔布局图案942d类似于图8的布局设计800的通孔布局图案642a、642d或842c，并且因此省略类似的详细描述。

通孔布局图案942a位于导电部件布局图案816d和栅极布局图案304a之间。通孔布局图案942a位于导电部件布局图案816d与栅极布局图案304a重叠的位置处。

通孔布局图案942d位于导电部件布局图案816a和栅极布局图案304a之间。通孔布局图案942d位于导电部件布局图案816a与栅极布局图案304a重叠的位置处。通孔布局图案组942的一个或多个通孔布局图案的其他配置或数量在本发明的范围内。

通孔布局图案942a和通孔布局图案942d在第二方向Y上通过距离DVG_VD1彼此分离。在一些实施例中，从通孔布局图案942a和通孔布局图案942d的中心测量距离DVG_VD1。

通孔布局图案642a和通孔布局图案942d在第二方向Y上通过距离DVG_VD2彼此分离。在一些实施例中，从通孔布局图案642a和通孔布局图案942d的中心测量距离DVG_VD2。

通孔布局图案组942的每个通孔布局图案在第二方向Y上通过距离S1D与切割部件布局图案组808或908分离。例如，通孔布局图案942a在第二方向Y上通过距离S1D与切割部件布局图案808b分离。类似地，通孔布局图案942d在第二方向Y上通过距离S1D与切割部件布局图案808a分离。在一些实施例中，从通孔布局图案942a或942d的边缘和切割部件布局图案808a的边缘测量距离S1D。

布局设计900中的通孔布局图案组642的每个通孔布局图案在第二方向Y上通过距离S1D与切割部件布局图案组908分离。例如，通孔布局图案642a在第二方向Y上通过距离S1D与切割部件布局图案608b或908a分离。类似地，通孔布局图案642d在第二方向Y上通过距离S1D与切割部件布局图案608b或608c分离。在一些实施例中，从通孔布局图案642a或642d的边缘和切割部件布局图案608b、608c或908a的边缘测量距离S1D。

有源区布局图案组830在第二方向Y上通过距离S2D与切割部件布局图案组808或908分离。例如，有源区布局图案804在第二方向Y上通过距离S2D与切割部件布局图案808a、808d或808b分离。类似地，有源区布局图案802在第二方向Y上通过距离S2D与切割部件布局图案808a、808b、908a或908b分离。在一些实施例中，从有源区布局图案804的边缘和切割部件布局图案808a、808d或808b的边缘测量距离S2D。在一些实施例中，从有源区布局图案802的边缘和切割部件布局图案808a、808b、908a或908b的边缘测量距离S2D。

有源区布局图案组630在第二方向Y上通过距离S2D与切割部件布局图案组908分离。例如，有源区布局图案604在第二方向Y上通过距离S2D与切割部件布局图案608a、608b、908a或908b分离。类似地，有源区布局图案602在第二方向Y上通过距离S2D与切割部件布局图案608a、608b或608c分离。在一些实施例中，从有源区布局图案604的边缘和切割部件布局图案608a、608b、908a或908b的边缘测量距离S2D。在一些实施例中，从有源区布局图案602的边缘和切割部件布局图案608a、608b或608c的边缘测量距离S2D。

布局设计900的有源区布局图案602、802在第二方向Y上通过距离S3D与相应的有源区布局图案604、804分离。一些实施例中，从有源区布局图案602、802的边缘和相应的有源区布局图案604、804的边缘测量距离S3D。

布局设计900的鳍布局图案602a、604a、802a、804a在第二方向Y上通过鳍间距P2D与相应的鳍布局图案602b、604b、802b、804b分离。在一些实施例中，从鳍布局图案602a、604a、802a、804a的中心至相应的鳍布局图案602b、604b、802b、804b的中心测量鳍间距P2D。鳍布局图案组603、605、803或805中的布局图案的其他配置或数量在本发明的范围内。

在一些实施例中，距离S3D与鳍间距P2D之间的关系由公式17表示：

S3D≤2.5*P2D (17)

在一些实施例中，公式17对应于有源区布局图案之间的距离(例如，S3D)与有源区布局图案的鳍间距(例如，P2D)之间的关系。

在一些实施例中，距离S1D和距离S3D之间的关系由公式18表示：

S1D≥0.3*S3D (18)

在一些实施例中，公式18对应于通孔布局图案组642或942和切割部件布局图案组808或908之间的VG距离(例如，S1D)与有源区布局图案802和804或有源区布局图案602和604之间距离(例如，S3D)之间的关系。

在一些实施例中，距离S2D和距离S3D之间的关系由公式19表示：

S2D≥0.2*S3D (19)

在一些实施例中，公式19对应于切割部件布局图案组808或908与有源区布局图案组630或830之间的关系。在一些实施例中，满足公式18的布局设计(例如，布局设计900)导致切割部件布局图案组808或908与有源区布局图案组630或830充分分离，以克服归因于方法100的操作106的工艺限制。

在一些实施例中，距离S3D与距离DVG_VD1之间的关系由公式20表示：

1.5*S3D≥DVG_VD1≥0.8*S3D (20)

在一些实施例中，公式20对应于在第二方向Y上VG通孔布局图案(例如，通孔布局图案组942)之间的最小和最大距离关系。

在一些实施例中，距离S3D与距离DVG_VD2之间的关系由公式21表示：

3.6*S3D≥DVG_VD2≥2.3*S3D (21)

在一些实施例中，公式21对应于在第二方向Y上VG通孔布局图案(例如，通孔布局图案组642和942)之间的最小和最大距离关系。

在一些实施例中，满足公式18和20的布局设计(例如，布局设计900)导致通孔布局图案组942与切割部件布局图案组808或908充分分离，以克服归因于方法100的操作106的工艺限制。

在一些实施例中，公式17-21对应于布局设计900和图1-图2的方法100-200的一个或多个设计规则。

在一些实施例中，满足由公式17-21指定的一个或多个设计规则的布局设计导致解决工艺限制的布局设计(例如，布局设计900)，并且能够用于通过半导体制造工艺(例如图1-图2的方法100-200)一致地制造相应的集成电路。

图10A-图10B是根据一些实施例的生成集成电路的布局设计的方法1000的流程图。应当理解，可以在图10A-图10B所示的方法1000之前、期间和/或之后实施额外的操作，并且在本文中仅简要描述一些其他工艺。在一些实施例中，方法1000可用于生成集成电路(诸如集成电路400A(图4A)或集成电路400B(图4B))的一个或多个布局设计，诸如布局设计300A(图3A)、布局设计300B(图3B)、布局设计500A(图5A)、布局设计500B(图5B)、布局设计600(图6)、布局设计700(图7)、布局设计800(图8)或布局设计900(图9)。在一些实施例中，通过处理设备(例如，处理器1102(图11))实施方法1000，其中，处理设备配置为执行用于生成布局设计300A(图3A)、布局设计300B(图3B)、布局设计500A(图5A)、布局设计500B(图5B)、布局设计600(图6)、布局设计700(图7)、布局设计800(图8)或布局设计900(图9)的指令。方法1000是方法100(图1)的操作102的实施例。在一些实施例中，方法1000是方法200(图2)的实施方式。

在方法1000的操作1002中，生成有源区布局图案组。在一些实施例中，方法1000的有源区布局图案组包括图6-图9的有源区布局图案602、604、802、804中的一个或多个图案，并且因此省略这些布局图案的详细说明。

在方法1000的操作1004中，在布局设计(例如，布局设计300A-300B、500A-500B或600-900)的第一布局层级上放置有源区布局图案组。在一些实施例中，方法1000的第一布局层级对应于OD布局层级。

在方法1000的操作1006中，生成鳍布局图案组。在一些实施例中，方法1000的鳍布局图案组包括图6-图9中的鳍布局图案602a、602b、604a、604b、802a、802b、804a、804b中的一个或多个图案，并且因此省略这些布局图案的详细说明。

在方法1000的操作1008中，在布局设计(例如，布局设计300A-300B、500A-500B或600-900)的第二布局层级上放置鳍布局图案组。在一些实施例中，方法1000的第二布局层级对应于FIN布局层级。在一些实施例中，方法1000的第二布局层级与第一布局层级相同。在一些实施例中，方法1000的第二布局层级不同于第一布局层级。在一些实施例中，方法1000的第二布局层级位于第一布局层级之上。在一些实施例中，方法1000的第二布局层级位于第一布局层级下面。

在方法1000的操作1010中，生成栅极布局图案组。在一些实施例中，方法1000的栅极布局图案组包括图3A-图3B、图5A-图5B和图6-图9的布局设计300A-300B、500A-500B或600-900的一个或多个栅极布局图案304a、404b、504a、704a或704b，并且因此省略这些布局图案的详细描述。

在方法1000的操作1012中，在布局设计(例如，布局设计300A-300B、500A-500B或600-900)的第三布局层级上放置栅极布局图案组。在一些实施例中，方法1000的第三布局层级对应于多晶硅布局层级或MD布局层级。在一些实施例中，方法1000的第三布局层级不同于第一布局层级和第二布局层级。在一些实施例中，方法1000的第三布局层级位于方法1000的第一布局层级或第二布局层级中的一个或两个之上。在一些实施例中，方法1000的第三布局层级位于第一布局层级或第二布局层级中的一个或两个下面。

在方法1000的操作1014中，生成第一组导电部件布局图案。在一些实施例中，方法1000的第一组导电部件布局图案包括图3A-图3B、图5A-图5B和图6-图9的导电部件布局图案306a、306b、314a、314b、314c、314d、314e、314f、316a、316b、316c、316d、316e、316f、316g、514a、514b、514c、514d、514e、514f、514g、516a、516b、516c、516d、516e、516f、516g、616a、...、616g、716a、...、716e、816a、...、816f、916a或806b的一个或多个图案，或图3A-图3B、图5A-图5B和图6-图9的导电部件布局图案组306、314、316、514、516、616、716、806、816或916中的一个或多个图案，或布局设计300A-300B、500A-500B和600-900中所示的一个或多个导电部件布局图案，并且因此省略这些布局图案的详细描述。在一些实施例中，方法1000的第一组导电部件布局图案包括电源导轨布局图案组(例如，电源导轨布局图案组306或806)，并且因此省略这些布局图案的详细描述。

在方法1000的操作1016中，在布局设计(例如，布局设计300A-300B、500A-500B或600-900)的第四布局层级上放置第一组导电部件布局图案。在一些实施例中，方法1000的第四布局层级对应于M0布局层级。在一些实施例中，方法1000的第四布局层级对应于M1或M2布局层级。在一些实施例中，方法1000的第四布局层级不同于方法1000的第一布局层级、第二布局层级或第三布局层级。在一些实施例中，方法1000的第四布局层级位于方法1000的第一布局层级、第二布局层级或第三布局层级中的一个或多个之上。在一些实施例中，方法1000的第四布局层级位于方法1000的第一布局层级、第二布局层级或第三布局层级中的一个或多个下面。在一些实施例中，在布局设计300A-300B、500A-500B或600-900的网格线302a、302b、302c、302d、302a′、302b′、302c′或302d′中的一个或多个上放置方法1000的第一组导电部件布局图案中的一个或多个导电部件布局图案。

在方法1000的操作1018中，生成第一组通孔布局图案。在一些实施例中，方法1000的第一组通孔布局图案包括图3A-图3B、图5A-图5B和图6-图9的通孔布局图案330、332、540a、540b、542、544、642a、642b、642c、642d、722、742b、842a、842c、842d、942a或942d的一个或多个图案或布局设计300A-300B、500A-500B和600-900中所示的一个或多个通孔布局图案，或通孔布局图案组340中的一个或多个通孔布局图案，并且因此省略这些布局图案的详细描述。

在方法1000的操作1020中，在布局设计(例如，布局设计300A-300B、500A-500B或600-900)的第三布局层级和第四布局层级之间放置第一组通孔布局图案。在一些实施例中，在布局设计(例如，布局设计300A-300B、500A-500B或600-900)的VG布局层级上放置方法1000的第一组通孔布局图案。在一些实施例中，在一个或多个栅极布局图案与第一组导电部件布局图案的一个或多个导电部件布局图案之间放置方法1000的第一组通孔布局图案。

在方法1000的操作1022中，生成扩散区上金属布局图案组。在一些实施例中，方法1000的扩散区上金属布局图案组包括图3A-图3B、图5A-图5B和图6-图9的扩散区上金属布局图案310a、310b、312、512、513a、513b、610、612、614a、614b、710、712、810、812、814a、814b、914a或914b的一个或多个布局图案，或布局设计300A-300B、500A-500B和600-900中所示的一个或多个扩散区上金属布局图案，并且因此省略这些布局图案的详细描述。

在方法1000的操作1024中，在布局设计(例如，布局设计300A-300B、500A-500B或600-900)的第三布局层级上放置扩散区上金属布局图案组。在一些实施例中，方法1000的第三布局层级对应于MD布局层级。

在方法1000的操作1026中，生成第二组通孔布局图案。在一些实施例中，方法1000的第二组通孔布局图案包括图3A-图3B、图5A-图5B和图6-图9的通孔布局图案320a、322a、322b、522a、522b、522c、622、624、722、724、822或824的一个或多个图案或在布局设计300A-300B、500A-500B和600-900中所示的一个或多个通孔布局图案，或者在通孔布局图案组320、320′中的一个或多个通孔布局图案，并且因此省略这些布局图案的详细描述。

在方法1000的操作1028中，在布局设计(例如，布局设计300A-300B、500A-500B或600-900)的第三布局层级和第四布局层级之间放置第二组通孔布局图案。在一些实施例中，在布局设计(例如，布局设计300A-300B、500A-500B或600-900)的扩散区上通孔(VD)布局层级上放置方法1000的第二组通孔布局图案。在一些实施例中，在扩散区上金属布局图案组的一个或多个扩散区上金属布局图案与第一组导电部件布局图案的一个或多个导电部件布局图案之间放置方法1000的第二组通孔布局图案。

在方法1000的操作1030中，生成切割部件布局图案组。在一些实施例中，方法1000的切割部件布局图案组包括切割部件布局图案组308、608、708、808或908(图9)中的一个或多个切割部件布局图案308a、308b、608a、608b、608c、608d、708a、708b、808a、808b、808e、808f、908a或908b，或在布局设计300A-300B、500A-500B和600-900中所示的一个或多个切割部件布局图案，并且因此省略这些布局图案的详细描述。

在方法1000的操作1024中，在布局设计(例如，布局设计300A-300B、500A-500B或600-900)的第一布局层级、第二布局层级、第三布局层级或第四布局层级中的一个或多个上放置切割部件布局图案组。

在一些实施例中，不实施方法1000的一个或多个操作。

通过处理装置1102实施方法100、200或1000的一个或多个操作，其中，处理装置1102配置为执行用于制造集成电路的指令1106(诸如集成电路400A-400B)。在一些实施例中，使用与在方法100、200或1000的不同的一个或多个操作中使用的相同的处理装置来实施方法100、200或1000中的一个或多个操作。在一些实施例中，不同的处理装置用于实施方法100、200或1000的一个或多个操作，其中，方法100、200或1000的该一个或多个操作用于实施方法100、200或1000的不同的一个或多个操作。

图11是根据一些实施例的用于设计IC布局设计的系统1100的示意图。在一些实施例中，系统1100生成或放置本文所述的一个或多个IC布局设计。系统1100包括硬件处理器1102和非暂时性计算机可读存储介质1104，其中，非暂时性计算机可读存储介质1104编码有(即，存储)计算机程序代码1106(即，可执行指令集)。计算机可读存储介质1104配置为与生产集成电路的制造机器接口连接。处理器1102通过总线1108电连接至计算机可读存储介质1104。处理器1102也通过总线1108电连接至I/O接口1110。网络接口1112也通过总线1108电连接至处理器1102。网络接口1112连接至网络1114，从而使得处理器1102和计算机可读存储介质1104能够通过网络1114连接至外部元件。处理器1102配置为执行编码在计算机可读存储介质1104中的计算机程序代码1106，以使得系统1100可用于实施方法100、200或1000中描述的部分或全部的操作。

在一些实施例中，处理器1102是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。

在一些实施例中，计算机可读存储介质1104是电子的、磁性的、光学的、电磁的、红外的和/或半导体系统(或装置或器件)。例如，计算机可读存储介质1104包括半导体或固相存储器、磁带、可移动计算机软盘、随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘和/或光盘。在使用光盘的一些实施例中，计算机可读存储介质1104包括只读光盘存储器(CD-ROM)、读/写光盘(CD-R/W)和/或数字视频光盘(DVD)。

在一些实施例中，存储介质1104存储配置为使系统1100实施方法100、200或1000的计算机程序代码1106。在一些实施例中，存储介质1104还存储实施方法200或1000所需的信息以及实施方法200或1000期间生成的信息(诸如布局设计1116、用户接口1118和设计规则组1120)，和/或实施方法100、200或1000的操作的可执行指令组。在一些实施例中，布局设计1116包括布局设计300A-300B、500A-500B或600-900中的一个或多个。在一些实施例中，布局设计1116包括布局设计300A-300B、500A-500B或600-900的一个或多个布局图案。

在一些实施例中，存储介质1104存储与制造机器接口连接的指令(例如，计算机程序代码1106)。指令(计算机程序代码1106)使得处理器1102生成制造机器可读的制造指令，以在制造工艺中有效地实施方法100、200或1000。

系统1100包括I/O接口1110。I/O接口1110连接至外部电路。在一些实施例中，I/O接口1110包括向处理器1102传达信息和命令的键盘、小型键盘、鼠标、轨迹球、触控板和/或光标方向键。

系统1100还包括连接至处理器1102的网络接口1112。网络接口1112允许系统1100与网络1114通信，其中一个或多个其他计算机系统连接至该网络。网络接口1112包括诸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA的无线网络接口；或诸如ETHERNET、USB或IEEE-1394的有线网络接口。在一些实施例中，方法100、200或1000在两个或多个系统1100中实施，并且诸如布局设计、用户接口和设计规则的信息通过网络1114在不同的系统1100之间进行交换。

系统1100配置为通过I/O接口1110或网络接口1112接收与布局设计相关的信息。信息通过总线1108传输至处理器1102，以确定用于生成集成电路(例如集成电路400A-400B)的布局设计。然后将布局设计作为布局设计1116存储在计算机可读介质1104中。系统1100配置为通过I/O接口1110或网络接口1112接收与用户接口相关的信息。该信息作为用户接口1118存储在计算机可读介质1104中。系统1100配置为通过I/O接口1110或网络接口1112接收与一个或多个设计规则相关的信息。该信息作为设计规则组1120存储在计算机可读介质1104中。在一些实施例中，设计规则组1120包括布局设计300A-300B、布局设计500A-500B或布局设计600-900的一个或多个设计规则。在一些实施例中，设计规则组1120包括公式1-21的一个或多个设计规则、布局设计500A-500B的VG接合设计规则、布局设计500-A-500B的M0金属导轨设计规则或布局设计300A-300B的MD设计规则。

在一些实施例中，方法100、200或1000实现为通过处理器执行的独立软件应用。在一些实施例中，方法100、200或1000实现为软件应用，该软件应用为为额外的软件应用的部分。在一些实施例中，方法100、200或1000实现为软件应用的插件。在一些实施例中，方法100、200或1000实现为作为EDA工具的部分的软件应用。在一些实施例中，方法100、200或1000实现为由EDA工具使用的软件应用。在一些实施例中，EDA工具用于生成集成电路器件的布局。在一些实施例中，在非暂时性计算机可读介质上存储布局。在一些实施例中，使用诸如可从卡当斯设计系统公司(CADENCE DESIGN SYSTEMS，Inc.)获得的的工具或另一合适的布局生成工具生成布局。在一些实施例中，基于网表生成布局，其中，基于原理图设计来创建该网表。在一些实施例中，通过制造装置实施方法100、200或1000以使用基于由系统1100生成的一个或多个布局设计(例如，布局设计300A-300B、500A-500B或600-900)制造的掩模组来制造集成电路(例如，集成电路400A-400B)。图11的系统1100生成比其他方法更小的集成电路(例如，集成电路400A-400B)的布局设计(例如，布局设计300A-300B、500A-500B或600-900)。图11的系统1100生成具有比其他方法改进的栅极密度的集成电路(例如，集成电路400A-400B)的布局设计(例如布局设计300A-300B、500A-500B或600-900)。在一些实施例中，通过使用本申请的一个或多个布局设计，由相应的一个或多个布局设计制造的集成电路具有比其他方法大至少10％的栅极密度。

图12是根据本发明的至少一个实施例的集成电路(IC)制造系统1200和与其相关的IC制造流程的框图。

在图12中，IC制造系统1200包括在设计、开发和制造周期中彼此作用的实体(诸如设计室1220、掩模室1230和IC制造厂/制造工厂(“fab”)1240)，和/或与制造IC器件1260有关的服务。通过通信网络连接系统1200中的实体。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是诸如内联网和因特网的各种不同的网络。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体相互作用并向一个或多个其他实体提供服务和/或从一个或多个其他实体接收服务。在一些实施例中，由单个较大公司拥有设计室1220、掩模室1230和IC制造工厂1240中的两个或多个。在一些实施例中，设计室1220、掩模室1230和IC制造工厂1240中的两个或多个以共同设施的形式共存并且使用公共资源。

设计室(或设计团队)1220生成IC设计布局1222。IC设计布局1222包括为IC器件1260设计的各种几何图案。几何图案对应于构成要制造的IC器件1260的各个组件的金属、氧化物或半导体层的图案。各个层组合以形成各个IC部件。例如，IC设计布局1222的部分包括要形成在半导体衬底(诸如硅晶圆)中的各个IC部件，诸如有源区、栅电极、源电极和漏电极、层间互连的金属线或通孔和用于接合焊盘的开口，以及设置在半导体衬底上的各种材料层。设计室1220实施适当的设计过程以形成IC设计布局1222。设计过程包括逻辑设计、物理设计或放置和布线中的一个或多个。IC设计布局1222呈现在具有几何图案信息的一个或多个数据文件。例如，可以以GDSII文件格式或DFII文件格式表示IC设计布局1222。

掩模室1230包括数据准备1232和掩模制造1234。掩模室1230使用IC设计布局1222以制造一个或多个掩模，从而用于根据IC设计布局1222制造IC器件1260的各个层。掩模室1230实施掩模数据准备1232，其中，IC设计布局1222转换为代表性数据文件(“RDF”)。掩模数据准备1232向掩模制造1234提供RDF。掩模制造1234包括掩模写入器。掩模写入器将RDF转换为衬底上的图像，诸如掩模(掩模版)或半导体晶圆。通过掩模数据准备1232操作设计布局以符合掩模写入器的特定特性和/或IC制造工厂1240的要求。在图12中，掩模数据准备1232和掩模制造1234示出为单独的元件。在一些实施例中，掩模数据准备1232和掩模制造1234可以统称为掩模数据准备。

在一些实施例中，掩模数据准备1232包括光学邻近校正(OPC)，其使用光刻增强技术来补偿图像误差，诸如可能由衍射、干涉、其他处理效应等引起的图像误差。OPC调整IC设计布局1222。在一些实施例中，掩模数据准备1232包括诸如离轴照明、子分辨率辅助部件、相移掩模、其他合适的技术等或它们的组合的进一步的分辨率增强技术(RET)。在一些实施例中，还使用反向光刻技术(ILT)，其将OPC视为反向成像问题。

在一些实施例中，掩模数据准备1232包括掩模规则检查器(MRC)，其中，该掩模规则检查器(MRC)利用掩模创建规则组检查已经经历了OPC的工艺的IC设计布局，其中，掩模创建规则组包括特定几何和/或连接性限制，以确保足够的裕度，以解决半导体制造工艺中的变化性等。在一些实施例中，MRC修改IC设计布局以补偿掩模制造1234期间的限制，这可以取消OPC实施的部分修改以满足掩模创建规则。

在一些实施例中，掩模数据准备1232包括光刻工艺检查(LPC)，其模拟将由IC制造工厂1240实施的处理以制造IC器件1260。LPC基于IC设计布局1222模拟该处理以创建模拟制造的器件，诸如IC器件1260。LPC模拟中的处理参数可以包括与IC制造周期的各个工艺相关的参数，与用于制造IC的工具相关的参数和/或制造工艺的其他方面。LPC考虑了诸如空间图像对比度、焦点深度(“DOF”)、掩模误差增强因子(“MEEF”)、其他合适因素等或它们的组合的各种因素。在一些实施例中，在通过LPC创建模拟制造的器件之后，如果模拟器件的形状不够接近而无法满足设计规则，则将重复OPC和/或MRC以进一步改进IC设计布局1222。

应当理解，为了清楚起见，已经简化了掩模数据准备1232的上述描述。在一些实施例中，数据准备1232包括诸如逻辑操作(LOP)的额外部件以根据制造规则修改IC设计布局。此外，可以以各种不同的顺序执行在数据准备1232期间应用于IC设计布局的工艺。

在掩模数据准备1232之后和掩模制造1234期间，基于修改的IC设计布局制造掩模或掩模组。在一些实施例中，电子束(e束)或多个电子束的机制用于基于修改的IC设计布局，在掩模(光掩模或掩模版)上形成图案。采样各种技术来形成掩模。在一些实施例中，使用二进制技术形成掩模。在一些实施例中，掩模图案包括不透明区和透明区。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如光刻胶)的辐射束(诸如紫外(UV)束)被不透明区阻挡并透过透明区。在一个实例中，二元掩模包括透明衬底(例如，石英玻璃)和涂覆在掩模的不透明区中的不透明材料(例如，铬)。在另一实例中，使用相移技术形成掩模。在相移掩模(PSM)中，形成在掩模上的图案中的各个部件配置为具有适当的相位差以提高分辨率和成像质量。在各个实例中，相移掩模可以是衰减型PSM或交替型PSM。通过掩模制造1234产生的掩模用于各个工艺中。例如，这种掩模可以用在离子注入工艺中以在半导体晶圆中形成各种掺杂区，用在蚀刻工艺中以在半导体晶圆中形成各种蚀刻区，和/或用在其他合适的工艺中。

IC制造工厂1240是一个IC制造公司，其包括用于制造各种不同IC产品的一个或多个制造设备。在一些实施例中，IC制造工厂1240是半导体代工厂。例如，可以存在用于多个IC产品(前段制程(FEOL)制造)的前段制造的制造设备，而第二制造设备可以提供用于IC产品互连和封装的后段制造(后段制程(BEOL)制造))，以及第三个制造设备可以为代工业务提供其他服务。

IC制造工厂1240使用由掩模室1230制造的掩模(或多个掩模)来制造IC器件1260。因此，IC制造工厂1240至少间接地使用IC设计布局1222来制造IC器件1260。在一些实施例中，使用掩模(或多个掩模)由IC制造工厂1240制造半导体晶圆1242以形成IC器件1260。半导体晶圆1242包括具有形成在其上的材料层的硅衬底或其他适当的衬底。半导体晶圆还包括一个或多个各种掺杂区域、电介质部件、多层互连件等(在后续的制造步骤中形成)。

例如，在于2016年2月9日授权的第9,256,709号美国专利，2015年10月1日发表的美国预授权出版号20150278429，2014年2月6日发表的美国预授权出版号20140040838和2007年8月21日授权的第7,260,442号美国专利中发现关于集成电路(IC)制造系统(例如，图12的系统1200)以及与其相关联的IC制造流程的细节，其每个的全部内容结合于此作为参考。

本发明的一个方面涉及一种形成集成电路的方法，该方法包括基于设计规则组通过处理器生成集成电路的布局设计并且基于该布局设计制造集成电路，该集成电路具有栅极结构组的第一栅极。在一些实施例中，生成布局设计包括生成与制造集成电路的栅极结构组相对应的栅极布局图案组，栅极布局图案组中的每个布局图案在第一方向上通过第一间距与栅极布局图案组中的相邻布局图案分离，该栅极布局图案组在与第一方向不同的第二方向上延伸并且位于第一布局层级上；生成与集成电路的栅极结构组中的第一栅极的切割区相对应的切割部件布局图案，切割部件布局图案在第一方向上延伸且位于第一布局层级上并且与栅极布局图案组中的至少第一栅极布局图案重叠；以及生成第一通孔布局图案，第一通孔布局图案位于栅极布局图案组的第一栅极布局图案上方，以及第一通孔布局图案在第二方向上通过第一距离与切割部件布局图案分离，第一距离满足设计规则组的第一设计规则。在一些实施例中，生成集成电路布局图案的布局设计还包括基于设计规则组中的第二设计规则生成导电部件布局图案组，导电部件布局图案组在第一方向上延伸、至少与栅极布局图案组的第一栅极布局图案重叠，且位于与第一布局层级不同的第二布局等层级上，导电部件布局图案组中的每个布局图案在第二方向上通过第二间距与导电部件布局图案组中的相邻布局图案分离。在一些实施例中，第一通孔布局图案位于导电部件布局图案组的第一导电部件布局图案与栅极布局图案组的第一栅极布局图案之间，第一通孔布局图案位于第一导电部件布局图案与栅极布局图案组的第一栅极布局图案重叠的位置处，以及设计规则组的第一设计规则包括第一距离大于第二间距。在一些实施例中，生成导电部件布局图案组包括基于设计规则组的第二设计规则生成导电部件布局图案组的第一导电部件布局图案，第一导电部件布局图案与栅极布局图案组的第一栅极布局图案重叠；以及基于设计规则组的第二设计规则生成导电部件布局图案组的第二导电部件布局图案，第二导电部件布局图案与栅极布局图案组的第二栅极布局图案重叠。在一些实施例中，导电部件布局图案组的第一导电部件布局图案和第二导电部件布局图案在第一方向上彼此分离，并且与在第一方向上延伸的第一金属轨道网格线重叠，并且设计规则组的第二设计规则包括第一导电部件布局图案与第二导电部件布局图案分离。在一些实施例中，生成集成电路布局图案的布局设计还包括在第二导电部件布局图案和栅极布局图案组中的第二栅极布局图案之间生成第二通孔布局图案，栅极布局图案组的第二栅极布局图案在第一方向上与第一栅极布局图案分离，以及第二通孔布局图案位于第二导电部件布局图案与栅极布局图案组的第二栅极布局图案重叠的位置处；以及在第三导电部件布局图案和栅极布局图案组中的第一栅极布局图案之间生成第三通孔布局图案，以及第三通孔布局图案位于第三导电部件布局图案与栅极布局图案组中的第一栅极布局图案重叠的位置处。在一些实施例中，第一通孔布局图案、第二通孔布局图案和第三通孔布局图案定位在直角配置中。在一些实施例中，生成集成电路布局图案的布局设计还包括基于设计规则组的第二设计规则生成导电部件布局图案组，导电部件布局图案组对应于制造集成电路的导电结构组，该导电部件布局图案组在第一方向上延伸、与栅极布局图案组重叠、并且位于与第一布局层级不同的第二布局层级上，导电部件布局图案组中的每个布局图案在第二方向上通过第二间距与导电部件布局图案组中的相邻布局图案分离；生成与制造集成电路的第一扩散区上金属区相对应的第一扩散区上金属布局图案，第一扩散区上金属布局图案在第二方向上延伸、并且位于第一布局层级上；以及在导电部件布局图案组的第一导电部件布局图案与第一扩散区上金属布局图案之间生成第二通孔布局图案，第二通孔布局图案对应于制造第二通孔，第二通孔将导电结构组的第一导电结构连接至第一扩散区上金属区，以及第二通孔布局图案位于导电部件布局图案组的第一导电部件布局图案与第一扩散区上金属布局图案重叠的位置处。在一些实施例中，生成布局图案还包括：生成在第一方向上延伸、位于栅极布局图案组和第一扩散区上金属布局图案下面并且在第一方向或第二方向上彼此分离的有源区布局图案组，有源区布局图案组对应于制造集成电路的有源区组。在一些实施例中，该设计规则组还包括在布局设计的每个通孔布局图案之间的距离组；以及在有源区布局图案组的每个有源区布局图案之间的距离组。在一些实施例中，基于布局设计制造集成电路包括基于布局设计制造掩模组；并且基于该掩模组制造集成电路。在一些实施例中，生成集成电路布局图案的布局设计还包括去除栅极结构组的第一栅极的部分以形成第一栅极结构和第二栅极结构，以及切割部件布局图案识别栅极结构组的第一栅极的去除部分的位置。在一些实施例中，去除第一栅极的部分包括对栅极结构组的第一栅极的去除部分实施蚀刻工艺。在一些实施例中，栅极结构组的第一栅极的去除部分包括在第一方向上的切割宽度和在第二方向上的切割长度。在一些实施例中，切割部件布局图案包括第一方向上的图案宽度和第二方向上的图案长度，并且图案宽度对应于切割宽度，图案长度对应于切割长度。

在实施例中，生成所述集成电路的布局图案的布局设计还包括：基于所述设计规则组中的第二设计规则生成导电部件布局图案组，所述导电部件布局图案组在所述第一方向上延伸、至少与所述栅极布局图案组的所述第一栅极布局图案重叠、并位于与所述第一布局层级不同的第二布局层级上，所述导电部件布局图案组中的每个布局图案在所述第二方向上通过第二间距与所述导电部件布局图案组中的相邻布局图案分离，其中，所述第一通孔布局图案位于所述导电部件布局图案组的第一导电部件布局图案与所述栅极布局图案组的所述第一栅极布局图案之间，所述第一通孔布局图案位于所述第一导电部件布局图案与所述栅极布局图案组的所述第一栅极布局图案重叠的位置处，以及所述设计规则组的所述第一设计规则包括所述第一距离大于所述第二间距。

在实施例中，生成所述导电部件布局图案组包括：基于所述设计规则组的所述第二设计规则生成所述导电部件布局图案组的所述第一导电部件布局图案，所述第一导电部件布局图案与所述栅极布局图案组中的所述第一栅极布局图案重叠；以及基于所述设计规则组的所述第二设计规则生成所述导电部件布局图案组的第二导电部件布局图案，所述第二导电部件布局图案与所述栅极布局图案组中的第二栅极布局图案重叠；其中，所述导电部件布局图案组的所述第一导电部件布局图案和所述第二导电部件布局图案在所述第一方向上彼此分离、并且与在所述第一方向上延伸的第一金属轨道网格线重叠，以及所述设计规则组的所述第二设计规则包括所述第一导电部件布局图案与所述第二导电部件布局图案分离。

在实施例中，生成所述集成电路的布局图案的布局设计还包括：在所述第一导电部件布局图案和所述栅极布局图案组中的第二栅极布局图案之间生成第二通孔布局图案，所述栅极布局图案组的所述第二栅极布局图案在所述第一方向上与所述第一栅极布局图案分离，以及所述第二通孔布局图案位于所述第一导电部件布局图案与所述栅极布局图案组的所述第二栅极布局图案重叠的位置处；以及在第二导电部件布局图案与所述栅极布局图案组中的第三栅极布局图案之间生成第三通孔布局图案，并且所述第三通孔布局图案位于所述第二导电部件布局图案与所述栅极布局图案组的所述第三栅极布局图案重叠的位置处。

在实施例中，所述第一通孔布局图案、所述第二通孔布局图案和所述第三通孔布局图案定位为直角配置。

在实施例中，生成所述集成电路的布局图案的布局设计还包括：基于所述设计规则组中的第二设计规则生成导电部件布局图案组，所述导电部件布局图案组对应于制造所述集成电路的导电结构组，所述导电部件布局图案组在所述第一方向上延伸、与所述栅极布局图案组重叠、并且位于与所述第一布局层级不同的第二布局等层级上，所述导电部件布局图案组中的每个布局图案在所述第二方向上通过第二间距与所述导电部件布局图案组中的相邻布局图案分离；生成与制造所述集成电路的第一扩散区上金属区相对应的第一扩散区上金属布局图案，所述第一扩散区上金属布局图案在所述第二方向上延伸且位于所述第一布局层级上；以及在所述导电部件布局图案组的第一导电部件布局图案和所述第一扩散区上金属布局图案之间生成第二通孔布局图案，所述第二通孔布局图案对应于制造第二通孔，所述第二通孔将所述导电结构组的第一导电结构连接至所述第一扩散区上金属区，以及所述第二通孔布局图案位于所述导电部件布局图案组的所述第一导电部件布局图案与所述第一扩散区上金属布局图案重叠的位置处。

在实施例中，生成所述布局图案还包括：生成有源区布局图案组，所述有源区布局图案组在所述第一方向上延伸、位于所述栅极布局图案组和第一扩散区上金属布局图案下面并且在所述第一方向或所述第二方向上彼此分离，所述有源区布局图案组对应于制造所述集成电路的有源区组。

在实施例中，所述设计规则组还包括：所述布局设计的相邻的通孔布局图案之间的距离组；以及所述有源区布局图案组的相邻有源区布局图案之间的距离组。

在实施例中，基于所述布局设计来制造所述集成电路包括：基于所述布局设计制造掩模组；以及基于所述掩模组制造所述集成电路。

在实施例中，生成所述集成电路的布局图案的所述布局设计还包括：去除所述栅极结构组的所述第一栅极的部分以形成第一栅极结构和第二栅极结构，并且所述切割部件布局图案识别所述栅极结构组的所述第一栅极的去除部分的位置。

在实施例中，去除所述第一栅极的部分包括：对所述栅极结构组的所述第一栅极的去除部分实施蚀刻工艺。

在实施例中，所述栅极结构组的所述第一栅极的去除部分包括：在所述第一方向上的切割宽度，以及在所述第二方向上的切割长度；以及所述切割部件布局图案包括：在所述第一方向上的图案宽度，以及在所述第二方向上的图案长度；所述图案宽度对应于所述切割宽度，所述图案长度对应于所述切割长度。本发明的另一方面涉及一种集成电路。集成电路包括栅极组、第一扩散区上金属区、第一导电结构、第二导电结构、第一通孔、第二通孔、第三导电结构和第三通孔。栅极组具有在第一方向上通过第一间距彼此分离的第一栅极和第二栅极，栅极组在与第一方向不同的第二方向上延伸并位于第一层级上。第一扩散区上金属区在第二方向上延伸并且位于第一层级上。第一导电结构在第一方向上延伸并位于与第一层级不同的第二层级上。第二导电结构在第一方向上延伸，在第二方向上与第一导电结构分离并且位于第二层级上。第一通孔位于第一导电结构与栅极组的第一栅极之间，第一通孔将第一导电结构连接至栅极组的第一栅极，并且第一通孔位于第一导电结构与栅极组的第一栅极重叠的位置处。第二通孔位于第二导电结构与第一扩散区上金属区之间，第二通孔将第二导电结构连接至第一扩散区上金属区，并且第二通孔位于第二导电结构与第一扩散区上金属区重叠的位置处。第三导电结构在第一方向上延伸，在第二方向上与第一导电结构和第二导电结构分离并位于第二层级上。第三通孔位于第三导电结构和栅极组的第二栅极之间，第三通孔将第三导电结构连接至栅极组的第二栅极，并且第三通孔位于第三导电结构与栅极组的第二栅极重叠的位置处。在一些实施例中，第一导电结构、第二导电结构和栅极组作为交叉耦合结构的部分彼此连接。在一些实施例中，交叉耦合结构是传输门。

在实施例中，所述第一导电结构、所述第二导电结构和所述栅极组彼此连接作为交叉耦合结构的部分。

在实施例中，所述交叉耦合结构是传输门。

本发明的一个方面涉及一种制造集成电路的方法。该方法包括通过处理器生成集成电路的布局设计，该布局设计具有设计规则组，基于布局设计来制造集成电路，集成电路具有栅极结构组的第一栅极；以及去除栅极结构组的第一栅极的部分以形成第一栅极结构和第二栅极结构，以及切割部件布局图案识别栅极结构组的第一栅极的去除部分的位置。在一些实施例中，生成布局设计包括将栅极布局图案组放置在第一布局层级上，栅极布局图案组对应于制造集成电路的栅极结构组，该栅极布局图案组中的每个布局图案在第一方向上通过第一间距与栅极布局图案组的相邻布局图案分离，该栅极布局图案组在与第一方向不同的第二方向上延伸；在栅极布局图案组上放置切割部件布局图案，切割部件布局图案对应于集成电路的栅极结构组的第一栅极的切割区，切割部件布局图案在第一方向上延伸并且与栅极布局图案组的至少第一栅极布局图案重叠；在第一布局层级上放置第一扩散区上金属布局图案，第一扩散区上金属布局图案对应于制造集成电路的第一扩散区上金属区，并且第一扩散区上金属布局图案在第二方向上延伸；在与第一布局层级不同的第二布局层级上放置第一导电部件布局图案，第一导电部件布局图案对应于制造集成电路的第一导电结构，以及第一导电部件布局图案在第一方向上延伸；在第二布局层级上放置第二导电部件布局图案，第二导电部件布局图案对应于制造集成电路的第二导电结构，第二导电部件布局图案在第一方向上延伸，并且在第二方向上与第一导电部件布局图案分离；在第一导电部件布局图案与栅极布局图组的第一栅极布局图案之间放置第一通孔布局图案，第一通孔布局图案对应于制造第一通孔，第一通孔将第一导电结构连接至栅极组的第一栅极，以及第一通孔布局图案位于第一导电部件布局图案与栅极布局图案组的第一栅极布局图案重叠的位置处；以及在第二导电部件布局图案和第一扩散区上金属布局图案之间放置第二通孔布局图案，第二通孔布局图案对应于制造第二通孔，第二通孔将第二导电结构连接至第一扩散区上金属区，以及第二通孔布局图案位于第二导电部件布局图案与第一扩散区上金属布局图案重叠的位置处。在一些实施例中，第一导电结构、第二导电结构和栅极组作为交叉耦合结构的部分彼此连接。在一些实施例中，布局设计的设计规则组包括第一通孔布局图案和第二通孔布局图案之间的距离组；第一扩散区上金属布局图案和第一通孔布局图案之间的距离组；第一扩散区上金属布局图案和有源区布局图案组之间的距离组；或第一扩散区上金属布局图案和切割部件布局图案之间的距离组。在一些实施例中，布局设计的设计规则组包括第二通孔布局图案在第二方向上通过大于相邻通孔布局图案之间的第一通孔间距与切割部件布局图案分离。在一些实施例中，生成布局图案还包括：放置在第一方向上延伸、位于栅极布局图案组和第一扩散区上金属布局图案下面并且在第一方向或第二方向上彼此分离的有源区布局图案组，有源区布局图案组对应于制造集成电路的有源区组。

在实施例中，所述第一导电结构、所述第二导电结构和所述栅极组彼此连接作为交叉耦合结构的部分。

在实施例中，所述布局设计的所述设计规则组还包括：所述第一通孔布局图案和所述第二通孔布局图案之间的距离组；所述第一扩散区上金属布局图案和所述第一通孔布局图案之间的距离组；所述第一扩散区上金属布局图案和有源区布局图案组之间的距离组；或所述第一扩散区上金属布局图案和所述切割部件布局图案之间的距离组。

在实施例中，所述布局设计的所述设计规则组还包括：所述第二通孔布局图案在所述第二方向上通过大于相邻通孔布局图案之间的第一通孔间距与所述切割部件布局图案分离。

在实施例中，生成所述布局图案还包括：放置有源区布局图案组，所述有源区布局图案组在所述第一方向上延伸、位于所述栅极布局图案组和所述第一扩散区上金属布局图案下面并且在所述第一方向或所述第二方向上彼此分离，所述有源区布局图案组对应于制造所述集成电路的有源区组。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成集成电路的方法，所述方法包括：

通过处理器基于设计规则组生成集成电路的布局设计，其中，生成所述布局设计包括：

生成与制造所述集成电路的栅极结构组相对应的栅极布局图案组，所述栅极布局图案组中的每个布局图案在第一方向上通过第一间距与所述栅极布局图案组中的相邻布局图案分离，所述栅极布局图案组在与所述第一方向不同的第二方向上延伸并且位于第一布局层级上；

生成与所述集成电路的所述栅极结构组中的第一栅极的切割区相对应的切割部件布局图案，所述切割部件布局图案在所述第一方向上延伸、位于所述第一布局层级上并且至少与所述栅极布局图案组中的第一栅极布局图案重叠；以及

生成第一通孔布局图案，所述第一通孔布局图案位于所述栅极布局图案组中的所述第一栅极布局图案上方，以及所述第一通孔布局图案在所述第二方向上通过第一距离与所述切割部件布局图案分离，所述第一距离满足所述设计规则组的第一设计规则；以及

基于所述布局设计制造所述集成电路，所述集成电路具有所述栅极结构组的所述第一栅极。

2.根据权利要求1所述的形成集成电路的方法，其中，生成所述集成电路的布局图案的布局设计还包括：

基于所述设计规则组中的第二设计规则生成导电部件布局图案组，所述导电部件布局图案组在所述第一方向上延伸、至少与所述栅极布局图案组的所述第一栅极布局图案重叠、并位于与所述第一布局层级不同的第二布局层级上，所述导电部件布局图案组中的每个布局图案在所述第二方向上通过第二间距与所述导电部件布局图案组中的相邻布局图案分离，

其中，所述第一通孔布局图案位于所述导电部件布局图案组的第一导电部件布局图案与所述栅极布局图案组的所述第一栅极布局图案之间，所述第一通孔布局图案位于所述第一导电部件布局图案与所述栅极布局图案组的所述第一栅极布局图案重叠的位置处，以及

所述设计规则组的所述第一设计规则包括所述第一距离大于所述第二间距。

3.根据权利要求2所述的形成集成电路的方法，其中，生成所述导电部件布局图案组包括：

基于所述设计规则组的所述第二设计规则生成所述导电部件布局图案组的所述第一导电部件布局图案，所述第一导电部件布局图案与所述栅极布局图案组中的所述第一栅极布局图案重叠；以及

基于所述设计规则组的所述第二设计规则生成所述导电部件布局图案组的第二导电部件布局图案，所述第二导电部件布局图案与所述栅极布局图案组中的第二栅极布局图案重叠；

其中，所述导电部件布局图案组的所述第一导电部件布局图案和所述第二导电部件布局图案在所述第一方向上彼此分离、并且与在所述第一方向上延伸的第一金属轨道网格线重叠，以及

所述设计规则组的所述第二设计规则包括所述第一导电部件布局图案与所述第二导电部件布局图案分离。

4.根据权利要求3所述的形成集成电路的方法，其中，生成所述集成电路的布局图案的布局设计还包括：

在所述第二导电部件布局图案和所述栅极布局图案组中的第二栅极布局图案之间生成第二通孔布局图案，所述栅极布局图案组的所述第二栅极布局图案在所述第一方向上与所述第一栅极布局图案分离，以及所述第二通孔布局图案位于所述第二导电部件布局图案与所述栅极布局图案组的所述第二栅极布局图案重叠的位置处；以及

在第三导电部件布局图案与所述栅极布局图案组中的所述第一栅极布局图案之间生成第三通孔布局图案，并且所述第三通孔布局图案位于所述第三导电部件布局图案与所述栅极布局图案组的所述第一栅极布局图案重叠的位置处。

5.根据权利要求4所述的形成集成电路的方法，其中，所述第一通孔布局图案、所述第二通孔布局图案和所述第三通孔布局图案定位为直角配置。

6.根据权利要求1所述的形成集成电路的方法，其中，生成所述集成电路的布局图案的布局设计还包括：

基于所述设计规则组中的第二设计规则生成导电部件布局图案组，所述导电部件布局图案组对应于制造所述集成电路的导电结构组，所述导电部件布局图案组在所述第一方向上延伸、与所述栅极布局图案组重叠、并且位于与所述第一布局层级不同的第二布局等层级上，所述导电部件布局图案组中的每个布局图案在所述第二方向上通过第二间距与所述导电部件布局图案组中的相邻布局图案分离；

生成与制造所述集成电路的第一扩散区上金属区相对应的第一扩散区上金属布局图案，所述第一扩散区上金属布局图案在所述第二方向上延伸且位于所述第一布局层级上；以及

在所述导电部件布局图案组的第一导电部件布局图案和所述第一扩散区上金属布局图案之间生成第二通孔布局图案，所述第二通孔布局图案对应于制造第二通孔，所述第二通孔将所述导电结构组的第一导电结构连接至所述第一扩散区上金属区，以及所述第二通孔布局图案位于所述导电部件布局图案组的所述第一导电部件布局图案与所述第一扩散区上金属布局图案重叠的位置处。

7.根据权利要求1所述的形成集成电路的方法，其中，生成所述布局图案还包括：

生成有源区布局图案组，所述有源区布局图案组在所述第一方向上延伸、位于所述栅极布局图案组和第一扩散区上金属布局图案下面并且在所述第一方向或所述第二方向上彼此分离，所述有源区布局图案组对应于制造所述集成电路的有源区组。

8.根据权利要求7所述的形成集成电路的方法，其中，所述设计规则组还包括：

所述布局设计的相邻的通孔布局图案之间的距离组；以及

所述有源区布局图案组的相邻有源区布局图案之间的距离组。

9.一种集成电路，包括：

栅极组，具有在第一方向上通过第一间距彼此分离的第一栅极和第二栅极，所述栅极组在与所述第一方向不同的第二方向上延伸并位于第一层级上；

第一扩散区上金属区，在所述第二方向上延伸并且位于所述第一层级上；

第一导电结构，在所述第一方向上延伸并位于与所述第一层级不同的第二层级上；

第二导电结构，在所述第一方向上延伸，在所述第二方向上与所述第一导电结构分离并且位于所述第二层级上；

第一通孔，位于所述第一导电结构与所述栅极组中的所述第一栅极之间，所述第一通孔将所述第一导电结构连接至所述栅极组的所述第一栅极，并且所述第一通孔位于所述第一导电结构与所述栅极组的所述第一栅极重叠的位置处；

第二通孔，位于所述第二导电结构与所述第一扩散区上金属区之间，所述第二通孔将所述第二导电结构连接至所述第一扩散区上金属区，并且所述第二通孔位于所述第二导电结构与所述第一扩散区上金属区重叠的位置处；

第三导电结构，在所述第一方向上延伸、在所述第二方向上与所述第一导电结构和所述第二导电结构分离并位于所述第二层级上；以及

第三通孔，位于所述第三导电结构和所述栅极组的所述第二栅极之间，所述第三通孔将所述第三导电结构连接至所述栅极组的所述第二栅极，并且所述第三通孔位于所述第三导电结构与所述栅极组的所述第二栅极重叠的位置处。

10.一种形成集成电路的方法，所述方法包括：

通过处理器生成集成电路的布局设计，所述布局设计具有设计规则组，其中，生成所述布局设计包括：

在第一布局层级上放置栅极布局图案组，所述栅极布局图案组对应于制造所述集成电路的栅极结构组，所述栅极布局图案组中的每个布局图案在第一方向上通过第一间距与所述栅极布局图案组中的相邻布局图案分离，所述栅极布局图案组在与所述第一方向不同的第二方向上延伸；

在所述栅极布局图案组上方放置切割部件布局图案，所述切割部件布局图案对应于所述集成电路的所述栅极结构组的第一栅极的切割区，所述切割部件布局图案在所述第一方向上延伸，并且至少与所述栅极布局图案组的第一栅极布局图案重叠；

在所述第一布局层级上放置第一扩散区上金属布局图案，所述第一扩散区上金属布局图案对应于制造所述集成电路的第一扩散区上金属区，以及所述第一扩散区上金属布局图案在所述第二方向上延伸；

在与所述第一布局层级不同的第二布局层级上放置第一导电部件布局图案，所述第一导电部件布局图案对应于制造所述集成电路的第一导电结构，以及所述第一导电部件布局图案在所述第一方向上延伸；

在所述第二布局层级上放置第二导电部件布局图案，所述第二导电部件布局图案对应于制造所述集成电路的第二导电结构，所述第二导电部件布局图案在所述第一方向上延伸，并且在所述第二方向上与所述第一导电部件布局图案分离；

在所述第一导电部件布局图案和所述栅极布局图案组的第一栅极布局图案之间放置第一通孔布局图案，所述第一通孔布局图案对应于制造第一通孔，所述第一通孔将所述第一导电结构连接至所述栅极结构组中的所述第一栅极，并且所述第一通孔布局图案位于所述第一导电部件布局图案与所述栅极布局图案组的所述第一栅极布局图案重叠的位置处；以及

在所述第二导电部件布局图案和所述第一扩散区上金属布局图案之间放置第二通孔布局图案，所述第二通孔布局图案对应于制造第二通孔，所述第二通孔将所述第二导电结构连接至所述第一扩散区上金属区，并且所述第二通孔布局图案位于所述第二导电部件布局图案与所述第一扩散区上金属布局图案重叠的位置处；

基于所述布局设计制造所述集成电路，所述集成电路具有所述栅极结构组的所述第一栅极；以及

去除所述栅极结构的所述第一栅极的部分以形成第一栅极结构和第二栅极结构，并且所述切割部件布局图案识别所述栅极结构组的所述第一栅极的去除部分的位置。