KR20220036310A - 파워 게이팅 셀 구조체 - Google Patents

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Abstract

집적 회로 상의 파워 게이팅 셀이 제공된다. 파워 게이팅 셀은: 중심 영역; 상기 중심 영역을 둘러싸는 주변 영역; 상기 중심 영역에 위치한 제1 활성 영역 - 상기 제1 활성 영역은 제1 방향에 수직인 제2 방향으로 연장되는 적어도 4개의 핀 구조체에 대응하는 상기 제1 방향의 제1 폭을 가짐 -; 및 상기 주변 영역에 위치한 복수의 제2 활성 영역 - 각각의 제2 활성 영역은 상기 제2 방향으로 연장되는 하나 이상 3개 이하의 핀 구조체에 대응하는 상기 제1 방향의 제2 폭을 가짐 - 을 포함한다.

Description

파워 게이팅 셀 구조체{POWER GATING CELL STRUCTURE}
반도체 집적 회로(IC) 산업은 급속한 성장을 경험하고 있다. IC 재료 및 설계의 기술적 진보는 각 세대가 이전 세대보다 더 작고 더 복잡한 회로를 포함하는 IC들의 세대를 만들어 내고 있다. 그러나, 이러한 발전은 IC 처리 및 제조의 복잡성을 증가시켰으며, 이러한 발전을 실현하려면 IC 처리 및 제조에서 유사한 개발이 요구된다. IC 진화의 주류 과정에서, 기하학적 크기(즉, 제조 공정을 이용하여 제조할 수 있는 최소 부품)가 감소하는 동안 기능 밀도(즉, 칩 면적 당 상호 접속 디바이스의 수)는 전반적으로 증가하였다. 그러나, 이러한 주류 진화는 시설 구축에 대한 막대한 투자로 인해 무어의 규칙(Moore's rule)을 따라야 한다. 따라서 더 작은 칩 면적, 더 낮은 비용, 더 양호한 전력 변환 효율을 가진 IC의 개발이 지속적으로 요구되어 왔다.
본 개시 내용의 여러 양태들은 첨부 도면과 함께 읽을 때에 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 일정 비율로 작성된 것은 아니라는 것을 알아야 한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1은 일부 실시예에 따라 헤더 셀(header cell) 및/또는 푸터 셀(footer cell)(통칭하여 "파워 게이팅 셀(power gating cell)")을 통합하는 집적 회로(IC) 레이아웃을 나타내는 블록도이다.
도 2a는 일부 실시예에 따른 파워 게이팅 셀을 예시하는 다이어그램이다.
도 2b는 도 2a의 파워 게이팅 셀과 비교되는 제1 벤치마크(benchmark) 파워 게이팅 셀을 예시하는 다이어그램이다.
도 2c는 도 2a의 파워 게이팅 셀과 비교되는 제2 벤치마크 파워 게이팅 셀을 예시하는 다이어그램이다.
도 3은 일부 실시예에 따른 파워 게이팅 셀(102)을 예시하는 다이오그램이다.
도 4는 일부 실시예에 따른 파워 게이팅 셀(102)을 예시하는 다이어그램이다.
도 5는 일부 실시예에 따른 파워 게이팅 셀(102)을 예시하는 다이어그램이다.
도 6은 일부 실시예에 따른 파워 게이팅 셀(102)을 예시하는 다이어그램이다.
도 7은 일부 실시예에 따른 파워 게이팅 셀(102)을 예시하는 다이어그램이다.
도 8은 일부 실시예에 따른 파워 게이팅 셀(102)을 예시하는 다이어그램이다.
도 9는 일부 실시예에 따른 파워 게이팅 셀(102)을 예시하는 다이어그램이다.
도 10은 일부 실시예에 따른 파워 게이팅 셀(102)을 예시하는 다이어그램이다.
도 11은 일부 실시예에 따른 파워 게이팅 셀(102)을 예시하는 다이어그램이다.
도 12는 일부 실시예에 따른 파워 게이팅 셀(102)을 예시하는 다이어그램이다.
도 13은 일부 실시예에 따른 파워 게이팅 셀(102)을 예시하는 다이어그램이다.
도 14는 일부 실시예에 따른 파워 게이팅 셀(102)을 예시하는 다이어그램이다.
도 15는 일부 실시예에 따른 파워 게이팅 셀(102)을 예시하는 다이어그램이다.
도 16은 일부 실시예에 따른 파워 게이팅 셀(102)을 예시하는 다이어그램이다.
도 17은 일부 실시예에 따른 파워 게이팅 셀(102)을 예시하는 다이어그램이다.
도 18은 일부 실시예에 따른 파워 게이팅 셀(102)을 예시하는 다이어그램이다.
도 19는 일부 실시예에 따른 파워 게이팅 셀(102)을 예시하는 다이어그램이다.
도 20은 일부 실시예에 따른 파워 게이팅 셀(102)을 예시하는 다이어그램이다.
도 21은 일부 실시예에 따른 파워 게이팅 셀 레이아웃을 생성하는 방법을 예시하는 흐름도이다.
도 22는 도 21의 방법을 구현하기 위한 일부 실시예에 따른 시스템의 블록도이다.
도 23은 일부 실시예에 따른 파워 게이팅 셀을 제조하는 방법을 예시하는 흐름도이다.
도 24는 일부 실시예에 따른 IC 제조 시스템의 블록도이다.
다음의 설명은 제공하는 주제의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 요소 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 디바이스의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
오늘날의 표준 로직 셀 기반 ASIC(application specific integrated circuit) 설계에서, 칩의 로직 기능은 더 높은 수준의 하드웨어 기술 언어(예, VHDL 또는 VERILOG)로 모델링되고 시뮬레이션된다. 이후, 실리콘 컴파일러(예, SYNOPSIS)에서 합성되어 대상 표준 셀 라이브러리로부터의 표준 로직 셀을 사용하여 넷리스트(netlist)를 생성한다. 넷리스트는 백엔드 물리적 설계 단계에서 표준 로직 셀의 "배치 및 라우팅"을 수행하여 제조를 위한 ASIC의 전체 회로 레이아웃을 생성하는데 사용될 것이다.
칩의 전력 소비를 절감하기 위해 대기 모드 또는 슬립 모드에서 특정 표준 로직 셀에 대한 전원 공급을 차단하도록 칩 상의 헤더 스위치 및 푸터(footer) 스위치(집합적으로 "파워 게이팅 셀")가 사용된다. 헤더 스위치와 푸터 스위치는 통상적으로 누설이 적은 금속 산화물 실리콘(MOS) 트랜지스터이다. 일부 실시예에서, 헤더 스위치 및 푸터 스위치는 핀형 전계 효과 트랜지스터(FinFET)이다. 헤더 스위치 및 푸터 스위치는 일반적으로 헤더 셀 및 푸터 셀 내에 표준 로직 셀 옆으로 각각 배치된다. 그러나, 구현된 아키텍처에서 헤더 셀 및 푸터 셀의 레이아웃은 넓은 칩 면적, 고비용 및 비교적 높은 전력 소비를 필요로 한다.
본 개시 내용의 일부 양태에 따르면, 파워 게이팅 셀은: 파워 게이팅 셀의 중심 영역에 위치한 와이드(wide) 활성 영역 및 중심 영역을 둘러싸는 주변 영역에 위치한 다수의 일반(normal) 활성 영역을 포함한다. 일반 활성 영역은 1개, 2개 또는 3개의 핀 구조체를 가지는 활성 영역이고, 와이드 활성 영역은 4개 이상의 핀 구조체를 가지는 활성 영역이다. 와이드 활성 영역은 칩 면적을 더 잘 활용할 수 있으므로, 파워 게이팅 셀은 동일한 활성 영역 면적 하에서 기존의 셀 레이아웃보다 칩 면적을 더 작게 할 수 있다. 다른 관점에서, 파워 게이팅 셀은 동일한 크기의 기존 셀에 비해 더 큰 활성 영역 면적을 가질 수 있다. 결국, 와이드 활성 영역의 더 큰 활성 영역 면적은 파워 게이팅 셀의 IR 강하(drop)를 더 작게 한다. 요약하면, 중심 영역에 와이드 활성 영역을 가지는 파워 게이팅 셀은 더 작은 칩 면적과 더 양호한 전력 변환 효율을 달성할 수 있다.
도 1은 일부 실시예에 따른 헤더 셀 및/또는 푸터 셀(통칭하여 "파워 게이팅 셀")을 통합하는 집적 회로(IC) 레이아웃을 나타내는 블록도이다. 헤더 셀, 푸터 셀 및 표준 로직 셀이 IC 레이아웃에 배치된다. 헤더 셀과 푸터 셀은 도 2a-20(도 2b 및 도 2c 제외)을 참조하여 설명하는 바와 같이 다양한 레이아웃 구조를 가진다. 도 1에 나타낸 예에서. IC 레이아웃(100)은 무엇보다도 다수의 표준 로직 셀(104), 다수의 표준 로직 셀(104)의 좌측에 있는 다수의 헤더 셀(120h) 및 다수의 표준 로직 셀(104)의 우측에 있는 다수의 푸터 셀(120f)을 포함한다. 다수의 헤더 셀(120h) 및 다수의 푸터 셀(120f)은 통칭하여 파워 게이팅 셀(120)로 지칭된다. 다수의 표준 로직 셀(104) 각각(예, 104-1)은 특정 기능(들)을 수행할 수 있다. 다수의 표준 로직 셀(104) 각각(예, 104-1)은 대기 모드 또는 슬립 모드에서 제어된 표준 로직 셀(예, 104-1)로의 전력 공급을 차단하도록 제어되는 적어도 하나의 헤더 셀(102h)(예, 102h-1) 및 적어도 하나의 푸터 셀(102f)(예, 102f-1)에 연결된다. 일례로, 헤더 셀(102h) 각각은 적어도 하나의 저누설 PMOS 트랜지스터를 포함하는 반면, 푸터 셀(102f) 각각은 적어도 하나의 저누설 NMOS 트랜지스터를 포함한다.
도 2a는 일부 실시예에 따른 파워 게이팅 셀(102)을 예시하는 다이어그램이다. 도 2b는 도 2a의 파워 게이팅 셀(102)과 비교되는 제1 벤치마크(benchmark) 파워 게이팅 셀(292)을 예시하는 다이어그램이다. 도 2c는 도 2a의 파워 게이팅 셀(102)과 비교되는 제2 벤치마크 파워 게이팅 셀(294)을 예시하는 다이어그램이다. 도 2a에 예시된 바와 같이, 파워 게이팅 셀(102)은 도 1에 예시된 바와 같은 헤더 셀(102h) 또는 푸터 셀(102f)일 수 있다.
기판(190) 상에 위치한 파워 게이팅 셀(102)은 경계(218)를 가진다. 경계(218) 내에는 다수의 활성 영역(202)이 위치한다. 핀 구조체(204)가 활성 영역(202) 상에 배치된다. 핀 구조체(204)는 X-방향으로 연장된다. 핀 구조체(204)는 필요에 따라 트랜지스터의 게이트, 소스 또는 드레인으로서 기능할 수 있다. 게이트 스트립(즉, 폴리 스트립)(208)이 핀 구조체(204) 또는 활성 영역(202) 상에 배치된다. 게이트 스트립(208)은 X-방향에 수직인 Y-방향으로 연장된다. 게이트 스트립(208) 아래에 있는 핀 구조체(204)는 필요에 따라 트랜지스터의 게이트로서 기능할 수 있다.
일반적으로, 활성 영역(202)은 와이드 활성 영역(202w)과 일반 활성 영역(202n)의 2가지 범주가 있다. 일반 활성 영역(202n)은 1개, 2개 또는 3개의 핀 구조체(204)를 가지는 활성 영역(202)이다. 한편, 와이드 활성 영역(202w)은 4개 이상의 핀 구조체(204)를 가지는 활성 영역(202)이다. 도 2a에 나타낸 예에서는, 하나의 와이드 활성 영역(202w)이 파워 게이팅 셀(102)의 중심에 위치한다. 보다 구체적으로, 와이드 활성 영역(202w)은 경계(214) 내의 파워 게이팅 셀(102)의 중심 영역(212)에 위치한다. 예시하는 와이드 활성 영역(202w)은 8개의 핀 구조체(204)를 가진다. 예시된 와이드 활성 영역(202w)은 X-방향으로 X2의 길이를 가진다. 한편, 10개의 일반 활성 영역(202n)이 파워 게이팅 셀(102)의 주변 영역(216)에 위치한다. 주변 영역(216)은 경계(214) 외부에 있지만 경계(218) 내부에 있는 영역이다. 10개의 일반 활성 영역(202n) 각각은 2개의 핀 구조체(204)를 가진다.
제조 공정 제약(예, 핀 구조체 피치)으로 인해, 단위 크기의 칩 내의 핀 구조체(204)의 수에 상한이 존재한다. 결국, 최대 개수의 핀 구조체(204)가 배치되는 상황을 반영하는 IC 레이아웃의 핀 그리드(206)가 존재한다. 즉, 핀 그리드(206)는 참조용 기준(reference)이며, 실제 핀 구조체(204)가 반드시 각각의 핀 그리드(206)의 위치에 배치될 필요는 없다. 핀 구조체(204)가 Y-방향으로 w의 폭을 가지고, 2개의 인접한 핀 구조체(204) 사이의 거리가 d라고 하면, 핀 구조체 피치(p)는 (w + d)와 같다. 도 2a에 예시된 거리 s1, s2 및 s3는 다음의 관계를 가진다:
s1 ≠ s2 ≠ s3 ≠ (w + d)*n,
여기서 n은 정수이다.
일반적으로, 파워 게이팅 셀(102)의 주변 영역(216)에 위치하는 일반 활성 영역(202n)은 제조 공정 제약으로 인해 오프-그리드(off-grid) 상태인데, 이는 핀 구조체(204)가 핀 그리드(206)와 정렬되지 않음을 의미한다. 도 2a에 나타내는 예에서는, 10개의 일반 활성 영역(202n)이 모두 오프-그리드 상태이다.
한편, 와이드 활성 영역(202w)은 온-그리드(on-grid) 상태이며, 이는 와이드 활성 영역(202w)의 핀 구조체(204)가 핀 그리드(206)와 정렬됨을 의미한다. 예를 들어, 와이드 활성 영역(202w)의 핀 구조체(204-1)는 핀 그리드(206-1)와 정렬된다. 와이드 활성 영역(202w)의 다른 핀 구조체(204)도 역시 각각 하나의 핀 그리드(206)와 정렬된다.
파워 게이팅 셀(102)은 더 작은 칩 면적 및 더 양호한 전력 변환 효율을 달성할 수 있으며, 이는 도 2b의 제1 벤치마크 파워 게이팅 셀(292) 및 도 2c의 제2 벤치마크 파워 게이팅 셀(294)과의 비교를 통해 예시된다.
제1 벤치마크 파워 게이팅 셀(292)은 파워 게이팅 셀(102)과 동일한 활성 영역 면적을 가지지만, 파워 게이팅 셀(102)보다 더 넓은 칩 면적을 가진다. 파워 게이팅 셀(102)과는 달리, 경계(214') 내의 제1 벤치마크 파워 게이팅 셀(292)의 중심 영역(212')에 있는 활성 영역(202)은 모두 일반 활성 영역(202n)이다. 보다 구체적으로, 양측의 일반 활성 영역(202n)은 2개의 핀 구조체(204)를 가진다. 일반 활성 영역(202n)은 그 사이에 갭이 있기 때문에, 일반 활성 영역(202n)의 길이(X1)는 동일한 활성 영역 면적을 가지도록 도 2a의 와이드 활성 영역(202w)의 길이(X2)보다 길다. 결국, 제1 벤치마크 파워 게이팅 셀(292)의 전체 셀 면적은 파워 게이팅 셀(102)의 전체 셀 면적보다 더 크다. 이로써, 파워 게이팅 셀(102)은 동일한 활성 영역 면적 하에서 기존의 셀 레이아웃보다 작은 칩 면적을 가질 수 있다.
다른 관점에서, 제2 벤치마크 파워 게이팅 셀(294)은 파워 게이팅 셀(102)과 동일한 전체 셀 면적을 가지지만, 파워 게이팅 셀(102)보다 작은 활성 영역 면적을 가진다. 파워 게이팅 셀(102)과 달리, 경계(214") 내의 제2 벤치마크 파워 게이팅 셀(294)의 중심 영역(212")에 있는 활성 영역(202)은 모두 일반 활성 영역(202n)이다. 보다 구체적으로, 양측의 일반 활성 영역(202n)은 2개의 핀 구조체(204)를 가진다. 일반 활성 영역(202n)은 그 사이에 갭을 가지므로, 제2 벤치마크 파워 게이팅 셀(294)의 활성 영역 영역은 일반 활성 영역(202n)의 길이(X1)가 와이드 활성 영역(202w)의 길이(X2)와 동일한 경우 도 2a의 와이드 활성 영역(202w)보다 작다. 결국, 와이드 활성 영역(202w)의 더 큰 활성 영역 면적은 파워 게이팅 셀(102)의 더 작은 IR 강하를 유도한다.
요약하면, 와이드 활성 영역(202w)을 가지는 파워 게이팅 셀(102)은 더 작은 칩 면적 및 더 높은 전력 변환 효율을 달성할 수 있다.
도 3은 일부 실시예에 따른 파워 게이팅 셀(102)을 예시하는 다이어그램이다. 도 3에 나타내는 예에서, 와이드 활성 영역(202w)은 4개의 핀 구조체(204)를 가지며, 4개의 일반 활성 영역(202n) 각각은 하나의 핀 구조체를 가진다. 파워 게이팅 셀(102)의 상부 및 하부에 있는 일반 활성 영역(202n)은 X-방향으로 비교적 길다. H0는 1-핀-활성-영역 셀의 표준 셀 높이(Y-방향)이다. 셀(102)은 2H0(Y-방향)의 높이를 가진다. 거리 H0, a0, b0, c0의 관계는 다음과 같다:
H0 ≠ a0 ≠ b0 ≠ c0 ≠ p ≠ w,
여기서 p는 핀 구조체 피치이고, w는 핀 구조체(204)의 폭이다.
도 4는 일부 실시예에 따른 파워 게이팅 셀(102)을 예시하는 다이어그램이다. 도 4에 나타내는 예에서, 와이드 활성 영역(202w)은 4개의 핀 구조체(204)를 가지며, 6개의 일반 활성 영역(202n) 각각은 하나의 핀 구조체를 가진다. 파워 게이팅 셀(102)의 우측에 있는 일반 활성 영역(202n)은 X-방향으로 비교적 길다. H0는 1-핀-활성-영역 셀의 표준 셀 높이(Y-방향)이다. 셀(102)은 2H0(Y-방향)의 높이를 가진다. 거리 H0, a0, b0, c0의 관계는 다음과 같다:
H0 ≠ a0 ≠ b0 ≠ c0 ≠ p ≠ w,
여기서 p는 핀 구조체 피치이고, w는 핀 구조체(204)의 폭이다.
도 5는 일부 실시예에 따른 파워 게이팅 셀(102)을 예시하는 다이어그램이다. 도 5에 나타내는 예에서, 와이드 활성 영역(202w)은 6개의 핀 구조체(204)를 가지며, 4개의 일반 활성 영역(202n) 각각은 하나의 핀 구조체를 가진다. 파워 게이팅 셀(102)의 상부 및 하부에 있는 일반 활성 영역(202n)은 X-방향으로 비교적 길다. H0는 1-핀-활성-영역 셀의 표준 셀 높이(Y-방향)이다. 셀(102)은 2H0(Y-방향)의 높이를 가진다. 거리 H0, a0, b0, c0의 관계는 다음과 같다:
H0 ≠ a0 ≠ b0 ≠ c0 ≠ p ≠ w,
여기서 p는 핀 구조체 피치이고, w는 핀 구조체(204)의 폭이다.
도 6은 일부 실시예에 따른 파워 게이팅 셀(102)을 예시하는 다이어그램이다. 도 6에 나타내는 예에서, 와이드 활성 영역(202w)은 6개의 핀 구조체(204)를 가지며, 6개의 일반 활성 영역(202n) 각각은 하나의 핀 구조체를 가진다. 파워 게이팅 셀(102)의 우측에 있는 일반 활성 영역(202n)은 X-방향으로 비교적 길다. H0는 1-핀-활성-영역 셀의 표준 셀 높이(Y-방향)이다. 셀(102)은 2H0(Y-방향)의 높이를 가진다. 거리 H0, a0, b0, c0의 관계는 다음과 같다:
H0 ≠ a0 ≠ b0 ≠ c0 ≠ p ≠ w,
여기서 p는 핀 구조체 피치이고, w는 핀 구조체(204)의 폭이다.
도 7은 일부 실시예에 따른 파워 게이팅 셀(102)을 예시하는 다이어그램이다. 도 7에 나타내는 예에서, 와이드 활성 영역(202w)은 8개의 핀 구조체(204)를 가지며, 4개의 일반 활성 영역(202n) 각각은 2개의 핀 구조체를 가진다. 파워 게이팅 셀(102)의 상부 및 하부에 있는 일반 활성 영역(202n)은 X-방향으로 비교적 길다. H1은 2-핀-활성-영역 셀의 표준 셀 높이(Y-방향)이다. 셀(102)은 2H1(Y-방향)의 높이를 가진다. 거리 H1, a1, b1, c1의 관계는 다음과 같다:
H1 ≠ a1 ≠ b1 ≠ c1 ≠ p,
여기서 p는 핀 구조체 피치이다.
도 8은 일부 실시예에 따른 파워 게이팅 셀(102)을 예시하는 다이어그램이다. 도 8에 나타내는 예에서, 와이드 활성 영역(202w)은 8개의 핀 구조체(204)를 가지며, 6개의 일반 활성 영역(202n) 각각은 2개의 핀 구조체를 가진다. 파워 게이팅 셀(102)의 우측에 있는 일반 활성 영역(202n)은 X-방향으로 비교적 길다. H1은 2-핀-활성-영역 셀의 표준 셀 높이(Y-방향)이다. 셀(102)은 2H1(Y-방향)의 높이를 가진다. 거리 H1, a1, b1, c1의 관계는 다음과 같다:
H1 ≠ a1 ≠ b1 ≠ c1 ≠ p,
여기서 p는 핀 구조체 피치이다.
도 9는 일부 실시예에 따른 파워 게이팅 셀(102)을 예시하는 다이어그램이다. 도 9에 나타내는 예에서, 와이드 활성 영역(202w)은 16개의 핀 구조체(204)를 가지며, 6개의 일반 활성 영역(202n) 각각은 2개의 핀 구조체를 가진다. 파워 게이팅 셀(102)의 상부 및 하부에 있는 일반 활성 영역(202n)은 X-방향으로 비교적 길다. H1은 2-핀-활성-영역 셀의 표준 셀 높이(Y-방향)이다. 셀(102)은 3H1(Y-방향)의 높이를 가진다. 거리 H1, a1, b1, c1의 관계는 다음과 같다:
H1 ≠ a1 ≠ b1 ≠ c1 ≠ p,
여기서 p는 핀 구조체 피치이다.
도 10은 일부 실시예에 따른 파워 게이팅 셀(102)을 예시하는 다이어그램이다. 도 10에 나타내는 예에서, 와이드 활성 영역(202w)은 16개의 핀 구조체(204)를 가지며, 8개의 일반 활성 영역(202n) 각각은 2개의 핀 구조체를 가진다. 파워 게이팅 셀(102)의 우측에 있는 일반 활성 영역(202n)은 X-방향으로 비교적 길다. H1은 2-핀-활성-영역 셀의 표준 셀 높이(Y-방향)이다. 셀(102)은 3H1(Y-방향)의 높이를 가진다. 거리 H1, a1, b1, c1의 관계는 다음과 같다:
H1 ≠ a1 ≠ b1 ≠ c1 ≠ p,
여기서 p는 핀 구조체 피치이다.
도 11은 일부 실시예에 따른 파워 게이팅 셀(102)을 예시하는 다이어그램이다. 도 11에 나타내는 예에서, 와이드 활성 영역(202w)은 24개의 핀 구조체(204)를 가지며, 8개의 일반 활성 영역(202n) 각각은 2개의 핀 구조체를 가진다. 파워 게이팅 셀(102)의 상부 및 하부에 있는 일반 활성 영역(202n)은 X-방향으로 비교적 길다. H1은 2-핀-활성-영역 셀의 표준 셀 높이(Y-방향)이다. 셀(102)은 4H1(Y-방향)의 높이를 가진다. 거리 H1, a1, b1, c1의 관계는 다음과 같다:
H1 ≠ a1 ≠ b1 ≠ c1 ≠ p,
여기서 p는 핀 구조체 피치이다.
도 12는 일부 실시예에 따른 파워 게이팅 셀(102)을 예시하는 다이어그램이다. 도 12에 나타내는 예에서, 와이드 활성 영역(202w)은 24개의 핀 구조체(204)를 가지며, 10개의 일반 활성 영역(202n) 각각은 2개의 핀 구조체를 가진다. 파워 게이팅 셀(102)의 우측에 있는 일반 활성 영역(202n)은 X-방향으로 비교적 길다. H1은 2-핀-활성-영역 셀의 표준 셀 높이(Y-방향)이다. 셀(102)은 4H1(Y-방향)의 높이를 가진다. 거리 H1, a1, b1, c1의 관계는 다음과 같다:
H1 ≠ a1 ≠ b1 ≠ c1 ≠ p,
여기서 p는 핀 구조체 피치이다.
도 13은 일부 실시예에 따른 파워 게이팅 셀(102)을 예시하는 다이어그램이다. 도 13에 나타내는 예에서, 와이드 활성 영역(202w)은 8개의 핀 구조체(204)를 가지며, 4개의 일반 활성 영역(202n) 각각은 3개의 핀 구조체를 가진다. 파워 게이팅 셀(102)의 상부 및 하부에 있는 일반 활성 영역(202n)은 X-방향으로 비교적 길다. H2는 3-핀-활성-영역 셀의 표준 셀 높이(Y-방향)이다. 셀(102)은 2H2(Y-방향)의 높이를 가진다. 거리 H2, a2, b2, c2의 관계는 다음과 같다:
H2 ≠ a2 ≠ b2 ≠ c2 ≠ p,
여기서 p는 핀 구조체 피치이다.
도 14는 일부 실시예에 따른 파워 게이팅 셀(102)을 예시하는 다이어그램이다. 도 14에 나타내는 예에서, 와이드 활성 영역(202w)은 8개의 핀 구조체(204)를 가지며, 6개의 일반 활성 영역(202n) 각각은 3개의 핀 구조체를 가진다. 파워 게이팅 셀(102)의 우측에 있는 일반 활성 영역(202n)은 X-방향으로 비교적 길다. H2는 3-핀-활성-영역 셀의 표준 셀 높이(Y-방향)이다. 셀(102)은 2H2(Y-방향)의 높이를 가진다. 거리 H2, a2, b2, c2의 관계는 다음과 같다:
H2 ≠ a2 ≠ b2 ≠ c2 ≠ p,
여기서 p는 핀 구조체 피치이다.
도 15는 일부 실시예에 따른 파워 게이팅 셀(102)을 예시하는 다이어그램이다. 도 15에 나타내는 예에서, 와이드 활성 영역(202w)은 16개의 핀 구조체(204)를 가지며, 6개의 일반 활성 영역(202n) 각각은 3개의 핀 구조체를 가진다. 파워 게이팅 셀(102)의 상부 및 하부에 있는 일반 활성 영역(202n)은 X-방향으로 비교적 길다. H2는 3-핀-활성-영역 셀의 표준 셀 높이(Y-방향)이다. 셀(102)은 3H2(Y-방향)의 높이를 가진다. 거리 H2, a2, b2, c2의 관계는 다음과 같다:
H2 ≠ a2 ≠ b2 ≠ c2 ≠ p,
여기서 p는 핀 구조체 피치이다.
도 16은 일부 실시예에 따른 파워 게이팅 셀(102)을 예시하는 다이어그램이다. 도 16에 나타내는 예에서, 와이드 활성 영역(202w)은 16개의 핀 구조체(204)를 가지며, 8개의 일반 활성 영역(202n) 각각은 3개의 핀 구조체를 가진다. 파워 게이팅 셀(102)의 우측에 있는 일반 활성 영역(202n)은 X-방향으로 비교적 길다. H2는 3-핀-활성-영역 셀의 표준 셀 높이(Y-방향)이다. 셀(102)은 3H2(Y-방향)의 높이를 가진다. 거리 H2, a2, b2, c2의 관계는 다음과 같다:
H2 ≠ a2 ≠ b2 ≠ c2 ≠ p,
여기서 p는 핀 구조체 피치이다.
도 17은 일부 실시예에 따른 파워 게이팅 셀(102)을 예시하는 다이어그램이다. 도 17에 나타내는 예에서, 와이드 활성 영역(202w)은 24개의 핀 구조체(204)를 가지며, 8개의 일반 활성 영역(202n) 각각은 3개의 핀 구조체를 가진다. 파워 게이팅 셀(102)의 상부 및 하부에 있는 일반 활성 영역(202n)은 X-방향으로 비교적 길다. H2는 3-핀-활성-영역 셀의 표준 셀 높이(Y-방향)이다. 셀(102)은 4H2(Y-방향)의 높이를 가진다. 거리 H2, a2, b2, c2의 관계는 다음과 같다:
H2 ≠ a2 ≠ b2 ≠ c2 ≠ p,
여기서 p는 핀 구조체 피치이다.
도 18은 일부 실시예에 따른 파워 게이팅 셀(102)을 예시하는 다이어그램이다. 도 18에 나타내는 예에서, 와이드 활성 영역(202w)은 24개의 핀 구조체(204)를 가지며, 10개의 일반 활성 영역(202n) 각각은 3개의 핀 구조체를 가진다. 파워 게이팅 셀(102)의 우측에 있는 일반 활성 영역(202n)은 X-방향으로 비교적 길다. H2는 3-핀-활성-영역 셀의 표준 셀 높이(Y-방향)이다. 셀(102)은 4H2(Y-방향)의 높이를 가진다. 거리 H2, a2, b2, c2의 관계는 다음과 같다:
H2 ≠ a2 ≠ b2 ≠ c2 ≠ p,
여기서 p는 핀 구조체 피치이다.
도 19는 일부 실시예에 따른 파워 게이팅 셀(102)을 예시하는 다이어그램이다. 도 19에 나타내는 예에서, 2개의 와이드 활성 영역(202w)(하나는 8개의 핀 구조체(204)를 가지며 다른 하나는 4개의 핀 구조체(204)를 가짐)이 있고, 4개의 일반 활성 영역(202n) 각각은 2개의 핀 구조체를 가진다. 해당 예에서, H3은 2-핀-활성-영역 셀의 표준 셀 높이(Y-방향)이다. 셀(102)은 2H3(Y-방향)의 높이를 가진다. 거리 H3, a3, b3의 관계는 다음과 같다:
H3 ≠ a3 ≠ b3 ≠ p,
여기서 p는 핀 구조체 피치이다.
도 20은 일부 실시예에 따른 파워 게이팅 셀(102)을 예시하는 다이어그램이다. 도 20에 나타내는 예에서, 와이드 활성 영역(202w)은 12개의 핀 구조체(204)를 가지며, 4개의 일반 활성 영역(202n) 각각은 2개의 핀 구조체를 가진다. 와이드 활성 영역(202w)의 X-방향의 장변에 인접하게는 일반 활성 영역(202n)이 위치하지 않는다. 해당 예에서, H3은 2-핀-활성-영역 셀의 표준 셀 높이(Y-방향)이다. 셀(102)은 2H3(Y-방향)의 높이를 가진다. 거리 H3, a3, b3의 관계는 다음과 같다:
H3 ≠ a3 ≠ b3 ≠ p,
여기서 p는 핀 구조체 피치이다.
도 21은 일부 실시예에 따른 파워 게이팅 셀 레이아웃을 생성하는 방법을 예시하는 흐름도이다. 도 22는 도 21의 방법을 구현하기 위한 일부 실시예에 따른 시스템(2200)의 블록도이다.
도 21을 참조하면, 단계 2102에서, 파워 게이팅 셀의 배치 및 간격 규칙이 생성된다. 배치 및 간격 규칙은 레이아웃을 생성할 때 따라야 하는 간격 및 배치에 관한 일련의 규칙이다. 예를 들어, 도 20에 예시하는 바와 같은 H3 ≠ a3 ≠ b3 ≠ p인 관계는 하나의 배치 및 간격 규칙이다. 일부 실시예에서, 배치 및 간격 규칙은 각각의 새로운 레이아웃 유닛(예, 도 2a에 예시된 바와 같은 일반 활성 영역(202n) 중 하나에 대한 레이아웃)에 대해 수행된다. 단계 2104에서, 파워 게이팅 셀의 중심 영역(예, 도 2a에 예시된 바와 같은 중심 영역(212)) 및 중심 영역을 둘러싸는 파워 게이팅 셀의 주변 영역(예, 도 2a에 예시된 바와 같은 주변 영역(216))이 배치 및 간격 규칙에 따라 형성된다. 구체적으로, 경계 라인(예, 도 2a에 예시된 바와 같은 경계 라인(214))이 형성되고, 중심 영역 및 주변 영역의 파라미터가 저장된다. 배치 및 간격 규칙은 단계 2104에서 충족된다. 예를 들어, 중심 영역의 상부에 있는 주변 영역은 일반 활성 영역을 수용하기에 너무 좁으면 안 된다. 단계 2106에서, 제1 활성 영역 레이아웃이 레이아웃 유닛 라이브러리로부터 선택된다. 제1 활성 영역 레이아웃은 와이드 활성 영역(예, 도 2a에 예시된 바와 같은 와이드 활성 영역(202w))에 대한 레이아웃이다. 레이아웃 유닛 라이브러리에는 일반 활성 영역의 레이아웃 및 와이드 활성 영역의 레이아웃과 같은 다양한 레이아웃 유닛이 포함된다. 이러한 레이아웃 유닛은 필요시 레이아웃을 구축하는데 사용된다. 단계 2108에서, 단계 2106에서 선택된 제1 활성 영역 레이아웃은 배치 및 간격 규칙에 기초하여 단계 2104에서 형성된 중심 영역에 배치된다. 단계 2110에서, 레이아웃 유닛 라이브러리로부터 복수의 활성 영역 레이아웃이 선택된다. 제2 활성 영역 레이아웃은 일반 활성 영역(예, 도 2a에 예시된 바와 같은 일반 활성 영역(202n))에 대한 레이아웃이다. 단계 2112에서, 단계 2110에서 선택된 제2 활성 영역 레이아웃은 배치 및 간격 규칙에 기초하여 단계 2104에서 형성된 주변 영역에 배치된다. 이와 같이, 파워 게이팅 셀(예, 도 2a에 예시된 바와 같은 파워 게이팅 셀(102))에 대한 레이아웃이 생성된다.
도 22를 참조하면, 시스템(2200)은 도 21의 방법을 구현하기 위해 사용될 수 있다. 시스템(2200)은 프로세서(2202)와, 컴퓨터 프로그램 코드(2206), 즉 실행 가능 명령어 세트로 인코딩된, 즉 이를 저장하한비일시적 컴퓨터 판독 가능 저장 매체(2204)를 포함한다. 프로세서(2202)는 버스(2208)를 통해 컴퓨터 판독 가능 저장 매체(2204)에 전기적으로 결합된다. 프로세서(2202)는 시스템(2200)으로 하여금 도 21에 예시된 바와 같은 동작의 일부 또는 전부를 수행하는데 사용될 수 있도록 하기 위해 컴퓨터 판독 가능 저장 매체(2204)에 인코딩된 컴퓨터 프로그램 코드(2206)를 실행하도록 구성된다. 일부 실시예에서, 프로세서(2202)는 중앙 처리 장치(CPU), 멀티프로세서, 분산 처리 시스템, 주문형 집적 회로(ASIC), 및/또는 적절한 처리 장치이다. 일부 실시예에서, 컴퓨터 판독 가능 저장 매체(2204)는 전자, 자기, 광학, 전자기, 적외선 및/또는 반도체 시스템(또는 장치 또는 디바이스)이다. 예를 들어, 컴퓨터 판독 가능 저장 매체(2204)는 반도체 또는 고체 상태 메모리, 자기 테이프, 이동식 컴퓨터 디스켓, 랜덤 액세스 메모리(RAM), 리드 온리 메모리(ROM), 강성 자기 디스크, 및/또는 광학 디스크일 수 있지만, 다른 유형의 컴퓨터 판독 가능 저장 매체도 사용될 수 있다.
컴퓨터 판독 가능 저장 매체(2204)는 무엇보다도 배치 및 간격 규칙(2222), 레이아웃 유닛 라이브러리(2224), 중심 영역 파라미터 저장부(2226), 주변 영역 파라미터 저장부(2228), 및 파워 게이팅 셀 레이아웃(2230)을 저장하며, 이들은 도 21의 방법을 수행하는데 필요하거나 도 21의 방법을 수행하는 동안 생성된다. 컴퓨터 판독 가능 저장 매체(2204)는 필요에 따라 다른 정보를 저장할 수 있다는 점을 알아야 한다. 배치 및 간격 규칙(2222)은 위에서 언급한 바와 같은 레이아웃을 생성할 때 따라야 하는 간격 및 배치에 관한 일련의 규칙이다. 레이아웃 유닛 라이브러리(2224)는 필요에 따라 레이아웃을 구축하는데 사용되는 다양한 레이아웃 유닛을 저장한다. 중심 영역 파라미터 저장부(2226)는 전술한 바와 같이 단계 2104에서 형성된 중심 영역에 관한 파라미터(예, 중심 영역의 와이드 활성 영역의 치수 크기, 개수)를 저장한다. 주변 영역 파라미터 저장부(2228)는 전술한 바와 같이 단계 2104에서 형성된 중심 영역에 관한 파라미터(예, 주변 영역의 일반 활성 영역의 치수 크기, 개수)를 저장한다. 파워 게이팅 셀 레이아웃(2230)은 도 21의 방법을 수행하는 것으로 생성된 레이아웃이다. 파워 게이팅 셀 레이아웃(2230)은 컴퓨터 판독 가능 저장 매체(2204)에 저장된다. 파워 게이팅 셀 레이아웃(2230)은 칩의 전력 소비를 줄이기 위해 대기 모드 또는 슬립 모드에서 표준 로직 셀에 대한 전원 공급을 차단하도록 표준 로직 셀 옆에 배치되는데 추후 사용될 수 있다.
시스템(2200)은 입/출력(I/O) 인터페이스(2208) 및 네트워크 인터페이스(2210)를 더 포함한다. 시스템(2200)은 I/O 인터페이스(2208)를 통해 외부 회로에 연결된다. 네트워크 인터페이스(2210)는 프로세서(2202)에 연결된다. 네트워크 인터페이스(2210)는 시스템(2200)으로 하여금 하나 이상의 다른 컴퓨터 시스템이 연결된 네트워크(2212)와 통신할 수 있게 한다. 네트워크 인터페이스(2210)는 BLUETOOTH, WIFI, WIMAX, GPRS 또는 WCDMA와 같은 무선 네트워크 인터페이스; 또는 ETHERNET, USB 또는 IEEE-1394와 같은 유선 네트워크 인터페이스일 수 있다.
시스템(2200)은 저장 매체(2204)에 저장된 프로세스 및/또는 방법을 구현하기 위한 제조 툴(2240)을 더 포함할 수 있다. 예를 들어, 설계를 레이아웃 유닛 라이브러리(2224)로부터 선택된 표준 셀에 매칭시킴으로써 설계로부터 원하는 동작 및/또는 기능이 기능적으로 동등한 로직 게이트 레벨 회로 기술(description)로 변환되는 설계에 대해 합성이 수행될 수 있다. 합성은 게이트 레벨 넷리스트와 같은 기능적으로 동등한 로직 게이트 레벨 회로 기술을 생성한다. 게이트 레벨 넷리스트에 기초하여, 제조 툴(2240)에 의해 집적 회로를 제조하는데 사용되는 포토리소그래피 마스크가 생성될 수 있다. 일부 실시예에 따른 IC 제조 시스템(2400) 및 이와 관련된 IC 제조 흐름의 블록도인 도 24를 참조로 디바이스 제조의 추가 양태를 개시한다. 일부 실시예에서, 레이아웃 다이어그램을 기초로 하여, (A) 하나 이상의 반도체 마스크, 또는 (B) 반도체 집적 회로의 층의 적어도 하나의 구성 요소, 중 적어도 하나가 제조 시스템(2400)을 사용하여 제조된다.
도 23은 일부 실시예에 따른 파워 게이팅 셀을 제조하는 방법을 예시하는 흐름도이다. 도 23에 예시된 바와 같이, 단계 2302에서, 기판(예, 도 2a에 예시된 바와 같은 기판(190))이 제공된다. 기판 상에는 제1 활성 영역 및 복수의 제2 활성 영역이 있다. 제1 활성 영역은 파워 게이팅 셀의 중심 영역에 위치한다. 복수의 제2 활성 영역은 중심 영역을 둘러싸는 파워 게이팅 셀의 주변 영역에 위치한다. 제1 활성 영역은 제1 방향에 수직인 제2 방향으로 연장되는 적어도 4개의 핀 구조체에 대응하는 제1 방향의 제1 폭을 가진다. 각각의 제2 활성 영역은 제2 방향으로 연장되는 하나 이상 3개 이하의 핀 구조체에 대응하는 제1 방향의 제2 폭을 가진다. 일부 예에서, 기판은 벌크 반도체 기판일 수 있다. 일부 실시예에서, 반도체 기판은 실리콘-온-절연체(SOI) 기판이다. 일부 실시예에서, 기판은 복수의 에피택셜 층(즉, 다층 기판)을 포함할 수 있다. 기판은 실리콘 및 게르마늄과 같은 원소 반도체를 포함할 수 있다. 대안적으로, 기판은 실리콘 탄화물, 실리콘 인화물, 갈륨 비소화물, 갈륨 인화물, 인듐 인화물, 인듐 비소화물, 인듐 안티몬화물, 아연 산화물, 아연 셀렌화물, 아연 황화물, 아연 텔루라이드, 카드뮴 셀렌화물, 카드뮴 황화물, 및/또는 카드뮴 텔루라이드와 같은 화합물 반도체; SiGe, SiPC, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP와 같은 혼정 반도체; 또는 이들의 조합을 포함할 수 있다. 기판은 적절하게 도핑된(예, p-형 또는 n-형 전도성) 다양한 영역을 포함할 수 있다. 다른 유형의 기판 구조체 및 반도체 재료도 본 개시 내용의 범위 내에 있다는 점에 유의해야 한다.
단계 2304에서, 핀 구조체가 제1 활성 영역 및 복수의 제2 활성 영역 위에 형성된다. 핀 구조체(예, 도 2a에 예시된 바와 같은 핀 구조체(204))는 임의의 적절한 재료를 포함한다. 일례로, 핀 구조체는 제2 방향(예, 도 2a에 예시된 바와 같은 X-방향)으로 연장된다. 일례로, 핀 구조체는 실리콘 핀 구조체이다. 다른 예에서, 핀 구조체는 벌크 반도체 기판 상에 성장된 하나 이상의 에피택셜 층 및/또는 벌크 반도체 기판 자체와 같은 다중 층을 포함할 수 있다. 핀 구조체는 다양한 퇴적, 포토리소그래피, 에칭, 에피택시 및/또는 다른 적절한 공정을 포함하는 임의의 적절한 공정에 의해 형성될 수 있다. 예시적인 포토리소그래피 공정은 기판 위에 포토레지스트 층("레지스트")을 형성하고, 마스크를 사용하여 레지스트를 패턴에 노광시키고, 노광 후 베이킹 공정을 수행하고, 레지스트를 현상하여 레지스트를 포함하는 마스킹 요소를 형성하는 것을 포함할 수 있다. 이후 마스킹 요소는 핀 구조체를 형성하기 위한 에칭에 사용될 수 있다. 에칭 공정은 반응성 이온 에칭(RIE) 공정 및/또는 다른 적절한 공정일 수 있다. 다른 예에서, 핀 구조체는 이중 패턴화 리소그래피(DPL) 공정에 의해 형성될 수 있다. DPL은 패턴을 2개의 인터리브 패턴(interleaved pattern)으로 분할하여 기판에 패턴을 형성하는 방법이다. DPL은 향상된 핀 구조체 밀도를 허용한다. 이중 노광(예, 2개의 마스크 세트 사용), 스페이서 인접 특징부의 형성 및 스페이서 패턴을 제공하기 위한 특징부의 제거, 레지스트 프리징(freezingfreezing) 및/또는 기타 적절한 공정을 포함하는 다양한 DPL 방법이 적용될 수 있다. 다른 유형의 핀 구조체 및 핀 구조체 재료도 본 개시 내용의 범위 내에 있음을 알아야 한다.
단계 2306에서, 핀 구조체의 소스/드레인 영역이 도핑된다. 일례로, 핀 구조체의 소스/드레인 영역은 적절한 도펀트를 주입하여 핀 구조체에 도펀트를 보충하도록 주입 공정을 수행하는 것에 의해 도핑된다. 다른 예에서, 핀 구조체의 소스/드레인 영역은 핀 구조체에 리세스를 형성하고 해당 리세스에 재료를 에피택셜 성장시키는 것에 의해 형성될 수 있다. 다른 유형의 소스/드레인 구조체 및 형성 공정은 본 개시 내용의 범위 내에 있음을 알아야 한다.
단계 2308에서, 게이트 구조체가 제1 활성 영역 및 복수의 제2 활성 영역에서 핀 구조체 위에 형성된다. 각각의 게이트 구조체(예, 도 2a에 예시된 바와 같은 게이트 스트립(208))는 게이트 유전체 층, 게이트 전극층 및/또는 다른 적절한 층, 예컨대, 캐핑층, 계면층, 일함수층, 확산/장벽층 등을 포함할 수 있다. 게이트 구조체 및/또는 핀 구조체는 게이트 구조체가 핀 구조체의 일부 주위를 감싸도록 패턴화될 수 있다. 일례로, 게이트 구조체는 핀 구조체의 적어도 3개의 표면(예, 상부 및 대향 측면)과 접촉할 수 있다. 다른 예에서, 게이트 구조체는 게이트 구조체가 핀 구조체의 제4 표면(예, 바닥 표면)과 접촉하도록 핀 구조체 주위 또는 대략적인 주위를 감싼다. 게이트 유전체 층은 실리콘 산화물, 실리콘 질화물, 하이-k 유전체 재료, 다른 적절한 유전체 재료 및/또는 이들의 조합과 같은 유전체 재료를 포함한다. 하이-k 유전체 재료의 예는 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 기타 적절한 하이-k 유전체 재료 및/또는 이들의 조합을 포함한다. 게이트 전극은 폴리실리콘, 알루미늄, 구리, 티타늄, 탄탈, 텅스텐, 몰리브덴, 탄탈 질화물, 니켈 실리사이드, 코발트 실리사이드, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 다른 적합한 재료 및/또는 이들의 조합과 같은 임의의 적절한 재료를 포함한다. 다른 게이트 구조체 및 재료도 본 개시 내용의 범위 내에 있음을 알아야 한다.
단계 2310에서, 제1 활성 영역 및 복수의 제2 활성 영역에서 소스 영역 및 드레인 영역 위에 컨택 구조체가 퇴적된다. 구체적으로, 소스 컨택 구조체 및 드레인 컨택 구조체를 퇴적하는 것은 예를 들어, 티타늄 질화물, 탄탈 질화물, 텅스텐 질화물, 루테늄 등등 또는 이들의 조합과 같은 장벽층을 퇴적한 다음, 알루미늄, 구리, 텅스텐 등등 또는 이들의 조합과 같은 금속 등의 도전 재료를 퇴적하는 것을 포함할 수 있다. 퇴적은 예를 들어, 화학적 기상 퇴적(CVD), 원자층 퇴적(ALD), 물리적 기상 퇴적(PVD) 등등 또는 이들의 조합에 의한 것일 수 있다. 여분의 장벽층 재료 및/또는 도전 재료는 화학적 기계적 연마(CMP) 등에 의해 추후 제거될 수 있다. 일부 실시예에서, 소스 컨택 구조체 및 드레인 컨택 구조체는 로우-k 유전체 층 또는 극저-k 유전체 층과 같은 층간 유전체(ILD)에 퇴적된다. 특히, 소스 컨택 구조체와 드레인 컨택 구조체는 층간 유전체(ILD)를 형성하고, ILD의 다른 부분을 노출된 상태로 남겨두면서 ILD의 일부를 덮는 마스크를 사용하여 ILD를 패턴화하고, ILD를 에칭하여 ILD의 노출된 부분을 제거함으로써 리세스를 형성하고, 리세스에 도전 재료를 퇴적하는 것에 의해 형성된다. 다른 유형의 형성 공정 및 재료도 본 개시 내용의 범위 내에 있음을 알아야 한다. 이와 같이, 개별 FinFET가 제1 활성 영역 및 복수의 제2 활성 영역에 제조된다.
단계 2312에서, 전기적 상호 접속 구조체가 제1 활성 영역 및 복수의 제2 활성 영역 사이에 형성된다. 전기적 상호 접속 구조체는 제1 활성 영역 및 복수의 제2 활성 영역에 위치한 개별 FinFET의 다양한 특징부 또는 구조체를 연결하도록 구성된다. 일부 실시예에서, 전기 상호 접속 구조체는 종래의 비아 또는 컨택과 같은 수직 상호 접속부 및 금속 라인과 같은 수평 상호 접속부를 포함하는 다층 상호 접속부를 포함한다. 이러한 전기 상호 연결 구조체는 한정되는 것은 아니지만, 구리, 텅스텐 및/또는 실리사이드를 포함하는 다양한 도전 재료로 제조된다. 일례로, 다마신 및/또는 이중 다마신 공정을 이용하여 구리 관련 다층 상호 접속 구조체를 형성한다. 따라서, 개별 FinFET는 헤더 스위치 또는 푸터 스위치로서 기능하도록 연결된다.
도 24는 일부 실시예에 따른 IC 제조 시스템의 블록도이다. 도 24에서, IC 제조 시스템(2400)은 전술한 파워 게이팅 셀(102)과 같은 IC 디바이스(2460)의 제조와 관련된 설계, 개발 및 제조 사이클 및/또는 서비스에서 서로 상호 작용하는 설계 하우스(2420), 마스크 하우스(2430) 및 IC 제조업체/제작자("팹(fab)")(2450)와 같은 엔티티를 포함한다. 시스템(2400)의 엔티티는 통신 네트워크에 의해 연결된다. 일부 실시예에서, 통신 네트워크는 단일 네트워크이다. 일부 실시예에서, 통신 네트워크는 인트라넷 및 인터넷과 같은 다양한 상이한 네트워크이다. 통신 네트워크는 유선 및/또는 무선 통신 채널을 포함한다. 각 엔티티는 하나 이상의 다른 엔티티와 상호 작용하고, 하나 이상의 다른 엔티티에 대해 서비스를 제공하고 및/또는 서비스를 수신한다. 일부 실시예에서, 설계 하우스(2420), 마스크 하우스(2430), 및 IC 팹(2450) 중 2개 이상은 하나의 대기업이 소유한다. 일부 실시예에서, 설계 하우스(2420), 마스크 하우스(2430) 및 IC 팹(2450) 중 2개 이상은 공동 시설에 공존하고 공동 자원을 사용한다.
설계 하우스(또는 설계팀)(2420)는 IC 설계 레이아웃 다이어그램(2422)을 생성한다. IC 설계 레이아웃 다이어그램(2422)은 예컨대, 전술한 파워 게이팅 셀(102)을 복수 개 포함하는 IC 디바이스와 같은 IC 디바이스(2460)를 위해 설계된 다양한 기하학적 패턴, 또는 IC 레이아웃 다이어그램을 포함한다. 기하학적 패턴은 제조될 IC 디바이스(2460)의 다양한 구성 요소를 구성하는 금속, 산화물 또는 반도체 층의 패턴에 대응한다. 다양한 층이 결합되어 다양한 IC 특징부를 형성한다. 예를 들어, IC 설계 레이아웃 다이어그램(2422)의 일부는 활성 영역, 게이트 전극, 소스 및 드레인, 층간 상호 접속부의 금속 라인 또는 비아, 반도체 기판(예, 실리콘 웨이퍼)과 해당 반도체 기판 상에 배치된 다양한 재료층에 형성될 패드 접합용 개구와 같은 다양한 IC 특징부를 포함한다. 설계 하우스(2420)는 IC 설계 레이아웃 다이어그램(2422)을 형성하기 위한 설계 절차를 구현한다. 설계 절차는 로직 설계, 물리적 설계 또는 배치 및 라우팅 중 하나 이상을 포함한다. IC 설계 레이아웃 다이어그램(2422)은 기하학적 패턴의 정보를 가지는 하나 이상의 데이터 파일로 제공된다. 예를 들어, IC 설계 레이아웃 다이어그램(2422)은 GDSII 파일 포맷 또는 DFII 파일 포맷으로 표현될 수 있다.
마스크 하우스(2430)는 데이터 준비(2432) 및 마스크 제조(2444)를 포함한다. 마스크 하우스(2430)는 IC 설계 레이아웃 다이어그램(2422)에 따라 IC 디바이스(2460)의 다양한 층을 제조하는데 사용될 하나 이상의 마스크(2445)를 제조하기 위해 IC 설계 레이아웃 다이어그램(2422)을 사용한다. 마스크 하우스(2430)는 IC 설계 레이아웃 다이어그램(2422)이 대표 데이터 파일("RDF")로 변환되는 마스크 데이터 준비(2432)를 수행한다. 마스크 데이터 준비(2432)는 RDF를 마스크 제조(2444)에 제공한다. 마스크 제조(2444)는 마스크 라이터(writer)를 포함한다. 마스크 라이터는 RDF를 마스크(레티클)(2445) 또는 반도체 웨이퍼(2453)와 같은 기판 상의 이미지로 변환한다. 설계 레이아웃 다이어그램(2422)은 마스크 데이터 준비(2432)에 의해 조작되어 마스크 라이터의 특정 특성 및/또는 IC 팹(2450)의 요건을 따른다. 도 24에서, 마스크 데이터 준비(2432) 및 마스크 제조(2444)는 별개의 요소로서 예시된다. 일부 실시예에서, 마스크 데이터 준비(2432) 및 마스크 제조(2444)는 통칭하여 마스크 데이터 준비로 지칭될 수 있다.
일부 실시예에서, 마스크 데이터 준비(2432)는 회절, 간섭, 기타 프로세스 효과 등에 의해 발생할 수 있는 것과 같은 이미지 오류를 보상하기 위해 리소그래피 향상 기술을 이용하는 광학 근접 보정(OPC)을 포함한다. OPC는 IC 설계 레이아웃 다이어그램(2422)을 조정한다. 일부 실시예에서, 마스크 데이터 준비(2432)는 축외(off-axis) 조명, 서브 해상도 지원 특징, 위상 시프팅 마스크, 다른 적절한 기술 등등 또는 이들의 조합과 같은 추가 해상도 향상 기술(RET)을 포함한다. 일부 실시예에서, 역 리소그래피 기술(ILT)이 또한 사용되며, 이는 OPC를 역 이미징 문제로 취급한다.
일부 실시예에서, 마스크 데이터 준비(2432)는 충분한 마진의 확보, 반도체 제조 공정의 변동성의 고려 등을 위해 특정 기하학적 및/또는 연결 제한을 포함하는 마스크 생성 규칙 세트로 OPC의 공정을 거친 IC 설계 레이아웃 다이어그램(2422)을 검사하는 마스크 규칙 검사기(MRC)를 포함한다. 일부 실시예에서, MRC는 마스크 생성 규칙을 충족하기 위해 OPC에 의해 수행된 수정의 일부를 취소할 수 있는 마스크 제조(2444) 동안의 제한을 보상하기 위해 IC 설계 레이아웃 다이어그램(2422)을 수정한다.
일부 실시예에서, 마스크 데이터 준비(2432)는 IC 디바이스(2460)를 제조하기 위해 IC 팹(2450)에 의해 구현될 프로세싱을 시뮬레이션하는 리소그래피 공정 검사(LPC)를 포함한다. LPC는 IC 설계 레이아웃 다이어그램(2422)을 기초로 이 프로세싱을 시뮬레이션하여 IC 디바이스(2460)와 같은 시뮬레이션된 제조 디바이스를 형성한다. LPC 시뮬레이션의 처리 파라미터는 IC 제조 사이클의 다양한 공정과 관련된 파라미터, IC를 제조하는데 사용되는 툴과 관련된 파라미터 및/또는 제조 공정의 다양한 양태를 포함할 수 있다. LPC는 에이리얼(aerial) 이미지 콘트라스트, 초점 심도("DOF"), 마스크 오류 향상 인자("MEEF"), 다른 적절한 인자 등등 또는 이들의 조합과 같은 다양한 인자 또는 이들의 조합을 고려한다. 일부 실시예에서, 시뮬레이션된 제조된 디바이스가 LPC에 의해 생성된 후, 시뮬레이션된 디바이스가 설계 규칙을 만족시키는 형상과 유사하지 않으면, OPC 및/또는 MRC가 반복되어 IC 설계 레이아웃 다이어그램(2422)을 더 구체화한다.
마스크 데이터 준비(2432)에 대한 상기 설명은 명료함을 위해 단순화되었음을 이해해야 한다. 일부 실시예에서, 데이터 준비(2432)는 제조 규칙에 따라 IC 설계 레이아웃 다이어그램(2422)을 수정하기 위한 로직 연산(LOP)과 같은 추가 특징을 포함한다. 추가로, 데이터 준비(2432) 동안에 IC 설계 레이아웃 다이어그램(2422)에 적용된 공정은 다양한 다른 순서로 실행될 수 있다.
마스크 데이터 준비(2432) 이후 및 마스크 제조(2444) 중에, 마스크(2445) 또는 마스크(2445)의 그룹이 수정된 IC 설계 레이아웃 다이어그램(2422)을 기초로 제조된다. 일부 실시예에서, 마스크 제조(2444)는 IC 설계 레이아웃 다이어그램(2422)에 기초한 하나 이상의 리소그래피 노출을 수행하는 것을 포함한다. 일부 실시예에서, 전자빔(e-빔) 또는 다중 e-빔의 메커니즘을 사용하여 수정된 IC 설계 레이아웃 다이어그램(2422)을 기초로 마스크(포토마스크 또는 레티클)(2445)에 패턴을 형성한다. 마스크(2445)는 다양한 기술로 형성될 수 있다. 일부 실시예에서, 마스크(2445)는 바이너리 기술을 이용하여 형성된다. 일부 실시예에서, 마스크 패턴은 불투명 영역 및 투명 영역을 포함한다. 웨이퍼에 코팅된 이미지 민감성 재료층(예, 포토레지스트)을 노출시키는데 사용되는 자외선(UV) 빔과 같은 조사빔은 불투명 영역에 의해 차단되고 투명 영역을 통해 투과된다. 일례로, 마스크(2445)의 바이너리 마스크 버전은 투명 기판(예, 용융된 석영) 및 바이너리 마스크의 불투명 영역에 코팅된 불투명 재료(예, 크롬)를 포함한다. 다른 예에서, 마스크(2445)는 위상 시프트 기술을 이용하여 형성된다. 마스크(2445)의 위상 시프트 마스크(PSM) 버전에서, 위상 시프트 마스크 상에 형성된 패턴의 다양한 특징부는 해상도 및 이미징 품질을 향상시키기 위해 적절한 위상차를 가지도록 구성된다. 다양한 예에서, 위상 시프트 마스크는 감쇠형(attenuated) PSM 또는 교번형(alternating) PSM일 수 있다. 마스크 제조(2444)에 의해 생성된 마스크(들)는 다양한 공정에서 사용된다. 예를 들어, 이러한 마스크(들)는 반도체 웨이퍼(2453)에 다양한 도핑 영역을 형성하기 위한 이온 주입 공정, 반도체 웨이퍼(2453)에 다양한 에칭 영역을 형성하기 위한 에칭 공정, 및/또는 다른 적절한 공정에 사용된다.
IC 팹(2450)은 웨이퍼 제조(2452)를 포함한다. IC 팹(2450)은 다양한 상이한 IC 제품의 제조를 위한 하나 이상의 제조 설비를 포함하는 IC 제조 사업이다. 일부 실시예에서, IC 팹(2450)은 반도체 파운드리이다. 예를 들어, 복수의 IC 제품의 전공정 제조(FEOL 제조)를 위한 제조 시설이 있을 수 있는 반면, 제2 제조 시설은 IC 제품의 상호 접속 및 패키징을 위한 후공정 제조(BEOL 제조)를 제공할 수 있고, 제3 제조 시설은 파운드리 사업을 위한 다른 서비스를 제공할 수 있다.
IC 팹(2450)은 IC 디바이스(2460)를 제조하기 위해 마스크 하우스(2430)에 의해 제조된 마스크(들)(2445)를 사용한다. 따라서, IC 팹(2450)은 IC 디바이스(2460)를 제조하기 위해 적어도 간접적으로 IC 설계 레이아웃 다이어그램(2422)을 사용한다. 일부 실시예에서, 반도체 웨이퍼(2453)는 IC 디바이스(2460)를 형성하기 위해 마스크(들)(2445)를 사용하여 IC 팹(2450)에 의해 제조된다. 일부 실시예에서, IC 제조는 IC 설계 레이아웃을 적어도 간접적으로 기초하여 하나 이상의 리소그래피 노출을을 수행하는 것을 포함한다. 반도체 웨이퍼(2453)는 실리콘 기판 또는 그 위에 형성된 재료층을 갖는 다른 적절한 기판을 포함한다. 반도체 웨이퍼(2453)는 (후속 제조 단계에서 형성되는) 다양한 도핑 영역, 유전체 특징부, 다중 레벨 상호 접속부 등등 중의 하나 이상을 더 포함한다.
일부 개시된 실시예에 따르면, 집적 회로 상에 파워 게이팅 셀이 제공된다. 파워 게이팅 셀은: 중심 영역; 상기 중심 영역을 둘러싸는 주변 영역; 상기 중심 영역에 위치한 제1 활성 영역 - 상기 제1 활성 영역은 제1 방향에 수직인 제2 방향으로 연장되는 적어도 4개의 핀 구조체에 대응하는 상기 제1 방향의 제1 폭을 가짐 -; 및 상기 주변 영역에 위치한 복수의 제2 활성 영역 - 각각의 제2 활성 영역은 상기 제2 방향으로 연장되는 하나 이상 3개 이하의 핀 구조체에 대응하는 상기 제1 방향의 제2 폭을 가짐 - 을 포함한다.
일부 개시된 실시예에 따르면, 집적 회로가 제공된다. 집적 회로는 기능을 수행하도록 구성된 표준 로직 셀; 및 상기 표준 로직 셀에 결합되며 제어 신호에 응답하여 상기 표준 로직 셀에 대한 전원 공급을 끊도록 구성된 파워 게이팅 셀을 포함하고, 상기 파워 게이팅 셀은 중심 영역 및 상기 중심 영역을 둘러싸는 주변 영역을 포함한다. 상기 파워 게이팅 셀은: 상기 중심 영역에 위치한 제1 활성 영역 - 상기 제1 활성 영역은 제1 방향에 수직인 제2 방향으로 연장되는 적어도 4개의 핀 구조체에 대응하는 상기 제1 방향의 제1 폭을 가짐 -; 및 상기 주변 영역에 위치한 복수의 제2 활성 영역 - 각각의 제2 활성 영역은 상기 제2 방향으로 연장되는 하나 이상 3개 이하의 핀 구조체에 대응하는 상기 제1 방향의 제2 폭을 가짐 - 을 더 포함한다.
추가로 개시된 실시예에 따르면, 집적 회로 상에 파워 게이팅 셀을 제조하는 방법이 제공된다. 방법은: 기판을 제공하는 단계 - 상기 기판 상에는 제1 활성 영역 및 복수의 제2 활성 영역이 있고, 상기 제1 활성 영역은 파워 게이팅 셀의 중심 영역에 위치하며, 제1 방향에 수직인 제2 방향으로 연장되는 적어도 4개의 핀 구조체에 대응하는 상기 제1 방향의 제1 폭을 가지며, 상기 중심 영역을 둘러싸도록 상기 파워 게이팅 셀의 주변 영역에 위치한 상기 복수의 제2 활성 영역은 각각 제2 방향으로 연장되는 하나 이상 3개 이하의 핀 구조체에 대응하는 제1 방향의 제2 폭을 가짐 -; 상기 제1 활성 영역 및 상기 복수의 제2 활성 영역 위에 핀 구조체를 형성하는 단계; 상기 핀 구조체의 소스 영역 및 드레인 영역을 도핑하는 단계; 및 상기 제1 활성 영역 및 상기 복수의 제2 활성 영역에서 상기 핀 구조체 위에 게이트 구조체를 형성하는 단계를 포함한다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 균등적인 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
<부기>
1. 집적 회로 상의 파워 게이팅 셀에 있어서,
중심 영역;
상기 중심 영역을 둘러싸는 주변 영역;
상기 중심 영역에 위치한 제1 활성 영역 - 상기 제1 활성 영역은 제1 방향에 수직인 제2 방향으로 연장되는 적어도 4개의 핀 구조체에 대응하는 상기 제1 방향의 제1 폭을 가짐 -; 및
상기 주변 영역에 위치한 복수의 제2 활성 영역 - 각각의 제2 활성 영역은 상기 제2 방향으로 연장되는 하나 이상 3개 이하의 핀 구조체에 대응하는 상기 제1 방향의 제2 폭을 가짐 -
을 포함하는 파워 게이팅 셀.
2. 제1항에 있어서, 상기 집적 회로는 상기 제2 방향으로 연장되는 글로벌(global) 핀 그리드 세트를 포함하고, 상기 제1 활성 영역에 대응하는 상기 적어도 4개의 핀 구조체는 상기 글로벌 핀 그리드 세트와 정렬되는 것인 파워 게이팅 셀.
3. 제1항에 있어서, 상기 복수의 제2 활성 영역 각각에 대응하는 상기 하나 이상 3개 이하의 핀 구조체는 상기 글로벌 핀 그리드 세트와 정렬되지 않는 것인 파워 게이팅 셀.
4. 제1항에 있어서, 상기 파워 게이팅 셀은, 제어 신호에 응답하여 상기 집적 회로 상의 표준 로직 셀에 대한 전원 공급을 차단하도록 구성된 헤더 셀(header cell)인 것인 파워 게이팅 셀.
5. 제1항에 있어서, 상기 파워 게이팅 셀은, 제어 신호에 응답하여 상기 집적 회로 상의 표준 로직 셀에 대한 전원 공급을 차단하도록 구성된 푸터 셀(footer cell)인 것인 파워 게이팅 셀.
6. 제1항에 있어서, 상기 제2 폭은 하나의 핀 구조체에 대응하는 것인 파워 게이팅 셀.
7. 제1항에 있어서, 상기 제2 폭은 2개의 핀 구조체에 대응하는 것인 파워 게이팅 셀.
8. 제1항에 있어서, 상기 제2 폭은 3개의 핀 구조체에 대응하는 것인 파워 게이팅 셀.
9. 집적 회로에 있어서,
기능을 수행하도록 구성된 표준 로직 셀; 및
상기 표준 로직 셀에 결합되며 제어 신호에 응답하여 상기 표준 로직 셀에 대한 전원 공급을 끊도록 구성된 파워 게이팅 셀
을 포함하고, 상기 파워 게이팅 셀은 중심 영역 및 상기 중심 영역을 둘러싸는 주변 영역을 포함하며,
상기 파워 게이팅 셀은,
상기 중심 영역에 위치한 제1 활성 영역 - 상기 제1 활성 영역은 제1 방향에 수직인 제2 방향으로 연장되는 적어도 4개의 핀 구조체에 대응하는 상기 제1 방향의 제1 폭을 가짐 -; 및
상기 주변 영역에 위치한 복수의 제2 활성 영역 - 각각의 제2 활성 영역은 제2 방향으로 연장되는 하나 이상 3개 이하의 핀 구조체에 대응하는 상기 제1 방향의 제2 폭을 가짐 -
을 더 포함하는 것인 집적 회로.
10. 제9항에 있어서, 상기 집적 회로는 상기 제2 방향으로 연장되는 글로벌(global) 핀 그리드 세트를 포함하고, 상기 제1 활성 영역에 대응하는 상기 적어도 4개의 핀 구조체는 상기 글로벌 핀 그리드 세트와 정렬되는 것인 집적 회로.
11. 제9항에 있어서, 상기 복수의 제2 활성 영역 각각에 대응하는 상기 하나 이상 3개 이하의 핀 구조체는 상기 글로벌 핀 그리드 세트와 정렬되지 않는 것인 집적 회로.
12. 제9항에 있어서, 상기 파워 게이팅 셀은 제어 신호에 응답하여 상기 집적 회로 상의 표준 로직 셀에 대한 전원 공급을 차단하도록 구성된 헤더 셀인 것인 집적 회로.
13. 제9항에 있어서, 상기 파워 게이팅 셀은 제어 신호에 응답하여 상기 집적 회로 상의 표준 로직 셀에 대한 전원 공급을 차단하도록 구성된 푸터 셀인 것인 집적 회로.
14. 제9항에 있어서, 상기 제2 폭은 하나의 핀 구조체에 대응하는 것인 집적 회로.
15. 제9항에 있어서, 상기 제2 폭은 2개의 핀 구조체에 대응하는 것인 집적 회로.
16. 제9항에 있어서, 상기 제2 폭은 3개의 핀 구조체에 대응하는 것인 집적 회로.
17. 집적 회로 상에 파워 게이팅 셀을 제조하는 방법에 있어서,
기판을 제공하는 단계 - 상기 기판 상에는 제1 활성 영역 및 복수의 제2 활성 영역이 있고, 상기 제1 활성 영역은 파워 게이팅 셀의 중심 영역에 위치하며, 제1 방향에 수직인 제2 방향으로 연장되는 적어도 4개의 핀 구조체에 대응하는 상기 제1 방향의 제1 폭을 가지며, 상기 중심 영역을 둘러싸도록 상기 파워 게이팅 셀의 주변 영역에 위치한 상기 복수의 제2 활성 영역은 각각 제2 방향으로 연장되는 하나 이상 3개 이하의 핀 구조체에 대응하는 제1 방향의 제2 폭을 가짐 -;
상기 제1 활성 영역 및 상기 복수의 제2 활성 영역 위에 핀 구조체를 형성하는 단계;
상기 핀 구조체의 소스 영역 및 드레인 영역을 도핑하는 단계; 및
상기 제1 활성 영역 및 상기 복수의 제2 활성 영역에서 상기 핀 구조체 위에 게이트 구조체를 형성하는 단계
를 포함하는 방법.
18. 제17항에 있어서,
상기 소스 영역 및 상기 드레인 영역 위에 컨택 구조체를 퇴적하는 단계를 더 포함하는 방법.
19. 제18항에 있어서,
상기 제1 활성 영역 및 상기 복수의 제2 활성 영역 사이에 전기적 상호 접속 구조체를 형성하는 단계를 더 포함하는 방법.
20. 제17항에 있어서, 상기 게이트 구조체를 형성하는 단계는,
게이트 유전체 층을 형성하는 단계; 및
상기 게이트 유전체 층 위에 게이트 전극층을 퇴적하는 단계
를 포함하는 것인 방법.

Claims (10)

  1. 집적 회로 상의 파워 게이팅 셀에 있어서,
    중심 영역;
    상기 중심 영역을 둘러싸는 주변 영역;
    상기 중심 영역에 위치한 제1 활성 영역 - 상기 제1 활성 영역은 제1 방향에 수직인 제2 방향으로 연장되는 적어도 4개의 핀 구조체에 대응하는 상기 제1 방향의 제1 폭을 가짐 -; 및
    상기 주변 영역에 위치한 복수의 제2 활성 영역 - 각각의 제2 활성 영역은 상기 제2 방향으로 연장되는 하나 이상 3개 이하의 핀 구조체에 대응하는 상기 제1 방향의 제2 폭을 가짐 -
    을 포함하는 파워 게이팅 셀.
  2. 제1항에 있어서, 상기 집적 회로는 상기 제2 방향으로 연장되는 글로벌(global) 핀 그리드 세트를 포함하고, 상기 제1 활성 영역에 대응하는 상기 적어도 4개의 핀 구조체는 상기 글로벌 핀 그리드 세트와 정렬되는 것인 파워 게이팅 셀.
  3. 제2항에 있어서, 상기 복수의 제2 활성 영역 각각에 대응하는 상기 하나 이상 3개 이하의 핀 구조체는 상기 글로벌 핀 그리드 세트와 정렬되지 않는 것인 파워 게이팅 셀.
  4. 제1항에 있어서, 상기 파워 게이팅 셀은,
    i) 제어 신호에 응답하여 상기 집적 회로 상의 표준 로직 셀에 대한 전원 공급을 차단하도록 구성된 헤더 셀(header cell), 또는
    ii) 제어 신호에 응답하여 상기 집적 회로 상의 표준 로직 셀에 대한 전원 공급을 차단하도록 구성된 푸터 셀(footer cell),
    중 하나인 것인 파워 게이팅 셀.
  5. 제1항에 있어서, 상기 제2 폭은,
    i) 하나의 핀 구조체,
    ii) 2개의 핀 구조체, 또는
    iii) 3개의 핀 구조체,
    중 하나에 대응하는 것인 파워 게이팅 셀.
  6. 집적 회로에 있어서,
    기능을 수행하도록 구성된 표준 로직 셀; 및
    상기 표준 로직 셀에 결합되며 제어 신호에 응답하여 상기 표준 로직 셀에 대한 전원 공급을 끊도록 구성된 파워 게이팅 셀
    을 포함하고, 상기 파워 게이팅 셀은 중심 영역 및 상기 중심 영역을 둘러싸는 주변 영역을 포함하며,
    상기 파워 게이팅 셀은,
    상기 중심 영역에 위치한 제1 활성 영역 - 상기 제1 활성 영역은 제1 방향에 수직인 제2 방향으로 연장되는 적어도 4개의 핀 구조체에 대응하는 상기 제1 방향의 제1 폭을 가짐 -; 및
    상기 주변 영역에 위치한 복수의 제2 활성 영역 - 각각의 제2 활성 영역은 상기 제2 방향으로 연장되는 하나 이상 3개 이하의 핀 구조체에 대응하는 상기 제1 방향의 제2 폭을 가짐 -
    을 더 포함하는 것인 집적 회로.
  7. 집적 회로 상에 파워 게이팅 셀을 제조하는 방법에 있어서,
    기판을 제공하는 단계 - 상기 기판 상에는 제1 활성 영역 및 복수의 제2 활성 영역이 있고, 상기 제1 활성 영역은 상기 파워 게이팅 셀의 중심 영역에 위치하며, 제1 방향에 수직인 제2 방향으로 연장되는 적어도 4개의 핀 구조체에 대응하는 상기 제1 방향의 제1 폭을 가지며, 상기 파워 게이팅 셀의 주변 영역에 위치한 상기 복수의 제2 활성 영역은 상기 중심 영역을 둘러싸고, 각각의 제2 활성 영역은 상기 제2 방향으로 연장되는 하나 이상 3개 이하의 핀 구조체에 대응하는 상기 제1 방향의 제2 폭을 가짐 -;
    상기 제1 활성 영역 및 상기 복수의 제2 활성 영역 위에 핀 구조체를 형성하는 단계;
    상기 핀 구조체의 소스 영역 및 드레인 영역을 도핑하는 단계; 및
    상기 제1 활성 영역 및 상기 복수의 제2 활성 영역에서 상기 핀 구조체 위에 게이트 구조체를 형성하는 단계
    를 포함하는 방법.
  8. 제7항에 있어서,
    상기 소스 영역 및 상기 드레인 영역 위에 컨택 구조체를 퇴적하는 단계를 더 포함하는 방법.
  9. 제8항에 있어서,
    상기 제1 활성 영역 및 상기 복수의 제2 활성 영역 사이에 전기적 상호 접속 구조체를 형성하는 단계를 더 포함하는 방법.
  10. 제7항에 있어서, 상기 게이트 구조체를 형성하는 단계는,
    게이트 유전체 층을 형성하는 단계; 및
    상기 게이트 유전체 층 위에 게이트 전극층을 퇴적하는 단계
    를 포함하는 것인 방법.
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