CN102779201A - 用于将平面设计转换为FinFET设计的系统和方法 - Google Patents

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Abstract

公开了用于根据具有平面晶体管的器件的第一布局生成具有FinFET的器件的布局的方法。分析平面布局，并以匹配方式生成对应的FinFET结构。然后，优化生成的FinFET结构。可以在验证和输出FinFET布局之前生成伪图案和新金属层。本发明还提供了用于将平面设计转换为FinFET设计的系统和方法。

Description

用于将平面设计转换为FinFET设计的系统和方法
相关申请的交叉参考
本申请要求于2011年4月29日提交的美国临时专利申请序列号为61/480,470的优先权，其全部内容结合于此作为参考。
技术领域
本公开内容总的来说涉及集成电路器件的设计和制造，更具体地来说，涉及用于形成鳍式场效应晶体管(FinFET)器件的系统和方法。
背景技术
在快速发展的半导体制造工业中，互补金属氧化物半导体(CMOS)FinFET器件越来越多地用于许多逻辑和其他应用，并且集成到各种不同类型的半导体器件中。FinFET器件通常包括具有高纵横比的半导体鳍，其中，形成晶体管的沟道和源极/漏极区域。在半导体鳍的一部分的侧面的上方并沿着半导体鳍的一部分的侧面形成栅极。鳍的使用增加了用于相同面积的沟道和源极/漏极区域的表面积。FinFET中增加的表面积产生更快、更可靠且更好控制的半导体晶体管器件，该半导体晶体管器件消耗更少的功率。
最初利用具有限定每个FinFET的边界的计算机辅助设计(CAD)层的FinFET结构来进行新的先进设计。随着制造工艺前进到越来越小的技术节点，原来以较大技术节点设计的器件由于按照诸如增加性能和效率以及减小管芯尺寸的方法以较小技术节点进行制造而获得优势。类似地，使用平面晶体管设计的器件也可以由于通过使用FinFET进行制造而获得优势。然而，由于不同的设计规则应用于平面结构布局和FinFET结构布局，所以手动将器件的多个部分从平面布局转换为FinFET布局可能与创建新设计类似并且是大量占用资源的工艺。对于已经使用平面晶体管制造的产品，包括变为晶体管层上方的半导体层的转换将要求创建许多新的光掩模，这大大增加了制造成本。
如此，持续寻求用于自动将平面结构布局转换为FinFET结构布局的改进方法。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种生成FinFET结构布局的方法，包括：接收用于集成电路(IC)设计的平面结构布局，所述平面结构布局包括多个平面有源区域；生成多个FinFET有源区域，所述多个FinFET有源区域与所述多个平面有源区域相对应；对于每个FinFET有源区域，使用FinFET有源区域宽度与平面有源区域宽度的指定宽度比计算最优FinFET有源区域宽度；以及根据所述最优FinFET有源区域宽度，在每个FinFET有源区域中生成芯轴。
在该方法中，FinFET有源区域宽度与平面有源区域宽度的所述指定宽度比为1.9。
在该方法中，根据所述最优FinFET有源区域宽度在每个FinFET有源区域中生成芯轴包括：在每个FinFET有源区域中生成多个芯轴，使得所述FinFET有源区域宽度更接近所述最优FinFET有源区域宽度。
在该方法中，FinFET有源区域宽度与平面有源区域宽度的所述指定宽度比由于FinFET有源区域导电类型而不同。
该方法还包括：输出用于所述IC设计的FinFET结构布局。
该方法还包括：检查设计规则以避免任何空间上的违规。
该方法还包括：确定用于FinFET有源区域的贝塔数；确定用于平面有源区域的贝塔数，所述平面有源区域与所述FinFET有源区域相对应；以及调节所述FinFET有源区域中的芯轴，使得所述FinFET有源区域的贝塔数与所述平面有源区域的贝塔数的贝塔比在预定的最优贝塔比范围内。
在该方法中，所述预定的最优贝塔比范围为大约0.85至大约1.15。
在该方法中，所述预定的最优贝塔比范围为大约1.05。
在该方法中，调节每个FinFET有源区域中的芯轴包括以下步骤中的一个或多个：在一个方向上扩展FinFET有源区域；在一个方向上扩展FinFET有源区域的一部分；以及偏移FinFET有源区域。
在该方法中，调节每个FinFET有源区域中的芯轴还包括：检查设计规则以避免任何空间上的违规。
根据本发明的另一方面，提供了一种生成FinFET结构布局的方法，包括：接收用于IC设计的平面结构布局，所述平面结构布局包括多个平面有源区域；生成多个FinFET有源区域，所述多个FinFET有源区域与多个平面结构有源区域相对应；在所述多个FinFET有源区域的每一个中生成芯轴；对于每个FinFET有源区域，计算FinFET有源区域宽度相对于用于对应平面有源区域的平面有源区域宽度的宽度比；以及如果所计算的宽度比小于指定的宽度比，则优化每个FinFET有源区域中的芯轴。
该方法还包括：对于每个FinFET有源区域，使用所生成的芯轴和位置计算鳍数；以及对于鳍数为1的每个FinFET有源区域，将鳍数增加到2。
在该方法中，将鳍数增加到2包括：在一个方向上扩展每个FinFET有源区域或者偏移芯轴生成点。
在该方法中，所述指定的宽度比为1.9。
在该方法中，优化每个FinFET有源区域中的芯轴包括以下步骤中的一个或多个：在一个方向上扩展FinFET有源区域；在一个方向上扩展FinFET有源区域的一部分；以及偏移芯轴生成点。
在该方法中，FinFET有源区域宽度与平面有源区域宽度的所述指定宽度比由于FinFET有源区域导电类型而不同。
该方法还包括：输出用于所述IC设计的FinFET结构布局。
该方法还包括：确定用于FinFET有源区域的贝塔数；确定用于平面有源区域的贝塔数，所述平面有源区域与所述FinFET有源区域相对应；以及调节所述FinFET有源区域中的芯轴，使得所述FinFET有源区域的贝塔数与所述平面有源区域的贝塔数的贝塔比在预定的最优贝塔比范围内。
在该方法中，所述预定的最优贝塔比范围为大约0.85至大约1.15。
附图说明
当结合附图进行阅读时，根据以下详细描述更好地理解本公开内容的各个方面。应该强调的是，根据工业中的标准实践，各种部件没有按比例绘制。实际上，为了讨论的清楚，可以任意增加或减小各个部件的尺寸。
图1A示出了根据本公开内容的特定实施例的用于将平面结构布局转换为FinFET结构布局的方法的流程图。
图1B示出了平面结构布局的一部分。
图2示出了根据本公开内容的各个实施例的用于生成对平面和FinFET结构进行匹配的芯轴(mandrel)和其他FinFET部件的方法的流程图。
图3至图8示出了根据本公开内容的各个实施例的用于芯轴生成的FinFET单元和FinFET边界匹配的各个实例。
图9A示出了根据本公开内容的各个实施例的用于优化FinFET有源区域的方法的流程图。
图9B至图9E示出了根据本公开内容的各个实施例的优化FinFET有源区域的各个实例。
图10示出了根据本公开内容的各个实施例的用于生成FinFET有源区域周围、FinFET伪区域中、以及全局空区域中的伪芯轴的方法的流程图。
图11至图13示出了根据本公开内容的各个实施例的伪芯轴生成的各个实例。
图14A示出了根据本公开内容的各个实施例的用于在FinFET结构布局中创建金属层的方法的流程图。
图14B示出了根据本公开内容的各个实施例的包括M0金属层的IC设计层的截面图。
图15至图16示出了根据本公开内容的各个实施例的用于金属层的金属线的各个实例。
图17是根据本公开内容的各个方面的可用于生成布局的机器的简化示意图。
具体实施方式
以下详细讨论说明性实施例的制造和使用。然而，应该理解，本公开内容提供了许多可以在各种具体环境中实现的可应用发明概念。以下描述了部件和布置的特定实例以简化本公开内容。当然，这些仅仅是实例而不用于限制。例如，以下描述中第一部件形成在第二部件上方可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且还可以包括额外部件可以形成在第一部件和第二部件之间使得第一部件和第二部件没有直接接触的实施例。当然，描述可以具体说明部件是否彼此直接接触。此外，本公开内容可以在各个实例中重复参考标号和/或字母。这种重复是为了简化和清楚的目的，其本身没有指定所讨论的各个实施例和/或结构之间的关系。所讨论的具体实施例仅仅是说明性的，并且没有限定本发明的范围。
鳍式场效应晶体管(FinFET)使用基本上为矩形的鳍结构，通常以两种方式中的一种来形成矩形的鳍结构。在第一种方法中，通过在体硅上首先图案化和沉积硬掩模层来将衬底上的体硅蚀刻为矩形的鳍形状。硬掩模形成覆盖鳍顶部的图案。然后，蚀刻体硅以在由硬掩模层覆盖的区域之间形成沟槽。通过在沟槽中沉积介电材料(通常为氧化硅)将沟槽形成为浅沟槽隔离(STI)部件。通常过量沉积介电材料以完全覆盖鳍，以及如果还没有去除硬掩模层，则任选地覆盖硬掩模层。平坦化介电材料向下到达到鳍/硬掩模的顶面，然后通过蚀刻到达鳍顶部下方的层，使得鳍的一部分在STI的上方突出。
在第二种方法中，通过沉积STI层并在其中蚀刻沟槽，首先在体硅材料上方形成STI部件。STI部件之间的沟槽的底部暴露体硅。然后，例如通过使用外延工艺，在沟槽中生长硅以形成鳍。一旦达到预期的鳍高度，STI就被蚀刻到鳍顶部下方的层，以暴露鳍的一部分。体硅材料可以为硅衬底或沉积硅，诸如绝缘体上硅(SOI)，其中，在SOI和下面的硅衬底之间具有阻挡氧化物(BOX)层。
在第一种方法的变型例中，通过使用芯轴的工艺来形成用于蚀刻进体硅的硬掩模。形成光刻胶图案并用于蚀刻芯轴图案。然后，在芯轴的周围沉积共形隔离件材料。共形隔离件通常由形成比芯轴薄的隔离件侧壁的硬掩模材料形成。然后，隔离件之间的芯轴材料在后续蚀刻操作中被去除，从而仅留下隔离件。然后，一些隔离件被用作蚀刻下面的硅层、形成鳍结构的硬掩模。使用芯轴/隔离件方法，与未修改的传统第一方法相比，可以形成靠的更近的较薄的鳍。
根据本公开内容的各个实施例的自动将平面结构布局转换为FinFET结构布局的系统和方法使用利用芯轴的第一种方法的变型例，但是还可以使用其他方法，诸如使用芯轴的第一种方法。可以通过将平面晶体管转换为FinFET来获得各种性能提高。然而，对于现有产品，为所有层制造光掩模和重新设计的成本非常高；因此，重要的是尽可能重新利用来自现有产品的许多光掩模。具体地，避免晶体管层上方的层的布局的变化，以使创建的新光掩模的数量最小且使重新设计的层的数量最小。
图1A示出了生成用于使用平面结构布局制造FinFET结构的集成电路(IC)设计的半导体工艺流程11，从而可以使新光掩模的数量最小且提供包括使用FinFET的优点的FinFET布局结构。在操作13中，接收用于IC设计的平面结构布局。IC设计包括整个芯片的平面结构布局。根据IC的类型，设计可以包括：逻辑单元、模拟单元、存储器(诸如静态随机存取存储器)、用于这些单元的外围输入/输出以及用于整个芯片的输入/输出单元。图1B是平面结构布局的部分100的实例。平面结构布局包括平面有源区域111、113和115、平面伪区域117以及其他部件，诸如栅极101、103、105、107(伪栅极)和用于每个平面有源区域的接触件121、栅极(123)和用于平面伪区域接触件(125)。通常，每个有源区域形成一个晶体管，其可以具有p型或n型导电性。例如，平面有源区域111和115共享栅极结构(101和105)，并且可以具有相反的导电性，使得一个晶体管(例如，111)具有p型导电性，而另一晶体管(例如，115)具有n型导电性。
在操作15中，分析平面结构布局。可以实施各种分析。例如，如果在不具有相关分层树(也称为平面布局(flattened layout))的情况下提供平面结构，则分析平面结构布局以提取分层列表和分层树。可以通过将布局划分为多个单元(其可以包括一个或多个平面有源区域)以及通过深度和连接性将单元进行分组来提取分层树。不同组中的单元可以在逻辑上相互独立。然而，应该意识到，在IC设计中多次重新使用一些单元，有时以不同的分层顺序。重新使用的单元可以包含具有相同大小和形状的平面有源区域；然而，单元可以被旋转、平移(translate)或者可以为原始单元的镜像。
在操作17中，生成对应于平面结构布局中的平面有源区域的FinFET有源区域。可以最初生成FinFET有源区域以具有与平面有源区域相同的尺寸。由于使用三维的FinFET代替二维的平面晶体管，所以有效FinFET宽度大于具有相同大小的布局面积的平面晶体管。换句话说，FinFET有源区域可以小于平面晶体管，并且仍然保持有利的晶体管特性。通常，FinFET有源区域的尺寸与对应的平面有源区域的尺寸相同或者小于对应的平面有源区域的尺寸。由于不同的设计规则应用于平面结构布局和FinFET结构布局，所以生成的FinFET有源区域通常基于设计规则进行变化。例如，两个有源区域可以在FinFET布局中非常紧密但在平面布局中不紧密。图3示出了平面有源区域(341、343、345和347)以及对应的FinFET有源区域(301、303、305和307)的一些实例。在每个实例中，FinFET有源区域宽度小于由其生成该FinFET有源区域的平面有源区域宽度；然而，有源区域的长度相同。
在操作19中，FinFET有源区域相匹配，并且生成每个FinFET有源区域中的芯轴。由于鳍的数量和位置可以影响FinFET的电特性，所以无论何时从平面结构布局中检测出对称图案，都尽可能接近地匹配FinFET有源区域。可以通过反射的镜像、通过旋转的旋转图像或者通过平移获得对称图案。在一个实例中，平面单元可以包括多个恰好相同的平面有源区域。然后，尽可能地匹配对应的FinFET有源区域，以在每个FinFET有源区域内具有恰好相同数量和相同位置的鳍，使得每个FinFET的电特性和布局环境也相同。在另一实例中，平面单元可以包括相互作为镜像的多个平面有源区域。然后，也使对应的FinFET有源区域匹配，使得鳍的图案为关于(across)相同的单元对称线(mirror line)的镜像。在又一实例中，平面单元可以包括相互为旋转图像的多个平面有源区域。然后，也使对应的FinFET有源区域匹配，使得鳍的图案相互为旋转图像。
可以逐单元或者逐有源区域来进行匹配。因此，多个平面单元可以恰好相同，对应的FinFET单元也匹配，使得对应的FinFET单元具有相同数量和位置的鳍。平面单元相互可以为镜像或旋转图像。在这些情况下，使对应的FinFET单元匹配，使得其中的鳍在镜像或旋转图像处具有相同的数量。
图2示出了用于半导体制造商的FinFET有源区域匹配和芯轴生成工艺。半导体制造商可以访问或不访问IC设计的分层结构，因此可以不具有来自平面结构布局的单元信息。如上所讨论的，可以分析平面结构布局以确定单元和分层信息。然而，多组单元和分层信息可以用于有根据地描述相同的平面结构布局。因此，用于匹配单元的工艺对于半导体制造商和IC设计者来说可能不同，前者有时候不具有用于CI设计或部分IC设计的分层信息。
在操作213中，使用在图1A的操作17中生成的FinFET有源区域限定FinFET单元和/或FinFET边界。与FinFET边界类似，FinFET单元可以包括一个或多个FinFET有源区域。FinFET单元还可以包括一个或多个FinFET边界。FinFET单元和FinFET边界之间的差别为如何在其中生成芯轴。FinFET边界可以仅具有一个芯轴生成点。如果多于一个的话，则FinFET边界中的所有FinFET有源区域都通过设计规则接合在一起以共享一组等间隔的鳍。换句话说，一个FinFET边界的FinFET有源区域中独立生成的鳍将违背诸如间隔和宽度的设计规则。作为实例，一个FinFET边界可以包括两个FinFET有源区域，两个FinFET有源区域在沟道方向(与鳍平行)或沟道宽度方向(与栅极平行)上太靠拢。然后，这些FinFET有源区域被限定到FinFET边界中。
在操作215中，分析每个FinFET单元以确定其是否对称或具有对称FinFET边界。根据结果，在FinFET单元中不同地生成芯轴。
图3示出了具有不同种类的对称性的四个FinFET有源区域301、303、305和307的对称FinFET单元300。四个FinFET有源区域被FinFET边界311、313、315和317包围。FinFET有源区域303是FinFET有源区域301的镜像，其中对称线333在沟道宽度方向上。沟道方向横跨栅极，因此，与栅极351和353垂直。沟道宽度方向与沟道方向垂直，并且与栅极351和353平行。FinFET有源区域305为FinFET有源区域301的镜像，其中，对称线331在沟道方向(与栅极351和353垂直)上。FinFET有源区域305还是FinFET有源区域303的180度旋转图像。FinFET有源区域307是FinFET有源区域303或305的镜像，其中，用于303的对称线331在沟道方向上或者用于305的对称线333在沟道宽度方向上。FinFET有源区域307还是FinFET有源区域301的180度旋转图像。FinFET单元300是对称的，因为这些FinFET有源区域均通过旋转或反射对称。注意，不要求100％的对称。如果FinFET有源区域基本对称(如85％以上或90％以上的对称)，则可以以匹配方式生成芯轴。
确定FinFET单元是否对称的另一方法涉及关于不同中心线(例如，对称线331和333)将在FinFET单元中的各个点进行比较。如果FinFET单元具有反射对称，则横跨一条中心线的点应该相同。在FinFET单元300的实例中，横跨任一条中心线的点都相同。如果FinFET单元或FinFET边界具有相对于中心线的反射对称，则中心线为对称线。根据技术节点，足够数量的样本点进行比较以确保对称，但不要求绝对对称。例如，如果85％以上或90％以上的样本点相同，则可以说FinFET单元对称并且可以以匹配方式生成芯轴。
为了匹配芯轴并从而确保这些FinFET有源区域具有类似的电特性，生成芯轴使得如果FinFET有源区域翻转回或旋转回原始图像，则FinFET有源区域内的芯轴相同。换句话说，较长的芯轴与FinFET有源区域的较长边缘均相等间隔。由于芯轴间距在所有FinFET边界中均相同，所以如果生成较长的芯轴以与FinFET有源区域的较长边缘等间隔，则所有的其他芯轴也匹配。
芯轴生成的一种方法为根据芯轴生成点来生成芯轴。从芯轴生成点开始向右到达FinFET边界的下一角部，生成第一边缘芯轴。根据特定的芯轴间距(其基于技术节点和所使用的光刻技术来限定)向上生成连续的芯轴。使用该方法，如果总是选择FinFET边界的左下角作为芯轴生成点，则将在FinFET边界311和315中生成非匹配芯轴。因此，为了匹配芯轴，改变芯轴生成点以确保匹配。使用FinFET边界311和315作为实例，如果点321和323(均为FinFET边界的左下角)被用作生成点，则所得到的芯轴将在FinFET有源区域301和305中不匹配。然而，如图3所示，如果用于FinFET边界315的生成点偏移到点325，则所得到的芯轴将匹配。
图4示出了具有不同种类的对称的四个FinFET有源区域401、403、405和407的另一对称FinFET单元400。四个FinFET有源区域被FinFET边界411、413、415和417包围。FinFET有源区域401和FinFET边界411与FinFET有源区域407和FinFET边界417具有平移对称。FinFET有源区域403和FinFET边界413与FinFET有源区域405和FinFET边界415具有平移对称。FinFET有源区域403和405与FinFET边界413和415一起还是FinFET有源区域401和FinFET边界411的180度旋转图像。注意，在FinFET单元400中，关于中心线431和433不对称。FinFET单元400是对称的，因为这些FinFET边界均通过平移或通过旋转对称。注意，不要求100％的对称。如果FinFET有源区域基本对称(如85％以上或90％以上的对称)，则可以以匹配方式生成芯轴。
图5A和图5B示出了分别仅具有一个FinFET边界501和531的FinFET单元500和530。在图5A中，FinFET边界501包括四个FinFET有源区域503、505、507和509。FinFET单元500和FinFET边界501不是对称的。注意，该FinFET边界通过反射不对称，因为关于中心线511和513没有形成镜像。然而，FinFET有源区域505和509是FinFET有源区域503的旋转图像，类似地，FinFET有源区域503和507也是505的旋转图像。FinFET单元中的FinFET有源区域都不能以匹配方式生成，这是因为它们共享FinFET边界。
如果FinFET边界仅包含FinFET有源区域503和509或者仅包括FinFET有源区域505和507，则可以通过根据中心线513生成的芯轴来匹配有源区域。如图5A所示，FinFET有源区域503和509的长边边缘与对应的芯轴521和523等距。即使如果这些FinFET有源区域在不同的FinFET边界中而使它们对称，但是FinFET有源区域507不能与FinFET有源区域503匹配，并且509不能与FinFET有源区域505匹配。在这种情况下，如果FinFET有源区域可以充分隔开以位于不同的FinFET边界中(例如，503和509在一个FinFET边界中且FinFET有源区域505和507在另一个FinFET边界中)，则可以匹配FinFET有源区域。在许多情况下，分隔由于与附近部件的干扰(使其他FinFET边界合并(merge))而不可能或者因为相关联的部件还需要移动(例如，因此，接触件需要重新布线)而引起更多问题。因此，该方法将评价分隔是否可能，如果不能，则生成芯轴使得至少两个FinFET有源区域具有匹配芯轴。
图5B示出了包含两个FinFET有源区域533和539的FinFET边界531，其中，可以匹配FinFET有源区域。可以通过根据中心线543生成的芯轴匹配有源区域533和539，这是因为FinFET有源区域相互为旋转图像。如图5B所示，FinFET有源区域533和539的长边边缘与对应的芯轴551和553等距。在FinFET边界内没有附加FinFET有源区域，可以调节图5B中的芯轴以使FinFET有源区域匹配。
在FinFET边界中存在对称线的情况下，计算FinFET边界偏移以找到从中可以关于对称线生成对称芯轴的FinFET生成点。芯轴中心、芯轴空间中心(两个芯轴之间的空间)或鳍(与芯轴边缘的计算距离)可以位于对称线上。考虑到最终的FinFET结构，对称线是其上方和下方的部件基本相同的线。因此，该线不能够任意地横跨部件但是可以对半划分部件。因此，该对称线上方的一半部件和该对称线的一半部件基本相同。可以对半切割的部件为芯轴和鳍。虽然在制造工艺中的该阶段鳍不是FinFET布局的部分，但可以进行计算使得通过计算与芯轴边缘的偏离而使鳍以对称线为中心。计算FinFET边界偏移以偏移芯轴生成点，使得预期的部件位于对称线上方。
再次参照图2，如果在操作215中发现FinFET单元对称和/或具有对称FinFET边界，则根据FinFET单元中FinFET有源区域的数量和FinFET单元中FinFET边界区域的数量，在图2中示出了三种可能性。在操作217中，如果对称FinFET单元仅具有一个对称FinFET边界，则可以在FinFET单元中生成芯轴以创建内部对称的FinFET边界。图6示出了操作217的实例。在图6中，FinFET单元600仅包括一个FinFET边界601，其具有一个FinFET有源区域603。FinFET有源区域603通过旋转对称；FinFET有源区域603横跨中心线611或613的部分相互为旋转图像。因此，生成芯轴以创建内部对称FinFET有源区域，使得芯轴609和607的边缘相对于FinFET有源区域的“短延伸”边缘(左上边缘631和右下边缘633)具有相同的距离，并且芯轴621和623相对于FinFET有源区域的“长延伸”边缘(右上边缘635和左下边缘637)具有相同距离。
操作217的对称FinFET边界还可以包括多于一个的FinFET有源区域。图7示出了操作217的另一实例。在图7中，FinFET单元700仅包括一个FinFET边界701，其具有四个FinFET有源区域703、705、707和709。FinFET边界701通过反射对称；FinFET边界701横跨中心线711或713的部分相互为镜像。因此，生成芯轴以创建内部对称FinFET边界，使得芯轴721和723的边缘与FinFET边界701的对称线713具有相同的距离，并且如果镜像在翻转后，则生成的FinFET有源区域在相同位置包括相同的芯轴。
再次参照图2，在操作219中，如果对称FinFET单元具有许多FinFET边界，则在FinFET单元中生成芯轴以创建芯轴使得FinFET单元内部对称。图3是可应用于操作219的FinFET单元的实例。在FinFET单元300中生成芯轴，使得FinFET单元300相对于对称线331和相对于对称线333内部对称。
操作223覆盖FinFET单元自身不是内部对称但包括对称FinFET边界的情况。在操作223中，在FinFET单元中生成芯轴使得创建对称FinFET边界，每一个都具有相同数量和位置的芯轴。图4是这种FinFET单元的实例。由于图4中的一些FinFET边界是其他FinFET边界的旋转图像，所以FinFET单元400本身不对称。然而，生成芯轴使得每个FinFET边界都可以在翻转后或在旋转后与对称对方相同。
图8是FinFET单元不内部对称但包括对称FinFET边界811、815和817的另一实例。虽然FinFET边界811和817是彼此的旋转图像，但FinFET边界815内部对称。因此，这些FinFET边界的每一个的芯轴都独立生成，使得FinFET边界811和817的旋转图像具有匹配的芯轴。在FinFET边界815中，根据内部对称线(未示出)生成芯轴。注意，在一些情况下，图8的结构可以分组为三个不同的FinFET单元而不是一个。
再次参照图2，在操作225中，FinFET单元可以进行分组。分组的FinFET单元彼此相同或者具有一个上述对称特性。例如，一个FinFET单元可以为相同组中的另一FinFET单元的旋转图像或镜像。在操作227中，可以生成或调节组中每个FinFET单元中的芯轴，使得芯轴匹配。在操作229中，在所有剩余的FinFET边界中生成芯轴。剩余的FinFET边界是在布局中的别处不具有对称对方的FinFET边界。此时可以根据设计规则检查包括芯轴的FinFET结构布局。
再次参照图1A，在生成所有芯轴之后，剩余的操作被称为后工艺。在后工艺操作21中，调节芯轴、边界或FinFET有源区域以优化FinFET有源区域。此时可以根据设计规则检查包括芯轴的FinFET结构布局。违背设计规则(design rule violation)可以是FinFET有源区域可能在其中仅具有一个鳍。由于光刻和蚀刻工艺限制而不能制造该结构。通过增加附加鳍来固定这些FinFET。通常，这可以通过偏移FinFET边界以避免形成单个鳍的FinFET有源区域或者在不存在空间限制的情况下通过增加FinFET有源区域大小来实现。注意，FinFET边界的偏移会使得FinFET边界中的其他FinFET有源区域的芯轴变得不匹配，但是扩展FinFET有源区域大小不会引起失配。
如上所述，每个FinFET有源区域都在平面结构布局中具有相对平面有源区域。由于FinFET结构改变自身晶体管的电特性，所以期望通过优化宽度和贝塔比使所有晶体管的电特性大约改变相同量。
可以在高度相等或类似的行中配置集成芯片(IC)器件中的晶体管。从平面结构布局到FinFET结构布局的转换可以保持该高度，其不会与芯片上的垂直尺寸混淆。高度方向与FinFET的鳍和衬底平行，并且与栅极垂直。因此，对于从平面结构布局转换的FinFET结构布局，鳍长度大约与平面晶体管的高度相同。由于这种行构造，鳍长度通常不在转换中进行调节。
可以调节晶体管宽度以优化诸如定时和功率的电特性。由于FinFET是三维的，所以FinFET的有效宽度大于对应的平面晶体管。除有源区域的宽度之外，有效FinFET宽度还包括鳍的突出部分的两倍。换句话说，鳍的突出部分添加至FinFET的有效宽度。因此，FinFET上更多的鳍意味着与对应平面晶体管相比更大的宽度差。FinFET有源区域宽度是指有效FinFET有源区域宽度。
宽度比是FinFET有源区域宽度与对应平面有源区域宽度的比率。改变FinFET有源区域宽度可以改变宽度比。可以通过改变鳍的数量、通过改变突出的鳍的量以及通过改变有源区域大小来改变FinFET有源区域宽度。
贝塔数在IC设计中将晶体管对的p型晶体管的宽度与n型晶体管的宽度进行比较。由于p型晶体管和n型晶体管具有不同的电特性，所以电路的贝塔数通过使相反导电性的晶体管具有不同宽度来减少差异。贝塔比是FinFET对与平面晶体管对的贝塔数的比率。
分析并优化宽度比和贝塔比，以确保所得到的FinFET结构布局可以实现IC设计者预期的期望电性能。换句话说，从平面结构布局到FinFET结构布局的转换应该维持p型晶体管和n型晶体管之间的相对差，并在总体上使电性能提高大约相同的量。
作为工艺901，在图9A中示出后操作工艺21的细节。在操作913中，提取和分析用于平面布局的平面有源区域宽度。确定每个平面有源区域宽度。根据原始平面结构布局是否遵循设计规则以及程度如何，该操作可以为简单工艺，因为平面有源区域宽度可以具有很少的变化，大多数平面有源区域对应于一种变化。然而，在许多情况下，平面有源区域具有非矩形形状或者没有间距(on pitch)，要求更多的分析。
在操作915中，接收指定的宽度比。可以通过转换来确定指定的宽度比或者由IC设计者输入指定的宽度比。通常，期望特定性能从FinFET转换获益。IC设计者可以提供要求实现预期性能优点的指定宽度比作为输入，但是大于1的任何宽度比都会生成这种工作器件。此外，不同的指定宽度比可以用于不同种类的功能，诸如用于逻辑或存储或模拟单元。指定宽度比还可以是在转换算法中的常数，例如，确定大于约1.9、大约1.9或者大约1.8的宽度比以为FinFET提供良好的电特性改善同时对于大多数晶体管大小来说可以实现。随着晶体管宽度的减小，添加另一鳍以增加FinFET有源区域宽度的能力减小。对于具有两个鳍的最小FinFET，可以实现小于1.9(例如，1.3)的宽度比而不会显著增加FinFET有源区域大小。注意，在宽度比为1.9时，有效晶体管宽度与平面形式相比增加90％。
在操作917中，计算最优FinFET有源区域宽度。通过使平面有源区域宽度乘以指定宽度比来计算该最优宽度。在操作919中，根据最优FinFET有源区域宽度，在每个FinFET有源区域中生成芯轴。可以使用平面有源区域大小来计算可使用标准芯轴间距插入FinFET有源区域中的芯轴的数量。每个芯轴形成两个鳍。一半芯轴可以用于形成FinFET有源区域的奇数个的鳍。在一些情况下，需要放大FinFET有源区域，以生成额外芯轴/鳍以满足宽度比。对于其他晶体管，因为FinFET有源区域宽度超过最优FinFET有源区域宽度，所以可以减小FinFET有源区域大小。
如果存在空间而不违背任何设计规则，则可以仅放大FinFET有源区域。根据设计规则，在相邻的FinFET有源区域之间要求最小间隔。该最小间隔管理一组FinFET有源区域是否必须在相同的FinFET边界中，因为允许在FinFET边界内(而不是在边界之间)的较小间隔。在一些情况下，可以通过使FinFET边界与相邻的FinFET边界合并来放大FinFET有源区域。在其他情况下，可以不放大FinFET有源区域，因为这样做会违背设计规则。然后，不太理想的FinFET有源区域宽度用于该FinFET有源区域。
在除使用宽度比进行优化之外或者任选地从使用宽度比进行优化开始实施的操作921至925的独立集合中，还使用贝塔比调节和优化芯轴。可以在操作921中接收指定贝塔比。如所讨论的，贝塔数表示p型晶体管和n型晶体管之间的相对晶体管宽度。贝塔比表示FinFET和对应平面晶体管之间的贝塔数的比。为了保持如所设计的p型晶体管和n型晶体管之间的关系，指定贝塔比通常为大约1或大约1.05。最佳贝塔比范围可以从大约0.85至大约1.15，或者从大约0.7至大约1.4。类似于宽度比，贝塔比可以为来自用于转换的IC设计者的输入，或者可以为转换实体的一部分。此外，可以独立指定用于不同类型的单元功能(即，逻辑、外围)的贝塔比范围，或者存储单元可以均具有不同的指定贝塔比范围。
在操作923中，计算用于FinFET对和对应平面晶体管对的贝塔数。如果首先发生贝塔比优化，则计算可以使用来自操作919的最优FinFET有源区域宽度或者来自先前操作中的芯轴生成的未优化FinFET有源区域宽度。贝塔数为晶体管对(通常为p型导电性与n型导电性)的有效宽度的比。在晶体管成对遵循简单规则的大多数情况下，相反导电性的晶体管可以定位为在相同单元中彼此相邻或相对。在一些情况下，可以基于连接性(配线)找到晶体管对，相反导电性的晶体管可能不彼此紧接。在又一些其他情况下，晶体管可以看起来是独立的。对于单个晶体管，可以使用相反导电性的附近晶体管的特定宽度或平均宽度来计算贝塔数。
通过比较用于FinFET对的贝塔数和对应平面晶体管对的贝塔数来计算FinFET贝塔数与平面晶体管对贝塔数的贝塔比。在操作925中，如果贝塔比在指定范围之外，则在FinFET有源区域中调节芯轴，使得贝塔比在指定贝塔比范围内。调节芯轴包括：通过移动芯轴添加或减去鳍，改变有源区域的大小以包括更多或更少用于鳍的空间。注意，为了提高贝塔比，一个或多个鳍可以添加至p型FinFET或者从n型FinFET中去除。为了减小贝塔比，可以进行相反操作。
可以实施各种操作来调节芯轴。如果应该增加一个或多个鳍，则可以通过偏移芯轴生成点来移动芯轴，从而创建用于一个或多个鳍的空间。这可以通过移动FinFET边界来实现。图9B和图9C示出了移动FinFET边界创建用于一个或多个鳍的空间的一个实例。图9B包括FinFET边界953内的FinFET有源区域951。如果如图所示形成芯轴，则FinFET有源区域951将创建一个鳍955(以虚线示出)。除了具有稍微偏移的FinFET边界963，图9C示出了相同的FinFET有源区域(大小和形状)961。图9C的结构将使用相同大小和形状的FinFET有源区域961创建两个鳍965。偏移FinFET边界会偏移芯轴生成点。
在一些情况下，不可以移动FinFET边界，因为其他FinFET有源区域位于相同的FinFET边界内，由此当移动FinFET边界时，会影响其他FinFET有源区域。在其他情况下，应该增加多于一个的鳍。在这些情况下，如果空间在设计规则下允许，则可以扩展FinFET有源区域。如果可以去除一个或多个鳍，则还可以通过偏移芯轴生成点来移动芯轴，以去除用于一个或多个鳍的空间而不改变FinFET有源区域的大小。如果宽度比允许，则可以使FinFET有源区域更小。芯轴调节操作的一种变型例涉及FinFET边界和FinFET有源区域的部分扩展。设计规则可以不允许用于整个鳍的FinFET有源区域的扩展，但是在一些情况下，可以实施部分扩展。
图9D和图9E示出了结合这些情况的实例。图9D包括FinFET边界933内的FinFET有源区域931。FinFET有源区域931将创建5个鳍，包括3个短鳍935和两个长鳍937。图9E示出了具有扩展FinFET边界943的扩展FinFET有源区域941。在顶部边缘上进行扩展。FinFET有源区域941创建6个鳍，包括2个短鳍945和4个长鳍947。调节不仅创建一个额外鳍，而且还通过在一种方向上扩展FinFET有源区域来将短鳍转换为长鳍，在该方向上具有使得FinFET有源区域边缘短于FinFET有源区域长度的突出。
宽度比和贝塔比的优化可以导致冲突调节。IC设计者可以通过使用多于一个的值对这些优化模式进行排序以实现优化设计。例如，在第一循环中，在使用较宽范围(即，0.7至1.4)优化贝塔比之前，可以将宽度比优化为较小数(即，1.8)。在优化贝塔比之后且如果作为结果没有减小对应宽度比，则可以使用较窄的范围(即，0.85至1.15，或者大约1)优化贝塔比，或者使用所有可用空间来使宽度比最大。在使宽度比最大之后，可以进行最终检查以确保没有使贝塔比太大。如果贝塔比超过范围最大数，则可以再次调节FinFET芯轴。可以根据设计优先顺序，各种选项可用。例如，如果转换为FinFET结构布局对作为主要目的的降低功率使用进行优先排序，则只要贝塔比在较宽的可允许范围内，就可以使宽度比最大。
再次参照图1A，操作21的FinFET有源区域优化可以与操作19的芯轴生成和匹配同时发生或者发生在反馈循环中。宽度比和贝塔比优化可能使优化的FinFET有源区域与另一FinFET有源区域(在操作19中匹配的)失配。在这些情况下，如果间隔和FinFET边界允许，则还可以调节匹配的FinFET有源区域以重新匹配优化的FinFET有源区域。如果不能调节匹配的FinFET有源区域以通过间隔和FinFET边界重新匹配优化的FinFET有源区域，尤其在所生成的晶体管具有显著差异的电特性的情况下，则可以将该不一致报告给设计者。
操作21的FinFET有源区域优化还可以包括处理非矩形FinFET边界的步骤。非矩形鳍边界可以扩展为具有鳍末端的至少一个直边的图案。其他非矩形边界(例如，包括非矩形晶体管的那些)可以独立过滤和检查以将工艺设计成流线型。
在生成用于包围FinFET有源区域的所有FinFET边界的芯轴之后，在操作23中生成伪芯轴图案。FinFET伪区域中、FinFET边界周围以及空区域中的伪芯轴的使用全局地改进了光刻控制，尤其是改进了CD控制和芯轴的线端变圆和线端缩短对器件轮廓的影响，并减小了负载效应的工艺问题，诸如在后续操作中引起密集和空区域之间的蚀刻率的差异的低芯轴密度和不均匀性。只要不发生与其他部件的干扰以及没有违背设计规则，伪芯轴就插入所有周围的FinFET边界并全局地插入剩余的空空间。
图10示出了根据本公开内容的各个实施例的伪芯轴图案生成方法1001。在操作1013中，限定对应于平面伪区域的多个FinFET伪区域。如上所讨论的，在平面结构布局中提供平面伪区域和平面有源区域。在操作1015中，在FinFET伪区域周围限定FinFET边界，并且在这些FinFET边界中生成芯轴。即使在IC设计中没有最终使用FinFET伪区域，伪区域也仍然可以影响主要器件的电特性。FinFET伪区域中的芯轴数量和芯轴位置与其他伪芯轴相比不是很重要。通常，在与FinFET有源区域中的芯轴间距相同的特定芯轴间距处生成芯轴。
在操作1017中，在每个FinFET边界的顶部和/或底部生成伪芯轴。FinFET边界的顶部和/或底部的伪芯轴改进了FinFET边界内的FinFET的光刻控制和蚀刻操作。由于制造工艺，FinFET边界的端部、或者外部、芯轴可以具有不均匀宽度并且可以不是直的。通过将端部芯轴做成伪芯轴，改进了FinFET边界内的芯轴的均匀性和形状。如果间隔允许，则一个伪芯轴以间距(on pitch)被添加至FinFET边界的顶部和/或底部。具有间距的伪芯轴与FinFET边界中的剩余芯轴隔开的距离与其他芯轴相互隔开的距离相同。
至少要求端部芯轴和相邻部件之间的伪芯轴插入间隔。伪芯轴插入间隔为最小界线间间距(minimum run to run space)加上一个芯轴间距。最小界线间间距被定义为一种距离，小于该距离的情况下制造工艺不能形成相邻部件边。其他最小间距包括最小端部间间距和最小界线端部间距。这些最小间距通常通过技术节点来限定并依赖于所使用的光刻工艺。端部间最小间距为相邻部件的端部(诸如两个芯轴的端部)之间的最小距离。界线端部最小间距为相邻部件的边和端部(诸如垂直方向上芯轴的边与水平方向上芯轴的端部)的最小距离。
如果FinFET边界中的端部芯轴(顶部芯轴或底部芯轴)与相邻部件之间的距离大于伪芯轴插入间隔，则可以在空间中插入至少一个芯轴而不违背最小界线间间距。
在用于每个FinFET边界的伪芯轴插入的一个循环之后，可以在操作1019中任选地生成FinFET边界的顶部和/或底部处的附加伪芯轴。具有伪芯轴的优点由于插入的附加伪芯轴而减少。因此，在插入附加伪芯轴之前发生评价用于伪芯轴插入的每个FinFET边界的至少一个循环。
图11示出了根据操作1017和1019的示例性FinFET边界。图11包括FinFET边界1111、1113和1115。在操作1017中，因为FinFET边界1111和相邻部件之间的距离大于伪芯轴插入间隔，所以在FinFET边界1111的顶部生成伪芯轴1121，并且在FinFET边界1111的底部生成另一个伪芯轴1123。伪芯轴1121和1123和相邻芯轴之间的间距与FinFET边界1111内的芯轴的间距相同。然而，对于FinFET边界1113，因为芯轴之间的空间1103小于伪芯轴插入间隔，所以不能插入顶部伪芯轴。因此，对于FinFET边界1113仅插入底部伪芯轴。对于FinFET边界1115，插入顶部伪芯轴1127和底部伪芯轴1129。在操作1019中，如果间隔可用，则插入附加伪芯轴。在图11的实例中，FinFET边界仅在底部位置处具有可用空间，所以生成伪芯轴1131。
在另一实例中，距离1103大于伪芯轴插入间隔。可以在空间1103中插入一个伪芯轴。如图11所示，FinFET边界1111已经具有底部伪芯轴，以及FinFET边界1113没有顶部伪芯轴。在空间1103中插入伪芯轴作为1113的顶部伪芯轴改善了用于FinFET边界1113内的芯轴的芯轴均匀性和形状。在空间1103中插入伪芯轴作为1111的附加底部伪芯轴也改善了用于FinFET边界1111内的芯轴的芯轴均匀性和形状，但是不如1113的改进的程度大。因此，在该实例中，在空间1103中应该生成用于FinFET边界1113的伪顶部芯轴。
再次参照图10，在操作1023中，扩展非矩形FinFET边界中的短芯轴。非矩形FinFET边界的实例包括图11的1111、1113和1115。在空间允许的情况下，扩展非矩形FinFET边界中的较短芯轴。
图12示出了根据本公开内容的各个实施例的扩展一个或多个短芯轴的非矩形FinFET边界1211。非矩形FinFET边界1211包括具有短边和长边的非矩形FinFET有源区域1201。所生成的芯轴在FinFET有源区域1201的短边附近较短以及在FinFET有源区域1201的长边附近较长。在至少一个实施例中，只要根据设计规则允许间隔约束，短边附近的较短芯轴被扩展到与长芯轴相同的长度。在该实施例中，扩展芯轴1221和1223被添加至现有的短芯轴以使得添加以后的芯轴与剩余芯轴具有相同长度。
在另一实施例中，一次扩展一个短芯轴。在该实施例中，首先利用扩展件1221来扩展与FinFET有源区域1201的短边最近的第一短芯轴。在利用扩展件1223扩展第二短芯轴之前，可以首先进行其他伪芯轴操作，诸如在附近FinFET边界的顶部和/或底部添加伪芯轴以及所生成芯轴的第一边扩展件。由于工艺改进减小了与FinFET有源区域边缘的伪芯轴部分的距离，所以在该实施例中首先生成与FinFET有源区域边缘最近的扩展件1221。在添加第二扩展件1223之前生成其他伪芯轴添加件和扩展件。
图12还示出了顶部伪芯轴1203以及两个底部伪芯轴1205和1207。在一些实施例中，添加空间允许的那么多顶部伪芯轴和那么多底部伪芯轴。在其他实施例中，在第一循环中仅添加一个顶部伪芯轴和一个底部伪芯轴。在至少一次生成所有其他伪芯轴和扩展件之后，可以添加第二顶部伪芯轴和第二底部伪芯轴。
再次参照图10，在操作1025中，扩展所生成芯轴的一端或两端。通常，鳍端部(作为芯轴端部)具有与鳍和芯轴的中间部分稍微不同的宽度。芯轴的小宽度差会产生一对非平行鳍，这将会引起电特性的未知变化，诸如芯轴的线端变圆和变短。即使生成芯轴的长度长于FinFET边界以确保工艺缓冲，但扩展芯轴端部进一步通过确保FinFET有源区域中的鳍的长度方向上具有相同宽度来改进工艺控制。如同其他类型的伪芯轴，第一扩展将实现大多数工艺改进，并减少了后续扩展的效果。在操作1025中，只要间隔允许就扩展所生成芯轴的一端或两端。在其他实施例中，首先将所生成芯轴的一端或两端扩展指定的扩展长度。在第二循环中，只要间隔允许，就进一步扩展所生成的芯轴。
如果FinFET边界与相邻部件之间的空间大于伪芯轴扩展间隔，则可以向FinFET边界的那一边添加扩展件。伪芯轴扩展间隔是芯轴端部与相邻部件之间的最小间隔，通常为端部间最小间隔。尽可能地扩展芯轴，直到两个未对准芯轴之间的端部间间隔等于最小端部间间隔。在一些情况下，两个相邻芯轴对准，则可以扩展伪芯轴以连接这两个芯轴。可以通过IC设计者指定未对准和对准之间的差别。例如，如果两个芯轴之间的偏移小于10nm，或者小于5nm，则可以确定这两个芯轴对准。还可以基于芯轴间距的百分比(例如，小于芯轴间距偏移的20％或小于10％)来确定对准。
在一些实施例中，首先通过指定的扩展长度来扩展芯轴。如果间隔大于伪芯轴扩展件和最小间隔，则添加一个扩展件将使得芯轴端部和相邻部件之间的间隔大于最小间隔。如果间隔小于伪芯轴扩展间隔，则添加一个扩展件将导致违背最小间隔，因为所得到的间隔将小于最小间隔，在这些情况下，扩展芯轴直到剩余间隔为最小间隔。可以在操作1023的扩展短芯轴之前或之后进行操作1025。
图11和图12都包括根据本公开内容的各个实施例的说明扩展概念的实例。在图11中，扩展芯轴1127仅在一侧被添加至FinFET边界1111的芯轴。FinFET有源区域1111和1115的芯轴没有对准。扩展件1127的端部与FinFET边界1115的芯轴之间的距离1107处于最小间隔要求。注意，图11不包括伪芯轴1123扩展件。在一些实施例中，可以在扩展件1127之后添加伪芯轴1123。在其他实施例中，扩展件没有被添加至预先存在的伪芯轴。在又一些实施例中，只要空间允许，扩展件被添加至与相同的FinFET边界相关联的所有芯轴，包括伪芯轴。在这些实施例中，扩展件1127将被添加至伪芯轴1123。
图11还示出了来自不同FinFET有源区域的芯轴对准的实施例。FinFET有源区域1113和1116具有对准的芯轴。所以扩展芯轴直到如图所示利用扩展件1133连接芯轴为止。
图12示出了FinFET边界1211的任一侧上的第一芯轴扩展件1231和1233。图12示出了独立扩展长度被首先用于扩展芯轴的实施例。一个扩展长度被添加至FinFET边界1211的芯轴的两端上的芯轴。注意，短芯轴扩展件1221和1223也都被扩展。在一些实施例中，在扩展短芯轴之后生成芯轴扩展件，使得只要间隔允许，扩展的短芯轴也被扩展。然而，注意，第二底部伪芯轴1215没有被示出扩展。在一个实例中，在第一芯轴扩展件1231和1233之后添加第二底部伪芯轴1215。在该情况下，附加伪芯轴1215可以具有扩展长度(1231、1213和1233的长度)或者具有原始长度(仅1213的长度)。在另一实例中，在扩展件1231和1233之前添加第二底部伪芯轴1215；然而，因为间隔不允许，所以扩展件没有被添加至伪芯轴1215。
再次参照图10，在任选操作1027中，可以再次扩展所扩展芯轴的一端或两端。在指定扩展长度中进行扩展的实施例中，在进行第一扩展之后，第二循环进一步扩展芯轴。这在图12中示出。第二扩展件1235被添加至与FinFET边界1211相关联的芯轴的扩展部分1231。如果扩展芯轴的端部和相邻部件之间的间隔大于伪芯轴扩展间隔，则可以添加该第二扩展件。换句话说，可以发生附加扩展直到芯轴扩展的端部与相邻部件之间的间隔达到最小端部间间隔。在一些实施例中，对于芯轴的一端满足间隔要求但另一端不满足，所以只有向具有空间的端部添加扩展件。在特定实施例中，空间仅可用于一些芯轴而不是可用于所有芯轴。在这些情况下，因为不是所有芯轴都具有足够空间，所以可以仅对具有空间的那些芯轴或者不对芯轴添加扩展件。
再次参照图10，在任选操作1209中，可以从FinFET伪区域中去除芯轴以创建空间，该空间用于操作1017的顶部或底部伪芯轴、操作1023的短芯轴的扩展件或操作1025的芯轴端部的扩展件。IC设计者可以为插入和/或去除的伪芯轴的每一种类型确定优先顺序。通常，伪区域内的芯轴相对于芯轴扩展件具有优先权。在一些情况下，顶部或底部伪芯轴可以相对于伪区域中的芯轴具有优先权。如所讨论的，插入FinFET伪区域以对应于平面伪区域。在这些区域中不形成有源器件。然而，从伪区域中去除一个或多个芯轴以产生用于其他伪芯轴的空间必须小心权衡，因为改变伪区域中的图案会具有其他效应。图13包括示例性说明。
图13是包括FinFET边界1301、1303和1305的部分布局。FinFET边界1305包括FinFET伪区域1307。如图所示，FinFET边界1305生成有包括芯轴1319的5个芯轴。在特定实施例中，去除芯轴1319以产生用于芯轴扩展件1327的空间，使得1301的芯轴在一端扩展指定的扩展长度，并且FinFET边界1303的短芯轴1329被扩展芯轴扩展件1325。不去除芯轴1319，就不能添加芯轴扩展件1327，因为芯轴扩展件1327和芯轴1319之间的间隔小于最小间隔。类似地，芯轴1319与芯轴扩展件1325之间的间隔小于最小间隔。去除芯轴1319允许生成附加伪扩展件，其中，伪扩展件具有改进工艺效果的较大可能性。在其他实施例中，不去除伪芯轴1319并且不添加伪芯轴1327。
再次参照图10，在操作1031中，在空区域插入全局伪芯轴。全局伪芯轴不与任何FinFET边界相关联，但是遵循连续片段中的全局芯轴间距。全局伪芯轴与周围部件之间的间隔遵循用于最小间隔的相同设计规则。生成任何长度或分离长度的全局伪芯轴。在所有空区域中生成全局伪芯轴以填充整个布局，直到进一步的添加会违背最小间隔要求为止。通常，全局伪芯轴与它们包围的芯轴平行。然而，全局伪芯轴可以是水平或垂直的，换句话说，与大批芯轴平行或垂直或者平行和垂直的组合。类似于芯轴扩展，如果全局伪芯轴与FinFET有源区域内的芯轴对准，则可以形成全局伪芯轴连接至FinFET有源区域内的芯轴。如果全局伪芯轴没有与FinFET有源区域内的芯轴对准，则必须保持适当的最小间隔。
图13示出了全局伪芯轴的三个不同区域。顶部区域包括4种不同长度的7个芯轴。在不违背最小间隔规则的情况下尽可能长地生成芯轴。然而，由于工艺限制，对全局伪芯轴要求最小芯轴长度。在至少一个实施例中，所有全局伪芯轴都放置在可用空间内，然后去除太短的所有伪芯轴。全局伪芯轴还可以从器件的“禁止区域”去除，例如，从密封环区域和外围区域中去除。在其他实施例中，仅在对于大于最小芯轴长度的芯轴长度存在足够空间的情况下放置全局伪芯轴以满足工艺限制。因此，间隔1351和1355大于界线间最小间隔且小于伪芯轴插入间隔，并且间隔1357大于端部间间隔且小于伪芯轴扩展间隔。
类似地，相互按照间距生成全局伪芯轴的右下区域。间隔1353将伪芯轴1313与全局伪芯轴1343分离并且大于或等于界线间最小间隔且小于伪芯轴插入间隔。全局伪芯轴的第三区域包括两个芯轴并填充图13中的剩余空空间。
图13是根据本公开内容的各个实施例的用于布局部分的各种伪芯轴操作的示例性结果。图13的布局部分包括FinFET边界1301，其包括两个FinFET有源区域。一个FinFET有源区域为非矩形形状，另一个FinFET有源区域为矩形。这两个FinFET有源区域位于相同的FinFET边界1301中，因为它们太接近而不具有独立生成的芯轴。FinFET边界1303包括一个非矩形FinFET有源区域。FinFET边界1305包括FinFET伪区域1307。
作为图10的方法1001的实例，对图13的FinFET边界应用各种操作。在操作1013中，限定FinFET伪区域1307。在操作1015中，限定FinFET边界1305并生成包括芯轴1319的5个芯轴。在操作1017中，如果端部芯轴(最顶部的芯轴或最底部的芯轴)与相邻部件之间的间隔大于伪芯轴插入间隔，则在FinFET边界的顶部和/或底部生成一个芯轴。在操作1017中，对于FinFET边界1301，在顶部插入一个伪芯轴1311以及在底部插入一个伪芯轴1313。对于FinFET边界1303，插入顶部伪芯轴1315和底部伪芯轴1317。注意，插入的伪芯轴具有与FinFET边界内的最近芯轴相同的长度。因为FinFET边界1305包围FinFET伪区域1307，所以在FinFET边界1305中没有插入伪芯轴。在图13的实例中，不实施任选操作1019。在操作1023中，通过添加扩展件1323和1321来扩展FinFET边界1301的短芯轴。对于FinFET边界1303，由于FinFET边界1305中的芯轴1319的扩展件之间的间隔而不扩展短芯轴。
在应用于图13的操作1025中，在FinFET边界1301的芯轴的一端生成包括1331和1327的芯轴扩展件。用于操作1025的芯轴扩展件可以应用于或不应用于在操作1023中扩展的短芯轴。在FinFET边界1301的实例中，在扩展件1323和1321上不生成芯轴扩展件。然而，对于FinFET边界1303，在芯轴(包括用于第一短芯轴1329的扩展部分1325)的一端上生成包括1333的芯轴扩展件。在芯轴(包括两个短芯轴的)的另一端上生成包括1335的芯轴扩展件。注意，第二短芯轴没有在左侧扩展，因为第二短芯轴与FinFET边界1305的第二芯轴以及可能与FinFET伪区域1307的接近。还应该注意，与FinFET伪区域(诸如FinFET边界1305的那些)相关联的芯轴在操作1025中不扩展。芯轴扩展不连接来自FinFET有源区域1301和1303的芯轴，因为芯轴没有对准。
在任选操作1027中，如果空间允许，则芯轴扩展件可以增加指定的扩展长度。在图13的实例中，扩展件1331或扩展件1333的附加指定扩展长度使剩余空间小于最小空间。换句话说，扩展1331和1333的最近端部之间的水平距离小于伪芯轴扩展间隔，所以不生成附加扩展件。在一些实施例中，可以生成附加扩展件直到扩展件1331和1333的最近端部之间的水平距离达到最小间隔。与操作1023相关联地讨论操作1029。可以以除图10所示的顺序之外的顺序来实施这些操作1013和1029。然而，在插入与FinFET边界相关联的所有伪芯轴和扩展件之后实施操作1031。在操作1031中，在布局的所有剩余空空间中插入全局伪芯轴。在图13中，插入全局伪芯轴的三个区域，顶部区域开始于芯轴1341，左下区域开始于芯轴1343，以及右下区域开始于芯轴1345。
再次参照图10，在操作1033中，可以输出布局的结果。可以以各种机器可读形式(根据其可以制造光掩模)来输出布局。通常使用的格式包括图形数据系统II(GDSII)和OASIS。还可以输出进一步修改的布局，以通过添加其他部件或进行设计规则检查(DRC)和验证来制造布局。通常使用的DRC软件包括：Mentor Graphics的Calibre、Synopsys的Hercules、Cadence Desigh System的Diva、Dracula、Assura和PVS。
在各个实施例中，当平面接触件在FinFET部分的外部或者不充分接触或落在FinFET部分中时，可以如图1A的操作25所示生成新金属层。如所讨论的，根据宽度优化的结果，FinFET有源区域可以大于、小于或等于平面有源区域。当FinFET有源区域小于对应的平面有源区域时，平面接触件可以位于FinFET有源区域的外部，或者平面接触件在FinFET有源区域内不具有足够的接合区域(1anding area)。
解决接触件接合问题的一种方式为重新定位接触件；然而，这种重新定位涉及对后续金属层(例如，M1金属层)的改变，其中，互连布线相应发生变化。此外，对M1层的改变还会引起其他层的变化，例如M1金属层上方的通孔层。如所讨论的，避免对现有光掩模的变化，换句话说，晶体管层上方的层的布局的变化，因为除重新设计这些层的额外时间和努力之外这些变化还会显著增加制造成本。
根据本公开内容的各个实施例，生成新金属层M0来解决接触件接合问题。M0金属层将FinFET的源极或漏极区域连接至来自平面布局的接触件。M0金属层在与晶体管栅极相同的层中或者该M0金属层与晶体管栅极相比具有与衬底的相同距离。在直接位于M0金属层上方的层中形成来自平面布局的平面接触件。图14B在一个FinFET有源区域的截面中示出了这些层和新金属层M0。在有源区域层1451中，与栅极氧化物1437和栅极1439一起在衬底1431中形成源极和漏极区域(1433和1435)。栅极结构可以为已知类型中的一种，包括多晶硅栅极或高k金属栅极。隔离件1441沉积在包括氧化物1437和栅极材料1439的栅叠层的周围。M0金属线1443位于与栅叠层(1437和1439)相同的层1453中。接触层1455位于M0金属层和栅极结构的上方，该M0金属层包括将栅极连接至上面的金属部件1449的接触件1447和将M0金属线1443连接至上面的金属部件1459的接触件1445。金属部件1449和1459位于M1金属层1457中。
图14A示出了根据本公开内容的各个方面的用于形成M0金属层的方法1401。来自图1A的操作17的限定对应于平面有源区域的FinFET有源区域，在操作1415中使用匹配操作以及宽度比和贝塔比优化以确定至少一个或一些FinFET有源区域是否小于对应的平面有源区域。如果FinFET有源区域大于平面有源区域，则接触件将以它们在平面有源区域中的相同方式落在FinFET有源区域中。因此，在FinFET有源区域小于对应的平面有源区域的这些情况下，M0金属层解决了接合问题。然而，如果使用M0金属层，则对于工艺和SPICE模型条件，可以将M0金属层用于布局中的所有FinFET的源极/漏极区域中的所有接触件。
在操作1417中，进一步的确定多个平面接触件中的至少一些是否没有充分接触对应的FinFET有源区域。仅因为有源区域较小，所以没有必要表示接触件位于FinFET有源区域的外部。通常，接触件可以落在晶体管的源极或漏极区域内的任何位置。当接触件远离平面有源区域的一个边缘时，发生没有接合问题。当考虑工艺裕度、设计规则、FinFET边界内接触件的全包围时，在接触件接合在FinFET的边缘右侧的情况下，没有接合也是个问题。图15示出了根据本公开内容的各个实施例的这些接触件没有接合问题中的一些。设计规则可以限制M0线在相互之间以及与其他部件的最小间隔方面如何彼此相关。例如，可以指定M0金属线的端部之间的最小间隔。这些最小间隔(端部间、端部与界线以及界线间)可以与其他部件(诸如芯轴)的最小间隔相同。
图15示出了根据芯轴间距均相等隔开的多个芯轴1501。示出了四个FinFET有源区域1507和对应的平面有源区域1505。在布局上还示出晶体管栅极1503，这些晶体管栅极中的一些在其上具有接触件1517。图15包括各种接触件1511、1515和1513。所有接触件都完全位于对应的平面有源区域内；然而，它们中的一些接触件(诸如接触件1511)完全位于FinFET有源区域的外部；一些其他接触件(诸如接触1513)部分位于FinFET有源区域中；以及又一些接触件(诸如接触件1515)完全位于FinFET有源区域内。
根据接触件相对于FinFET有源区域的位置，在图14A的操作1419中创建将接触件连接至对应FinFET有源区域的金属层。在图15中示出了金属层的某些实例。对于完全位于FinFET有源区域外部的接触件，诸如1525的金属线用于使接触件1511与FinFET有源区域的源极/漏极区域连接。对于部分位于FinFET有源区域外部的接触件，诸如1523的金属线用于确保接触件和FinFET有源区域的对应区域之间的良好连接。对于完全位于FinFET有源区域内部的接触件，诸如1521的金属线可用于或可以不用于增加导电接触面积。
图15的各条金属线在概观图和截面中与栅极结构平行。换句话说，如图14B所示，用于M0金属层的金属线与晶体管栅极相比距离衬底相同的距离。作为晶体管栅极的金属线与鳍上方的衬底平行。因此，不向集成电路器件添加附加材料层。
图16示出了根据本公开内容的各个实施例的金属层的另一实例。图16中的一些金属线具有与FinFET沟道方向上的部分金属线以及FinFET沟道宽度方向上的部分金属线垂直的部分(诸如金属线1625)。金属线1625使接触件1611与FinFET有源区域的部分连接。平面有源区域1623包括定位接触件1611的T形突出。注意，图16的布局具有与图15相比少了一个图案化的晶体管栅极。金属接触件1611不能利用适当的晶体管栅极来形成，因为金属线和晶体管栅极共面。当接触件不能与平行于晶体管栅极的金属线直接连接时，具有垂直部分的金属线(诸如1611)可以定位在金属布局中的各个位置。
在图15和图16中，即使接触件直接位于FinFET的多个部分的上方，也可以形成金属线以增加接触面积。形成这些金属线具有增加金属线图案密度的附接优点，并且可以增加M0金属布局中的所有金属线的均匀性。此外，M0金属层可以具有特定集合的设计规则以遵循工艺考虑。例如，M0金属线可以具有指定的最小端部间间隔、界线间间隔、长度、宽度、与栅极接触件的最小间隔以及与栅极结构的最小间隔。
再次参照图14A，在操作1421中，金属线可以位于多个FinFET伪区域的金属层中。虽然FinFET伪区域不形成用在集成电路中的晶体管，但在FinFET伪区域中具有金属线或伪金属线可以通过增加M0金属层中的这些金属线的图案密度来提高工艺均匀性。
在操作1425中，金属层布局可以被转印至用于在晶圆上形成图案的光掩模。该光掩模相对于平面IC设计来说是新的。换句话说，为了不通过移动接触件改变用于其他层的光掩模，创建新的光掩模。可以在形成栅极之前或之后，形成金属层。
再次参照图1A，注意，可以同时或不同时实施操作23和25。虽然在操作25的金属层生成中使用优化的FinFET有源区域，但操作23的伪图案不使用。因此，操作23的伪图案和操作25的金属层可以相互独立生成。在特定情况下，如果所有的平面接触件都位于FinFET有源区域内，则可以不需要金属层。最终，在操作27中输出FinFET结构布局。布局的输出可以包括各种验证操作，诸如设计规则检查、布局对照电路图检查、图案质量检查以及人工检查。在设计规则检查期间，针对可制造的设计规则来检查所有布局。任何剩余的违背设计规则都将被标出并且可以通过独立工艺来固定。
在LVS检查中，根据FinFET布局创建网络表并且对照根据平面布局创建的网络表进行检查。将自动生成用于设计者要进行SPICE模拟的基于原始平面网络表和FinFET布局的FinFET网络表。设计者可以在SPICE模拟之后想要修改一些器件的鳍数量来实现更好的性能或功率的降低。通过确保在平面晶体管到FinFET转换的过程中没有丢失信息(没有丢失层或数据类型)来确保层连续。此外，LVS检查确保没有不想要的短路、开路和部件(器件)或参数的失配。在图案质量检查中，由于工艺变化，对潜在光刻图案化热点分析图案。对于人工检查的审阅(IC设计者最后一次审阅布局)标记这些热点。
以一种用于IC布局的通用格式(包括GDSII流格式(图形数据系统)或OASIS(打开艺术品系统交换标准))来输出布局。IC布局的输出通常被称为设计定案。在制造开始之前可以通过原始IC设计者检查输出。
可以通过专用布局发生器来实施平面布局到FinFET布局转换工艺过程中的图1A的各种操作。图17是布局发生器1700(或布局生成机器)的简化示意图。布局发生器1700包括可用于实施上面结合各个附图讨论的布局转换工艺的机器或工具。在实施例中，布局发生器1700包括存储器存储部件1710和处理器部件1720。存储器存储部件1710是非短暂有形计算机可读存储介质。例如，计算机可读存储介质可以包括硬盘驱动器或CD-ROM。计算机可读存储介质可以实现为单个工作站的部分或这可以实现为中央服务器的部分。
计算机可读存储介质存储可以由处理器部件1720所实施的指令。如上所述，这些指令包含用于实施将具有平面器件的初始布局转换为具有FinFET器件的布局的各种步骤。在一个实施例中，指令包含以下这些算法，每一种都可以实施为计算机程序的一部分。一种这样的算法实现为实施限定与来自平面结构布局的平面有源区域相对应的多个FinFET有源区域。另一种算法被实现为实施确定FinFET单元是否对称。又一种算法被实现为实施根据用于特定FinFET边界的芯轴生成点来生成芯轴。再一种算法被实现为对于所生成的FinFET有源区域实施优化宽度比和贝塔比。
从计算机可读存储介质取出包含这些算法的指令传送给处理器部件1720来实施。在实施之后，处理器部件1720生成具有FinFET的新布局。换句话说，通过实施包含上述算法的指令，来自初始布局的平面器件被转换为新布局中的FinFET。具有FinFET的新布局可以存储在存储器存储部件1710中，应该理解，附加算法可以包括在指令中作为该布局转换工艺的一部分。这些附加算法对应于上述各种方法。还应该理解，具有FinFET器件的新布局可以发送给光掩模制造商，使得可以制造对应于新布局的光掩模。
本文所述的公开内容的实施例提供了多种优点，应该理解，其他实施例可以提供其他不同优点，并且对于任何实施例来说不要求特定优点。例如，任何给定的布局(诸如平面器件布局)可以使用本文所讨论的方法自动转换为FinFET结构布局。生成初始布局的实体(例如，设计室)不需要具有必要工具来实施FinFET布局并且不需要担心满足FinFET设计规则。实施上述布局转换的实体(例如，工厂)将以无缝方式进行从平面器件到FinFET器件的布局转换。这能够使生成初始布局的实体在实施初始布局方面具有更大的灵活性。在又一些实施例中，本文所讨论的各种方法和布局可以被生成初始平面布局的实体所使用，以将平面布局转换为FinFET布局。
尽管详细描述了示例性实施例及其优点，但应该理解，在不背离由所附权利要求所限定的公开内容的精神和范围的情况下，可以进行各种改变、替换和变化。此外，本申请的范围不限于说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。本领域的技术人员应该容易地从公开中理解，可以根据公开利用现有或稍后开发的实施与本文所描述对应实施例基本相同的功能或实现基本相同的结果的工艺、机器、制造、材料组分、装置、方法和步骤。因此，所附权利要求用于在它们的范围内包括这些工艺、机器、制造、材料组分、装置、方法或步骤。

Claims (10)

1.一种生成FinFET结构布局的方法，包括：
接收用于集成电路(IC)设计的平面结构布局，所述平面结构布局包括多个平面有源区域；
生成多个FinFET有源区域，所述多个FinFET有源区域与所述多个平面有源区域相对应；
对于每个FinFET有源区域，使用FinFET有源区域宽度与平面有源区域宽度的指定宽度比计算最优FinFET有源区域宽度；以及
根据所述最优FinFET有源区域宽度，在每个FinFET有源区域中生成芯轴。
2.根据权利要求1所述的方法，其中，FinFET有源区域宽度与平面有源区域宽度的所述指定宽度比为1.9。
3.根据权利要求1所述的方法，其中，根据所述最优FinFET有源区域宽度在每个FinFET有源区域中生成芯轴包括：在每个FinFET有源区域中生成多个芯轴，使得所述FinFET有源区域宽度更接近所述最优FinFET有源区域宽度。
4.根据权利要求1所述的方法，其中，FinFET有源区域宽度与平面有源区域宽度的所述指定宽度比由于FinFET有源区域导电类型而不同。
5.根据权利要求1所述的方法，还包括：
输出用于所述IC设计的FinFET结构布局。
6.根据权利要求1所述的方法，还包括：检查设计规则以避免任何空间上的违规。
7.根据权利要求1所述的方法，还包括：
确定用于FinFET有源区域的贝塔数；
确定用于平面有源区域的贝塔数，所述平面有源区域与所述FinFET有源区域相对应；以及
调节所述FinFET有源区域中的芯轴，使得所述FinFET有源区域的贝塔数与所述平面有源区域的贝塔数的贝塔比在预定的最优贝塔比范围内。
8.根据权利要求7所述的方法，其中，所述预定的最优贝塔比范围为大约0.85至大约1.15。
9.根据权利要求7所述的方法，其中，所述预定的最优贝塔比范围为大约1.05。
10.一种生成FinFET结构布局的方法，包括：
接收用于IC设计的平面结构布局，所述平面结构布局包括多个平面有源区域；
生成多个FinFET有源区域，所述多个FinFET有源区域与多个平面结构有源区域相对应；
在所述多个FinFET有源区域的每一个中生成芯轴；
对于每个FinFET有源区域，计算FinFET有源区域宽度相对于用于对应平面有源区域的平面有源区域宽度的宽度比；以及
如果所计算的宽度比小于指定的宽度比，则优化每个FinFET有源区域中的芯轴。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106206567A (zh) * 2015-01-16 2016-12-07 台湾积体电路制造股份有限公司 半导体器件布局、存储器件布局和制造半导体器件的方法
CN108155186A (zh) * 2016-11-29 2018-06-12 台湾积体电路制造股份有限公司 具有单元结构的半导体器件及其布局方法
TWI633451B (zh) * 2014-06-04 2018-08-21 聯華電子股份有限公司 平面設計至非平面設計之轉換方法
US11978732B2 (en) 2015-01-16 2024-05-07 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing semiconductor devices

Families Citing this family (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9424889B1 (en) 2015-02-04 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-port SRAM device
US8621406B2 (en) * 2011-04-29 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US8726220B2 (en) * 2011-04-29 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US8689154B2 (en) * 2012-04-13 2014-04-01 Globalfoundries Inc. Providing timing-closed FinFET designs from planar designs
US8829610B2 (en) * 2012-05-15 2014-09-09 United Microelectronics Corp. Method for forming semiconductor layout patterns, semiconductor layout patterns, and semiconductor structure
US8533651B1 (en) * 2012-07-18 2013-09-10 Globalfoundries Inc. Providing conversion of a planar design to a FinFET design
US20150067621A1 (en) * 2012-09-05 2015-03-05 Mentor Graphics Corporation Logic-Driven Layout Pattern Analysis
US8889561B2 (en) * 2012-12-10 2014-11-18 Globalfoundries Inc. Double sidewall image transfer process
US8719759B1 (en) * 2013-02-27 2014-05-06 Taiwan Semiconductor Manufacturing Co., Ltd. Area optimized series gate layout structure for FINFET array
US9147029B2 (en) 2013-03-11 2015-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Stretch dummy cell insertion in FinFET process
US9425296B2 (en) 2013-09-09 2016-08-23 Qualcomm Incorporated Vertical tunnel field effect transistor
US9330224B2 (en) * 2014-04-30 2016-05-03 Oracle International Corporation Method and apparatus for dummy cell placement management
CN105244368B (zh) * 2014-07-09 2019-04-09 中芯国际集成电路制造(上海)有限公司 一种半导体器件和电子装置
US9811626B2 (en) 2014-09-18 2017-11-07 Samsung Electronics Co., Ltd. Method of designing layout of semiconductor device
US9704862B2 (en) 2014-09-18 2017-07-11 Samsung Electronics Co., Ltd. Semiconductor devices and methods for manufacturing the same
US10095825B2 (en) 2014-09-18 2018-10-09 Samsung Electronics Co., Ltd. Computer based system for verifying layout of semiconductor device and layout verify method thereof
US10026661B2 (en) 2014-09-18 2018-07-17 Samsung Electronics Co., Ltd. Semiconductor device for testing large number of devices and composing method and test method thereof
US9767248B2 (en) 2014-09-18 2017-09-19 Samsung Electronics, Co., Ltd. Semiconductor having cross coupled structure and layout verification method thereof
US9425141B2 (en) 2014-10-09 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit with elongated coupling
US10003342B2 (en) 2014-12-02 2018-06-19 Taiwan Semiconductor Manufacturing Company, Ltd. Compressor circuit and compressor circuit layout
US9368443B1 (en) 2015-01-20 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Memory metal scheme
US9887186B2 (en) 2015-01-30 2018-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit, layout of memory circuit, and method of forming layout
US9892224B2 (en) 2015-02-12 2018-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming masks
US9911727B2 (en) 2015-03-16 2018-03-06 Taiwan Semiconductor Manufacturing Company, Ltd. Strapping structure of memory circuit
US9431066B1 (en) 2015-03-16 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit having a non-symmetrical layout
US9613953B2 (en) 2015-03-24 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, semiconductor device layout, and method of manufacturing semiconductor device
US9646973B2 (en) 2015-03-27 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Dual-port SRAM cell structure with vertical devices
US9640605B2 (en) 2015-03-30 2017-05-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, layout design and method for manufacturing a semiconductor device
US9761572B2 (en) 2015-04-16 2017-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device layout, semiconductor device, and method of manufacturing memory device
US9362292B1 (en) 2015-04-17 2016-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Two-port SRAM cell structure for vertical devices
US9576644B2 (en) 2015-04-27 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit chip having two types of memory cells
US9679915B2 (en) 2015-05-15 2017-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit with well and substrate contacts
US9846759B2 (en) 2015-07-30 2017-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Global connection routing method and system for performing the same
US9607685B2 (en) 2015-07-30 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. Memory array with strap cells
US9773087B2 (en) 2015-08-27 2017-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for creating a device layout
US9846757B2 (en) 2015-09-02 2017-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. Cell grid architecture for FinFET technology
US10014066B2 (en) 2015-11-30 2018-07-03 Taiwan Semiconductor Manufacturing Company, Ltd. Anti-fuse cell structure including reading and programming devices with different gate dielectric thickness
US10162928B2 (en) 2015-12-02 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method of designing a semiconductor device, system for implementing the method and standard cell
US10001698B2 (en) 2015-12-15 2018-06-19 Taiwan Semiconductor Manufacturing Company, Ltd Layout hierachical structure defined in polar coordinate
US9799602B2 (en) 2015-12-30 2017-10-24 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit having a staggered fishbone power network
US10050042B2 (en) 2016-01-29 2018-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cell and logic cell design
US10262981B2 (en) 2016-04-29 2019-04-16 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit, system for and method of forming an integrated circuit
US9900005B2 (en) 2016-05-27 2018-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Switch cell structure and method
US10396063B2 (en) 2016-05-31 2019-08-27 Taiwan Semiconductor Manufacturing Company Ltd. Circuit with combined cells and method for manufacturing the same
US10204202B2 (en) 2016-06-29 2019-02-12 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy fin cell placement in an integrated circuit layout
US9935057B2 (en) 2016-08-05 2018-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple driver pin integrated circuit structure
US9805815B1 (en) 2016-08-18 2017-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical fuse bit cell and mask set
US10127340B2 (en) 2016-09-30 2018-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cell layout, semiconductor device having engineering change order (ECO) cells and method
US9768179B1 (en) 2016-11-18 2017-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Connection structures for routing misaligned metal lines between TCAM cells and periphery circuits
US10157258B2 (en) 2016-11-18 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Method for evaluating failure-in-time
US10275559B2 (en) 2016-11-18 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method for legalizing mixed-cell height standard cells of IC
US10402529B2 (en) 2016-11-18 2019-09-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method and layout of an integrated circuit
US9886988B1 (en) 2016-11-23 2018-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Memory cell having a reduced peak wake-up current
US9852989B1 (en) 2016-11-28 2017-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Power grid of integrated circuit
US10509883B2 (en) 2016-11-28 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method for layout generation with constrained hypergraph partitioning
US11251124B2 (en) 2016-11-29 2022-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Power grid structures and method of forming the same
US10339250B2 (en) 2016-11-29 2019-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of generating engineering change order (ECO) layout of base cell and computer-readable medium comprising executable instructions for carrying out said method
US9972571B1 (en) 2016-12-15 2018-05-15 Taiwan Semiconductor Manufacturing Co., Ltd. Logic cell structure and method
US11545495B2 (en) 2017-06-29 2023-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Preventing gate-to-contact bridging by reducing contact dimensions in FinFET SRAM
US10678987B2 (en) * 2017-10-25 2020-06-09 Taiwan Semiconductor Manufacturing Company Ltd. Cell layout method and system for creating stacked 3D integrated circuit having two tiers
KR102310077B1 (ko) * 2017-10-26 2021-10-08 삼성전자주식회사 레이아웃 형성 방법 및 반도체 소자의 제조 방법
US11023648B2 (en) 2017-12-12 2021-06-01 Siemens Industry Software Inc. Puzzle-based pattern analysis and classification
US10756114B2 (en) 2017-12-28 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor circuit with metal structure and manufacturing method
US11062739B2 (en) * 2019-06-27 2021-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor chip having memory and logic cells
US11508735B2 (en) 2019-08-28 2022-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Cell manufacturing
KR20210028306A (ko) 2019-09-03 2021-03-12 삼성전자주식회사 반도체 장치의 레이아웃 설계 방법
US10885260B1 (en) 2019-09-04 2021-01-05 International Business Machines Corporation Fin-based fill cell optimization
US11296080B2 (en) 2020-06-15 2022-04-05 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain regions of semiconductor devices and methods of forming the same
US11538815B2 (en) * 2020-07-22 2022-12-27 Globalfoundries U.S. Inc. Non-volatile memory cell arrays with a sectioned active region and methods of manufacturing thereof
US11990511B2 (en) 2021-08-27 2024-05-21 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain device and method of forming thereof

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1627531A (zh) * 2003-12-10 2005-06-15 国际商业机器公司 分段场效应晶体管及其制造方法
CN1855542A (zh) * 2005-03-30 2006-11-01 台湾积体电路制造股份有限公司 类平面及类鳍式场效电晶体的电晶体元件及其制造方法
US20080042204A1 (en) * 2005-10-07 2008-02-21 International Business Machines Corporation Methods for fabricating a semiconductor structure using a mandrel and semiconductor structures formed thereby
US20080263492A1 (en) * 2007-04-18 2008-10-23 Harry Chuang 3-Dimensional Device Design Layout
CN101345240A (zh) * 2007-07-09 2009-01-14 台湾积体电路制造股份有限公司 Mos晶体管的接触结构、毗连的接触结构及半导体sram单元

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100702552B1 (ko) 2003-12-22 2007-04-04 인터내셔널 비지네스 머신즈 코포레이션 이중 게이트 ＦｉｎＦＥＴ 디자인을 위한 자동화 레이어생성 방법 및 장치
US8621406B2 (en) * 2011-04-29 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US8799833B2 (en) * 2011-04-29 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US8816444B2 (en) * 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US8726220B2 (en) * 2011-04-29 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1627531A (zh) * 2003-12-10 2005-06-15 国际商业机器公司 分段场效应晶体管及其制造方法
CN1855542A (zh) * 2005-03-30 2006-11-01 台湾积体电路制造股份有限公司 类平面及类鳍式场效电晶体的电晶体元件及其制造方法
US20080042204A1 (en) * 2005-10-07 2008-02-21 International Business Machines Corporation Methods for fabricating a semiconductor structure using a mandrel and semiconductor structures formed thereby
US20080263492A1 (en) * 2007-04-18 2008-10-23 Harry Chuang 3-Dimensional Device Design Layout
CN101345240A (zh) * 2007-07-09 2009-01-14 台湾积体电路制造股份有限公司 Mos晶体管的接触结构、毗连的接触结构及半导体sram单元

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI633451B (zh) * 2014-06-04 2018-08-21 聯華電子股份有限公司 平面設計至非平面設計之轉換方法
CN106206567A (zh) * 2015-01-16 2016-12-07 台湾积体电路制造股份有限公司 半导体器件布局、存储器件布局和制造半导体器件的方法
CN106206567B (zh) * 2015-01-16 2019-06-11 台湾积体电路制造股份有限公司 半导体器件布局、存储器件布局和制造半导体器件的方法
US10770448B2 (en) 2015-01-16 2020-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing semiconductor devices
US11978732B2 (en) 2015-01-16 2024-05-07 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing semiconductor devices
CN108155186A (zh) * 2016-11-29 2018-06-12 台湾积体电路制造股份有限公司 具有单元结构的半导体器件及其布局方法
CN108155186B (zh) * 2016-11-29 2021-04-06 台湾积体电路制造股份有限公司 具有单元结构的半导体器件及其布局方法
US10970450B2 (en) 2016-11-29 2021-04-06 Taiwan Semiconductor Manufacturing Company, Ltd. Cell structures and semiconductor devices having same
US11281836B2 (en) 2016-11-29 2022-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Cell structures and semiconductor devices having same

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Publication number Publication date
US8726220B2 (en) 2014-05-13
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