CN106206567A - 半导体器件布局、存储器件布局和制造半导体器件的方法 - Google Patents

半导体器件布局、存储器件布局和制造半导体器件的方法 Download PDF

Info

Publication number
CN106206567A
CN106206567A CN201510349081.0A CN201510349081A CN106206567A CN 106206567 A CN106206567 A CN 106206567A CN 201510349081 A CN201510349081 A CN 201510349081A CN 106206567 A CN106206567 A CN 106206567A
Authority
CN
China
Prior art keywords
contact
region
edge
distance piece
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510349081.0A
Other languages
English (en)
Other versions
CN106206567B (zh
Inventor
廖忠志
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN106206567A publication Critical patent/CN106206567A/zh
Application granted granted Critical
Publication of CN106206567B publication Critical patent/CN106206567B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

一种半导体器件的布局包括有源区域、横跨多个有源区域的栅电极、沿着对应多个栅电极的侧面的间隔件、第一接触件图案化区域、第二接触件图案化区域和接触件区域。第一接触件图案化区域与多个有源区域中的至少一个有源区域、多个栅电极中的至少一个栅电极以及多个间隔件中的至少一个间隔件重叠，至少一个间隔件对应于至少一个栅电极。第二接触件图案化区域与第一接触件图案化区域的一部分重叠。接触件区域与至少一个有源区域重叠。接触件区域的边界通过第一接触件图案化区域、第二接触件图案化区域和至少一个间隔件的边界来限定。本发明还提供了存储器件布局和制造半导体器件的方法。

Description

半导体器件布局、存储器件布局和制造半导体器件的方法
技术领域
本发明一般地涉及半导体技术领域，更具体地，涉及半导体器件及其制造方法。
背景技术
近来最小化集成电路(IC)的趋势产生消耗更少功率的更小器件，并以比以前更快的速度来提供更多的功能。最小化工艺还导致IC设计和/或制造工艺的各种发展来确保产量和预期性能。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种半导体器件的布局，所述布局存储在非暂时性计算机可读介质上并包括：多个有源区域；多个栅电极，横跨所述多个有源区域；多个间隔件，沿着对应的所述多个栅电极的侧面；第一接触件图案化区域，与所述多个有源区域中的至少一个有源区域重叠，与所述多个栅电极中的至少一个栅电极重叠，并且与所述多个间隔件中的至少一个间隔件重叠，所述至少一个间隔件对应于所述至少一个栅电极；第二接触件图案化区域，与所述第一接触件图案化区域的一部分重叠；以及接触件区域，与所述至少一个有源区域重叠，所述接触件区域的边界通过所述第一接触件图案化区域、所述第二接触件图案化区域和所述至少一个间隔件的边界来限定。
优选地，所述接触件区域的边界进一步通过所述至少一个栅电极的边界来限定。
优选地，所述至少一个栅电极包括所述多个栅电极中相邻的第一栅电极和第二栅电极，所述至少一个间隔件包括所述多个间隔件中相邻的第一间隔件和第二间隔件，所述第一间隔件对应于所述第一栅电极，并且所述第二间隔件对应于所述第二栅电极，以及所述接触件区域包括第一边缘、第二边缘、第三边缘和第四边缘，所述第一边缘与所述第二边缘相对，所述第三边缘与所述第四边缘相对，所述第一边缘对应于所述第一间隔件的边缘，所述第二边缘对应于所述第二间隔件的边缘，所述第三边缘对应于所述第一接触件图案化区域的边缘，以及所述第四边缘对应于所述第二接触件图案化区域的边缘。
优选地，该布局还包括：又一接触件区域，与所述至少一个有源区域重叠，其中，所述多个栅电极包括相邻的第一栅电极和第二栅电极，所述多个间隔件包括相邻的第一间隔件和第二间隔件，所述第一间隔件对应于所述第一栅电极，以及所述第二间隔件对应于所述第二栅电极，以及所述又一接触件区域包括第一边缘、第二边缘、第三边缘和第四边缘，所述第一边缘与所述第二边缘相对，所述第三边缘与所述第四边缘相对，所述第一边缘对应于所述第一间隔件的边缘，所述第二边缘对应于所述第二间隔件的边缘，并且所述第三边缘和所述第四边缘对应于所述第一接触件图案化区域的相对边缘。
优选地，所述第一接触件图案化区域被配置为在第一光刻胶层中形成开口，以及所述第二接触件图案化区域被配置在第二光刻胶层中形成用光刻胶材料填充的区域。
优选地，所述第一接触件图案化区域包括亮色调图案，以及所述第二接触件图案化区域包括暗色调图案。
优选地，所述至少一个有源区域包括所述多个有源区域中相邻的第一有源区域和第二有源区域，所述至少一个栅电极包括所述多个栅电极中的第一栅电极、第二栅电极和第三栅电极，所述第二栅电极与所述第一栅电极和所述第三栅电极相邻并介于所述第一栅电极和所述第三栅电极之间，所述至少一个间隔件包括所述多个间隔件中的第一间隔件、第二间隔件、第三间隔件和第四间隔件，所述第一间隔件对应于所述第一栅电极，所述第二间隔件和所述第三间隔件对应于所述第二栅电极，所述第四间隔件对应于所述第三栅电极，以及所述第一间隔件面向所述第二间隔件，所述第三间隔件面向所述第四间隔件，并且所述接触件区域是与所述第一有源区域重叠的第一接触件区域，所述第一接触件区域包括第一边缘、第二边缘、第三边缘和第四边缘，所述第一边缘与所述第二边缘相对，所述第三边缘与所述第四边缘相对，所述第一边缘对应于所述第一间隔件的边缘，所述第二边缘对应于所述第二间隔件的边缘，所述第三边缘对应于所述第一接触件图案化区域的第一边缘，并且所述第四边缘对应于所述第二接触件图案化区域的第一边缘。
优选地，该布局还包括，第二接触件区域，与所述第二有源区域重叠，所述第二接触件区域包括第一边缘、第二边缘、第三边缘和第四边缘，所述第二接触件区域的第一边缘与所述第二接触件区域的第二边缘相对，所述第二接触件区域的第三边缘与所述第二接触件区域的第四边缘相对，所述第二接触件区域的第一边缘对应于所述第一间隔件的边缘，所述第二接触件区域的第二边缘对应于所述第二间隔件的边缘，所述第二接触件区域的第三边缘对应于所述第一接触件图案化区域的第二边缘，并且所述第二接触件区域的第三边缘对应于所述第二接触件图案化区域的第二边缘。
优选地，该布局还包括：第三接触件区域，与所述第一有源区域和所述第二有源区域重叠，所述第三接触件区域包括第一边缘、第二边缘、第三边缘和第四边缘，所述第三接触件区域的第一边缘与所述第三接触件区域的第二边缘相对，所述第三接触件区域的第三边缘与所述第三接触件区域的第四边缘相对，所述第三接触件区域的第一边缘对应于所述第三间隔件的边缘，所述第三接触件区域的第二边缘对应于所述第四间隔件的边缘，所述第三接触件区域的第三边缘对应于所述第一接触件图案化区域的第一边缘，并且所述第三接触件区域的第四边缘对应于所述第一接触件图案化区域的第二边缘。
优选地，所述第二栅电极和所述第一有源区域限定第一晶体管，所述第二栅电极和所述第二有源区域限定第二晶体管，以及所述第三接触件区域将所述第一晶体管的源极或漏极与所述第二晶体管的源极或漏极耦合。
根据本发明的另一方面，提供了一种存储器件的布局，所述布局存储在非暂时性计算机可读存储介质上并包括：多个存储单元，所述多个存储单元中的每个存储单元都包括第一部分和第二部分，所述第一部分和所述第二部分中的每一个部分都包括：第一晶体管，耦合在第一电源节点和存储节点之间；第二晶体管，耦合在所述第二电源节点和所述存储节点之间，第三晶体管，耦合在位线节点和所述存储节点之间；第一接触件图案化区域，覆盖所述第一晶体管和所述第二晶体管的有源区域、栅电极和间隔件；以及第二接触件图案化区域，与所述第一接触件图案化区域重叠，所述第二接触件图案化区域位于所述第一电源节点与所述第二电源节点之间。
优选地，所述第一接触件图案化区域包括亮色调图案，以及所述第二接触件图案化区域包括暗色调图案。
优选地，在所述第一部分和所述第二部分的每一个部分中，所述有源区域包括所述第一晶体管和所述第三晶体管的第一有源区域以及所述第二晶体管的第二有源区域，所述栅电极包括所述第一晶体管和所述第二晶体管的第一栅电极以及所述第三晶体管的第二栅电极，所述间隔件包括位于所述第一栅电极的相对侧上的第一间隔件和第二间隔件以及位于所述第二栅电极的相对侧上的第三间隔件和第四间隔件。
优选地，在所述第一部分和所述第二部分的每一个部分中，所述第一电源节点的边缘通过所述第一接触件图案化区域、所述第二接触件图案化区域和所述第一间隔件的对应边缘来限定，所述第二电源节点的边缘通过所述第一接触件图案化区域、所述第二接触件图案化区域和所述第一间隔件的对应边缘来限定，以及所述存储节点的边缘通过所述第一接触件图案化区域、所述第二间隔件和所述第三间隔件的对应边缘来限定。
优选地，在所述第一部分和所述第二部分的每一个部分中，所述位线节点的边缘通过所述第一接触件图案化区域和所述第四间隔件的对应边缘来限定。
优选地，所述第一部分和所述第二部分的每一个部分都进一步包括：第三接触件图案化区域，与所述第一接触件图案化区域重叠，其中，所述位线节点的边缘通过所述第一接触件图案化区域、所述第三接触件图案化区域和所述第四间隔件的对应边缘来限定。
优选地，所述多个存储单元中的每一个存储单元都进一步包括：接触件区域，将所述第一部分和所述第二部分中的一个部分的所述存储节点耦合至所述所述第一部分和所述第二部分中的另一个部分的所述第一栅电极。
根据本发明的又一方面，提供了一种制造半导体器件的方法，所述方法包括：在衬底上方形成第一接触件图案化区域，所述第一接触件图案化区域包括位于所述衬底中的有源区域、栅电极和间隔件上方的开口；在所述衬底上方形成第二接触件图案化区域，所述第二接触件图案化区域阻挡所述第一接触件图案化区域中的所述开口的一部分；将所述第一接触件图案化区域和所述第二接触件图案化区域用作蚀刻掩模来执行蚀刻工艺，以形成露出部分所述有源区域和部分所述间隔件的接触件开口；以及在对应的所述接触件开口中以及所述有源区域的露出部分和所述间隔件的露出部分上方形成接触塞。
优选地，所述衬底包括位于对应的所述栅电极上方的栅极硬掩模，所述接触件开口进一步露出所述栅极硬掩模的部分，以及所述接触塞形成在所述栅极硬掩模的露出部分上方。
优选地，形成所述第一接触件图案化区域包括亮色调光刻图案化；以及形成所述第二接触件图案化区域包括暗色调光刻图案化。
附图说明
当结合附图阅读时，根据以下详细的描述来更好地理解本发明的各个方面。注意，根据工业的标准实践，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意地增加或减小各个部件的尺寸。
图1A是根据一些实施例的用于形成光刻胶层的第一掩模的俯视图。
图1B是根据一些实施例的通过使用图1A的第一掩模图案化的光刻胶层的俯视图。
图1C是根据一些实施例的用于形成光刻胶层的第二掩模的俯视图。
图1D是根据一些实施例的通过使用图1C的第二掩模图案化的光刻胶层的俯视图。
图1E是根据一些实施例的通过使用图1A的第一掩模和图1C的第二掩模图案化的层的俯视图。
图2是根据一些实施例的半导体器件的布局的俯视图。
图2A是根据一些实施例的沿着图2中的线A-A’截取的半导体器件的截面图。
图2B是根据一些实施例的沿着图2中的线B-B’截取的半导体器件的截面图。
图2C是类似于图2的示图，并示出根据一些实施例的半导体器件的布局的俯视图。
图3是根据一个或多个实施例的存储单元300的示意图。
图4A是根据一些实施例的存储单元的布局的俯视图。
图4B是根据一些实施例的存储单元的布局的俯视图。
图4C是根据一些实施例的包括图4B的存储单元布局的存储器件的一部分的布局的俯视图。
图4D是根据一些实施例的包括图4C的布局的存储器件的一部分的布局的俯视图。
图4E是根据一些实施例的存储器件的一部分的布局的俯视图。
图4F是根据一些实施例的存储单元的布局的俯视图。
图5A和图5B是根据一些实施例的沿着图4C中的线C-C’截取的各种存储器件的截面图。
图6A-I至图6F-I是根据一些实施例的处于半导体器件的各个制造阶段的沿着图2C中的线I-I’截取的半导体器件的截面图，以及图6A-II至图6F-II是沿着图2C中的线II-II’截取的半导体器件的截面图。
图7A至图7F是根据一些实施例的处于半导体器件的各个制造阶段的沿着图2C中的线I-I’截取的半导体器件的截面图。
图8是根据一些实施例的制造半导体器件的方法的流程图。
具体实施方式
以下公开内容提供了许多不同的用于实施本发明主题的不同特征的实施例或实例。以下描述部件或配置的具体实例以简化本发明。当然，这些仅仅是实例而不用于限制。例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件之间形成附件部件使得第一部件和第二部分没有直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字母。这些重复是为了简化和清楚，其本身并不表示所讨论的各个实施例和/或结构之间的关系。
此外，当第一元件被描述为“连接至”或“耦合至”第二元件时，这种描述包括第一和第二元件相互直接连接或耦合的实施例，并且还包括第一和第二元件利用插入其间的一个或多个其他中间元件相互间接连接或耦合的实施例。
一些实施例提供了用于在有源区域上方形成接触件区域的图案化技术。接触件区域具有通过第一接触件图案化区域(诸如亮色调(clear tone)图案化区域)、第二接触件图案化区域(诸如暗色调图案化区域)以及一个或多个间隔件所限定的边界。结果，接触件区域被自对准并填充相邻间隔件之间的空间。
图1A是根据一些实施例的用于形成光刻胶层的第一掩模100A的俯视图。第一掩模100A包括暗区域102和亮区域104。暗区域102在亮区域104周围延伸。亮区域104允许光穿过并对应于要形成在半导体器件的层中的预期形状的图案。在至少一个实施例中，亮区域104被称为亮色调图案，并且第一掩模100A被称为亮色调掩模。
图1B是根据一些实施例的通过使用第一掩模100A图案化的光刻胶层100B的俯视图。当第一掩模100A被用于图案化光刻胶时，亮区域104允许光(诸如紫外线(UV)光)通过。结果，光刻胶与亮区域104对应的一部分被暴露给光，而光刻胶对应于暗区域102的另一部分没有暴露给光。在至少一个实施例中，光刻胶是正性光刻胶。正性光刻胶的曝光部分在显影溶液中变得可溶，其中正性光刻胶的未曝光部分在显影溶液中保持不溶解。当施加显影溶液时，去除正性光刻胶的曝光部分，并且正性光刻胶的未曝光部分保持不变以获得图案化的光刻胶层100B。图案化的光刻胶层100B包括与第一掩模100A的暗区域102相对应的剩余光刻胶的区域112。图案化的光刻胶层100B还包括开口114，其中，从该开口中去除光刻胶并且该开口对应于第一掩模100A的亮区域104。当图案化的光刻胶层100B被用作用于图案化半导体器件的层的掩模时，在半导体器件的层中形成与开口114和第一掩模(或亮色调掩模)100A的亮区域(或亮色调图案)104相对应的开口。
图1C是根据一些实施例的用于形成光刻胶层的第二掩模100C的俯视图。第二掩模100C包括亮区域106和暗区域108。亮区域106在暗区域108周围延伸。暗区域108阻止光并对应于要形成在半导体器件的层中的预期形状的图案。在至少一个实施例中，暗区域108被称为暗色调图案，并且第二掩模100C被称为暗色调掩模。
图1D是根据一些实施例的通过使用第二掩模100C图案化的光刻胶层100D的俯视图。当第二掩模100C被用于图案化光刻胶时，亮区域106允许光通过。结果，光刻胶对应于亮区域106的部分被暴露给光，而光刻胶对应于暗区域108的另一部分没有暴露给光。在至少一个实施例中，光刻胶是正性光刻胶。当施加显影溶液时，获得图案化的光刻胶层100D。在图案化的光刻胶层100D中，从与亮区域106对应的区域116中去除曝光的光刻胶，留下与第二掩模100C的暗区域108对应的光刻胶块118。当图案化的光刻胶层100D被用作用于图案化半导体器件的层的掩模时，从与区域116对应的区域中去除这种层的材料，留下光刻胶块118下方并对应于第二掩模(或暗色调掩模)100C的暗区域(或暗色调图案)108的材料的图案。
图1E是根据一些实施例的通过在第一图案化工艺中使用图1A的第一掩模，然后在随后的第二图案化工艺中使用图1C的第二掩模图案化层100E的俯视图。图案化层100E包括与材料区域112所环绕的开口的一部分重叠或覆盖材料区域112所环绕的开口的一部分的材料图案118。
参照图1A和图1B描述的预期形状的开口的形成或者参照图1C和图1D描述的预期形状的材料图案仅仅是实例。其他配置均落入各个实施例的范围内。例如，在至少一个实施例中，当光刻胶是负性光刻胶时，利用暗色调掩模形成预期形状的开口，和/或利用亮色调掩模形成预期形状的材料图案。
图2是根据一些实施例的半导体器件的布局200的俯视图。布局200包括多个有源区域211、212、多个栅电极221、222、223、224、多个间隔件231、232、233、234、235、236、237、238、第一接触件图案化区域240、第二接触件图案化区域251、252以及接触件区域261、262、263、264、265。
有源区域211、212沿着布局200的第一方向(例如，Y方向)延伸。在一些实施例中，有源区域211、212还被称为氧化物限定(OD)区域。有源区域211、212的示例性材料包括但不限于掺有各种类型的p掺杂物和/或n掺杂物的半导体材料。在至少一个实施例中，有源区域211、212包括相同类型的掺杂物。在至少一个实施例中，有源区域211、212中的一个包括的掺杂物类型不同于有源区域211、212中的另一个的掺杂物类型。有源区域211、212通过本文所述的一个或多个隔离结构相互隔离。有源区域211、212位于对应的阱区域内。例如，有源区域211位于阱区域213(在一个或多个实施例中为n阱区域)内，而有源区域212位于阱区域214(在一个或多个实施例中为p阱区域)内。所描述的阱区域213、214的导电性是实例。其他配置也落入各个实施例的范围。n阱区域213和p阱区域214位于虚线215的相对测，其中虚线215将半导体器件划分为用于不同类型的器件或晶体管的分离区域。晶体管的实例包括但不限于金属氧化物场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、高压晶体管、高频晶体管、p沟道和/或n沟道场效应晶体管(PFET/NFET)、FinFET、具有凸起的源极/漏极的平面MOS晶体管等。在图2的示例性结构中，n阱区域213是用于形成p沟道金属氧化物半导体(PMOS)晶体管的区域，而p阱区域214是用于形成n沟道金属氧化物半导体(NMOS)晶体管的区域。有源区域211、212中的每一个都包括一个或多个鳍来形成FinFET。例如，有源区域211包括两个鳍216、217，以及有源区域212包括两个鳍218、219。鳍216、217、218、219通过本文中所描述的一个或多个隔离结构相互隔离。有源区域211、212的每一个中的其他数量的鳍均落入各个实施例的范围内。所描述的FinFET结构仅是实例。其他配置落入各个实施例的范围内。例如，在一个或多个实施例中，有源区域211、212不包括鳍并且被配置为用于形成平面MOSFET晶体管。
栅电极221、222、223、224横跨有源区域211、212沿着布局200的第二方向(例如，X方向)延伸。栅电极221、222、223、224的示例性材料包括但不限于多晶硅和金属。其他材料均落入各个实施例的范围内。栅电极221、222、223、224和对应的有源区域211、212形成布局200中的一个或多个晶体管。例如，在图2的示例性结构中，晶体管225通过栅电极222和有源区域211形成。晶体管225的栅极通过栅电极222形成。晶体管225的漏极或源极(本文称为“源极/漏极”)中的一个通过有源区域211位于栅电极222的一侧(例如，图2中的上侧)的区域来限定。晶体管225的另一个源极/漏极通过有源区域211位于栅电极222的相对侧(例如，图2中的下侧)的另一区域来限定。对于另一实例，又一晶体管226通过栅电极222和有源区域212形成。在至少一个实施例中，又一晶体管通过栅极223和对应的有源区域211、212形成。栅电极221、222、223、224中的一个或多个通过对应的栅极接触件耦合至半导体器件的其他电路。例如，栅电极271、272、273被配置在对应的栅电极221、222、223上，用于将对应的栅电极221、222、223耦合至其他电路。在至少一个实施例中，栅电极224是伪栅电极，其不被配置为耦合至其他电路。在至少一个实施例中，栅电极221也是伪栅电极。
间隔件231、232、233、234、235、236、237、238沿着对应的多个栅电极的侧面进行配置。例如，间隔件231、232在X方向上沿着栅电极221的纵向侧面进行配置，间隔件233、234沿着栅电极222的纵向侧面进行配置，间隔件235、236沿着栅电极223的纵向侧面进行配置，以及间隔件237、238沿着栅电极224的纵向侧面进行配置。间隔件231、232、233、234、235、236、237、238包括用于将对应的栅电极与不想要的电接触件电隔离的一种或多种介电材料。间隔件的示例性介电材料包括但不限于氮化硅、氮氧化物和碳化硅。在至少一个实施例中，间隔件231、232、233、234、235、236、237、238中的一个或多个具有如本文所述的锥形轮廓。
第一接触件图案化区域240覆盖有源区域211、212中的至少一个有源区域、栅电极221、222、223、224中的至少一个栅电极以及间隔件231、232、233、234、235、236、237、238中对应于至少一个栅电极的至少一个间隔件。例如，第一接触件图案化区域240覆盖有源区域211、212、栅电极221、222、223、224以及与被第一接触件图案化区域240覆盖的栅电极221、222、223、224相对应的间隔件231、232、233、234、235、236、237、238。在图2的示例性结构中，第一接触件图案化区域240覆盖栅电极221、222、223、224中的每一个的整个宽度(Y方向)以及与栅电极221、222、223、224相关联的所有间隔件231、232、233、234、235、236、237、238。其他配置也落入各个实施例的范围内。例如，如图2C所示(其是根据一些实施例的半导体器件的布局200C的俯视图)，第一接触件图案化区域242没有覆盖栅电极221和栅电极224的整个宽度，并且没有覆盖间隔件231和238。
第二接触件图案化区域251、252中的每一个都覆盖第一接触件图案化区域240的一部分或与第一接触件图案化区域240的一部分重叠。例如，第二接触件图案化区域251与第一接触件图案化区域240的介于栅电极221、222之间和有源区域211、212之间的隔离结构上方的部分重叠。第二接触件图案化区域252与第一接触件图案化区域240介于栅电极223、224之间和有源区域211、212之间的另一隔离结构上方的部分重叠。在图2所示的示例性结构中，第二接触件图案化区域251、252具有的边界完全位于第一接触件图案化区域240的边界内。其他配置均落入各个实施例的范围内。例如，在图2C的布局200C中，第二接触件图案化区域251的下边缘与第一接触件图案化区域240的下边缘一致，并且第二接触件图案化区域252的上边缘与第一接触件图案化区域240的上边缘一致。在本文所述的其他示例性实施例中，第二接触件图案化区域251、252中的一个或多个延伸越过第一接触件图案化区域240的一个或多个边缘。所描述的与第一接触件图案化区域240重叠的第二接触件图案化区域的数量(例如，两个)是实例。与第一接触件图案化区域重叠的第二接触件图案化区域的其他数量均落入各个实施例的范围内。例如，在至少一个实施例中，省略第二接触件图案化区域251、252中的一个。第一接触件图案化区域240以及第二接触件图案化区域251、252的矩形形状是实例。第一接触件图案化区域240和/或第二接触件图案化区域251、252的其他形状落入各个实施例的范围内。
在一些实施例中，第一接触件图案化区域240和第二接触件图案化区域251、252被配置为图案化牺牲层。在半导体器件的制造期间，这种图案化的牺牲层被用于图案化本文所述的接触件区域，然后通过一个或多个后续工艺被去除。示例性牺牲层包括但不限于光刻胶层和硬掩模层。在一些实施例中，第一接触件图案化区域240被配置为在牺牲层中形成参照图1A和图1B所描述的开口。在至少一个实施例中，第一接触件图案化区域240对应于参照图1A描述的亮色调掩模上的亮色调图案。在一些实施例中，第二接触件图案化区域251、252被配置为在牺牲层中形成牺牲材料(如参照图1C和图1D所描述的)。在至少一个实施例中，第二接触件图案化区域251、252对应于参照图1C描述的暗色调掩模上的暗色调图案。在一些实施例中，执行第一图案化工艺以在牺牲层中形成具有第一接触件图案化区域240的形状的开口，并且随后执行第二图案化工艺以形成材料图案或块，该材料图案或块具有第二接触件图案化区域251、252的形状并且与开口的对应部分重叠或覆盖开口的对应部分(如参照图1E所描述的)。
接触件区域261、262、263、264、265与对应的有源区域211、212重叠。例如，接触件区域261、263、264与有源区域211重叠，以及接触件区域262、263、265与有源区域212重叠。接触件区域261、262、263、264、265被配置为将对应晶体管的下方源极/漏极相互电耦合或者与半导体器件的其他电路电耦合。例如，接触件区域261、262、264、265被配置为将对应晶体管的下方源极/漏极与半导体器件的其他电路电耦合，而接触件区域263被配置为电耦合对应晶体管225、226的下方源极/漏极。
接触件区域261、262、264、265的边界通过第一接触件图案化区域240、第二接触件图案化区域251、252以及间隔件232、233、234、235、236、237中的一个或多个来限定。在图2的示例性结构中，接触件区域265的边界通过第一接触件图案化区域240的边界、第二接触件图案化区域252的边界以及间隔件236、237的边界来限定。例如，接触件区域265的右边缘281对应于第一接触件图案化区域240的右边缘282，接触件区域265的左边缘283对应于第二接触件图案化区域252的右边缘284，接触件区域265的下边缘285对应于间隔件236的上边缘，以及接触件区域265的上边缘287对应于间隔件237的下边缘。接触件区域265的右边缘281和左边缘283被示为与第一接触件图案化区域240的对应右边缘282和第二接触件图案化区域252的对应右边缘284一致。接触件区域265的下边缘285和上边缘287被示为不与间隔件236的对应上边缘286和间隔件237的下边缘288一致，因为间隔件236和237具有本文所述的锥形轮廓。在至少一个实施例中，如参照图2A和图2B所描述的，接触件区域265的边界进一步通过与间隔件236对应的栅电极223或与间隔件237对应的栅电极224中的至少一个的边界来限定。
接触件区域264的边界通过第一接触件图案化区域240的边界、第二接触件图案化区域252的边界以及间隔件236、237的边界来限定。例如，接触件区域264的右边缘对应于第二接触件图案化区域252的左边缘，接触件区域264的左边缘对应于第一接触件图案化区域240的左边缘、接触件区域264的下边缘对应于间隔件236的上边缘，以及接触件区域264的上边缘对应于间隔件237的下边缘。以与参照接触件区域264、265描述的类似的方式，接触件区域261、262的边界通过第一接触件图案化区域240的边界、第二接触件图案化区域252的边界以及间隔件232、233的边界来限定。
接触件区域263的边界通过第一接触件图案化区域240的边界和间隔件234、235的边界来限定。例如，接触件区域263的右边缘对应于第一接触件图案化区域240的右边缘282，接触件区域263的左边缘对应于第一接触件图案化区域240的左边缘，接触件区域263的下边缘对应于间隔件234的上边缘，以及接触件区域263的上边缘对应于间隔件235的下边缘。在至少一个实施例中，如本文所描述的，接触件区域261、262、263、264中的至少一个的边界进一步通过对应栅电极中的至少一个的边界来限定。
在一些实施例中，布局200通过多个掩模来表示，其中多个掩模通过一个或多个处理器生成和/或存储在一个或多个非暂时性计算机可读介质中。用于表示布局200的其他格式也落入各个实施例的范围内。非暂时性计算机可读记录介质的实例包括但不限于外部/可去除和/或内部/内置存储或存储器单元，例如光盘(诸如DVD)、磁盘(诸如硬盘)、半导体存储器(诸如ROM、RAM、存储卡)等中的一个或多个。例如，通过对应于有源区域211、212的至少一个第一掩模、对应于栅电极221、222、223、224的至少一个第二掩模、对应于间隔件231、232、233、234、235、236、237、238的至少一个第三掩模、对应于第一接触件图案化区域240的至少一个第四掩模以及对应于第二接触件图案化区域251、252的至少一个第五掩模来表示布局200。在一个或多个实施例中，在半导体器件的制造期间，接触件区域261、262、263、264、265是自对准接触件区域，并且通过其他掩模的组合来限定。例如，在至少一个实施例中，接触件区域261、262、263、264、265通过以下逻辑操作来限定：
“接触件区域”＝“第一接触件图案化区域”NOT“第二接触件图案化区域”NOT“栅电极”NOT“间隔件”
其中，
“接触件区域”对应于接触件区域261、262、263、264、265
“第一接触件图案化区域”对应于第一接触件图案化区域240
“第二接触件图案化区域”对应于第二接触件图案化区域251、252
“栅电极”对应于栅电极221、222、223、224
“间隔件”对应于间隔件231、232、233、234、235、236、237、238，以及
NOT是减法操作。
图2A和图2B是具有布局200的半导体器件200A的截面图。沿着图2中的线A-A’截取图2A的截面图。沿着图2中的线B-B’截取图2B的截面图。本文中参照图2A和图2B描述半导体器件200A的结构。
半导体器件200A包括衬底274，其上形成半导体器件200A的各个元件。半导体器件200A的元件包括有源元件和/或无源元件。有源元件的实例包括但不限于晶体管和二极管。参照图2描述了晶体管的实例。无源元件的实例包括但不限于电容器、电感器、熔丝和电阻器。在衬底274上方交替地形成多个金属层和通孔层以将半导体器件200A的元件相互电耦合和/或与外部器件电耦合。在至少一个实施例中，衬底274包括硅衬底。在至少一个实施例中，衬底274包括硅锗(SiGe)、砷化镓或其他适当的半导体材料。例如，包括III族元素、IV族元素和V族元素的半导体材料落入各个实施例的范围内。在一些实施例中，衬底274还包括一个或多个其他部件，诸如各种掺杂区域、隐埋层和/或取向附生(外延)层。在一些实施例中，衬底274包括绝缘体上半导体，诸如绝缘体上硅(SOI)。在一些实施例中，衬底274包括掺杂外延层、梯度半导体层和/或覆盖不同类型的另一半导体层的半导体层(诸如硅锗层上的硅层)。
半导体器件200A还包括位于衬底274上方的一个或多个阱区域。在图2A和图2B的示例性结构中，如参照图2描述的，n阱区域213和p阱区域214位于衬底274上方。
半导体器件200A还包括位于阱区域213、214上方和周围的一个或多个隔离结构。在图2A和图2B的示例性结构中，隔离结构275位于阱区域213、214上方。隔离结构275将半导体器件200A的各个元件相互电隔离。例如，如图2B所示，隔离结构275将有源区域211、212相互电隔离。在至少一个实施例中，隔离结构275包括一个或多个浅沟槽隔离(STI)区域。STI区域的示例性材料包括但不限于氧化硅、氮化硅、氮氧化硅、掺氟硅化物和/或任何其他低k介电材料。
半导体器件200A还包括位于隔离结构275上方的有源区域211、212(最好参见图2B)、栅电极221、222、223、224以及对应的间隔件231、232、233、234、235、236、237、238(最好参见图2A)。在图2A的示例性结构中，栅电极221、222、223、224和对应的间隔件231、232、233、234、235、236、237、238部分地嵌入隔离结构275中。其他配置也落入各个实施例的范围内。例如，在一个或多个实施例中，栅电极221、222、223、224和/或对应的间隔件231、232、233、234、235、236、237、238位于隔离结构275上方。
半导体器件200A还包括位于隔离结构275上方的层间介电(ILD)层276。ILD层276其中嵌有栅电极221、222、223、224和/或对应的间隔件231、232、233、234、235、236、237、238(最好参见图2A)。ILD层276还在其中嵌有有源区域211、212的鳍216、217、218、219以及对应接触件区域261、262、263、264、265中的接触塞。为了简化，通过与对应接触件区域的相同参考标号来表示接触塞。在图2B中示出了两个接触塞264、265。在一个或多个实施例中，接触塞在本文是指自对准接触件(SAC)。ILD层276的示例性材料包括但不限于SiNx、SiOx、SiON、SiC、SiBN、SiCBN或它们的组合。
半导体器件200A还包括栅极介电层277、278、279、280。在栅电极221、222、223、224横跨在鳍216、217、218、219上方的区域(最好参见图2)中，栅电极221、222、223、224包裹在有源区域211、212的鳍216、217、218、219上方。为了将栅电极221、222、223、224与鳍216、217、218、219电隔离，栅极介电层277、278、278、280(如图2A所示)配置在对应的栅电极221、222、223、224下方和周围。间隔件231、232、233、234、235、236、237、238位于对应的栅极介电层277、278、278、280的相对侧。栅极介电层的示例性材料包括但不限于高k介电材料、界面层和/或它们的组合。用于高k介电层的示例性材料包括但不限于氮化硅、氮氧化硅、氧化铪(HfO2)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HaZrO)、金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过度金属氮化物、过渡金属硅酸盐、金属的氮氧化物、金属铝酸盐、硅酸锆、硅酸锆、铝酸锆、氧化锆、氧化钛、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他适当的高k介电材料和/或它们的组合。
半导体器件200A还包括位于对应的栅电极221、222、223、224的顶面上方的硬掩模291、292、293、294。硬掩模291、292、293、294的示例性材料包括但并不限于氮化硅、氮氧化硅、碳化硅或其他适当的材料。
如图2A所示，接触塞填充到相邻间隔件之间的空间中。例如，接触塞261填充到相邻的间隔件232、233之间的空间中。在至少一个实施例中，接触塞261的侧面295直接接触间隔件232的对应侧面296。接触塞261的相对侧面还直接接触间隔件233的对应侧面。在图2A的示例性结构中，间隔件231、232、233、234、235、236、237、238具有锥形轮廓。结果，在俯视图中，接触塞261、262、263、264、265的一些边缘延伸到对应间隔件232、233、234、235、236、237上方(或与其重叠)。例如，如图2的俯视图所看到的，接触塞261的顶部边缘297延伸到对应间隔件232上方。
如图2C所示，通过第一接触件图案化区域240和第二接触件图案化区域251、252的对应边缘来限定接触塞的一些边缘。例如，如参照图2所描述的，图2B所示接触塞265的边缘281、283对应于第一接触件图案化区域240的边缘282以及第二接触件图案化区域252的边缘284。
在至少一个实施例中，在相邻间隔件之间的空间中填充用于有源区域的接触塞。结果，获得用于随后通孔以与接触塞接触的宽接合区域。宽接合区域减少了接触阻抗。结果，在一个或多个实施例中提高了半导体器件的性能。可选或附加地，宽接合区域允许接触塞和对应通孔之间和/或接触塞与本文所述的对应对接接触件之间的较大未对准裕度。结果，在一个或多个实施例中，释放了一个或多个制造和/或设计约束，从而增加了产量。
在至少一个实施例中，通过对应间隔件的边界来限定接触件区域和对应接触塞的边界。结果，获得接触塞与相邻栅电极之间的自对准隔离结构。在至少一个实施例中，这种自对准隔离结构允许接触塞延伸到相邻栅电极上方(或与其重叠)而不会使相邻栅电极电短路。结果，在一个或多个实施例中，降低了由于栅电极间距减少所引起的不期望的短路的风险。
一个或多个实施例允许现有的光刻技术(例如，193浸入)可应用于先进节点，诸如10nm或10nm以上。在一些实施例中，与其他方法相比，减少了用于在有源区域上方形成接触塞的掩模的数量。
根据一个或多个实施例在本文描述的接触件区域图案化技术可应用于各种类型的半导体器件，诸如存储器件。其他类型的半导体器件落入各个实施例的范围内。
图3是根据一个或多个实施例的存储单元300的示意图。存储单元300包括第一半301和第二半302。在一些实施例中，第一半301和第二半302被称为半单元。第一半单元301包括PMOS晶体管PU-1、NMOS晶体管PD-1和NMOS晶体管PG-1。晶体管PU-1和晶体管PD-1被交叉耦合以形成第一交叉耦合反相器。第二半单元302包括PMOS晶体管PU-2、NMOS晶体管PD-2和NMOS晶体管PG-2。晶体管PU-2和晶体管PD-2被交叉耦合以形成第二交叉耦合反相器。第一和第二交叉耦合反相器形成存储单元。在一些实施例中，晶体管PU-1和PU-2被称为上拉(PU)器件，晶体管PD-1和PD-2被称为下拉(PD)器件，以及晶体管PG-1和PG-2被称为传输门(PG)器件。
晶体管PU-1、PU-2的源极电耦合至第一电源节点CVDD。晶体管PU-1、PU-2的漏极在对应的第一存储节点MT和第二存储节点MB处电耦合至对应晶体管PD-1、PD-2的漏极。晶体管PU-1的栅极电耦合至晶体管PD-1的栅极和晶体管PD-2的漏极。晶体管PU-2的栅极电耦合至晶体管PD-2的栅极和晶体管PD-1的漏极。晶体管PD-1和PD-2的源极电耦合至第二电源节点CVSS。在一些实施例中，第二电源节点CVSS的电压对应于地电压。晶体管PG-1耦合在第一位线BL和第一存储节点MT之间。晶体管PG-1的栅极耦合至字线WL。晶体管PG-2耦合在第二位线BLB与第二存储节点MB之间。晶体管PG-2的栅极耦合至字线WL。晶体管PG-1和晶体管PG-2被配置为基于字线WL提供的信号激活以选择性地将对应的第一和第二交叉耦合反相器连接至对应的第一和第二位线BL、BLB。第一存储节点MT通过连接件313耦合至晶体管PU-2和晶体管PD-2的栅极。第二存储节点MB通过连接件314耦合至晶体管PU-1和晶体管PD-1的栅极。
在一些实施例中，存储单元300包括多个晶体管而不是六个晶体管。例如，在至少一个实施例中，存储单元300包括八个晶体管。在一些实施例中，存储单元300是单鳍单元，例如，晶体管PD-1、PD-2、PG-1、PG-2、PU-1和PU-2是单鳍FET晶体管。在一些实施例中，存储单元300是多鳍单元，例如，晶体管PD-1、PD-2、PG-1、PG-2、PU-1和PU-2是多鳍FET晶体管。在一些实施例中，存储单元300中的晶体管PD-1、PD-2、PG-1和PG-2是多鳍FET晶体管，而晶体管PU-1和PU-2是单鳍FET晶体管。在一些实施例中，存储单元300是SRAM存储芯片的一部分。在一些实施例中，一个或多个单鳍单元以及一个或多个多鳍单元形成在SRAM存储芯片中。在一些实施例中，SRAM芯片包括嵌入式SRAM存储单元阵列。在一些实施例中，SRAM存储芯片包括嵌入式SRAM存储单元阵列和写辅助电路，其中嵌入式SRAM存储单元阵列的至少一部分电耦合至写辅助电路。
图4A是根据一些实施例的存储单元的布局400A的俯视图。存储单元在X方向上的尺寸被称为“X间距”，以及存储单元在Y方向上的尺寸被称为“Y间距”。在图4A的示例性结构中，Y间距短于X间距。在至少一个实施例中，具有布局400A的存储单元对应于存储单元300。在图4A中示出了存储单元300的假想边界401。在图4A的示例性结构中，边界401中的存储单元300的左半部对应于第一半单元301，以及边界401中的存储单元300的右半部对应于第二半单元302。在至少一个实施例中，第一半单元301与第二半单元302相对于存储单元300的中心点对称。
存储单元300被配置在多个阱区域上方。在图4A的示例性结构中，存储单元300被配置在阱区域412、413和414上方。在至少一个实施例中，阱区域412和414是p阱区域，以及阱区域413是n阱区域。在至少一个实施例中，p阱区域412和414中至少一个对应于参照图2描述的p阱区域214，以及n阱区域413对应于n阱区域213。
存储单元300包括多个有源区域。在图4A的示例性结构中，每个有源区域都包括鳍，并且存储单元300包括鳍426、427、428、429。在至少一个实施例中，一个或多个鳍426、427、428、429对应于参照图2所描述的一个或多个鳍216、217、218、219。所描述的单鳍结构是实例。每一有源区域具有不同数量的鳍的其他配置均落入本文所描述的各个实施例的范围内。
存储单元300还包括多个栅电极。在图4A的示例性结构中，在每个半单元301、302中都配置有两个栅电极。例如，栅电极422、423配置在第一半单元301中，以及栅电极421、422配置在第二半单元302中。在至少一个实施例中，栅电极421、422、423、424中的一个或多个对应于参照图2描述的栅电极221、222、223、224中的一个或多个。
存储单元300还包括与对应栅电极相关联的多个间隔件。在图4A的示例性结构中，间隔件433、434对于栅电极421、422来说是公用的，并且在X方向上沿着栅电极423、424的纵向侧面从第一半单元301延伸到第二半单元302。间隔件435、436对于栅电极423、424来说是公用的，并且在X方向上沿着栅电极423、424的纵向侧面从第一半单元301延伸到第二半单元302。在至少一个实施例中，一个或多个间隔件433、434、435、436对应于参照图2描述的一个或多个间隔件233、234、235、236。
存储单元300的晶体管PD-1、PD-2、PG-1、PG-2、PU-1和PU-2通过对应的有源区域(即，鳍426、427、428、429)和对应的栅电极421、422、423、424进行配置。例如，晶体管PG-1包括通过栅电极423配置的栅极以及通过鳍426的位于栅电极423的相对侧上的部分配置的源极/漏极。为了简化，图4A中在对应鳍与对应栅电极的相交处指定存储单元300的晶体管。例如，通过对应栅电极422和对应鳍426的相交处通过参考标号“PD-1”来指定晶体管PD-1。NMOS晶体管PD-1和PG-1被配置在p阱区域412上方，NMOS晶体管PD-2和PG-2配置在p阱区域414上方，以及NMOS晶体管PU-1和PU-2配置在n阱区域413上方。在至少一个实施例中，一个或多个晶体管PD-1、PD-2、PG-1、PG-2、PU-1和PU-2对应于参照图2描述的一个或多个晶体管。
存储单元300还包括位于晶体管PD-1、PD-2、PG-1、PG-2、PU-1和PU-2的对应源极/漏极上方的多个接触件区域。为了简化，通过接触件区域所耦合的对应节点或线来指定存储单元300的接触件区域。例如，将晶体管PG-1耦合至第一位线BL的接触件区域被指定为“BL”，将晶体管PG-2耦合至第二位线BLB的接触件区域被指定为“BLB”，将晶体管PU-1耦合至电源节点CVDD的接触件区域被指定为“CVDD1”，将晶体管PU-2耦合至电源节点CVDD的接触件区域被指定为“CVDD2”，将晶体管PD-1耦合至电源节点CVSS的接触件区域被指定为“CVSS1”，将晶体管PD-2耦合至电源节点CVSS的接触件区域被指定为“CVSS2”，耦合晶体管PU-1、PD-1和PG-1的漏极的接触件区域对应于存储节点MT并被指定为“MT”，以及耦合晶体管PU-2、PD-2和PG-2的漏极的接触件区域对应于存储节点MB并被指定为“MB”。在至少一个实施例中，存储单元300的一个或多个接触件区域对应于参照图2描述的接触件区域261、262、263、264、265中的一个或多个。
布局400A包括用于存储单元300的每一半单元301、302的第一接触件图案化区域和第二接触件图案化区域。例如，布局400A包括用于第一半单元301的第一接触件图案化区域441和第二接触件图案化区域451以及用于第二半单元302的第一接触件图案化区域442和第二接触件图案化区域452。第一接触件图案化区域441覆盖第一半单元301中的晶体管PU-1、PD-1、PG-1的有源区域或鳍426、427、栅电极423、422和间隔件433、434、435、436。第二接触件图案化区域451与接触件区域CVSS1、CVDD1之间的对应第一接触件图案化区域441的部分重叠。第一接触件图案化区域442覆盖第二半单元302中的晶体管PU-2、PD-2、PG-2的有源区域或鳍428、429、栅电极421、424以及间隔件433、434、435、436。第二接触件图案化区域452与接触件区域CVSS2、CVDD2之间的对应第一接触件图案化区域442的部分重叠。在图4A的示例性结构中，第一接触件图案化区域441、442中的每一个在Y方向上延伸穿过存储单元的全宽度，并且在Y方向上的尺寸大于X方向的尺寸。例如，第一接触件图案化区域441的最上边缘和最下边缘之间的距离大于第一接触件图案化区域441的最左边缘和最右边缘之间的距离。在一个或多个实施例中，第一接触件图案化区域441、442被配置为在参照图1A和图1B描述的对应牺牲层中形成开口，并且第二接触件图案化区域451、452被配置为形成参照图1C和图1D描述的牺牲材料的对应图案。在至少一个实施例中，第一接触件图案化区域441、442对应于参照图1A描述的一个或多个亮色调掩模上的亮色调图案，和/或第二接触件图案化区域451、452对应于参照图1C描述的一个或多个暗色调掩模上的暗色调图案。在至少一个实施例中，一个或多个第一接触件图案化区域441、442对应于参照图2描述的第一接触件图案化区域240，和/或一个或多个第二接触件图案化区域451、452对应于一个或多个第二接触件图案化区域251、252。
在一些实施例中，布局400A中的存储单元300的接触件区域的边界通过一个或多个对应的第一和第二接触件图案化区域、间隔件和栅电极的边界来限定。例如，以与参照图2中的接触件区域263所描述类似的方式，接触件区域MT的边界通过第一接触件图案化区域441和间隔件434、435的边界来限定。以与参照图2中的接触件区域264、265描述的类似方式，接触件区域CVSS1、CVDD1的边界通过第一接触件图案化区域441、第二接触件图案化区域451、间隔件433和位于存储单元300的边界401下方的相邻存储单元的栅电极上的间隔件的边界来限定。接触件区域BL的边界通过第一接触件图案化区域441、间隔件436和位于存储单元300的边界401上方的相邻存储单元的栅电极上的间隔件的边界来限定。以与参照第一半单元301描述的类似方式来限定第二半单元302中的接触件区域MB、BLB、CVSS2、CVDD2的边界。
在一些实施例中，当根据布局400A制造包括存储单元300的存储器件时，如参照图4C和图4D所描述的，在独立的光刻工艺中形成与用于半单元301、302的第一接触件图案化区域441、442相对应的开口。例如，执行第一光刻工艺以形成与第一半单元301上方的第一接触件图案化区域441相对应的开口，以及执行第二光刻工艺以形成与第二半单元302上方的第一接触件图案化区域442相对应的开口。执行第三光刻工艺以形成与第二接触件图案化区域451、452相对应的材料图案或块，从而覆盖形成在半单元301、302上方的开口的部分。
在一些实施例中，当根据布局400A制造包括存储单元300的存储器件时，在同一光刻工艺中形成与用于半单元301、302的第一接触件图案化区域441、442相对应的开口。例如，执行第一光刻工艺以形成与第一半单元301上方的第一接触件图案化区域441相对应的开口和与第二半单元302上方的第一接触件图案化区域442相对应的开口。执行第二光刻工艺以形成与第二接触件图案化区域451、452相对应的材料图案或块，从而覆盖形成在半单元301、302上方的开口的部分。
图4B是根据一些实施例的存储单元的布局400B的俯视图。在至少一个实施例中，布局400B包括布局400A的所有部件。然而，为了简化，在图4B中没有示出布局400A的间隔件433、434、435、436。与布局400A相比，布局400B还包括栅极接触件461、462、对接接触件463、464以及通孔471、472、473、474、475、476、477、478。
栅极接触件461、462位于对应的栅电极423、421上方并且电耦合至对应的栅电极423、421。通孔471、472位于栅极接触件461、462上方并且电耦合至栅极接触件461、462。晶体管PG-1的栅极经由对应的栅极接触件461和通孔471电耦合至对应的字线，并且晶体管PG-2的栅极经由对应的栅极接触件462和通孔472电耦合至对应的字线。
对接接触件463位于栅电极424和接触件区域MT上方，并且将接触件区域MT电耦合至栅电极424。对接接触件464位于栅电极422和接触件区域MB上方，并且将接触件区域MB电耦合至栅电极424。在至少一个实施例中，对接接触件463、464对应于参照图3描述的存储单元300的连接件313、314。在至少一个实施例中，对接接触件463、464在存储单元300内，并且不电耦合至包括存储单元300的存储器件的其他元件。
在第一半单元301中，通孔473、475、477位于对应的接触件区域BL、接触件区域CVDD1和接触件区域CVSS1上方。接触件区域BL通过通孔473电耦合至对应的位线BL，接触件区域CVDD1通过通孔475电耦合至第一电源节点CVDD，并且接触件区域CVSS1通过通孔477电耦合至第二电源节点CVSS。在第二半单元302中，通孔474、476、478位于对应的接触件区域BLB、接触件区域CVDD2和接触件区域CVSS2上方。接触件区域BLB通过通孔474电耦合至对应的位线BLB，接触件区域CVDD2通过通孔476电耦合至第一电源节点CVDD，以及接触件区域CVSS2通过通孔478电耦合至第二电源节点CVSS。
在一些实施例中，接触件区域BL、BLB、MT、MB、CVDD1、CVDD2、CVSS1、CVSS2、栅极接触件461、462以及对接接触件463、464被配置在包括存储单元300的存储器件的最下方的导电层中，在至少一个实施例中，该导电层也被称为金属层M0。通孔471、472、473、474、475、476、477、478配置在包括存储单元300的存储器件的最下方的通孔层中，在一个或多个实施例中，该通孔层也称为通孔层VIA-0。通孔层VIA-0位于金属层M0上方。在至少一个实施例中，随后在通孔层VIA-0上方交替地配置一个或多个又一导电层(诸如金属层M1、M2等)和/或一个或多个又一通孔层(诸如通孔层VIA-1、VIA-2等)，以形成从存储单元300到存储器件的其他存储单元或元件和/或存储器件之外的外部电路的电连接。
图4C是根据一些实施例的存储器件的2×2部分的布局400C的俯视图。图4C的示例性结构中的存储器件的2×2部分包括沿着X方向和Y方向配置为阵列的多个存储单元，例如单元1-1、单元1-2、单元2-1和单元2-2。
在至少一个实施例中，单元1-1的布局对应于参照图4B描述的布局400B并且在图4C中指定为“R0”。为了简化，在图4C中没有示出VIA-0层中的通孔。
名称“MX”表示关于X方向与“R0”布局对称的布局。例如，单元1-2的布局相对于单元1-1和单元1-2的公用边缘481与单元1-1的布局对称，公用边缘481被定向为X方向，并且单元1-2的布局在图4C中被指定为“MX”。
名称“MY”表示关于Y方向与“R0”布局对称的布局。例如，单元2-1的布局关于单元1-1和单元2-1之间的公用边缘482与单元1-1的布局对称，公用边缘482被定向为Y方向，并且单元2-1的布局在图4C中被指定为“MY”。
名称“R180”表示关于Y方向与“MX”布局对称的布局，或者关于X方向与“MY”布局对称的布局。例如，单元2-2的布局关于单元1-2和单元2-2之间的公用边缘与单元1-2的布局对称，或者关于单元2-1与单元2-2之间的公用边缘与单元2-1的布局对称。单元2-2的布局在图4C中被指定为“R180”。
单元1-1、1-2、2-1、2-2包括与用于布局400B中的第一半单元的第一接触件图案化区域441相对应的第一接触件图案化区域441-1-1、441-1-2、441-2-1、441-2-2。当根据布局400C制造存储器件时，对应单元1-1和单元1-2的第一接触件图案化区域441-1-1和441-1-2相互重叠，并且在至少一个实施例中，一起形成单个开口。当根据布局400C制造存储器件时，对应单元2-1和单元2-2的第一接触件图案化区域441-2-1和441-2-2相互重叠，并且在至少一个实施例中，一起形成单个开口。
单元1-1、1-2、2-1、2-2还包括与用于布局400B中的第二半单元的第一接触件图案化区域442对应的第一接触件图案化区域442-1-1、442-1-2、442-2-1、442-2-2。当根据布局400C制造存储器件时，对应单元1-1和单元1-2的第一接触件图案化区域442-1-1和442-1-2相互重叠，并且在至少一个实施例中，一起形成单个开口。当根据布局400C制造存储器件时，对应单元2-1和单元2-2的第一接触件图案化区域442-2-1和442-2-2相互重叠，并且在至少一个实施例中，一起形成单个开口。
在图4C的示例性结构中，重叠的第一接触件图案化区域442-1-1、442-1-2和重叠的第一接触件图案化区域442-2-1和422-2-2相互接触或重叠。例如，重叠的第一接触件图案化区域442-1-1、442-1-2和重叠的第一接触件图案化区域442-2-1和422-2-2具有公用边缘483。结果，在用于相邻单元1-1、单元1-2、单元2-1和单元2-2的布局400C的中心处形成用于与第二电源节点CVSS的电连接的接合接触件区域。在至少一个实施例中，如参照图4E所描述的，对于相邻的存储单元形成用于与第二电源节点CVSS的电连接的独立接触件区域。
单元1-1、1-2、2-1、2-2还包括与用于布局400B中的第一半单元的第二接触件图案化区域451相对应的第二接触件图案化区域451-1-1、451-1-2、451-2-1、451-2-2。单元1-1和1-2还包括与用于布局400B中的第二半单元的第二接触件图案化区域452相对应的公用第二接触件图案化区域452-1-1。单元2-1和2-2还包括与用于布局400B中的第二半单元的第二接触件图案化区域452相对应的公用第二接触件图案化区域452-2-2。
在一些实施例中，在独立的光刻工艺中形成与存储单元的布局中的第一接触件图案化区域相对应的开口。在图4C的示例性结构中，在第一光刻工艺中使用第一亮色调掩模Clear Tone-1形成与对应单元1-1和单元1-2的重叠第一接触件图案化区域441-1-1和441-1-2以及对应单元2-1和单元2-2的重叠第一接触件图案化区域442-2-1和442-2-2相对应的开口。在第二光刻工艺中使用第二亮色调掩模Clear Tone-2形成与对应单元2-1和单元2-2的重叠第一接触件图案化区域441-2-1和441-2-2以及对应单元1-1和单元1-2的重叠第一接触件图案化区域442-1-1和442-1-2相对应的开口。在第三光刻工艺中使用第三暗色调掩模，通过形成为与第二接触件图案化区域451-1-1、451-1-2、451-2-1、452-2-2相对应的材料块来部分地覆盖开口。
在一些实施例中，在同一光刻工艺中形成与存储单元的布局中的第一接触件图案化区域相对应的开口。例如，在第一光刻工艺中使用亮色调掩模形成与重叠第一接触件图案化区域441-1-1和441-1-2、重叠第一接触件图案化区域442-2-1和442-2-2、重叠第一接触件图案化区域441-2-1和441-2-2以及重叠第一接触件图案化区域442-2-2和442-1-2相对应的开口。在第二光刻工艺中使用暗色调掩模通过形成为与第二接触件图案化区域451-1-1、451-1-2、451-2-1、451-2-2、452-1-1、452-2-2相对应的材料块部分地覆盖开口。
图4D是根据一些实施例的存储器件的4×4部分的布局400D的俯视图。为了简化，在图4D中省略了栅电极、有源区域、位于有源区域上方的接触件区域、对接接触件和栅极接触件。在图4D中示出了单元边界、与亮色调图案相对应的第一接触件图案化区域以及与暗色调图案相对应的第二接触件图案化区域。通过在X方向和Y方向上重复布局400C来获得布局400D。例如，单元1-1、单元3-1和单元3-3对应于单元1-1。单元1-4、单元3-2和单元3-4对应于单元1-2。单元2-3、单元4-1和单元4-3对应于单元2-1。单元2-4、单元4-2和单元4-4对应于单元2-2。所描述的4×4结构是实例。具有更大或更小尺寸的其他结构均落入各个实施例的范围内。
在一些实施例中，如参照图4C所描述的，在独立的光刻工艺中使用亮色调掩模Clear Tone-1和Clear Tone-2形成与布局400D中的第一接触件图案化区域相对应的开口。在又一光刻工艺中使用暗色调掩模Dark Tone通过形成为与第二接触件图案化区域对应的材料块部分地覆盖开口。
在一些实施例中，亮色调掩模Clear Tone-1和Clear Tone-2组合成一个亮色调掩模，用于在同一光刻工艺中形成与布局400D中的第一接触件图案化区域相对应的开口。在又一光刻工艺中使用暗色调掩模Dark Tone通过形成为与第二接触件图案化区域对应的材料块部分地覆盖开口。
图4E是类似于图4C的俯视图并且示出了根据一些实施例的存储器件的2×2部分的布局400E。与重叠第一接触件图案化区域442-1-1、442-1-2和重叠第一接触件图案化区域442-2-1和442-2-2具有公用边缘483的布局400C相比，在布局400E中，如图4E中的区域484所示，重叠第一接触件图案化区域442-1-1、442-1-2和重叠第一接触件图案化区域442-2-1和442-2-2不相互接触或重叠。结果，用于单元1-1、单元1-2中的晶体管PD-2与第二电源节点CVSS的电连接的接触件区域与用于单元2-1、单元2-2中的晶体管PD-2与第二电源节点CVSS的电连接的接触件区域分离。在一些实施例中，在独立的光刻工艺中形成与布局400E中的第一接触件图案化区域相对应的开口。在一些实施例中，在同一光刻工艺中形成与布局400E中的第一接触件图案化区域相对应的开口。
图4F是类似于图4B的俯视图并示出了根据一些实施例的存储单元的布局400F。为了简化，在图4F中没有示出VIA-0层中的通孔。与接触件区域BL具有通过第一接触件图案化区域441的对应边缘所限定的两个相对边缘的布局400B相比，在布局400F中，接触件区域BL具有通过第一接触件图案化区域447的对应边缘所限定的边缘以及通过第二接触件图案化区域453的对应边缘所限定的相对边缘。类似地，接触件区域BLB具有通过第一接触件图案化区域448的对应边缘所限定的边缘以及通过第二接触件图案化区域454的对应边缘所限定的相对边缘。在至少一个实施例中，第一接触件图案化区域447、448对应于一个或多个亮色调掩模，以及第二接触件图案化区域451、452、453、454对应于一个或多个暗色调掩模。例如，在同一光刻工艺中或者在独立的光刻工艺中使用一个或多个亮色调掩模形成对应于第一接触件图案化区域447、448的开口。在又一光刻工艺中，使用暗色调掩模通过形成为与第二接触件图案化区域451、452、453、454相对应的材料块来部分地覆盖开口。在至少一个实施例中，在光刻工艺中使用暗色调掩模形成对应于第二接触件图案化区域451、452的材料块，并且在又一光刻工艺中使用又一暗色调掩模形成对应于第二接触件图案化区域453、454的材料块。
所描述的用于存储单元和/或存储器件的布局是实例。其他结构均落入各个实施例的范围内。在一些实施例中，在具有参照图3、图4A至图4F描述的布局的存储单元或存储器件中获得参照图2、图2A、图2B和图2C所描述的一种或多种效果。
图5是根据一些实施例的沿着图4C中的线C-C’截取的存储器件500A的截面图。存储器件500A包括衬底574、位于衬底574上方的n阱区域513、位于n阱区域513上方并环绕n阱区域513的隔离结构575、位于n阱区域513上方并部分地嵌入隔离结构575的鳍517、位于鳍517上方的多个栅电极521、522、523、524以及位于隔离结构575上方并环绕鳍517和栅电极521、522、523、524的第一ILD层(本文在一个或多个实施例中称为“ILD-1层)。在图5A所示的截面中，隔离结构575的厚度小于鳍517的厚度；然而，在图5A所示的截面之外，隔离结构575包括一个区域，在该区域中隔离结构575的厚度较大(如图5A中用“STI厚度”指定的箭头所表示的)。在一些实施例中，衬底574、n阱区域513、隔离结构575、鳍517、栅电极521、522、523、524以及ILD-1层576对应于参照图2A和图2B描述的衬底274、n阱区域213、隔离结构275、一个或多个鳍216-219、栅电极221、222、223、224以及ILD层276。
存储器件500A还包括配置在对应栅电极521、522、523、524下方和周围的栅极介电层、位于对应栅极介电层的相对侧面上的间隔件以及位于对应栅电极522、523的顶面上方的硬掩模(如参照图2A和图2B所描述的)。在图5A中指定对应于栅电极522的栅极介电层578和栅极间隔件533以及对应于栅电极522、523的硬掩模592、593。
鳍517包括位于相邻栅电极521、522、523、524之间的源极/漏极581、583、584。在图5A的示例性结构中以及如图4C最好地示出的，栅电极521、522、523、524对应于相邻存储单元1-1、1-2的PU-1晶体管和PU-2晶体管的栅极，以及源极/漏极581、583、584对应于存储单元1-1、1-2的PU-2晶体管的源极/漏极。在一些实施例中，源极/漏极581、583、584包括应变材料，该应变材料包括但不限于SiGe、SiC和SiP。
存储器件500A还包括接触塞561、563、564。接触塞561、563、564电耦合至对应的源极/漏极581、583、584。在一些实施例中，接触塞561、563、564中的一个或多个对应于参照图2A和图2B描述的接触塞261、263、264中的一个或多个。在图5A的示例性结构中以及如图4C所示，接触塞561电耦合至第一电源节点CVDD，以及接触塞564电耦合至单元1-2的半单元的存储节点。在一些实施例中，例如由于平坦化工艺，硬掩模592、593的顶面与接触塞561、563、564的顶面平齐。
存储器件500A还包括对接接触件(Butt-CO)585、586。对接接触件585位于接触塞561上方并将接触塞561电耦合至栅电极521。对接接触件586位于接触塞564上方并将接触塞564电耦合至栅电极524。在一些实施例中，对接接触件585、586中的一个或多个对应于参照图4B描述的对接接触件463、464中的一个或多个。在一些实施例中，对接接触件585、586的顶面高于接触塞561、563、564的顶面。
存储器件500A还包括位于ILD-1层576、对接接触件585、586、硬掩模592、593以及接触塞561、563、564上方的第二ILD层578(在一个或多个实施例中，本文称为“ILD-2层”)。VIA-0层的多个通孔位于ILD-2层578中以将对应的接触塞563和对接接触件585、586电耦合至存储器件500A的其他元件。
存储器件500A还包括位于ILD-2层578上方的金属间介电(IMD)层579。IMD层579包括互连件(诸如金属层M1的金属线)，用于将VIA-0层中的通孔电耦合至存储器件500A的其他元件。在一些实施例中，存储器件500A包括位于IMD层579上方的一个或多个其他ILD层和/或金属层。
在图5A的示例性结构中，通过对应间隔件和栅电极的边界来限定接触塞561、563、564的边界。例如，接触塞561的左侧具有上部565和下部566。接触塞561的上部565接触硬掩模592的对应侧壁。在至少一个实施例中，通过与对应栅电极相同的掩模来形成硬掩模和栅极介电层。结果，硬掩模592的边界被认为对应于栅电极522的边界。接触塞561的边界上的上部565接触硬掩模592的对应侧壁，并且接触塞561被认为是具有通过栅电极522的边界所限定的边界。接触塞561的下部566具有通过间隔件533的边界所限定的边界(如参照图2A所描述的)。
在一些实施例中，在与接触塞561、563、564独立的一个或多个工艺中形成对接接触件585、586。例如，在如本文参照图6A-I、6A-II至图6F-I、6F-II或参照图7A至图7F所描述的形成接触塞之后，执行一个或多个蚀刻工艺以形成穿过栅电极521、524和接触塞561、564上方的ILD-2层578的部分的开口。蚀刻工艺还去除了栅电极524、521上方的硬掩模以露出栅电极524、521。在开口中沉积诸如金属的导电材料以形成对接接触件585、586。
图5B是根据一些实施例的沿着图4C中的线C-C’截取的存储器件500B的截面图。与在一个或多个独立的工艺中形成对接接触件585、586和对应接触塞561、564的存储器件500A相比，在一个或多个公用的工艺中一起形成存储器件500B中的对接接触件和对应接触塞。
例如，如参照图6D-I、6D-II或图7D所描述的，当形成用于接触塞的露出源极/漏极的开口时，这种开口还被形成为露出相邻的栅电极。结果，如参照图6E-I、6E-II或图7E所描述的，当在开口中沉积诸如金属的导电材料以形成接触塞时，在存储器件500B中形成组合的Butt_CO+SAC接触件587、589和接触塞588。Butt_CO+SAC接触件587对应于存储器件500A的接触塞561和对接接触件585，组合Butt_CO+SAC接触件589对应于存储器件500A的接触塞564和对接接触件586，并且接触塞588对应于存储器件500A的接触塞563。在一些实施例中，例如由于平坦化工艺，Butt_CO+SAC接触件587、589的顶面和接触塞588的顶面齐平。在一些实施例中，Butt_CO+SAC接触件587、589的顶面和接触塞588的顶面高于硬掩模592、593的顶面。在一些实施例中，在存储器件500A和/或存储器件500B中获得参照图2、图2A、图2B和图2C所描述的一个或多个效果。
图6A-I至图6F-I是根据一些实施例的处于半导体器件的各个制造阶段的沿着图2C中的线I-I’截取的半导体器件的截面图，以及图6A-II至图6F-II是沿着图2C中的线II-II’截取的半导体器件的截面图。在参照图6A-I至图6F-I以及图6A-II至图6F-II描述的示例性结构中，半导体器件包括FinFET器件。其他配置(诸如平面MOS器件)落入各个实施例的范围内。
如图6A-I和图6A-II所示，在衬底274中形成n阱区域213和p阱区域214。在至少一个实施例中，通过离子注入用对应的n型和p型掺杂物掺杂衬底274来形成n阱区域213和p阱区域214。示例性p型掺杂物包括但不限于硼或BF2。示例性n型掺杂物包括但不限于磷或砷。
在n阱区域213和p阱区域214上方形成多个鳍。图6A-II示出了鳍218位于p阱区域214上方。鳍218的示例性材料包括但不限于硅、锗或化合物半导体。鳍218通过一个或多个适当的工艺形成，该工艺包括但不限于沉积、光刻和/或蚀刻工艺。在实例中，通过图案化和蚀刻部分硅衬底274来形成鳍218。在另一实例中，通过图案化和蚀刻沉积为上覆绝缘体层的硅层(例如，SOI衬底的硅-绝缘体-硅堆叠件的上硅层)来形成鳍218。
一个或多个隔离结构275形成在衬底274上方以限定和电隔离鳍(诸如鳍218)。在一个实例中，隔离结构275包括局部硅氧化(LOCOS)和/或浅沟槽隔离(STI)区域。隔离结构275的示例性材料包括但不限于氧化硅、氮化硅、氮氧化硅、掺氟硅酸盐玻璃(FSG)、低k介电材料和/或它们的组合。在一个实例中，隔离结构275的形成包括例如通过化学气相沉积(CVD)工艺用介电材料填充鳍之间的沟槽。在一些实施例中，填充的沟槽具有多层结构，诸如用氮化硅或氧化硅填充的热氧化物衬层。
横跨鳍在衬底274上方形成多个栅电极621、622、623、624。栅电极621、622、623、624的示例性材料包括但不限于多晶硅以及具有均匀或不均匀掺杂的掺杂多晶硅。在一个或多个实施例中，在先栅极工艺中掺杂多晶硅来获得适当的导电性。在一个或多个实施例中，多晶硅不被掺杂，其中多晶硅栅极621、622、623、624是将在栅极替换(后栅极)工艺中被替换的伪栅极。栅电极621、622、623、624在这里被称为多晶硅栅极621、622、623、624。在一些实施例中，在多晶硅栅极621、622、623、624下方形成栅极介电层。在一个或多个实施例中，在低压化学气相沉积(LPCVD)工艺或等离子体增强化学气相沉积(PECVD)工艺中，通过在衬底274(其上具有鳍和隔离结构275)上方沉积多晶硅层来形成多晶硅栅极621、622、623、624。在实例中，通过适当的工艺(诸如旋涂)在多晶硅层上方形成光刻胶层。通过适当的光刻图案化工艺，光刻胶层被图案化以形成图案化的光刻胶部件。然后，通过干蚀刻工艺将图案化的光刻胶部件转印到下方的多晶硅层，以形成多晶硅栅极621、622、623、624。此后剥离图案化的光刻胶层。
在另一实例中，在多晶硅层上方形成第一硬掩模层，在硬掩模层上方形成图案化光刻胶层，以及将光刻胶层的图案转印到第一硬掩模层和多晶硅层。结果，如图6A-I、图6A-II所示，形成多晶硅栅极621、622、623、624以及位于多晶硅栅极621、622、623、624的顶面上方的对应硬掩模HM-1。硬掩模HM-1的示例性材料包括但不限于氧化硅、氮化硅、氮氧化硅和/或其他适当的介电材料。在一个或多个实施例中通过诸如化学气相沉积(CVD)或物理气相沉积(PVD)的方法形成硬掩模层。
在对应多晶硅栅极621、622、623、624的侧壁上形成多个间隔件。在至少一个实施例中，形成在多晶硅栅极621、622、623、624的侧壁上的间隔件对应于参照图2、2A、2B和2C描述的间隔件231-238。例如，在图6A-I、6A-II中指定间隔件231。在一个实例中，介电层形成在多晶硅栅极621、622、623、624和衬底274上方，并覆盖多晶硅栅极621、622、623、624的侧壁。示例性介电材料包括但不限于氧化硅、氮化硅和氮氧化硅。通过CVD、PVD、原子层沉积(ALD)或其他适当的技术来形成介电层。对介电层执行各向异性蚀刻，以在对应多晶硅栅极621、622、623、624的相对侧壁上形成间隔件对。
如图6A-II所示，在鳍上方以及相邻多晶硅栅极621、622、623、624的对面的间隔件之间形成源极/漏极(SD)区域。在一个或多个实施例中，鳍218位于相邻栅极621、622、623、624的对面的间隔件之间的部分被凹陷以形成底面低于鳍218的顶面的S/D腔。例如，将多晶硅栅极621、622、623、624和间隔件顶部上的硬掩模HM-1用作硬掩模，执行偏置蚀刻工艺以形成S/D腔。在形成S/D腔之后，通过在S/D腔中外延生长应变材料来制造S/D区域。在至少一个实施例中，应变材料的晶格常数不同于衬底274的晶格常数。因此，半导体器件的沟道区域发生应变或产生应力以增强器件的载流子迁移率。例如，对于PMOS器件，应变材料被配置为施加压缩应力以增强PMOS器件的至少一个源极或漏极区域中的空穴迁移率。对于NMOS器件，应变材料被配置为施加拉伸应力以增强NMOS器件的至少一个源极或漏极区域中的电子迁移率。应变材料的实例包括但不限于SiGe、SiC、GeSn、SiGeSn、SiP和其他适当的材料。在至少一个实施例中，用于PMOS器件的应变材料包括SiGe。在至少一个实施例中，用于NMOS器件的应变材料包括SiC。在一些实施例中，应变材料包括位错。在一些实施例中，执行预清洁工艺来用HF或其他适当的溶液清洁S/D腔。然后，通过LPCVD工艺选择性地生长诸如硅锗(SiGe)的应变材料以填充S/D腔。在至少一个实施例中，应变材料的上表面低于鳍218的顶面。在一个或多个实施例中，如图6A-II所示，应变材料的上表面在鳍218的顶面之上向上延伸。
在其上具有伪栅电极、间隔件、鳍和S/D区域的衬底274上方沉积ILD层276。ILD层276的示例性材料包括但不限于氧化硅、旋涂玻璃(SOG)、氟化硅酸盐玻璃(FSG)、掺碳氧化硅、其他适当的介电材料和/或它们的组合。在一些实施例中，通过高密度等离子体(HDP)工艺形成ILD层276。如图6A-I、6A-II所示获得最终的结构600A。
在一些实施例中，在先栅极工艺中，在半导体器件中保留多晶硅栅极621、622、623、624。在一些实施例中，在后栅极或栅极替换工艺中，去除栅极621、622、623、624并用金属栅电极来替换。
参照图6B-I、图6B-II来描述栅极替换工艺。在一个或多个实施例中，通过化学机械抛光(CMP)工艺来平坦化ILD层276，以去除ILD层276和硬掩模HM-1的厚度并露出多晶硅栅极621、622、623、624的顶面。例如，通过湿蚀刻和/或干蚀刻工艺去除多晶硅栅极621、622、623、624，以在对应的间隔件对之间形成开口。在至少一个实施例中，形成在多晶硅栅极621、622、623、624下方的栅极介电层保留在对应间隔件对之间的开口中，并且在剩余的栅极介电层上方的开口中填充替换栅电极的导电材料。在至少一个实施例中，形成在栅极621、622、623、624下方的栅极介电层被去除，并且在对应间隔件对之间的开口中沉积新的栅极介电层。在至少一个实施例中，新的栅极介电层对应于参照图2A和图2B描述的栅极介电层277、278、279、280。例如，在图6B-I中指定栅极介电层277。
在一个或多个实施例中，在栅极介电层上方形成导电功函层。例如，p型功函金属(p金属)包括TiN、TaN和/或掺碳金属氮化物(诸如TaCN)，其中n型功函金属(n金属)包括Ta、TiAl和/或TiAlN。在一个或多个实施例中，功函层包括掺杂导电氧化物材料。在功函层上方沉积一种或多种第二导电材料以填充对应间隔件对之间的开口并获得栅电极。第二导电材料的示例性材料包括但不限于铝、铜、钨、金属合金、金属硅化物、其他适当的材料或它们的组合。在至少一个实施例中，所得到的栅电极对应于参照图2A和图2B描述的栅电极221、222、223、224。例如，在图6B-I中指定栅电极221。
硬掩模形成在栅电极上方以用作蚀刻掩模，和/或保护下面的层在后续处理期间免受损伤。在一个或多个实施例中，通过蚀刻工艺使栅电极的顶部凹陷。在所得到的结构上方沉积第二硬掩模层以填充在栅电极上方和对应的间隔件对之间的凹部。第二硬掩模材料的示例性材料包括但不限于氧化硅、氮化硅、氮氧化硅、碳化硅或它们的组合。在至少一个实施例中，第二硬掩模层包括所列出的硬掩模材料中的一种或多种的多于一个的层。执行CMP工艺来获得栅电极上方的硬掩模HM-2(这里也被称为“栅极硬掩模”)。在至少一个实施例中，在硬掩模HM-2以及ILD层276的剩余部分上方沉积又一介电层，并且执行又一CMP工艺来平坦化所沉积的介电层。平坦化的介电层和下面剩余的ILD层276的部分在本文被称为ILD-1层。
参照图6B-I至图6F-I以及图6B-II至图6F-II描述接触件图案化工艺。如图6B-I、图6B-II所示，在ILD-1层上方沉积第三硬掩模层HM-3。硬掩模层HM-3的示例性材料包括但不限于SiO2、SiON、Si3N4、多晶硅、非晶硅、含碳电介质、含氮电介质、有机和难熔金属。在至少一个实施例中，硬掩模层HM-3包括所列硬掩模材料中的一种的单层。在至少一个实施例中，硬掩模层HM-3包括所列硬掩模材料中的一种或多种的多于一个的层。通过适当的工艺(诸如旋涂)在硬掩模层HM-3上方沉积第一光刻胶层PR-1。光刻胶层PR-1被图案化以开口形成642。开口642对应于参照图2C描述的第一接触件图案化区域242。在至少一个实施例中，光刻胶层PR-1包括正性光刻胶，并且通过亮色调掩模对其进行图案化。开口642露出下面的硬掩模层HM-3的对应部分。如图6B-I和图6B-II所示得到最终的结构600B。
如图6C-I、与6C-II所示，执行蚀刻工艺以去除硬掩模层HM-3被开口642露出的部分。结果，露出ILD-1层与开口642对应的部分。如图6C-I、图6C-II所示得到最终的结构600C。
如图6D-I、图6D-II所示，剥离光刻胶层PR-1。沉积并图案化第二光刻胶层PR-2以形成覆盖部分开口642的光刻胶块651、652。光刻胶块651、652对应于参照图2C描述的第二接触件图案化区域251、252。在至少一个实施例中，光刻胶层PR-2包括正性光刻胶，并且通过暗色调掩模被图案化。在图6C-I、6C-II中将开口642没有被光刻胶块651、652覆盖的部分指定为开口653。例如通过蚀刻工艺去除ILD-1层被开口653露出的部分，以露出下面的隔离结构275(图6D-I)和S/D区域(图6D-II)。还露出了部分硬掩模HM-2和部分间隔件。例如，如图6D-I所示，在蚀刻的开口653中露出了硬掩模HM-2的部分665和间隔件的部分666。蚀刻工艺将硬掩模HM-3的剩余部分和光刻胶层PR-2的光刻胶块651、652用作蚀刻掩模。如图6D-I、图6D-II所示得到最终的结构600D。
在一些实施例中，在结构600D的露出的S/D区域上方形成硅化物部件，以减小随后形成的接触塞的电阻。例如通过毯式沉积金属层(诸如镍、钛、钴和它们的组合)来形成硅化物部件。金属层被退火以使金属层与硅反应来形成硅化物。通过使用侵蚀金属材料但不侵蚀硅化物的蚀刻剂来选择性地去除未反应的金属。
如图6E-I、图6E-II所示，剥离光刻胶层PR-2。在结构600D上方沉积导电层M-0以填充开口653并覆盖硬掩模HM-2、间隔件、隔离结构275和S/D区域的露出部分。在至少一个实施例中，导电层M-0包括金属层M0的金属。在至少一个实施例中，导电层M-0包括多层结构。示例性多层结构包括位于W层下方的TiN层。如图6E-I、图6E-II所示得到最终的结构600E。
如图6F-I、图6F-II所示，执行CMP工艺来去除位于相邻间隔件之间的空间外的硬掩模HM-3和导电层M-0。结果，获得多个接触塞或者SAC262、263和265。在平坦化的结构上方沉积又一介电层ILD-2。如图6F-I、图6F-II所示得到最终的结构600F。
在一个或多个实施例中，在与参照图5A描述的SAC独立的一个或多个工艺中形成一个或多个对接接触件。例如，通过蚀刻工艺在层ILD-2中形成与对接接触件对应的开口以露出对应的栅电极和SAC。蚀刻工艺还去除栅电极(其上形成对接接触件)上方的硬掩模HM-2。用一种或多种导电材料填充对应于对接接触件的开口以形成对接接触件。
在一些实施例中，与参照图5B描述的SAC一起形成对接接触件。例如，执行使用独立掩模的独立蚀刻工艺，以在图6D-I、图6D-II的结构600D的ILD-1层中形成附加开口。附加开口露出其上形成对接接触件的一个或多个栅电极。在至少一个实施例中，在露出的栅电极上方形成硅化物部件。当如参照图6E-I、图6E-II所示沉积导电层M-0时，导电层M-0还填充用于对接接触件的附加开口。结果，当如参照图6F-I、图6F-II所示执行CMP工艺时，与参照图5B描述的SAC一起得到组合Butt_CO+SAC接触件。
在一些实施例中，与对接接触件一起形成栅极接触件。例如，通过蚀刻通过ILD-1或ILD-2层的厚度并且还去除对应栅电极上方的硬掩模HM-2，与用于对接接触件的开口一起形成用于栅极接触件的开口。当在用于对接接触件的开口中填充导电材料时，导电材料也填充用于栅极接触件的开口，从而与对接接触件一起得到栅极接触件。在至少一个实施例中，当与SAC一起形成对接接触件时，对接接触件、栅极接触件和SAC一起形成。在至少一个实施例中，当在与SAC独立的一个或多个工艺中形成对接接触件时，在形成SAC之后一起形成对接接触件和栅极接触件。
在一些实施例中，参照图6A-I至图6F-I以及图6A-II至图6F-II描述的制造工艺可应用于制造参照图4A至图4F和图5A至图5B描述的存储器件或存储单元。例如，在至少一个实施例中，为了图案化用于具有参照图4描述的布局400A的存储单元的接触件区域，执行使用第一亮色调掩模的光刻工艺以在硬掩模层HM-3中形成与第一半单元的第一接触件图案化区域441相对应的第一开口。执行使用第二亮色调掩模的第二光刻工艺以在硬掩模层HM-3中形成与第二半单元的第一接触件图案化区域442相对应的第二开口。执行使用暗色调掩模的第三光刻工艺以在硬掩模层HM-3的对应第一和第二开口中形成与第二接触件图案化区域451、452对应的光刻胶块。硬掩模HM-3的剩余部分和光刻胶块被用作蚀刻掩模来蚀刻ILD-1层以形成用于SAC的对应接触件区域。在一些实施例中，在使用亮色调掩模(对应于第一和第二亮色调掩模的组合)的公用光刻工艺中结合第一和第二光刻工艺。
图7A至图7F是根据一些实施例的处于半导体器件的各个制造阶段的沿着图2C中的线I-I’截取的半导体器件的截面图。
如图7A所示，在参照图6A-I、图6A-II描述的衬底上方形成阱区域、鳍、S/D区域、隔离结构、栅电极、栅极介电层、间隔件、栅极硬掩模、ILD-1层、硬掩模层HM-3以及具有与参照图2C描述的第一接触件图案化区域242对应的开口642的光刻胶层PR-1。硬掩模层HM-3包括一种或多种硬掩模材料的多层，包括但不限于SiO2、SiON、Si3N4、多晶硅、非晶硅、含碳电介质、含氮电介质、有机和难熔金属。硬掩模层HM-3的一个或多个下层被指定为下硬掩模层HM-31，并且硬掩模层HM-3剩余的一个或多个上层被指定为上硬掩模层HM-32。在开口642中露出上硬掩模层HM-32的一部分。如图7A所示得到最终的结构700A。
如图7B所示，执行蚀刻工艺以去除开口642露出的上硬掩模层HM-32。结果，露出与开口642对应的下硬掩模层HM-31的部分。在至少一个实施例中，上硬掩模层HM-32和下硬掩模层HM-31例如通过选择硬掩模层的材料和/或数量被配置为具有足够的蚀刻选择性，以在露出下硬掩模层HM-31时使上硬掩模层HM-32的蚀刻停止。如图7B所示得到最终的结构700B。
如图7C所示，沉积和图案化第二光刻胶层PR-2以形成覆盖开口642中露出的下硬掩模层HM-31的部分的光刻胶块651、652。光刻胶块651、652对应于参照图2C描述的第二接触件图案化区域251、252。开口642没有被光刻胶块651、652覆盖的部分被指定为开口653。下硬掩模层HM-31的部分保持被开口653露出。如图7C所示得到最终的结构700C。
如图7D所示，剥离第二光刻胶层PR-2。将上硬掩模层HM-32和下硬掩模层HM-31的剩余部分用作蚀刻掩模来蚀刻ILD-1层，以露出下面的隔离结构275(图7D)和S/D区域(参照图6D-II进行描述)。如图7D所示得到最终的结构700D。与参照图6D-I、图6D-II的一些实施例所描述的制造工艺相比，在参照图7D描述的一个或多个实施例中的蚀刻工艺使用硬掩模层HM-3的各个部分而非光刻胶块来用作用于在ILD-层中蚀刻接触件区域的蚀刻掩模。结果，与参照图6D-I和图6D-II描述的一个或多个实施例相比，在参照图7D描述的一个或多个实施例中可以进行增强临界尺寸(CD)调整。
在一些实施例中，如本文所描述的，在露出的S/D区域上方形成硅化物部件。
如图7E所示，在结构700D上方沉积导电层M-0以填充开口653。如图7E所示得到最终的结构700E。
如图7F所示，执行CMP工艺以去除位于相邻间隔件之间的空间外的上硬掩模层HM-31和下硬掩模层HM-31以及导电层M-0。结果，如本文所述得到多个接触塞或SAC。在平坦化的结构上方沉积又一介电层ILD-2。如图7F所示得到最终的结构700F。
在一些实施例中，与SAC一起形成栅极接触件和对接接触件，或者在与本文描述的SAC独立的一个或多个工艺中形成栅极接触件和对接接触件。在一些实施例中，如本文所描述的，参照图7A至图7F描述的制造工艺可应用于制造参照图4A-至图4F以及图5A和图5B描述的存储器件或存储单元。
图8是根据一些实施例的制造半导体器件的方法800的流程图。
在操作805中，在衬底的有源区域、栅电极和间隔件上方形成包括开口的第一接触件图案化区域。例如，如参照图6B-I、图6B-II、图6C-I、图6C-II、图7A和图7M所描述的，在衬底274的S/D区域、栅电极和间隔件上方形成开口642。
在操作815中，形成第二接触件图案化区域以阻挡第一接触件图案化区域中的开口的一部分。例如，如参照图6D-I和图7C所描述的，开口642的一个或多个部分被阻挡，留下对应于接触件区域的较小开口653。
在操作825中，将第一和第二接触件图案化区域用作蚀刻掩模来执行蚀刻工艺，以形成露出部分有源区域和部分间隔件的接触件开口。例如，如参照图6D-I、图6D-II所描述的，将对应于第一接触件图案化区域242的硬掩模层HM-3和对应于第二接触件图案化区域251、252的光刻胶块651、652用作蚀刻掩模来蚀刻ILD-1层。例如，如参照图7D、图6D-II所描述的，将对应于第一接触件图案化区域242的下硬掩模层HM-31和对应于第二接触件图案化区域251、252的上硬掩模层HM-32用作蚀刻掩模来蚀刻ILD-1层。结果，如图6D-II所示了露出S/D区域和对应的间隔件。在一些实施例中，还露出一个或多个栅极硬掩模HM-2的一部分。
在操作835中，例如如参照图6E-I、图6E-II、图6F-I、图6F-II、图7E和图7F所述，在对应的接触件开口中形成接触塞。接触塞是自对准接触件或SAC，其填充对应S/D区域上方的相邻间隔件之间的空间并具有通过对应间隔件的边界所限定的边界。在一些实施例中，进一步通过与栅极硬掩模对应的栅电极的边界来限定SAC的边界，该SAC形成在露出的栅极硬掩模上方。
组合不同特征和/或不同实施例的实施例落入本公开的范围内并且对于本领域技术人员来说在阅读各个实施例之后变得明显。
一些实施例提供了用于在有源区域上方形成接触件区域的图案化技术。接触件区域具有通过第一接触件图案化区域(诸如亮色调图案化区域)、第二接触件图案化区域(诸如暗色调图案化区域)以及一个或多个间隔件的边界所限定的边界。结果，接触件区域是自对准的并且填充相邻间隔件之间的空间。在一个或多个实施例中描述的图案化技术增加了用于后续通孔的接合面积，和/或减小了接触阻抗，和/或允许现有的光刻技术应用于先进的制造节点。在一些实施例中，所描述的图案化技术在一个或多个实施例中可应用于制造具有CD调整能力的存储器件(诸如FinFET)。
在一些实施例中，一种半导体器件的布局存储在非暂时性计算机可读介质上。该布局包括：多个有源区域；多个栅电极，横跨多个有源区域；多个间隔件，沿着对应的多个栅电极的侧面；第一接触件图案化区域；第二接触接触图案化区域和接触件区域。第一接触件图案化区域与多个有源区域中的至少一个有源区域重叠，与多个栅电极中的至少一个栅电极重叠，并且与多个间隔件中的至少一个间隔件重叠，至少一个间隔件对应于至少一个栅电极。第二接触件图案化区域与第一接触件图案化区域的一部分重叠。接触件区域与至少一个有源区域重叠。通过第一接触件图案化区域、第二接触件图案化区域和至少一个间隔件的边界来限定接触件区域的边界。
在一些实施例中，一种存储器件的布局存储在非暂时性计算机可读存储介质上。该布局包括多个存储单元。多个存储单元中的每个存储单元都包括第一部分和第二部分。第一部分和第二部分中的每一个部分都包括：第一晶体管，耦合在第一电源节点和存储节点之间；第二晶体管，耦合在第二电源节点和存储节点之间，第三晶体管，耦合在位线节点和存储节点之间；第一接触件图案化区域；以及第二接触件图案化区域。第一接触图案化区域覆盖第一晶体管和第二晶体管的有源区域、栅电极和间隔件。第二接触件图案化区域与第一接触件图案化区域重叠。第二接触件图案化区域位于第一电源节点与第二电源节点之间。
在制造半导体器件的方法中，根据一些实施例，在衬底上方形成第一接触件图案化区域，第一接触件图案化区域包括位于衬底中的有源区域、栅电极和间隔件上方的开口。在衬底上方形成第二接触件图案化区域，第二接触件图案化区域阻挡第一接触件图案化区域中的开口的一部分。将第一接触件图案化区域和第二接触件图案化区域用作蚀刻掩模来执行蚀刻工艺，以形成露出部分有源区域和部分间隔件的接触件开口。在对应的接触件开口中以及有源区域的露出部分和间隔件的露出部分上方形成接触塞。
上面论述了多个实施例的特征使得本领域技术人员能够更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地以本公开为基础设计或修改用于执行与本文所述实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员还应该意识到，这些等效结构不背离本发明的精神和范围，并且可以在不背离本发明的精神和范围的情况下做出各种变化、替换和改变。

Claims (10)

1.一种半导体器件的布局，所述布局存储在非暂时性计算机可读介质上并包括：
多个有源区域；
多个栅电极，横跨所述多个有源区域；
多个间隔件，沿着对应的所述多个栅电极的侧面；
第一接触件图案化区域，
与所述多个有源区域中的至少一个有源区域重叠，
与所述多个栅电极中的至少一个栅电极重叠，并且
与所述多个间隔件中的至少一个间隔件重叠，所述至少一个间隔件对应于所述至少一个栅电极；
第二接触件图案化区域，与所述第一接触件图案化区域的一部分重叠；以及
接触件区域，与所述至少一个有源区域重叠，所述接触件区域的边界通过所述第一接触件图案化区域、所述第二接触件图案化区域和所述至少一个间隔件的边界来限定。
2.根据权利要求1所述的布局，其中，
所述接触件区域的边界进一步通过所述至少一个栅电极的边界来限定。
3.根据权利要求1所述的布局，其中，
所述至少一个栅电极包括所述多个栅电极中相邻的第一栅电极和第二栅电极，
所述至少一个间隔件包括所述多个间隔件中相邻的第一间隔件和第二间隔件，所述第一间隔件对应于所述第一栅电极，并且所述第二间隔件对应于所述第二栅电极，以及
所述接触件区域包括第一边缘、第二边缘、第三边缘和第四边缘，所述第一边缘与所述第二边缘相对，所述第三边缘与所述第四边缘相对，
所述第一边缘对应于所述第一间隔件的边缘，
所述第二边缘对应于所述第二间隔件的边缘，
所述第三边缘对应于所述第一接触件图案化区域的边缘，以及
所述第四边缘对应于所述第二接触件图案化区域的边缘。
4.根据权利要求1所述的布局，还包括：
又一接触件区域，与所述至少一个有源区域重叠，
其中，
所述多个栅电极包括相邻的第一栅电极和第二栅电极，
所述多个间隔件包括相邻的第一间隔件和第二间隔件，所述第一间隔件对应于所述第一栅电极，以及所述第二间隔件对应于所述第二栅电极，以及
所述又一接触件区域包括第一边缘、第二边缘、第三边缘和第四边缘，所述第一边缘与所述第二边缘相对，所述第三边缘与所述第四边缘相对，
所述第一边缘对应于所述第一间隔件的边缘，
所述第二边缘对应于所述第二间隔件的边缘，并且
所述第三边缘和所述第四边缘对应于所述第一接触件图案化区域的相对边缘。
5.根据权利要求1所述的布局，其中，
所述第一接触件图案化区域被配置为在第一光刻胶层中形成开口，以及
所述第二接触件图案化区域被配置在第二光刻胶层中形成用光刻胶材料填充的区域。
6.根据权利要求1所述的布局，其中，
所述第一接触件图案化区域包括亮色调图案，以及
所述第二接触件图案化区域包括暗色调图案。
7.根据权利要求1所述的布局，其中，
所述至少一个有源区域包括所述多个有源区域中相邻的第一有源区域和第二有源区域，
所述至少一个栅电极包括所述多个栅电极中的第一栅电极、第二栅电极和第三栅电极，所述第二栅电极与所述第一栅电极和所述第三栅电极相邻并介于所述第一栅电极和所述第三栅电极之间，
所述至少一个间隔件包括所述多个间隔件中的第一间隔件、第二间隔件、第三间隔件和第四间隔件，所述第一间隔件对应于所述第一栅电极，所述第二间隔件和所述第三间隔件对应于所述第二栅电极，所述第四间隔件对应于所述第三栅电极，以及所述第一间隔件面向所述第二间隔件，所述第三间隔件面向所述第四间隔件，并且
所述接触件区域是与所述第一有源区域重叠的第一接触件区域，所述第一接触件区域包括第一边缘、第二边缘、第三边缘和第四边缘，所述第一边缘与所述第二边缘相对，所述第三边缘与所述第四边缘相对，
所述第一边缘对应于所述第一间隔件的边缘，
所述第二边缘对应于所述第二间隔件的边缘，
所述第三边缘对应于所述第一接触件图案化区域的第一边缘，并且
所述第四边缘对应于所述第二接触件图案化区域的第一边缘。
8.根据权利要求7所述的布局，还包括，
第二接触件区域，与所述第二有源区域重叠，所述第二接触件区域包括第一边缘、第二边缘、第三边缘和第四边缘，所述第二接触件区域的第一边缘与所述第二接触件区域的第二边缘相对，所述第二接触件区域的第三边缘与所述第二接触件区域的第四边缘相对，
所述第二接触件区域的第一边缘对应于所述第一间隔件的边缘，
所述第二接触件区域的第二边缘对应于所述第二间隔件的边缘，
所述第二接触件区域的第三边缘对应于所述第一接触件图案化区域的第二边缘，并且
所述第二接触件区域的第三边缘对应于所述第二接触件图案化区域的第二边缘。
9.一种存储器件的布局，所述布局存储在非暂时性计算机可读存储介质上并包括：
多个存储单元，所述多个存储单元中的每个存储单元都包括第一部分和第二部分，所述第一部分和所述第二部分中的每一个部分都包括：
第一晶体管，耦合在第一电源节点和存储节点之间；
第二晶体管，耦合在所述第二电源节点和所述存储节点之间，
第三晶体管，耦合在位线节点和所述存储节点之间；
第一接触件图案化区域，覆盖所述第一晶体管和所述第二晶体管的有源区域、栅电极和间隔件；以及
第二接触件图案化区域，与所述第一接触件图案化区域重叠，所述第二接触件图案化区域位于所述第一电源节点与所述第二电源节点之间。
10.一种制造半导体器件的方法，所述方法包括：
在衬底上方形成第一接触件图案化区域，所述第一接触件图案化区域包括位于所述衬底中的有源区域、栅电极和间隔件上方的开口；
在所述衬底上方形成第二接触件图案化区域，所述第二接触件图案化区域阻挡所述第一接触件图案化区域中的所述开口的一部分；
将所述第一接触件图案化区域和所述第二接触件图案化区域用作蚀刻掩模来执行蚀刻工艺，以形成露出部分所述有源区域和部分所述间隔件的接触件开口；以及
在对应的所述接触件开口中以及所述有源区域的露出部分和所述间隔件的露出部分上方形成接触塞。
CN201510349081.0A 2015-01-16 2015-06-23 半导体器件布局、存储器件布局和制造半导体器件的方法 Active CN106206567B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/598,268 US9806070B2 (en) 2015-01-16 2015-01-16 Semiconductor device layout, memory device layout, and method of manufacturing semiconductor device
US14/598,268 2015-01-16

Publications (2)

Publication Number Publication Date
CN106206567A true CN106206567A (zh) 2016-12-07
CN106206567B CN106206567B (zh) 2019-06-11

Family

ID=56408406

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510349081.0A Active CN106206567B (zh) 2015-01-16 2015-06-23 半导体器件布局、存储器件布局和制造半导体器件的方法

Country Status (2)

Country Link
US (2) US9806070B2 (zh)
CN (1) CN106206567B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108573079A (zh) * 2017-03-09 2018-09-25 联华电子股份有限公司 接触插塞布局的制作方法
CN109427743A (zh) * 2017-08-30 2019-03-05 台湾积体电路制造股份有限公司 用于鳍式场效应晶体管的互连结构及其形成方法
US20220302085A1 (en) * 2021-03-18 2022-09-22 Taiwan Semiconductor Manufacturing Company Limited Semiconductor die including fuse structure and methods for forming the same

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013095548A1 (en) * 2011-12-22 2013-06-27 Intel Corporation Gate aligned contact and method to fabricate same
KR102352153B1 (ko) * 2015-03-25 2022-01-17 삼성전자주식회사 집적회로 장치 및 이의 제조 방법
KR102330757B1 (ko) 2015-03-30 2021-11-25 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102415327B1 (ko) * 2015-06-01 2022-06-30 삼성전자주식회사 비활성-핀을 갖는 반도체 소자 및 그 형성 방법
TWI650804B (zh) * 2015-08-03 2019-02-11 聯華電子股份有限公司 半導體元件及其製作方法
US9711644B2 (en) 2015-09-14 2017-07-18 Globalfoundries Inc. Methods of making source/drain regions positioned inside U-shaped semiconductor material using source/drain placeholder structures
US10020395B2 (en) * 2015-09-14 2018-07-10 Globalfoundries Inc. Semiconductor device with gate inside U-shaped channel and methods of making such a device
CN106548940A (zh) 2015-09-16 2017-03-29 联华电子股份有限公司 半导体元件及其制作方法
US9960273B2 (en) * 2015-11-16 2018-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure with substrate isolation and un-doped channel
US9972537B2 (en) * 2016-02-24 2018-05-15 Globalfoundries Inc. Methods of forming graphene contacts on source/drain regions of FinFET devices
CN107564953B (zh) * 2016-07-01 2021-07-30 中芯国际集成电路制造(上海)有限公司 变容晶体管及其制造方法
US10103172B2 (en) 2016-09-22 2018-10-16 Samsung Electronics Co., Ltd. Method for high performance standard cell design techniques in finFET based library using local layout effects (LLE)
KR102600998B1 (ko) * 2016-09-28 2023-11-13 삼성전자주식회사 반도체 장치
JP2018107235A (ja) * 2016-12-26 2018-07-05 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US10204861B2 (en) * 2017-01-05 2019-02-12 Globalfoundries Inc. Structure with local contact for shorting a gate electrode to a source/drain region
KR102568562B1 (ko) 2017-01-24 2023-08-18 삼성전자주식회사 반도체 장치
US9865543B1 (en) * 2017-01-26 2018-01-09 Globalfoundries Inc. Structure and method for inhibiting cobalt diffusion
US9923080B1 (en) * 2017-02-02 2018-03-20 International Business Machines Corporation Gate height control and ILD protection
US10522392B2 (en) 2017-05-31 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of fabricating the same
CN109309056B (zh) * 2017-07-27 2020-12-22 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR102403031B1 (ko) * 2017-10-19 2022-05-27 삼성전자주식회사 반도체 장치
US10290640B1 (en) * 2017-10-22 2019-05-14 United Microelectronics Corp. Static random access memory cell and static memory circuit
US10388766B2 (en) * 2017-10-23 2019-08-20 International Business Machines Corporation Vertical transport FET (VFET) with dual top spacer
US10685966B2 (en) * 2018-05-16 2020-06-16 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuits with contacting gate structures
US10964684B2 (en) * 2018-06-29 2021-03-30 Taiwan Semiconductor Manufacturing Company Ltd. Multiple fin height integrated circuit
US11121129B2 (en) * 2018-07-31 2021-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device
CN110875237B (zh) * 2018-08-29 2021-12-14 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US10818548B1 (en) * 2019-05-30 2020-10-27 International Business Machines Corporation Method and structure for cost effective enhanced self-aligned contacts
US11031295B2 (en) * 2019-06-03 2021-06-08 International Business Machines Corporation Gate cap last for self-aligned contact
CN112201614A (zh) * 2019-07-08 2021-01-08 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US11018260B2 (en) * 2019-09-17 2021-05-25 Taiwan Semiconductor Manufacturing Company Ltd. Non-volatile memory device with reduced area
US11264419B2 (en) * 2019-12-30 2022-03-01 Omnivision Technologies, Inc. Image sensor with fully depleted silicon on insulator substrate
US11855163B2 (en) * 2020-06-23 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030168686A1 (en) * 1998-10-14 2003-09-11 Fujitsu Limited Semiconductor integrated circuit including a dram and an analog circuit
CN102024819A (zh) * 2009-09-18 2011-04-20 台湾积体电路制造股份有限公司 Sram位单元装置与cam位单元装置
CN102779201A (zh) * 2011-04-29 2012-11-14 台湾积体电路制造股份有限公司 用于将平面设计转换为FinFET设计的系统和方法
JP2012231185A (ja) * 1999-05-12 2012-11-22 Renesas Electronics Corp 半導体集積回路装置
CN104134666A (zh) * 2013-04-30 2014-11-05 飞思卡尔半导体公司 半导体器件的标准单元

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5998252A (en) * 1997-12-29 1999-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method of salicide and sac (self-aligned contact) integration
US8541879B2 (en) * 2007-12-13 2013-09-24 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US8435802B2 (en) 2006-05-22 2013-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Conductor layout technique to reduce stress-induced void formations
US8294212B2 (en) * 2009-09-18 2012-10-23 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for SRAM bit cell with low standby current, low supply voltage and high speed
US8421205B2 (en) 2010-05-06 2013-04-16 Taiwan Semiconductor Manufacturing Company, Ltd. Power layout for integrated circuits
US9768119B2 (en) 2010-07-28 2017-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Apparatus and method for mitigating dynamic IR voltage drop and electromigration affects
US8661389B2 (en) 2011-04-12 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Systems and methods of designing integrated circuits
US8698205B2 (en) 2012-05-25 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout having mixed track standard cell
US8830732B2 (en) * 2012-11-30 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cell comprising FinFETs
US8826212B2 (en) 2012-12-06 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a layout including cells having different threshold voltages, a system of implementing and a layout formed
US9147029B2 (en) 2013-03-11 2015-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Stretch dummy cell insertion in FinFET process
US9563731B2 (en) 2013-03-15 2017-02-07 Taiwan Semiconductor Manufacturing Co., Ltd. Cell boundaries for self aligned multiple patterning abutments
US20160163646A1 (en) * 2014-12-05 2016-06-09 Qualcomm Incorporated Strapped contact in a semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030168686A1 (en) * 1998-10-14 2003-09-11 Fujitsu Limited Semiconductor integrated circuit including a dram and an analog circuit
JP2012231185A (ja) * 1999-05-12 2012-11-22 Renesas Electronics Corp 半導体集積回路装置
CN102024819A (zh) * 2009-09-18 2011-04-20 台湾积体电路制造股份有限公司 Sram位单元装置与cam位单元装置
CN102779201A (zh) * 2011-04-29 2012-11-14 台湾积体电路制造股份有限公司 用于将平面设计转换为FinFET设计的系统和方法
CN104134666A (zh) * 2013-04-30 2014-11-05 飞思卡尔半导体公司 半导体器件的标准单元

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108573079A (zh) * 2017-03-09 2018-09-25 联华电子股份有限公司 接触插塞布局的制作方法
CN108573079B (zh) * 2017-03-09 2019-11-19 联华电子股份有限公司 接触插塞布局的制作方法
CN109427743A (zh) * 2017-08-30 2019-03-05 台湾积体电路制造股份有限公司 用于鳍式场效应晶体管的互连结构及其形成方法
US10867871B2 (en) 2017-08-30 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure for fin-like field effect transistor
US11367663B2 (en) 2017-08-30 2022-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure for fin-like field effect transistor
US20220302085A1 (en) * 2021-03-18 2022-09-22 Taiwan Semiconductor Manufacturing Company Limited Semiconductor die including fuse structure and methods for forming the same
US11862609B2 (en) * 2021-03-18 2024-01-02 Taiwan Semiconductor Manufacturing Company Limited Semiconductor die including fuse structure and methods for forming the same

Also Published As

Publication number Publication date
US20160211251A1 (en) 2016-07-21
US9806070B2 (en) 2017-10-31
CN106206567B (zh) 2019-06-11
US10770448B2 (en) 2020-09-08
US20180061819A1 (en) 2018-03-01

Similar Documents

Publication Publication Date Title
CN106206567B (zh) 半导体器件布局、存储器件布局和制造半导体器件的方法
US9691774B2 (en) Structure and method for SRAM cell circuit
KR100530305B1 (ko) 수직 ｍｏｓｆｅｔ ｓｒａｍ 셀
KR101531795B1 (ko) ＦｉｎＦＥＴ를 위한 구조
CN103378135B (zh) 用于FinFET的装置
US8004042B2 (en) Static random access memory (SRAM) cell and method for forming same
CN105702568B (zh) 静态随机存取存储器的制造方法与半导体装置的制造方法
US20230378177A1 (en) Integrated circuit structure including multi-length source/drain contacts
US7915691B2 (en) High density SRAM cell with hybrid devices
KR101831496B1 (ko) 메모리 디바이스 레이아웃, 반도체 디바이스, 및 메모리 디바이스의 제조 방법
US20120187504A1 (en) Semiconductor Device Having Shared Contact Hole and a Manufacturing Method Thereof
KR20110063796A (ko) 더블-채널 트랜지스터들을 포함하는 ｓｒａｍ 셀들을 위한 보디 콘택
JP2010212653A (ja) 非プレーナ型トランジスタを用いた半導体装置および製造方法
JP5847550B2 (ja) 半導体装置および半導体装置の製造方法
US9040403B2 (en) Methods for fabricating integrated circuits having gate to active and gate to gate interconnects
TW202105738A (zh) 積體電路及形成半導體結構的方法
US10910387B2 (en) Semiconductor devices
US20210066310A1 (en) Cell Manufacturing
US7560382B2 (en) Embedded interconnects, and methods for forming same
TW201407720A (zh) 具有埋藏鞍形鰭式場效電晶體之靜態隨機存取記憶體及其製造方法
TW202240856A (zh) 半導體裝置結構
US10879243B2 (en) Semiconductor device and method for manufacturing the same
TW202103318A (zh) 半導體裝置與其製造方法
JP2010520645A (ja) 半導体材料内へのトレンチの形成
US11978732B2 (en) Methods of manufacturing semiconductor devices

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant