CN1627531A - 分段场效应晶体管及其制造方法 - Google Patents

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Abstract

公开了一种场效应器件，具有由晶体半导体材料形成的本体，所述本体具有至少一个垂直取向部分和至少一个水平取向部分。通过首先在掩蔽的绝缘体中形成器件，然后通过几个蚀刻步骤将该形成体转移到SOI层内，在SOI技术中制备器件。分段的场效应器件将FinFET或全耗尽的绝缘体上硅FET型器件与全耗尽的平面器件组合。该组合能用FinFET型器件控制器件的宽度。分段的FET器件能够为给定的布图设计区域提供高电流驱动并能制备高性能的处理器。

Description

分段场效应晶体管及其制造方法
技术领域
本发明涉及集成电路及其制造领域。更具体地，本发明涉及具有水平取向和垂直取向分段(section)的器件本体的场效应半导体器件。
背景技术
今天的晶体管包括大量的器件。要增强性能和提高可靠性，器件较小是关键。随着FET(场效应晶体管)器件按比例缩小，技术已变得越来越复杂。在深亚微米各代的器件中，要提高性能非常困难。沿寻求更高器件性能的路线，已研究几种途径以保持器件性能提高，缩小FET器件的比例是目前CMOS器件技术的指导原则。然而，直接缩小尺寸存在明显的限制，其中当器件缩小到纳米范围时，短沟道效应(SCE)变成主要问题。该问题的解决方式是使用双栅极器件。这种器件不是简单的一个表面上形成的平面结构，而是器件本体两侧面上形成的结构。双栅极器件比常规的器件能进一步缩小比例的原因较复杂，但是在技术文献中已有介绍，例如在H.-S.P.Wong等人的：“Device Design Considerations for Double-Gate，Ground-Plane，andSingle-Gated Ultra-Thin SOI MOSFET’s at the 25nm Channel LengthGeneration”，1998 IEDM Tech Dig.，407-10页。
双栅极器件的变形称做FinFET器件。在FinFET中，晶体管的本体形成在垂直结构中。FinFET的栅极将垂直取向的本体结合在两面或侧面上。FinFET具有几个优点，例如更好的SCE并有希望扩展主要的半导体技术。一般来说，FinFET器件及制造与绝缘体上半导体(SOI)，通常指绝缘体上硅的技术结合。可以为常规的平面型或垂直取向的SOI器件制备在设置于绝缘体层之上的薄半导体层中。更常见，绝缘体层称做硅(Si)衬底上的埋置氧化层。存在在更薄的SOI层中制备平面FET的趋势，由此提高了性能。现有技术的平面SOI器件具有所谓的全耗尽本体，意味着除了由沟道中的栅电极引入的载流子之外，本体中缺少移动电荷载流子。由于垂直取向结构很窄，因此FinFET器件通常也具有全耗尽本体。同样，当本体在由栅电极接合的两个面之间全耗尽时，具有在垂直取向的本体相对侧面有栅极的优点将更加突出。
FinFET器件的其中一个缺点是由于器件的宽度由翅片(Fin)的高度确定，因此所有的FinFET器件宽度都相同。器件宽度的均匀性限制了电路设计。
发明内容
本发明教授了一种具有可变宽度的类似FinFET的器件的结构和制造方法。计划的器件包括类似FinFET的结构与超薄平面结构组合，产生多面器件。一般来说，本公开教导了绝缘层上的FET器件，当器件具有垂直取向和水平取向部分的组合时，产生了对类似FinFET的结构耦合控制具有几乎任意能力的器件。
本发明教授了制造这种结构的方法。一种方法使用侧壁和绝缘体层的组合，绝缘体层设置在SOI层上，产生了竖立在构图的绝缘体层上的壁形成体。然后借助几个蚀刻步骤将形成体转移到SOI层内。竖立壁的位置处，将存在形成在SOI中的Fin，得到本体的垂直取向部分。在绝缘体层覆盖SOI的位置处，露出(emerge)本体的水平取向部分。制造分段的本体之后，进一步的处理在SOI上产生分段FET器件，与FinFET器件的优点与超浅平面SOI器件的优点结合。这样可以用优良的布局密度控制器件宽度。
附图说明
从附带的详细说明和附图中，本发明的这些和其它特点将变得很显然，其中：
图1示出了分段FET的多个实施例的本体区的示意性剖面图；
图2示出了分段FET的示意性俯视图和剖面图；
图3到7示出了分段FET的代表性制造方法的各阶段；以及
图8示出了含有至少一个分段FET的至少一个芯片的处理器的符号(symbolic)图。
具体实施方式
图1示出了分段FET的多个实施例的本体区的示意性剖面图。一般来说，场效应晶体管为通过器件的两部分(源和漏)之间的栅电极控制电流流动的器件。栅电极在器件的本体上施加电场进行控制。本体位于源和漏之间，栅电极在表面或面(face)上接合本体。栅极通常(但不是必须)通过栅极介质与本体的面或各面隔开。FET的本体是晶体半导体，在栅电极施加电场的面上可以形成源和漏之间的导电沟道。本领域中已知的常见FET具有由栅电极接合的单个水平本体部分。本公开设计了具有多个本体部分的FET器件，具有水平地取向和垂直地取向部分。各部分的取向相对含有源和漏的平面而言。本公开的分段FET为器件设置在绝缘体上的所谓绝缘体上半导体技术的代表。微电子技术的主导半导体是硅，术语绝缘体上硅(SOI)通常也用于定义绝缘体上设置的器件。
部分FET的本体的一个代表性实施例显示在图1A的剖面图中。本体10是晶体半导体材料。在一个代表性实施例中，本体10的晶体半导体材料属于各种硅基材料中。在微电子技术中，在小型化中进展最快的材料是硅(Si)。硅基材料为与Si相同的基本技术含量多种的Si合金。对于微电子很重要的一种硅基材料是硅锗(SiGe)合金。在一个代表性实施例中，本体10的晶体半导体材料实质上是硅。然而，本领域中的技术人员应该理解除Si和SiGe之外的其它半导体材料，例如III-V合金也可以预计。根据本公开的教授，分段FET具有至少一个垂直取向部分和至少一个水平取向部分。在图1A中，本体截面10具有两个垂直取向部分11和一个水平取向部分12。垂直取向部分11每个包括两个相对的面31和41。水平取向部分12，与通常的所有水平取向部分一样，包括顶面32和底面42。底面42与绝缘表面21交接。垂直取向部分具有第一高度77和第一宽度16。水平取向部分具有第一厚度22。在一个代表性实施例中，第一高度77在约30nm和150nm之间。在一个代表性实施例中，第一厚度22在约2nm和50nm之间。本公开教授了分段FET的至少一个垂直取向部分具有窄宽度，由此第一宽度16小于制造FET的技术中的最小线宽。在半导体制造的现有技术中，都存在能够通过光刻获取技术的最小特征尺寸。该线宽通常给定一代的技术名称，例如：“0.25μm技术”等。垂直取向部分的第一宽度16小于该最小光刻线宽，由于第一宽度16不是由光刻产生，因此独立于制备分段FET的特定技术。
图1B示出了具有不同数量的水平取向部分12和垂直取向部分11的分段FET本体10的示例性实施例。示出了三个不同本体10的附图仅为代表性的目的，不应局限于此。本公开的教授能够产生任何数量的水平取向和垂直取向部分。绝缘表面21通常为绝缘体层90的顶面，在其上设置了分段FET本体的晶体半导体材料。绝缘体层90通常设置在衬底91上。在一个代表性实施例中，绝缘体层90为SiO2，衬底91为Si晶片。通常在SOI技术中制备分段FET，所谓的埋置氧化物(SiO2)设置在Si衬底上，SOI硅层设置在埋置氧化物上。在一个代表性实施例中，在SOI层中制备分段FET。
图1C示出了具有栅电极50的图1B的分段FET本体10的示例性实施例，栅电极50接合了至少一个水平取向部分12的顶面32(图1A中示出)和至少一个垂直取向部分11的相对面31和41(图1A中示出)。分段器件提供了两种高性能器件的组合。垂直取向部分11类似于所谓的FinFET或垂直器件，而水平取向部分12类似于超薄本体的平面器件。如果最终器件制成全耗尽的绝缘体上硅(FDSOI)，FET，垂直取向部分11的通常第一宽度约为水平取向部分12的第一厚度22的两倍。在本公开中，通过单个栅电极50接合了所有部分的所有面，导致分段器件的低电容和高电流驱动能力。图1C左部上的FET示出了位于两个垂直取向部分11之间的一个水平取向部分12，栅电极50同时接合四个垂直取向面和一个水平取向面，总共五个。这种器件可以称做五栅的FET。
在一个代表性实施例中，图1所示的分段FET的本体全耗尽，意味着除了沟道中的栅电极引入的载流子之外，本体不具有移动电荷载流子。在用于通常的平面器件的SOI技术中，本体是否耗尽取决于本体的掺杂程度和本体的厚度。对于垂直取向部分，从耗尽的角度来看，除掺杂程度之外，由栅电极接合的相对面之间的距离即垂直部分的第一宽度16为决定因素。在本公开的分段FET中，可以使水平取向部分22的第一厚度薄得足够全部耗尽。由于垂直部分不受光刻限制，因此他们能制得足够窄，它们可以变为完全耗尽的SOI器件。全耗尽本体具有许多优点，这是本领域中的普通技术人员公知的。
图2示出了分段FET的示意性俯视图和剖面图。在图2A中，分段FET100包括源/漏110、栅极50以及栅电极下面的本体10(仅在图2C中可见)。制造分段FET期间，需要制备某些结构，我们称做内核(kernel)15。(单词“内核”表示该结构所起的作用)。内核15包括本体：由栅电极接合的内核的该部分变成本体10。制备后，内核15具有与本体基本上相同的截面尺寸。在除本体之外的其它部分中，内核15变成源/漏110的一个部件。对于源/漏，需要具有尽可能低的电阻，以具有易于布线接触和/或硅化足够的块。这种性质需要比在内核中制备的更多材料，是由于主要原因是需满足本体的要求。因此，在分段FET的代表性实施例中，为了将内核的一部分——不形成本体的那些部分——变成源/漏110，第三层111淀积在这些内核部分上。在图2A中，内核15的粗略位置仅由虚线表示，这是由于在源/漏区中，内核15通常在第三层111下面并且在俯视图中不可见。在一个代表性实施例中，内核是Si基材料，通常为Si，第三层111由与内核15相同的半导体晶体材料组成。因此，在一个代表性实施例中，选择第三层111由与内核15相同的材料组成，通常为Si，并在源/漏110中的内核上选择性外延进行淀积。该结果可以图2B中看到，图2B为图2A沿虚线“b”的剖面图。源/漏110中的内核15具有与本体10相同的剖面特征，但是由第三层111覆盖。外延淀积时，第三层111基本上与内核15不能区分开。由于在该实施例中，内核15和第三层111一起组成源/漏110，因此源/漏的最小厚度113大于本体的水平取向部分的第一厚度22。源/漏的最大厚度112至少与本体的垂直部分的第一高度77一样大。源/漏的最大厚度112也可以超过第一高度77，这取决于淀积技术和进一步的处理。本领域中的技术人员应该理解在增加源/漏110的最大厚度112的问题中存在折衷方案。
图2C为沿图2A的虚线“a”的栅极50和本体10的剖面图(类似于图1C)。栅极50接合了至少一个垂直部分11和至少一个水平取向部分12的多个面。从图2C中可以清楚看出，内核的本体部分没有被第三层111覆盖。
图3到7示出了分段FET的代表性制造方法的各阶段。总体上，本公开教授了首先在SOI层的顶面上制备的壁和各层构成的形成体，然后该形成体借助多种蚀刻转移到SOI层内，形成了内核，然后内核为建立分段FET100的基础。
图3用示意性剖面图示出了在沿产生形成体310(图6中所示)方法的步骤制备分段FET的方法的示例性实施例。绝缘体层90设置在衬底91上。在一个代表性实施例中，绝缘体层90为SiO2，衬底91为Si晶片。在绝缘体层90上设置晶体半导体材料200的第一层200。该第一层200为包括分段FET本体的内核将被蚀刻的层。在一个代表性实施例中，第一层为厚度在约30nm和150nm之间厚度的Si。在第一层200顶面上设置的是第二层210，在示例性实施例中为SiO2层。该SiO2层210可以通过本领域中公知的任何方法设置在第一层上。在层210上，淀积第四层并构图230，(构图之后所示)。在一个代表性实施例中，第四层230为非晶Si层，在约70nm-120nm厚度的范围内，通常由低压化学汽相淀积(LPVCD)式快速热CVD(RTCVD)淀积。
图4示出了当侧壁产生工艺完成时涉及包括第四层230的一个阶段的示意性剖面图。可以通过电子加工领域中公知的标准间隔层蚀刻技术制备侧壁220。在一个代表性实施例中，该壁220由氮化硅(Si3N4)制成。壁220的宽度与处理技术的光刻能力无关，是由于在它的形成中不涉及构图步骤。
图5示出了在壁220形成之后的阶段，方法的示意性俯视图。存在至少一个第四层230的岛；在图中，为了说明的目的，示出了三个岛。这些第四层的岛230由壁220环绕。可以看见的表面的大部分是第二层210。图5示出了表面如何被分成壁内的区域和壁外的区域。在单个内核的制造中涉及多于一个岛，但是对于一个壁，存在内部301和外部302。如果仅存在一个岛230，内部301很显然是岛区230。如果要制备的内核需要多于一个岛——在最终的分段FET中需要多于两个垂直部分的情况——在该阶段，需要以光刻限定内核的程度，例如图5中虚线303表示的区域。此时，壁301的内部被限定为虚线303内的区域，壁302的外部被限定为虚线303外部的区域。对于为了保护整个内部301中的第二层210存在多个岛的情况，需要淀积第五层的材料240。在示例性实施例中，该第五层240可以与第四层230的材料相同，通常为非晶Si。具有了第五层240位置处的保护，可以蚀刻壁外的第二层210，同时不会影响壁内的第二层210。如果内核需要为不多于两个的垂直部分，那么一个岛230就以足够，不需要淀积第五层240，这是由于用于在内部301中产生壁220的第四层230自动地保护了层210。
图6示出了完成形成体310之后方法的示意性剖面图。形成体具有通常为氮化硅(Si3N4)的壁220以及通常为SiO2的第二层210，第二层设置在通常为Si的第一层200上。壁220设置在第二层210上，壁具有内部  301和外部302。第二层210在外部302中比在内部301中薄。在一个代表性实施例中，通过进行下面的步骤可以由图4上绘出的状态得到图6所示的形成体。蚀刻步骤部分除去了外部302上的SiO2层210。这种蚀刻步骤在本领域中是公知的，为干蚀刻形式或湿蚀刻形式。如果仅包括一个岛，那么可以将从外部部分除去氧化物310的该蚀刻步骤、与蚀刻壁材料的较早的壁制造步骤组合。接下来，再用标准的方法蚀刻，仅留下第一材料上的氮化硅壁220和SiO2层。该步骤涉及除去非晶Si层230，如果存在，则除去第五层240。除去第五层240通常不是很难，是由于第五层240与第四层230的材料相同，即非晶硅。当完成这两个蚀刻步骤时，形成体16已形成。
图7示出了内核15完成之后的示意性剖面图。内核15由晶体半导体材料200组成，内核15包括FET本体100，本体具有至少一个垂直取向部分11和至少一个水平取向部分12。
由图6所示的状态开始，形成体310——内部301中的Si3N4的壁220和较厚的SiO2以及外部302中较薄的SiO2——要转移到第一层200内。获得该目的的初始步骤是进行第一蚀刻以从外部302完全除去第二层200，并从内部301部分除去第二层210。示例性实施例中的第一蚀刻为均匀的等离子体蚀刻。通常使用溴基等离子体，例如与小的氧气流混合的HBr。对于代表性实施例，当第二层210为热淀积氧化物(TEOS)时，用于第一蚀刻的典型参数为：约50-300标准立方厘米每分钟(SCCM)之间流速的HBr，约0-5SCCM的O2；约200W-350W之间的顶部rf源功率，底部电极(晶片)rf功率：约150W-350W之间；压力：约3-6mTorr之间。通过检测完全除去了外部上的材料以控制处理时间，例如外部302中的发光摄谱(OES)端点遗迹。第一蚀刻的离子辅助反应离子蚀刻系统确保了外部302中TEOS的蚀刻速率类似或稍快于内部301中TEOS的蚀刻速率。因此，完全除去外部302中的TEOS之后，仍有TEOS层留在内部301中。
接下来，使用第二蚀刻可以完全除去内部301中通常为TEOS的第二层210，并且部分除去了外部302中通常为Si的第一层200。对于代表性实施例，当第二层210为TEOS时，第一层200为Si，等离子体蚀刻的典型参数——第二蚀刻——为：约150-300 SCCM之间流速的HBr；约150W-350W之间的顶部rf源功率，底部电极(晶片)rf功率：约150W-350W之间；压力：约3-6mTorr之间。蚀刻时间为几秒钟，通常在约7sec和15sec之间。
接下来，使用第三蚀刻完全除去外部302中通常为Si的第一层200。例如通过外部302中的OES端点轨迹检测完全除去外部上的材料，再次控制了第三蚀刻的周期。当外部302中的Si 200完全除去时，Si层仍留在内部，这是由于第二蚀刻之后内部301中的Si 200比外部302中的厚。对于一个代表性实施例，当第一层200为Si时，等离子体蚀刻的典型参数——第三蚀刻——为：约100-350 SCCM之间流速的HBr，以及约0-5 SCCM之间的O2；约80W-250W之间的顶部rf源功率，底部电极(晶片)rf功率：约10W-100W之间；压力：约5-10mTorr之间。
完成三次蚀刻之后，将形成体310转移动第一层200内。通常通过湿蚀刻除去剩余的氮化硅壁220和剩余的TEOS掩模层210(位于壁下)，得到内核15。各种蚀刻期间，保护了Si3N4壁220下面的第一层200，结果是产生了本体的垂直取向部分。
可选地，除去氮化硅壁220之前，进行第四蚀刻以控制内部301中第一层200的厚度，以便控制本体的水平取向部分的第一厚度22。对于示例性实施例，当第一层200为Si时，对于第四蚀刻的典型参数是：约100-350 SCCM之间流速的HBr，以及约0-5 SCCM之间的O2以及约100-350 SCCM的He；约100W-400W之间的顶部rf源功率，底部电极(晶片)rf功率：约10W-100W之间；压力：约20-100mTorr之间。
如果需要，进行介绍的蚀刻步骤之后，可以用本领域中公知的标准蚀刻技术除去部分内核。可以是以下情况，例如，如果需要奇数的垂直取向部分，或者偶数的水平取向部分。或者，需要多种复杂的布局形状，最好通过用不同位置的岛制备内核以及蚀刻掉不希望的部分实现。
完成了内核15之后，对分段TFT的进一步处理主要沿建立的FET的工艺线。有以下例外。假定栅电极50的形状要与多种取向面接合，然而淀积期间需要额外的小心。同样，如参考图2所讨论的，第三层111淀积在内核15上用于源/漏110。第三层111为通常的Si，通过选择性外延淀积在内核的Si上。
制备的分段的FET由此将FinFET型器件与全耗尽的平面器件组合在一起。这种组合能对FinFET型器件控制器件的宽度。分段的FET器件为给定的布局面积提高了高的电流驱动。
图8示出了含有至少一个分段FET的至少一个芯片的处理器的符号图。这种处理器900具有至少一个芯片901，含有本发明的至少一个分段FET100。这种处理器900可以是受益于分段FET100的任何处理器。这些器件形成了一个或多个芯片901上大批的处理器的一部分。用分段FET器件制造的代表性的实施例为数字处理器，通常可以在计算机的中央处理器群；混合的数字/模拟处理器，显著受益于分段FET100的高性能的；以及通常的任何通信处理器，例如连接存储器至处理器的模块、路由器机、雷达系统、高性能可视电话、游戏模块等。
鉴于以上教授本发明可以有许多修改和变形，并且对本领域中的技术人员来说是显然的。本发明的范围由附带的权利要求书限定。

Claims (31)

1.一种场效应器件，包括：
由晶体半导体材料形成的本体，所述本体具有至少一个垂直取向部分和至少一个水平取向部分。
2.根据权利要求1的场效应器件，其中所述至少一个垂直取向部分包括两个相对的面，并且具有第一高度和第一宽度，其中所述至少一个水平取向部分包括顶面和底面，并具有第一厚度，其中所述底面与绝缘表面交接。
3.根据权利要求2的场效应器件，还包括栅电极，所述栅电极接合所述至少一个水平取向部分的顶面和所述至少一个垂直取向部分的相对面。
4.根据权利要求1的场效应器件，其中所述本体为耗尽型。
5.根据权利要求2的场效应器件，还包括设置在所述绝缘表面上的源/漏区，其中所述源/漏区具有最小厚度和最大厚度，其中所述最小厚度大于所述第一厚度。
6.根据权利要求5的场效应器件，其中所述最大厚度至少与所述第一高度一样大。
7.根据权利要求1的场效应器件，其中所述晶体半导体材料为Si基材料。
8.根据权利要求7的场效应器件，其中所述Si基材料实质上为Si。
9.根据权利要求2的场效应器件，其中所述绝缘表面为一绝缘体层的顶面。
10.根据权利要求9的场效应器件，其中所述绝缘体层为Si衬底顶面上埋置的SiO2层。
11.根据权利要求2的场效应器件，其中所述第一宽度小于其中制备所述场效应器件的技术中的最小线宽。
12.根据权利要求2的场效应器件，其中所述第一高度在约30nm和150nm之间。
13.根据权利要求2的场效应器件，其中所述第一厚度在约2nm和50nm之间。
14.根据权利要求3的场效应器件，其中所述本体具有位于所述两个垂直取向部分之间的一个所述水平取向部分。
15.一种场效应器件的制备方法，包括以下步骤：
提供晶体半导体材料的第一层，其中所述第一层设置在绝缘体层上；
制备壁和第二层的形成体，其中所述第二层设置在所述第一层上，所述壁设置在所述第二层上，其中所述壁具有内部和外部；以及
将所述形成体转移到所述第一层内产生由所述晶体半导体材料组成的内核，所述内核包括所述场效应器件的本体，所述本体具有至少一个垂直取向部分和至少一个水平取向部分。
16.根据权利要求15的方法，还包括将栅电极与所述至少一个垂直取向部分和所述至少一个水平取向部分接合的步骤。
17.根据权利要求15的方法，还包括将第三层淀积在部分所述内核上的步骤，其中所述部分包括所述场效应器件的源/漏区。
18.根据权利要求17的方法，还包括选择由所述晶体半导体材料组成的所述第三层，并选择通过选择性外延进行的所述淀积的步骤。
19.根据权利要求15的方法，还包括将所述晶体半导体材料选择为Si基材料的步骤。
20.根据权利要求19的方法，还包括将所述Si基材料选择为实质上是Si的步骤。
21.根据权利要求15的方法，还包括选择所述绝缘层为设置在Si晶片上的埋置的SiO2层的步骤。
22.根据权利要求15的方法，还包括将所述第二层选择为SiO2层，将所述壁选择为Si3N4的步骤。
23.根据权利要求22的方法，还包括以下步骤：
在所述SiO2层的顶部淀积和构图第四层；
在所述第四层的所述图形周围形成所述Si3N4壁；
蚀刻，从而部分除去所述外部中的所述SiO2层；以及
蚀刻，从而仅留下所述第一材料上的所述Si3N4壁和所述SiO2层，由此制备了所述形成体。
24.根据权利要求23的方法，还包括将所述第四层选择为非晶Si层的步骤。
25.根据权利要求23的方法，还包括在所述内部设置第五材料层以保护所述SiO2层的步骤。
26.根据权利要求15的方法，还包括以下步骤：
使用第一蚀刻除去所述外部中的所述第二层；
使用第二蚀刻除去所述内部中的所述第二层，并部分除去所述外部中的所述第一层；以及
使用第三蚀刻除去所述外部中的所述第一层，由此转移了所述形成体。
27.根据权利要求26的方法，还包括使用第四蚀刻减少所述内部的所述第一层的厚度的步骤。
28.根据权利要求26的方法，还包括将所述第二层选择为SiO2层，将所述壁选择为由Si3N4制成，选择所述晶体半导体材料实质上为Si的步骤。
29.一种处理器，包括：
至少一个芯片，其中所述芯片包括至少一个场效应器件，其中所述至少一个场效应器件包括由晶体半导体材料形成的本体，所述本体具有至少一个垂直取向部分和至少一个水平取向部分。
30.根据权利要求29的处理器，其中所述处理器为数字处理器。
31.根据权利要求29的处理器，其中所述处理器包括至少一个模拟电路。
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