CN1967812A - 具有准自对准源极/漏极FinFET的半导体器件及其形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 50
- 239000004065 semiconductor Substances 0.000 claims abstract description 75
- 239000000463 material Substances 0.000 claims abstract description 49
- 239000000126 substance Substances 0.000 claims abstract description 13
- 239000000203 mixture Substances 0.000 claims description 57
- 239000000758 substrate Substances 0.000 claims description 54
- 150000004767 nitrides Chemical class 0.000 claims description 33
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 10
- 229910021529 ammonia Inorganic materials 0.000 claims description 6
- 125000006850 spacer group Chemical group 0.000 claims description 6
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 5
- 229910003811 SiGeC Inorganic materials 0.000 claims description 3
- 239000010410 layer Substances 0.000 claims 23
- 229910021419 crystalline silicon Inorganic materials 0.000 claims 2
- 238000012797 qualification Methods 0.000 claims 1
- 239000002344 surface layer Substances 0.000 claims 1
- 229910052710 silicon Inorganic materials 0.000 abstract description 5
- 239000010703 silicon Substances 0.000 abstract description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 3
- 238000005516 engineering process Methods 0.000 description 24
- 238000000151 deposition Methods 0.000 description 17
- 239000004020 conductor Substances 0.000 description 13
- 230000014509 gene expression Effects 0.000 description 13
- 238000005229 chemical vapour deposition Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 10
- 150000002500 ions Chemical class 0.000 description 7
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 7
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 6
- 239000003795 chemical substances by application Substances 0.000 description 6
- 238000005260 corrosion Methods 0.000 description 6
- 238000001704 evaporation Methods 0.000 description 5
- 230000008020 evaporation Effects 0.000 description 5
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- 238000005240 physical vapour deposition Methods 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 238000001259 photo etching Methods 0.000 description 4
- 238000000224 chemical solution deposition Methods 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 230000002045 lasting effect Effects 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000927 Ge alloy Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 229910007991 Si-N Inorganic materials 0.000 description 1
- 229910006294 Si—N Inorganic materials 0.000 description 1
- 229910002367 SrTiO Inorganic materials 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 150000004645 aluminates Chemical class 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052797 bismuth Inorganic materials 0.000 description 1
- 210000000746 body region Anatomy 0.000 description 1
- 210000000988 bone and bone Anatomy 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 125000001475 halogen functional group Chemical group 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 238000000608 laser ablation Methods 0.000 description 1
- 229910052914 metal silicate Inorganic materials 0.000 description 1
- 238000003801 milling Methods 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000005546 reactive sputtering Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
- H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/66818—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the channel being thinned after patterning, e.g. sacrificial oxidation on fin
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Abstract
提供一种形成包括多个鳍片场效应晶体管器件的半导体结构的方法，在该方法中采用交叉掩模提供矩形图形，以与化学氧化物去除(COR)工艺一起限定相对薄的鳍片。本发明还包括通过使用选择性含硅材料合并相邻鳍片的步骤。本发明还涉及利用本发明的方法形成得到的半导体结构。
Description
技术领域
本发明涉及半导体器件处理，更具体涉及形成包括至少多个鳍片场效应晶体管(FinFET)器件的半导体结构的方法，在该方法中使用单个掩模限定鳍片(Fin)，该方法避免了Fin与源极/漏极区接合处的拐角的变圆(rounding)。贯穿本申请使用术语“Fin”，以表示至少包括这样的器件沟道的半导体衬底的半导电层的高位(elevated)部分，所述器件沟道的宽度小于其高度。本发明还涉及利用本发明方法制造的包括多个FinFET器件的半导体结构。
背景技术
由于按比例缩小为更小的尺寸导致器件性能的持续提高，在过去的30年左右内，半导体场效应晶体管(FET)的尺寸稳定地缩小。平面FET器件具有位于半导电沟道上方的导电栅电极，并通过栅极氧化物薄层与沟道电隔离。通过对导电栅极施加电压，控制通过沟道的电流。
对于给定的器件长度，通过器件宽度(w)限定用于FET的电流驱动量。电流驱动的量与器件宽度成比例，较宽器件比较窄器件承载更多电流。集成电流(IC)的不同部件需要FET驱动不同量的电流，即，具有不同的器件宽度，这在平面FET器件中通过仅仅改变器件栅极的宽度(通过光刻)很容易实现。
随着常规平面FET的尺寸达到基本极限，半导体工业正考虑有利于器件性能的持续提高的更加非常规的几何形状。这类器件中的一种就是鳍片FinFET。
FinFET是一种双栅FET，其中器件沟道在半导电“Fin”内，该半导电“Fin”具有宽度w和高度h，典型地w＜h。栅极介质和栅极位于Fin周围，以使电荷沿在Fin的两侧向下并可选地沿顶面流动。
典型地FinFET器件包括Fin中的完全耗尽体区，这提供优于常规FET的多个优点。这些优点包括，例如，在亚阈值状态的近乎理想的关断，提供较低的关态电流和/或允许较低的阈值电压，没有由体效应引起的漏电流损耗，没有‘浮置’体效应(经常与一些绝缘体上硅(SOI)FET相关联)，较高的电流密度，较低的工作电压，以及阈值电压和关态电流的降低的短沟道劣化。而且，FinFET比常规FET和SOI FET更容易按比例缩小为较小的物理尺寸和较低的工作电压。
在现有技术中由于Fin与宽源极/漏极区接合处的拐角变圆，很难通过单个掩模限定半导电Fin和源极/漏极区。结果，既没有用于使栅极对准有源半导电材料的空间，也没有用于延伸注入Fin侧壁的空间。
用于单独构图硅的源极和漏极区以接合Fin的掩模提供了用于解决变圆问题的方案，但是对Fin增加了用于增加的掩模的额外覆盖，如果各种掩模的对准(registration)不是近乎完美，在源极和漏极接合区与栅电极之间留下的用于延伸注入的空间将很小。
根据上述情况，需要提供一种方法，其可以通过单个掩模来限定Fin和源极/漏极区，该方法避免了上述变圆问题以及使用额外覆盖的需要。
发明内容
本发明提供一种使用简单矩形限定鳍片来克服上述问题的方法，该方法通过沉积选择性含硅材料栅极后蚀刻(post gate etch)，避免了变圆并仍然接合鳍片。更具体地，本发明提供一种形成包括多个鳍片场效应晶体管器件的半导体结构的方法，在该方法中，采用交叉掩模提供线性图形，以与化学氧化物去除(COR)工艺一起限定相对薄的鳍片。本发明方法还包括通过使用选择性的含硅材料合并相邻的鳍片的步骤。
概括地说，本发明提供一种包括如下步骤的方法：
提供包括多个构图的材料叠层以及多个构图的光掩模的结构，所述多个构图的材料叠层包括半导体衬底的表面上的氧化物硬掩模的顶上的氮化物层，所述多个构图的光掩模交叉所述多个构图的材料叠层；
进行化学氧化物去除步骤，所述化学氧化物去除步骤横向蚀刻，至少暴露未被一个所述构图的光掩模保护的每个材料叠层的所述氧化物硬掩模的侧壁；
去除所述多个构图的光掩模，以暴露包括所述氮化物层下方的横向蚀刻的氧化物硬掩模的构图的材料叠层；
进行对所述横向蚀刻的氧化物硬掩模有选择性的各向异性蚀刻工艺，以去除所述氮化物层和未被所述横向蚀刻的氧化物硬掩模保护的所述半导体衬底的任何半导电材料的至少上部以形成鳍片；以及
形成交叉所述鳍片的多个栅极区。
可选择地，通过暴露先前被所述横向蚀刻的氧化物硬掩模保护的所述半导体衬底的所述半导电材料的上部，去除所述横向蚀刻的氧化物硬掩模，其中先前被所述横向蚀刻的氧化物硬掩模保护的所述半导体衬底的所述半导电材料的所述暴露上部的部分限定所述鳍片。
然后通过在每个鳍片之间形成含Si材料，合并由本发明方法制造的每个鳍片。该含Si材料防止具有其对应的源极/漏极区的每个鳍片的拐角变圆。源极/漏极区位于先前被所述多个构图的掩模保护处的每个鳍片的较宽端部内，所述多个构图的掩模交叉所述多个构图的叠层。每个鳍片的较宽端部基本上为正方形；即，在本发明中发生较宽端部的拐角的很少或没有变圆。
本发明还涉及使用上述处理步骤制造的半导体结构。概括地说，本发明的半导体结构包括：
位于半导体衬底的表面上的多个鳍片场效应晶体管器件，每个所述鳍片场效应晶体管器件包括相对于其中部具有较宽端部的高位半导电层，交叉所述中部的栅极区，以及在所述较宽端部内的源极/漏极区；以及
位于接合每个高位半导体层的所述高位半导电层之间的含Si材料。
附图说明
图1A是(通过自顶向下视图)图示表示以及图1B是(通过截面视图)图示表示，示出了在包括(从下向上)半导体衬底、氧化物硬掩模和氮化物层的结构上方的多个第一构图的光掩模。
图2是(通过自顶向下视图)图示表示，示出了在如下步骤之后的图1的结构：蚀刻氮化物层和氧化物层的暴露区，在半导体衬底的上表面上停止，去除多个第一构图的光掩模，并形成交叉层叠的氧化物/氮化物层的条布置的多个第二构图的光掩模。
图3是(通过自顶向下视图)图示表示，示出了在进行化学氧化物去除(COR)工艺后的图2的结构，该化学氧化物去除(COR)工艺蚀刻氧化物硬掩模的暴露侧壁直到希望的距离，氮化物层和第二构图的光致抗蚀剂被钻蚀(undercut)该距离。
图4是(通过自顶向下视图)图示表示，示出了在去除第二构图的光致抗蚀剂掩模后的图3的结构；尽管被氮化物层覆盖，但仍图示了钻蚀的氧化物层图形。
图5是(通过自顶向下视图)图示表示，示出了在进行了对氧化物层有选择性的各向异性蚀刻，在半导体衬底内例如在衬底内的绝缘体埋层上停止之后的图4的结构。
图6是(通过自顶向下视图)图示表示，示出了在形成包括栅极介质和栅电极的栅极区之后的图5的结构。
图7是(通过自顶向下视图)图示表示，示出了在隔离物(spacer)形成之后的图6的结构。
图8是(通过自顶向下视图)图示表示，示出了在衬底的暴露侧壁上选择性地形成含Si层之后的图7的结构。
具体实施方式
现在参考下面的讨论和本申请附图更详细地描述本发明，本发明提供一种制造至少包括多个FinFET的半导体结构的方法以及所得到的半导体结构，在所述多个FinFET中使用单个掩模限定Fin。注意本申请的附图为示例目的而提供，因此没有按比例绘制。
现在参考图1-8，其示例了使用绝缘体上硅(SOI)衬底的实施例。尽管在下面的讨论中图示和说明了SOI衬底，但本发明也可使用体半导体衬底。当使用体半导体衬底时，体半导体衬底包括Si、Ge合金、SiGe、GaAs、InAs、InP、SiCGe、SiC以及其它III/V或II/VI化合物半导体中的一种。优选地，当采用体半导体时，该衬底包括含Si半导电材料，其中高度优选Si。
如上所述，在此提供的处理说明利用SOI衬底。SOI衬底包括通过绝缘埋层彼此电隔离的底部半导体层和顶部半导体层(即，有源半导体层)。顶部和底部半导体层可包括上述体半导体材料中的一种，优选含Si半导体，高度优选硅。分离两个半导电层的掩埋绝缘材料可为结晶或非结晶氧化物或氮化物，高度优选结晶氧化物。注意，由于SOI衬底允许形成具有较高工作速度的器件，因此比体衬底优选SOI衬底。具体地，与其体半导体相应部分相比，使用SOI技术形成的器件提供更高的性能、无闭锁、更高的封装密度和低的电压施加。
利用本领域公知的常规处理技术形成用于本发明中的SOI衬底。例如，包括键合步骤的层转移工艺可用于提供SOI衬底。可选地，注入工艺如SIMOX(注氧隔离)可用于形成SOI衬底。
SOI衬底的各个层的厚度可根据用于形成其的技术而变化。然而，典型地，顶部半导体层具有约3到约100nm的厚度，绝缘埋层具有约10到约150nm的厚度，而SOI衬底的底部半导体层的厚度对本发明无关紧要。
现在参考图1B，其是(通过截面视图)图示表示，示出了位于结构100上方的多个第一构图的光掩模22，该结构100包括(从下到上)SOI半导体衬底10、氧化物硬掩模18以及氮化物层20。如上陈述，该SOI衬底10包括底部半导体层12、绝缘埋层14以及顶部半导体层16。图1A示出了结构100的自顶向下的视图。在本申请中提供的自顶向下的视图中，仅仅强调构图的区域。
通过首先用常规技术提供SOI衬底(或者体半导体衬底)，形成结构100。接着，利用常规沉积工艺例如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)、物理气相沉积(PVD)、蒸发、化学溶液沉积和其它类似的沉积工艺，在该衬底的上表面，如半导体层16的上表面上，形成氧化物硬掩模18。可选地，利用常规氧化工艺形成氧化物硬掩模18。在本发明的此时形成的氧化物硬掩模18的厚度可根据形成其所使用的技术而变化。典型地，用于本发明的氧化物硬掩模18的厚度是从约1到约50nm，更典型的厚度是从约2到约30nm。
在形成氧化物硬掩模18之后，在氧化物硬掩模18的顶上形成氮化物层20如Si3N4。可利用常规沉积工艺如CVD、PECVD、ALD、PVD、蒸发、化学溶液沉积和其它类似的沉积工艺，形成氮化物层20。可选地，利用常规氮化工艺形成氮化物层20。在本发明的此时形成的氮化物层20的厚度可根据形成其所使用的技术而变化。典型地，本发明中采用的氮化物层20的厚度是从约1到约20nm，更典型的厚度是从约1.5到约4nm。
在形成氮化物层20之后，利用常规沉积工艺如CVD、PECVD、蒸发或旋涂，在氮化物层20的表面上沉积光致抗蚀剂材料的均厚层(blanketlayer)。将光致抗蚀剂材料的均厚层构图为如图1A和1B所示的多个第一构图的光掩模22。通过利用常规光刻工艺实现光致抗蚀剂材料的构图，该工艺包括将光致抗蚀剂材料曝光于辐照图形，并利用常规抗蚀剂显影剂显影曝光的光致抗蚀剂材料。
为更好地突出发明方法，从现在开始参考自顶向下的视图说明制造工艺。在多个第一构图的光掩模22在其适当位置的情况下，利用一步或多步蚀刻工艺从结构100去除暴露的氮化物层20和下伏的氧化物硬掩模18。一步或多步蚀刻工艺去除层20和18未被保护的部分，在SOI衬底的上表面上，即在顶部半导体层16的顶上停止。所述一步或多步蚀刻工艺可包括干法蚀刻或湿法蚀刻。优选地，使用干法蚀刻如反应离子蚀刻(RIE)。在本发明的此时可使用的干法蚀刻的其它实例包括离子束蚀刻，等离子体蚀刻或者激光烧蚀。
在进行所述一步或多步蚀刻工艺之后，利用常规的抗蚀剂剥离工艺去除多个第一构图的光掩模22。本发明此时的结构包括多个材料叠层24，其包含在SOI衬底10上氮化物层20和氧化物硬掩模18的剩余部分。
然后形成多个第二光掩模26，以交叉材料叠层24的条。也就是，形成多个第二光掩模26以便每个第二光掩模26设置为交叉材料叠层24。通过首先将第二均厚光致抗蚀剂材料施加到图1A和图1B所示的结构，然后对均厚光致抗蚀剂层进行光刻，形成多个第二光掩模26。在第二光掩模之间的区域，特别是SOI衬底10的下伏的顶部半导体层16，代表将形成每个FinFET器件的Fin的位置。
图2示出了包括多个第二光掩模26和材料叠层24的结构。注意，多个第二光掩模26保护材料叠层24的一些部分以及相邻的SOI衬底10例如顶部半导体层18。
然后对图2所示的所得到的结构进行化学氧化物去除(COR)工艺。COR工艺(沿横向)选择性蚀刻每个材料叠层24的氧化物硬掩模18的暴露的垂直表面，钻蚀上覆的氮化物层20和每个第二光掩模26。进行横向蚀刻，直到约5到约40nm的预定距离，该距离与用于钻蚀的基本相同。图3示出了在COR工艺后的结构。注意，在图3和图4中，示出了在下伏的氧化物硬掩模18中形成的图形，以强调本发明的COR处理步骤。尽管在本发明的这些附图中示出了构图的氧化物硬掩模18，但是，在本发明的这两个阶段，氮化物层20保持在构图的硬掩模18的顶上。
用于提供图3所示结构的COR工艺包括在约30mTorr或以下的压力下，优选在约1mTorr到约30mTorr的压力下，将图2的结构暴露到HF和氨的气态或蒸气混合物。典型地，在约为标称室温(20℃到约40℃)的温度下，更典型地在约25℃的温度下，进行COR工艺。典型地，用于COR工艺中的HF与氨的比率约为1∶10到约10∶1，更典型地比例约为2∶1。
在进行COR工艺之后，利用常规抗蚀剂剥离处理步骤，从该结构去除多个第二光掩模26。图4示出了在从该结构去除了多个第二光掩模26之后形成得到的结构。在该图中，尽管被氮化物层20覆盖，仍再次示例了钻蚀的氧化物层18。
将对剩余的氧化物硬掩模18有选择性的各向异性Si蚀刻用于去除剩余的氮化物层20以及SOI衬底10的暴露的顶部半导体层16，在绝缘埋层14上停止。当使用体衬底时，该蚀刻将衬底减薄到预定值。可在本发明此时使用的各向异性Si蚀刻的实例包括用碳氟化合物化学品如CF4的反应离子蚀刻。例如，图5示出了所得到的结构。在图5中，保留氧化物硬掩模18，并暴露绝缘埋层14。强调位于构图的氧化物硬掩模18之下的顶部半导体层16现在将具有与层18相同的图形。
在一个实施例中可去除剩余的氧化物硬掩模18，在这种情况下一旦完成该结构，则Fin的顶面成为FinFET沟道的一部分。具体地，可使用对半导电材料有选择性的蚀刻工艺，以可选择地去除剩余的氧化物硬掩模18。在附图中，剩余的氧化物硬掩模18显示为从该结构去除。尽管图示了该实施例，本发明也预期在下面的处理步骤期间剩余的氧化物硬掩模18保留在该结构中的实施例。
在本发明的一些实施例中，在本发明此时可能需要离子注入构图的半导体层16。当需要离子注入时，可使用常规离子注入工艺将掺杂剂离子(p或n型)注入构图的顶部半导电层16。
图6示出了形成包括栅极介质(在本发明的该图中未示出)和上覆的栅电极30的栅极区28的图5的结构。首先形成栅极介质，然后形成栅电极。具体地，通过首先在该结构上提供牺牲氧化物(未示出)然后剥离该牺牲氧化物以去除该结构中的不完整部分，形成栅极介质。然后通过热生长工艺例如氧化、氮化或氮氧化来形成栅极介质。可选地，通过沉积工艺例如化学气相沉积(CVD)、等离子体辅助CVD、金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)、蒸发、反应溅射、化学溶液沉积和其它类似的沉积工艺，形成栅极介质。也可利用上述工艺的结合来形成栅极介质。
栅极介质由具有约4.0或更大，优选大于7.0的介电常数的绝缘材料构成。这里提到的介电常数为相对真空而言。注意，SiO2典型具有约4.0的介电常数。具体地，用于本发明的栅极介质包括但不限于：氧化物、氮化物、氮氧化物和/或包括金属硅酸盐、铝酸盐、钛酸盐和氮化物的硅酸盐。在一个实施例中，优选栅极介质由氧化物如SiO2、HfO2、ZrO2、Al2O3、TiO2、La2O3、SrTiO3、LaAlO3、Y2O3及其混合物构成。
栅极介质的物理厚度可变化，但典型地，栅极介质具有约1到约10nm的厚度，更典型地具有约1到约3nm的厚度。
在形成栅极介质后，利用已知的沉积工艺如物理气相沉积(PVD)、CVD或蒸发，在栅极介质上形成导电材料的均厚层，该导电材料的均厚层形成栅极区28的栅电极30。该导电材料可包括多晶硅、SiGe、硅化物、金属或氮化金属-硅如Ta-Si-N。用作导电材料的金属实例包括但不限于：Al、W、Cu、Ti或其它类似的导电金属。导电材料的均厚层可掺杂也可不掺杂。如果掺杂，可采用原位掺杂沉积工艺。可选地，可通过沉积、离子注入和退火形成掺杂的导电材料。
导电材料的掺杂将改变形成的栅极的功函数。掺杂离子的示例性实例包括As、P、B、Sb、Bi、In、Al、Ti、Ga或其混合物。在本发明此时沉积的导电材料的厚度即高度可根据采用的沉积工艺而变化。典型地，导电材料具有约20到约180nm的垂直厚度，更典型地具有约40到约150nm的厚度。
在一些实施例中，利用常规沉积工艺在导电材料的顶上形成可选择的硬掩模(未示出)。可选择的硬掩模可由介质如氧化物或氮化物构成。
在沉积至少栅极介质和导电材料之后，形成包括栅电极30的栅极区28。具体地，首先通过沉积和光刻在导电材料的顶上提供构图的掩模，然后将图形转移到导电材料和可选择的栅极介质来形成栅极区28。蚀刻步骤包括一步或多步蚀刻工艺，该蚀刻工艺包括干法蚀刻如RIE。注意，栅极交叉的构图的半导体层16的区域是Fin的沟道区。该Fin是包括通过图6-8所示的较薄的中间部分接合的较宽端部的高位半导体层16。观察到由于本发明的处理步骤构图的半导体层16具有哑铃或狗骨形状，其中外侧较宽端部基本上为正方形。
接下来，利用本领域技术人员公知的常规注入工艺在半导体衬底中形成源极/漏极延伸区(未示出)和/或晕圈(halo)区(未示出)。
接下来，例如如图7所示，在栅极区28周边周围形成包括氧化物、氮化物、氮氧化物或其结合的栅极隔离物32。通过常规沉积工艺例如CVD或PECVD形成栅极隔离物32，随后进行定向蚀刻工艺。注意，在该图和图8中图示了栅极介质，以示例其相对于Fin的沟道部分的位置。参考标号29表示围绕Fin的沟道位置的栅极介质。
接下来，如图8所示，从SOI衬底10的顶部半导体层16的暴露侧壁选择性地生长单晶含Si材料34如Si、SiGe、SiGeC。通过CVD、PECVD或UHVCV工艺形成单晶含Si材料34。然后利用本领域公知的常规离子注入技术将源极/漏极区(在图8中使用的术语‘S/D’表示源极/漏极区的位置)注入到接合每个Fin的半导体材料16的较宽部分中。
上述处理步骤提供了例如图8所述的包括至少多个FinFET器件102的半导体结构，其中使用单个掩模限定Fin 104，这可避免Fin 104与源极/漏极区接合处的拐角变圆。
虽然关于其优选实施例具体示出和说明了本发明，本领域技术人员将理解，只要不脱离本发明的精神和范围，可在形式和细节上进行上述和其它改变。因此，本发明旨在不限于在此说明和示例的具体形式和细节，而是落入所附的权利要求的范围内。
Claims (20)
1.一种形成半导体结构的方法，包括以下步骤：
提供包括多个构图的材料叠层以及多个构图的光掩模的结构，所述多个构图的材料叠层包括半导体衬底的表面上的氧化物硬掩模的顶上的氮化物层，所述多个构图的光掩模交叉所述多个构图的材料叠层；
进行化学氧化物去除步骤，所述化学氧化物去除步骤横向蚀刻，至少暴露未被一个所述构图的光掩模保护的每个材料叠层的所述氧化物硬掩模的侧壁；
去除所述多个构图的光掩模，以暴露包括所述氮化物层下方的横向蚀刻的氧化物硬掩模的构图的材料叠层；
进行对所述横向蚀刻的氧化物硬掩模有选择性的各向异性蚀刻工艺，以去除所述氮化物层和未被所述横向蚀刻的氧化物硬掩模保护的所述半导体衬底的任何半导电材料的至少上部，由此形成鳍片；以及
形成交叉所述鳍片的多个栅极区。
2.根据权利要求1的方法，还包括在每个所述鳍片之间形成含Si材料，以接合相邻的鳍片。
3.根据权利要求2的方法，其中所述含Si材料包括单晶Si、SiGe或SiGeC中的一种。
4.根据权利要求1的方法，其中所述半导体衬底为SOI或体半导体。
5.根据权利要求1的方法，其中所述化学氧化物去除步骤包括利用HF和氨的气态或蒸气混合物，其中HF与氨的比率约为1∶10到约10∶1。
6.根据权利要求1的方法，还包括去除暴露先前被所述横向蚀刻的氧化物硬掩模保护的所述半导体衬底的所述半导电材料的上部的所述横向蚀刻的氧化物硬掩模。
7.根据权利要求1的方法，其中每个鳍片具有相对于其中部的较宽端部，并且形成所述栅极区以便交叉所述中部，并且在所述较宽端部内形成源极/漏极区。
8.根据权利要求1的方法，还包括在每个鳍片的端部中形成源极/漏极区，每个鳍片的所述端部基本上为正方形。
9.一种形成半导体结构的方法，包括以下步骤：
提供多个构图的材料叠层以及多个构图的光掩模，所述多个构图的材料叠层包括SOI衬底的顶部半导电层的表面上的氧化物硬掩模的顶上的氮化物层，所述多个构图的光掩模交叉所述多个构图的材料叠层；
进行化学氧化物去除步骤，所述化学氧化物去除步骤横向蚀刻，至少暴露未被一个所述构图的光掩模保护的每个材料叠层的所述氧化物硬掩模的侧壁；
去除所述多个构图的光掩模，以暴露包括所述氮化物层下方的横向蚀刻的氧化物硬掩模的构图的材料叠层；
进行对所述横向蚀刻的氧化物硬掩模有选择性的各向异性蚀刻工艺，以去除所述氮化物层和未被所述横向蚀刻的氧化物硬掩模保护的所述SOI衬底的至少所述所述顶部半导电层，在所述SOI衬底的绝缘埋层上停止；
暴露先前被所述横向蚀刻的氧化物硬掩模保护的所述SOI衬底的所述顶部半导电层的上部以及所述绝缘埋层的暴露部分，其中先前被所述横向蚀刻的氧化物硬掩模保护的所述SOI衬底的所述暴露的顶部半导电层的部分限定鳍片；以及
形成交叉所述鳍片的多个栅极区。
10.根据权利要求9的方法，还包括在每个所述鳍片之间形成含Si材料，以接合相邻的鳍片。
11.根据权利要求9的方法，其中所述化学氧化物去除步骤包括利用HF和氨的气态或蒸气混合物，其中HF与氨的比率约为1∶10到约10∶1。
12.根据权利要求9的方法，还包括形成位于每个栅极区周围的栅极隔离物。
13.一种半导体结构，包括：
位于半导体衬底的表面上的多个鳍片场效应晶体管器件，每个所述鳍片场效应晶体管器件包括相对于其中部具有较宽端部的高位半导电层，交叉所述中部的栅极区，以及在所述较宽端部内的源极/漏极区；以及
位于接合每个高位半导体层的所述高位半导电层之间的含Si材料。
14.根据权利要求13的半导体结构，其中所述高位半导电层为SOI衬底的顶部半导电层，所述SOI衬底包括构图或未构图的绝缘埋层和未构图的底部半导电层。
15.根据权利要求14的半导体结构，其中所述高位半导体层为含Si半导体，并且所述绝缘埋层为氧化物。
16.根据权利要求13的半导体结构，其中每个栅极区包括栅极介质和栅电极。
17.根据权利要求13的半导体结构，还包括位于每个栅极区周围的栅极隔离物。
18.根据权利要求13的半导体结构，其中所述高位半导电层为体半导体衬底的上表面层。
19.根据权利要求13的半导体结构，其中所述含Si材料包括单晶Si、SiGe或SiGeC中的一种。
20.根据权利要求13的半导体结构，其中所述高位半导电层的所述端部基本上为正方形。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/164,215 | 2005-11-15 | ||
| US11/164,215 US7309626B2 (en) | 2005-11-15 | 2005-11-15 | Quasi self-aligned source/drain FinFET process |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1967812A true CN1967812A (zh) | 2007-05-23 |
| CN100485908C CN100485908C (zh) | 2009-05-06 |
Family
ID=38039867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2006101445402A Expired - Fee Related CN100485908C (zh) | 2005-11-15 | 2006-11-10 | 具有准自对准源极/漏极FinFET的半导体器件及其形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US7309626B2 (zh) |
| JP (1) | JP5128110B2 (zh) |
| CN (1) | CN100485908C (zh) |
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| US7309626B2 (en) | 2007-12-18 |
| US20070108536A1 (en) | 2007-05-17 |
| CN100485908C (zh) | 2009-05-06 |
| JP5128110B2 (ja) | 2013-01-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
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