CN111952181A - 具有隔离层的鳍式场效应晶体管及其制备方法 - Google Patents

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Abstract

本发明提供一种具有隔离层的鳍式场效应晶体管及其制备方法，通过隔离层可将源、漏电极与漏电通路隔离，从根本上解决Fin结构底部漏电问题；通过源漏金属硅化层，可增大源漏掺杂区尺寸，以减小源漏接触电阻；通过阻挡层可进一步的避免形成漏电通路；从而本发明可有效提升器件的抗总剂量辐照能力。

Description

具有隔离层的鳍式场效应晶体管及其制备方法
技术领域
本发明属于半导体设计及制造领域，涉及一种具有隔离层的鳍式场效应晶体管及其制备方法。
背景技术
鳍式场效应晶体管(FinFET)与平面型MOSFET结构的主要区别在于其沟道由绝缘衬底上凸起的高而薄的鳍构成，源漏两极分别在其两端，三栅极紧贴其侧壁和顶部，用于辅助电流控制，这种鳍形结构增大了栅围绕沟道的面，加强了栅对沟道的控制，从而可以有效缓解平面器件中出现的短沟道效应，大幅改善电路控制并减少漏电流，也可以大幅缩短晶体管的栅长，也正由于该特性，FinFET无须高掺杂沟道，因此能够有效降低杂质离子散射效应，提高沟道载流子迁移率，从而FinFET器件得到广泛应用。
基于体硅衬底制备的FinFET器件，在Fin结构底部，由于栅控能力减弱，当源漏间电场较强时，将在Fin底部发生穿通，同时由于STI结构的影响，STI中的缺陷电荷也可以在Fin底部引入漏电通路。
基于SOI衬底的FinFET器件，具有良好的抗单粒子效应，但由于SOI结构中，埋氧层(BOX层)在高能粒子入射时，容易产生辐射诱生电荷，该电荷在SOI顶层硅中易引起寄生导电沟道，从而引入了漏电流，使器件的电学性能发生漂移，该效应称为总剂量效应。总剂量效应是辐照环境下，SOI MOSFET器件失效的主要原因，SOI MOSFET器件的抗总剂量辐照效应能力较差，容易造成背栅漏电。
因此，提供一种具有隔离层的鳍式场效应晶体管及其制备方法，实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种具有隔离层的鳍式场效应晶体管及其制备方法，用于解决现有技术中鳍式场效应晶体管所存在的Fin结构底部漏电问题，提升器件的抗总剂量辐照能力。
为实现上述目的及其他相关目的，本发明提供一种具有隔离层的鳍式场效应晶体管的制备方法，所述制备方法包括步骤：
形成半导体基底，所述半导体基底中包覆有隔离层，且所述隔离层具有间距；
刻蚀所述半导体基底，以形成具有所述隔离层的Fin结构；
于所述Fin结构上形成栅介质层及多晶硅栅；
形成栅侧墙，并进行离子注入，以形成源漏掺杂区；
通过所述源漏掺杂区形成源漏金属硅化层，且所述源漏金属硅化层在垂向上的投影完全位于所述隔离层内；
去除所述多晶硅栅，并进行离子注入，以在沟道下方形成与所述隔离层相接触的阻挡层；
去除所述栅介质层，形成高K栅介质层；
形成与所述高K栅介质层及栅侧墙相接触的栅金属电极，所述栅金属电极在垂向上的投影覆盖所述间距并与所述隔离层形成交叠区域；
形成与所述源漏金属硅化层相接触的源漏金属电极。
可选地，所述隔离层包括氧化硅层、氮化硅层、氮氧化硅层及碳化硅层中的一种。
可选地，所述隔离层的厚度范围包括3nm～50nm；所述隔离层的尺寸范围包括20nm～2μm。
可选地，所述交叠区域的宽度大于所述Fin结构的厚度。
可选地，所述间距大于所述Fin结构的厚度的两倍。
可选地，形成所述半导体基底的步骤包括：
提供半导体衬底；
在所述半导体衬底的表面形成具有间距的隔离层；
形成半导体层，以覆盖所述隔离层及半导体衬底；
进行退火，以制备半导体基底。
可选地，采用氢气氛进行所述退火，以形成表面粗糙度小于0.2nm的所述半导体基底，且所述退火包括：
进行第一退火，所述第一退火的温度范围包括900℃～1400℃，时间100ms以下；
进行第二退火，所述第二退火的温度范围包括1350℃以下，时间包括1～10h。
提供半导体衬底；
于所述半导体衬底上形成图形化的掩膜；
进行离子注入，以在所述半导体衬底中形成具有间距的隔离层；
去除所述掩膜，以制备半导体基底。
可选地，所述离子注入的剂量范围包括1x1015/cm2～2x1017/cm2。
可选地，采用氢气氛进行所述退火，以形成表面粗糙度小于0.2nm的所述半导体基底，且所述退火包括：
进行第一退火，所述第一退火的温度范围包括900℃～1400℃，时间100ms以下；
进行第二退火，所述第二退火的温度范围包括1350℃以下，时间10h以下。
可选地，所述半导体衬底包括SOI衬底及体硅衬底中的一种。
可选地，形成的所述源漏金属硅化层包括锗硅金属层，以通过所述锗硅锗硅金属层引入张应力，减小源漏接触电阻。
可选地，还包括形成LDD掺杂区及晕环掺杂区中的一种或组合。
可选地，在刻蚀所述半导体基底，形成具有所述隔离层的Fin结构之后，还包括形成STI隔离结构的步骤。
可选地，所述场效应晶体管包括NMOS器件或PMOS器件。
本发明还提供一种具有隔离层的鳍式场效应晶体管，所述鳍式场效应晶体管包括：
半导体基底；
Fin结构，位于所述半导体基底上，所述Fin结构具有隔离层，且所述隔离层具有间距；
源漏金属硅化层，所述源漏金属硅化层在垂向上的投影完全位于所述隔离层内；
阻挡层，所述阻挡层位于沟道下方，且与所述隔离层相接触；
栅金属电极，位于沟道上方，与高K栅介质层及栅侧墙相接触，所述栅金属电极在垂向上的投影覆盖所述间距并与所述隔离层形成交叠区域；
源漏金属电极，与所述源漏金属硅化层相接触。
可选地，所述隔离层包括氧化硅层、氮化硅层、氮氧化硅层及碳化硅层中的一种。
可选地，所述隔离层的厚度范围包括3nm～50nm；所述隔离层的尺寸范围包括20nm～2μm。
可选地，所述交叠区域的宽度大于所述Fin结构的厚度。
可选地，所述间距大于所述Fin结构的厚度的两倍。
可选地，还包括LDD掺杂区及晕环掺杂区中的一种或组合。
可选地，还包括STI隔离结构。
可选地，所述场效应晶体管包括NMOS器件或PMOS器件。
如上所述，本发明的具有隔离层的鳍式场效应晶体管及其制备方法，通过隔离层可将源、漏电极与漏电通路隔离，从根本上解决Fin结构底部漏电问题；通过源漏金属硅化层，可增大源漏掺杂区尺寸，以减小源漏接触电阻；通过阻挡层可进一步的避免形成漏电通路；从而本发明可有效提升器件的抗总剂量辐照能力。
附图说明
图1显示为本发明中制备具有隔离层的鳍式场效应晶体管的工艺流程示意图。
图2～图6显示为本发明中制备半导体基底各步骤所呈现的结构示意图。
图7～图11显示为本发明中另一种制备半导体基底各步骤所呈现的结构示意图。
图12a～图12d显示为实施例一中SOI基底的俯视图、沿AA’、BB’及CC’的截面结构示意图。
图13a～图13d显示为实施例一中形成Fin结构后的俯视图、沿AA’、BB’及CC’的截面结构示意图。
图14a～图14d显示为实施例一中形成栅介质层后的俯视图、沿AA’、BB’及CC’的截面结构示意图。
图15a～图15d显示为实施例一中形成多晶硅层及掩膜后的俯视图、沿AA’、BB’及CC’的截面结构示意图。
图16a～图16d显示为实施例一中图形化多晶硅层及掩膜后的俯视图、沿AA’、BB’及CC’的截面结构示意图。
图17a～图17d显示为实施例一中形成栅侧墙及源漏掺杂区后的俯视图、沿AA’、BB’及CC’的截面结构示意图。
图18a～图18d显示为实施例一中形成源漏金属硅化层后的俯视图、沿AA’、BB’及CC’的截面结构示意图。
图19a～图19d显示为实施例一中形成掩蔽层并露出多晶硅栅后的俯视图、沿AA’、BB’及CC’的截面结构示意图。
图20a～图20d显示为实施例一中去除多晶硅栅后的俯视图、沿AA’、BB’及CC’的截面结构示意图。
图21a～图21e显示为实施例一中形成高K栅介质层、栅金属电极及源漏金属电极后的俯视图、沿AA’、BB’、CC’及DD’的截面结构示意图。
图22显示为实施例一中形成的具有隔离层的鳍式场效应晶体管的结构示意图。
图23a～图23d显示为实施例二中体硅基底的俯视图、沿AA’、BB’及CC’的截面结构示意图。
图24a～图24d显示为实施例二中形成Fin结构后的俯视图、沿AA’、BB’及CC’的截面结构示意图。
图25a～图25d显示为实施例二中形成STI后的俯视图、沿AA’、BB’及CC’的截面结构示意图。
图26a～图26d显示为实施例二中形成栅介质层后的俯视图、沿AA’、BB’及CC’的截面结构示意图。
图27a～图27d显示为实施例二中形成多晶硅层及掩膜后的俯视图、沿AA’、BB’及CC’的截面结构示意图。
图28a～图28d显示为实施例二中图形化多晶硅层及掩膜后的俯视图、沿AA’、BB’及CC’的截面结构示意图。
图29a～图29d显示为实施例二中形成栅侧墙及源漏掺杂区后的俯视图、沿AA’、BB’及CC’的截面结构示意图。
图30a～图30d显示为实施例二中形成源漏金属硅化层后的俯视图、沿AA’、BB’及CC’的截面结构示意图。
图31a～图31d显示为实施例二中形成掩蔽层并露出多晶硅栅后的俯视图、沿AA’、BB’及CC’的截面结构示意图。
图32a～图32d显示为实施例二中去除多晶硅栅后的俯视图、沿AA’、BB’及CC’的截面结构示意图。
图33a～图33e显示为实施例二中形成高K栅介质层、栅金属电极及源漏金属电极后的俯视图、沿AA’、BB’、CC’及DD’的截面结构示意图。
图34显示为实施例二中形成的具有隔离层的鳍式场效应晶体管的结构示意图。
元件标号说明
101、201 半导体衬底
102、202、114、212 隔离层
1021、2021、1141、2121 间距
1031 第一半导体层
1332 第二半导体层
204、117、216 掩膜
111 底层硅
112 埋氧层
113 顶层硅
115、214 栅介质层
116、215 多晶硅栅
118、217 栅侧墙
119、218 源漏掺杂区
120、219 源漏金属硅化层
130、220 掩蔽层
140、230 高K栅介质层
150、240 栅金属电极
160、250 源漏金属电极
170、260 阻挡层
180、270 LDD掺杂区
211 体硅衬底
213 STI隔离结构
a 交叠区域的宽度
b Fin结构的厚度
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。本文使用的“介于……之间”表示包括两端点值。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。
如图1所示，本实施例提供一种具有隔离层的鳍式场效应晶体管的制备方法，本发明通过隔离层可将源、漏电极与漏电通路隔离，从根本上解决Fin结构底部漏电问题；通过源漏金属硅化层，可增大源漏掺杂区尺寸，以减小源漏接触电阻；通过阻挡层可进一步的避免形成漏电通路；从而本发明可有效提升器件的抗总剂量辐照能力。
参阅图2～图34，显示为在形成具有所述隔离层的所述鳍式场效应晶体管时各步骤所呈现的结构示意图。
首先，参阅图2～图11，形成半导体基底，所述半导体基底中包覆有隔离层，且所述隔离层具有间距。
作为示例，参阅图2～图6，形成所述半导体基底的步骤包括：
提供半导体衬底101；
在所述半导体衬底101表面形成具有间距1021的隔离层102；
形成半导体层1031及1032，以覆盖所述隔离层102及半导体衬底101；
进行退火，以制备所述半导体基底。
具体的，参阅图2，所述半导体衬底101可以为Si、Ge、GaN、SiC、GaAs、AlGaN、Ga2O3、InP的材料层，也可以为上述材料层中的两者及其以上的组合。当然，还可以为其他晶体半导体，并不局限于此。本实施例中，所述半导体衬底101采用体硅衬底作为示例，但并非局限于此，也可采用SOI衬底或其他半导体衬底，且形成所述半导体基底的方法，可参阅所述体硅衬底，此处不作赘述。
参阅图3及图4，在所述半导体衬底101的表面形成具有所述间距1021的所述隔离层102时，形成所述隔离层102的方法包括选取高温干氧氧化、高温氮化工艺制备高质量的氧化硅薄膜、氮化硅薄膜，或使用N2O、NO、氮氧混和气体高温制备氮氧化硅薄膜，以使得所述隔离层102包括氧化硅层、氮化硅层、氮氧化硅层中的一种。在形成所述隔离层102后，采用刻蚀法，图形化所述隔离层102，以形成具有所述间距1021的所述隔离层102。其中，优选采用高选择比刻蚀工艺，以避免损伤所述半导体衬底101的表面。
参阅图5，形成覆盖所述隔离层102的所述半导体层1032，及覆盖所述半导体衬底101的所述半导体层1031。由于所述隔离层102不能提供原始单晶晶向，生长所述半导体层时，所述隔离层102上方会出现生长速度慢或不生长的情况，从而可在形成所述半导体层之前，可预先淀积一层多晶硅(未图示)，且优选所述多晶硅厚度为5nm，以在所述多晶硅经高温退火重新结晶后，再进行所述半导体层的生长。本实施例中，直接在所述半导体衬底101上进行所述半导体层的生长，以降低工艺复杂度。其中，在所述隔离层102的表面上淀积的所述半导体层1032为多晶态，而所述半导体衬底101的表面上淀积的所述半导体层1031为与所述半导体衬底101晶向保持一致的单晶态。其中，位于所述隔离层102上方的多晶态的所述半导体层1032与位于所述半导体衬底101上方的单晶态的所述半导体层1031之间存在晶界。
进一步的，由于所述隔离层102不能提供原始单晶晶向，生长所述半导体层时，所述隔离层102上方会出现生长速度慢或不生长的情况，因此，当所述隔离层102尺寸区域较小时，可通过所述半导体衬底101表面的所述半导体层1031的侧向外延，以在所述隔离层102的表面形成单晶态的所述半导体层1032，此处不作过分限制。
参阅图6，在进行退火后，可制备所述半导体基底。
作为示例，采用氢气氛进行所述退火，以形成表面粗糙度小于0.2nm的所述半导体基底，且所述退火包括：
进行第一退火，所述第一退火的温度范围包括900℃～1400℃，时间100ms以下；
进行第二退火，所述第二退火的温度范围包括1350℃以下，时间包括1～10h。
具体的，所述第一退火可以采用超快速高温退火，如超快速激光退火工艺。所述第一退火气氛优选氢气或包含氢离子的气体，当退火时长小于100ms时，所述第一退火温度高于900℃，且可升至1400℃。在经过超快高温退火后，还包括在1350℃以下，进行所述第二退火的步骤，以进行一次补充退火，所述第二退火时长优选为3h，具体可根据所述半导体衬底101的厚度、所述隔离层102的厚度、所述半导体层1031及1032的厚度进行调整。其中，所述第二退火气氛优选氢气或包含氢离子的气体，所述隔离层102上方的所述半导体层1032在氢离子的辅助作用下，可获得更高的迁移能力，从而有助于所述隔离层102上方材料层的再结晶，有助于整个所述半导体衬底101表面平整，且所述半导体衬底101的表面粗糙度优选小于0.2nm，如0.15nm、0.1nm等，以提高后续制备的器件性能。当然，在另一实施例中，也可不采用超快速高温退火工艺，而该退火温度应高于900℃，低于1350℃，其余退火条件可不变，此处不作赘述。其中，当形成的所述半导体层较厚时，仅采用所述退火工艺难以使所述半导体衬底101表面完全平整，此时，可采用先CMP减薄抛光，再进行退火的工艺，或先退火，再进行CMP减薄抛光工艺，以获得平整的所述半导体基底的表面。
作为示例，所述隔离层102的厚度范围包括3nm～50nm。
具体的，本实施例中，所述隔离层102的厚度优选为5nm，以使得所述隔离层102具有较薄的厚度，从而可使得在所述隔离层102内产生的缺陷电荷较少，且易在外界电场的作用下自行消失。另外由于所述隔离层102的上下界面由通过所述间距1021相连通的所述半导体衬底101所包裹，从而所述隔离层102的上下界面电场强度较小，不容易在所述隔离层102中引入缺陷电荷，但所述隔离层102的厚度并非局限于此，也可为3nm、6nm、8nm等，可根据需要进行选择。
作为示例，所述隔离层102的尺寸范围包括20nm～2μm。
具体的，在光刻后，若保留的所述隔离层102的平面尺寸过大，则所述隔离层102上方的多晶态材料层转变为单晶态材料层的难度较大，且所述隔离层102上方的所述半导体层1032的表面最终会高于所述半导体衬底101上方的所述第二半导体层1031的表面，使得仅通过退火难以获得平整的表面，而需额外进行如CMP的平坦化工艺。其中，所述隔离层102的尺寸及形貌需与后续形成的源漏极区的尺寸及形貌相对应，以使得所述源极区及漏极区在垂向上的投影可完全位于所述隔离层102内，从而通过所述隔离层102可将源、漏电极与所述隔离层102下方的所述半导体衬底101完全的隔离，以从根本上解决Fin结构底部漏电问题，提升器件的抗总剂量辐照能力。在本实施例中，优选所述隔离层102的尺寸为20nm～2μm，且优选所述隔离层102的形貌为正方形，即所述隔离层102的尺寸为20nm×20nm～2μm×2μm，但并非局限于此，所述隔离层102的尺寸也可为100nm、500nm、1μm、1.5μm等，所述隔离层102的形貌也可为长方形、圆形、三角形等其他多边形，此处不作过分限制。
参阅图7～图11，本实施例还提供另一种制备半导体基底的方法，其中，形成所述半导体基底的步骤包括：
提供半导体衬底201；
于所述半导体衬底201上形成图形化的掩膜204；
进行离子注入，以在所述半导体衬底201中形成具有间距2021的隔离层202；
去除所述掩膜204，以制备所述半导体基底。
具体的，所述半导体衬底201可包括Si、Ge、GaN、SiC、GaAs、AlGaN、Ga2O3、InP的材料层，也可以为上述材料层中的两者及其以上的组合。当然，还可以为其他晶体半导体，并不局限于此。本实施例中，所述半导体衬底201采用体硅衬底作为示例，但并非局限于此，也可采用SOI衬底或其他半导体衬底，且形成所述半导体基底的方法，可参阅所述体硅衬底，此处不作赘述。所述掩膜204可采用干法、湿法氧化工艺、氮化工艺制备，也可采用CVD、PVD淀积制备，且所述掩膜204的厚度需大于所述注入离子的深度，以使得形成的所述隔离层202内嵌于所述半导体衬底201中。在刻蚀所述掩膜204时，优选高选择比刻蚀工艺，以避免损伤所述半导体衬底201的表面，所述掩膜204的刻蚀窗口的尺寸即定义了所述隔离层202的尺寸，有关所述隔离层202的尺寸、形貌此处不再赘述。
作为示例，所述离子注入包括注入氧离子、氧气、氮离子、氮气、碳离子中的一种或混合物；注入剂量包括1x1015/cm2～2x1017/cm2；所述隔离层202包括氧化硅层、氮化硅层、氮氧化硅层、碳化硅层中的一种。
具体的，注入离子在所述半导体衬底201中的分布情况接近高斯分布，注入离子的体浓度峰值所在的深度位置即为所述隔离层202所在的深度位置。所述离子注入将对所述半导体衬底201造成损伤，使受到注入离子轰击的所述半导体衬底201中产生大量缺陷，甚至转变为非晶态，注入离子将与所述半导体衬底201发生反应，生成如氧化硅、氮化硅、氮氧化硅、碳化硅等，以作为所述隔离层202。其中，注入剂量可为5x1015/cm2、1x1016/cm2、5x1016/cm2、1x1017/cm2等，以形成具有预设厚度及深度的所述隔离层202，其中，所述隔离层202的深度范围可包括5nm～20nm，如深度为10nm、15nm等，所述隔离层202的厚度可包括3nm～50nm，如厚度为10nm、15nm等。
作为示例，采用氢气氛进行所述退火，以形成表面粗糙度小于0.2nm的所述半导体基底，且所述退火包括：
进行第一退火，所述第一退火的温度范围包括900℃～1400℃，时间100ms以下；
进行第二退火，所述第二退火的温度范围包括1350℃以下，时间10h以下
具体的，所述退火的步骤将促进注入离子与所述半导体衬底201进一步反应，同时使损伤的所述半导体衬底201再结晶，以恢复为单晶状态。所述第一退火可以采用超快速高温退火，如超快速激光退火工艺。所述第一退火气氛优选氢气或包含氢离子的气体，当退火时长小于100ms时，所述第一退火温度高于900℃，且可升至1400℃。在经过超快高温退火后，还包括在1350℃以下，进行所述第二退火，以进行一次补充退火，所述第二退火时长优选为10h，具体可根据所述半导体衬底201的厚度、注入离子剂量等进行调整。所述第二退火气氛优选氢气或包含氢离子的气体，所述隔离层202上方的所述半导体衬底201在氢离子的辅助作用下，可获得更高的迁移能力，从而有助于所述隔离层202上方所述半导体衬底201的再结晶，有助于整个所述半导体衬底201表面平整，且所述半导体衬底201的表面粗糙度优选小于0.2nm，如0.15nm、0.1nm等。当然，在另一实施例中，也可不采用超快速高温退火工艺，从而该退火温度应高于900℃，低于1350℃，其余退火条件不变，此处不作赘述。
其中，当注入离子剂量较大时，即所述隔离层202的厚度较大，仅采用所述退火工艺难以使所述半导体基底的表面完全平整，或当注入离子窗口过大时，仅采用所述退火工艺难以使所述半导体基底表面完全平整，从而对于该情况，可采用先CMP减薄抛光，再进行退火的工艺，或先退火，再进行CMP减薄抛光工艺，以获得平整的所述半导体基底的表面。
参阅图12a～图22，显示为实施例一中在形成具有隔离层的鳍式场效应晶体管时各步骤所呈现的结构示意图；参阅图23a～图34，显示为实施例二中在形成具有隔离层的鳍式场效应晶体管时各步骤所呈现的结构示意图。
其中，所述半导体基底可具有阱掺杂和阈值电压调节掺杂，阱掺杂区域可包覆所述隔离层，所述阈值电压调节掺杂应位于所述隔离层的上方，有关所述阱掺杂和阈值电压调节掺杂的制备此处不作介绍。进一步的，所述场效应晶体管包括NMOS器件或PMOS器件，此处不作过分限制。以下对具有不同半导体基底制备所述鳍式场效应晶体管的步骤，进行介绍。
实施例一
参阅图12a～图22，本实施例中在制备所述鳍式场效应晶体管时，采用SOI衬底作为介绍，但并非局限于此，也可应用到其他半导体衬底中。
具体的，参阅图12a～图12d，所述半导体基底包括底层硅111、埋氧层112及顶层硅113，且所述顶层硅113中包覆有间距1141的隔离层114。
作为示例，位于所述隔离层114下方的所述顶层硅113的厚度大于10nm，优选为20nm～50nm，如30nm、40nm等任何范围内的值，以使背部漏电沟道不与位于所述隔离层114上方的所述顶层硅113的导电沟道连通。参阅图13a～图13d，刻蚀所述半导体基底，以形成具有所述隔离层114的Fin结构。
具体的，在刻蚀所述半导体基底时，可通过图形化的掩膜定义出所述Fin结构的形貌，以在所述半导体基底中形成具有第一深度的第一凹槽及具有第二深度的第二凹槽，所述第一凹槽显露所述隔离层114，所述第二凹槽的深度大于所述隔离层114的深度，以显露所述埋氧层112，从而形成所述Fin结构，有关所述Fin结构的具体形貌，此处不作限定。
作为示例，在刻蚀形成所述Fin结构后，还可包括制备STI隔离结构(未图示)的步骤，此处暂不作介绍。
接着，参阅图14a～图16d，于所述Fin结构上形成栅介质层115及多晶硅栅116。
作为示例，在形成所述栅介质层115之前，可包括利用热氧化腐蚀工艺将所述Fin结构的棱角圆化的步骤，如利用氢气在900～1350℃下退火，并根据退火温度选择退火时长，温度越高，时间越短，以改善所述Fin结构表面因刻蚀造成的损伤，而后在其外侧生长所述栅介质层115，以提高器件性能。
具体的，参阅图14a～图14d，先形成所述栅介质层115，所述栅介质层115可以由热氧化、原子层沉积等方式制备，所述栅介质层115的材质可以是氧化硅、氮化硅、氮氧化硅、氧化铝、氧化铪、氧化铪铝、氧化锆、氧化铪锆、氧化镧镥，或其它具有良好绝缘性的介质材料。
而后，参阅图15a～图15d，形成多晶硅层及掩膜层117，其中，由于所述Fin结构上方的所述多晶硅层表面较高，可采用CMP抛光工艺将所述多晶硅层进行表面平整处理，再在所述多晶硅层的上表面淀积所述掩模层117，所述掩膜层117优先为硬掩膜层，以便于后续形成较好的刻蚀形貌。
参阅图16a～图16d，进行光刻，形成多晶硅栅116，在暴露出所述Fin结构的源漏极区域后，优选在所述Fin结构的两侧或上方进行LDD轻掺杂，以形成LDD掺杂区180，如图22所示。
接着，参阅图17a～图17d，形成栅侧墙118，并进行离子注入，以形成源漏掺杂区119。
具体的，在制备所述栅侧墙118(Spacer)后，在源漏极区域处进行重掺杂，以形成所述源漏掺杂区119。其中，在重掺杂前，可选择在所述Fin结构的表面制备注入缓冲层(未图示)，并在重掺杂完成后，进行快速退火，以激活掺杂杂质，然后再去除注入缓冲层，以避免对器件的损伤。
接着，参阅图18a～图18d，通过所述源漏掺杂区119形成源漏金属硅化层120，且所述源漏金属硅化层120在垂向上的投影完全位于所述隔离层114内。
具体的，可在所述源漏掺杂区119外延Si或者SiGe材料，以使所述源漏掺杂区119的尺寸变大，以减小源漏接触电阻，进一步的，所述SiGe材料还可引入张应力，以进一步的减小源漏接触电阻。在外延Si或者SiGe材料工艺完成后，可淀积Ni、Co、W、Ti、Ta等金属或它们的合金，通过快速退火，以与Si或SiGe材料形成所述源漏金属硅化层120，而后利用湿法刻蚀工艺可将残余金属去除。
接着，参阅19a～图20d，去除所述多晶硅栅116，并进行离子注入，以在沟道下方形成与所述隔离层114相接触的阻挡层170。
具体的，参阅19a～图19d，先淀积掩蔽层130，通过减薄工艺如CMP，使所述掩蔽层130上表面变平整，并进一步的通过减薄工艺，如CMP，以显露出所述多晶硅栅116。
接着，参阅20a～图20d，刻蚀掉所述多晶硅栅116，进行底部掺杂离子注入，以在沟道下方形成与所述隔离层114相接触的阻挡层170。优选地，还可进行倾斜掺杂，形成晕环掺杂区，且掺杂完成后，进行快速退火，以激活掺杂离子，此处不作过分限制。
如图21a～图21e，去除所述栅介质层115，形成高K栅介质层140，形成与所述高K栅介质层140及栅侧墙118相接触的栅金属电极150以及形成与所述源漏金属硅化层120相接触的源漏金属电极160，所述栅金属电极150在垂向上的投影覆盖所述间距1141并与所述隔离层114形成交叠区域。
作为示例，所述交叠区域的宽度a大于所述Fin结构的厚度b；所述间距1141大于所述Fin结构的厚度b的两倍，以减弱所述隔离层114界面电荷对沟道的影响，使栅电极能将沟道完全关断。具体的，所述高K栅介质层140包括氧化铪、氧化铝、氧化锆、氧化铪锆、氧化铪铝、氧化钛、氧化镧镥等介电常数较高的栅介质；所述栅金属电极150及源漏金属电极160包括W、Ni、Ti、TiN、TaN、多晶硅等常用栅电极材料或它们的合金材料、复合层材料。
最后，还可包括制备器件钝化层、金属互联线等工艺，与通用工艺相同，此处不再详述。
参阅图22，显示为所述鳍式场效应晶体管的掺杂情况结构示意图。沟道区域可选N-/P-/无掺杂等多种掺杂方式。源漏区域为重掺杂，源漏区域掺杂可位于所述隔离层114上方，或延伸到所述隔离层114下方。位于所述栅金属电极150边缘下方的沟道区域为所述LDD掺杂区180，所述LDD掺杂区180可位于所述隔离层114上方，或延伸到所述隔离层114下方。在所述隔离层114下方为阱掺杂，其中，对于NMOS器件，阱掺杂为P型掺杂，对于PMOS器件，阱掺杂为N型掺杂，掺杂浓度均在1e17～1e19/cm3量级。所述间距1021内为重掺杂的所述阻挡层170，对于NMOS器件，所述阻挡层170为P型掺杂，对于PMOS器件，所述阻挡层170掺杂为N型掺杂，掺杂浓度均在1e18～1e20/cm3量级，所述阻挡层170接触所述隔离层114，或将沟道下方的所述隔离层114包裹，但不与所述源漏重掺杂区域重叠。
本实施例还提供一种具有隔离层的鳍式场效应晶体管，所述鳍式场效应晶体管优选采用上述制备方法制备得到，当然，也可以采用其他方法制备得到。其中，所述鳍式场效应晶体管包括：
半导体基底；
Fin结构，位于所述半导体基底上，所述Fin结构具有隔离层114，且所述隔离层114具有间距1141；
源漏金属硅化层120，所述源漏金属硅化层120在垂向上的投影完全位于所述隔离层114内；
阻挡层170，所述阻挡层170位于沟道下方，且与所述隔离层114相接触；
栅金属电极150，位于沟道上方，与高K栅介质层140及栅侧墙118相接触，所述栅金属电极150在垂向上的投影覆盖所述间距1141并与所述隔离层114形成交叠区域；
源漏金属电极160，与所述源漏金属硅化层120相接触。
作为示例，所述隔离层114包括氧化硅层、氮化硅层、氮氧化硅层及碳化硅层中的一种。
作为示例，所述隔离层114的厚度范围包括3nm～50nm；所述隔离层104的尺寸范围包括20nm～2μm。
作为示例，所述交叠区域的宽度a大于所述Fin结构的厚度b。
作为示例，所述间距1141大于所述Fin结构的厚度b的两倍。
作为示例，还包括LDD掺杂区180及晕环掺杂区中的一种或组合。
作为示例，还包括STI隔离结构。
作为示例，所述场效应晶体管包括NMOS器件或PMOS器件。
实施例二
参阅图23a～图34，本实施例中在制备所述鳍式场效应晶体管时，采用体硅衬底作为介绍，但并非局限于此，也可应用到其他半导体衬底中。
具体的，参阅图23a～图23d，半导体基底211中包覆具有间距2121的隔离层212。
参阅图24a～图24d，刻蚀所述半导体基底211，以形成具有所述隔离层212的Fin结构。
具体的，在刻蚀所述半导体基底时，可通过图形化的掩膜定义出所述Fin结构的形貌，以在所述半导体基底中形成具有第一深度的第一凹槽及具有第二深度的第二凹槽，所述第一凹槽显露所述隔离层212，所述第二凹槽的深度大于所述隔离层212的深度，以显露所述半导体基底211，从而形成所述Fin结构，有关所述Fin结构的具体形貌，此处不作赘述。
作为示例，参阅图25a～图25d在刻蚀形成所述Fin结构后，还包括制备STI隔离结构213的步骤。
接着，参阅图26a～图28d，于所述Fin结构上形成栅介质层214及多晶硅栅215。
作为示例，在形成所述栅介质层214之前，可包括利用热氧化腐蚀工艺将所述Fin结构的棱角圆化的步骤，如利用氢气退火900～1350℃，并根据退火温度选择退火时长，温度越高，时间越短，以改善所述Fin结构表面，因刻蚀造成的损伤，以提高器件性能。
具体的，参阅图26a～图26d，先形成栅介质层214，所述栅介质层214可以由热氧化、原子层沉积等方式制备，所述栅介质层214的材质可以是氧化硅、氮化硅、氮氧化硅、氧化铝、氧化铪、氧化铪铝、氧化锆、氧化铪锆、氧化镧镥，或其它具有良好绝缘性的介质材料。
而后，参阅图27a～图27d，形成多晶硅层及掩膜层216，其中，由于所述Fin结构上方的所述多晶硅层表面较高，可采用CMP抛光工艺将所述多晶硅层进行表面平整处理，再在所述多晶硅层的上表面淀积所述掩模层216，所述掩膜层216优先为硬掩膜层，以便于后续形成较好的刻蚀形貌。
参阅图28a～图28d，在进行光刻形成多晶硅栅215，以及暴露出所述Fin结构的源漏极区域后，优选在所述Fin结构的两侧或上方进行LDD轻掺杂，以形成LDD掺杂区270，如图34所示。
接着，参阅图29a～图29d，形成栅侧墙217，并进行离子注入，以形成源漏掺杂区218。
具体的，在制备所述栅侧墙217(Spacer)后，在源漏极区域处进行重掺杂，以形成所述源漏掺杂区218。其中，在重掺杂前，可选择在所述Fin结构的表面制备注入缓冲层(未图示)，并在重掺杂完成后，进行快速退火，以激活掺杂杂质，然后再去除注入缓冲层，以避免对器件的损伤。
接着，参阅图30a～图30d，通过所述源漏掺杂区218形成源漏金属硅化层219，且所述源漏金属硅化层219在垂向上的投影完全位于所述隔离层212内。
具体的，可在所述源漏掺杂区218外延Si或者SiGe材料，以使所述源漏掺杂区218的尺寸变大，以减小源漏接触电阻，进一步的，所述SiGe材料还可引入张应力，以进一步的减小源漏接触电阻。在外延Si或者SiGe材料工艺完成后，可淀积Ni、Co、W、Ti、Ta等金属或它们的合金，通过快速退火，可与Si或SiGe材料形成所述源漏金属硅化层219，而后利用湿法刻蚀工艺可将残余金属去除。
接着，参阅31a～图32d，去除所述多晶硅栅215，并进行离子注入，以在沟道下方形成与所述隔离层212相接触的阻挡层260。
具体的，参阅31a～图31d，先淀积掩蔽层220，通过减薄工艺如CMP，使所述掩蔽层220上表面变平整，并进一步的通过减薄工艺，如CMP显露出所述多晶硅栅215。
接着，参阅32a～图32d，刻蚀掉所述多晶硅栅215，进行底部掺杂离子注入，以在沟道下方形成与所述隔离层212相接触的阻挡层260。优选地，还可进行倾斜掺杂，形成晕环掺杂区，且掺杂完成后，进行快速退火，以激活掺杂离子。
如图33a～图33e，去除所述栅介质层214，形成高K栅介质层230，并形成与所述高K栅介质层230及栅侧墙217相接触的栅金属电极240，所述栅金属电极240在垂向上的投影覆盖所述间距2121并与所述隔离层212形成交叠区域；以及形成与所述源漏金属硅化层219相接触的源漏金属电极250。
具体的，所述高K栅介质层230包括氧化铪、氧化铝、氧化锆、氧化铪锆、氧化铪铝、氧化钛、氧化镧镥等介电常数较高的栅介质；所述栅金属电极240及源漏金属电极250包括W、Ni、Ti、TiN、TaN、多晶硅等常用栅电极材料或它们的合金材料、复合层材料。
最后，还应包括制备器件钝化层、金属互联线等工艺，与通用工艺相同，此处不再详述。
参阅图34，显示为所述鳍式场效应晶体管的掺杂情况。沟道区域可选N-/P-/无掺杂等多种掺杂方式。源漏区域为重掺杂，源漏区域掺杂可位于所述隔离层212上方，或延伸到所述隔离层212下方。位于所述栅金属电极240边缘下方的沟道区域为所述LDD掺杂区270，所述LDD掺杂区270可位于所述隔离层212上方，或延伸到所述隔离层212下方。在所述隔离层212下方为阱掺杂，其中，对于NMOS器件，阱掺杂为P型掺杂，对于PMOS器件，阱掺杂为N型掺杂，掺杂浓度均在1e17～1e19/cm3量级。所述间距2121内为重掺杂的所述阻挡层260，对于NMOS器件，所述阻挡层260为P型掺杂，对于PMOS器件，所述阻挡层260掺杂为N型掺杂，掺杂浓度均在1e18～1e20/cm3量级，所述阻挡层260接触所述隔离层212，或将沟道下方的所述隔离层212包裹，但不与所述源漏重掺杂区域重叠。
本实施例还提供一种具有隔离层的鳍式场效应晶体管，所述鳍式场效应晶体管优选采用上述制备方法制备得到，当然，也可以采用其他方法制备得到。其中，所述鳍式场效应晶体管包括：
半导体基底；
Fin结构，位于所述半导体基底上，所述Fin结构具有隔离层212，且所述隔离层212具有间距2121；
STI隔离结构213，位于所述Fin结构底部；
源漏金属硅化层219，所述源漏金属硅化层219在垂向上的投影完全位于所述隔离层212内；
阻挡层260，所述阻挡层260位于沟道下方，且与所述隔离层212相接触；
栅金属电极240，位于沟道上方，与高K栅介质层230及栅侧墙217相接触；所述栅金属电极240在垂向上的投影覆盖所述间距2121并与所述隔离层212形成交叠区域；
源漏金属电极250，与所述源漏金属硅化层219相接触。
作为示例，所述隔离层212包括氧化硅层、氮化硅层、氮氧化硅层及碳化硅层中的一种。
作为示例，所述隔离层212的厚度范围包括3nm～50nm；所述隔离层212的尺寸范围包括20nm～2μm。
作为示例，所述交叠区域的宽度大于所述Fin结构的厚度。
作为示例，所述间距2121大于所述Fin结构的厚度的两倍，以减弱所述隔离层212界面电荷对沟道的影响，使栅电极能将沟道完全关断。
作为示例，还包括LDD掺杂区270及晕环掺杂区中的一种或组合。
作为示例，所述场效应晶体管包括NMOS器件或PMOS器件。
综上所述，本发明的具有隔离层的鳍式场效应晶体管及其制备方法，通过隔离层可将源、漏电极与漏电通路隔离，从根本上解决Fin结构底部漏电问题；通过源漏金属硅化层，可增大源漏掺杂区尺寸，以减小源漏接触电阻；通过阻挡层可进一步的避免形成漏电通路；从而本发明可有效提升器件的抗总剂量辐照能力。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (16)

1.一种具有隔离层的鳍式场效应晶体管的制备方法，其特征在于，所述制备方法包括步骤：
形成半导体基底，所述半导体基底中包覆有隔离层，且所述隔离层具有间距；
刻蚀所述半导体基底，以形成具有所述隔离层的Fin结构；
于所述Fin结构上形成栅介质层及多晶硅栅；
形成栅侧墙，并进行离子注入，以形成源漏掺杂区；
通过所述源漏掺杂区形成源漏金属硅化层，且所述源漏金属硅化层在垂向上的投影完全位于所述隔离层内；
去除所述多晶硅栅，并进行离子注入，以在沟道下方形成与所述隔离层相接触的阻挡层；
去除所述栅介质层，形成高K栅介质层；
形成与所述高K栅介质层及栅侧墙相接触的栅金属电极，所述栅金属电极在垂向上的投影覆盖所述间距并与所述隔离层形成交叠区域；
形成与所述源漏金属硅化层相接触的源漏金属电极。
2.根据权利要求1所述的制备方法，其特征在于：所述隔离层包括氧化硅层、氮化硅层、氮氧化硅层及碳化硅层中的一种；所述隔离层的厚度范围包括3nm～50nm；所述隔离层的尺寸范围包括20nm～2μm。
3.根据权利要求1所述的制备方法，其特征在于：所述交叠区域的宽度大于所述Fin结构的厚度。
4.根据权利要求1所述的制备方法，其特征在于：所述间距大于所述Fin结构的厚度的两倍。
5.根据权利要求1所述的制备方法，其特征在于，形成所述半导体基底的步骤包括：
提供半导体衬底；
在所述半导体衬底的表面形成具有间距的隔离层；
形成半导体层，以覆盖所述隔离层及半导体衬底；
进行退火，以制备表面粗糙度小于0.2nm的半导体基底，其中，所述退火采用氢气氛进行，且所述退火包括第一退火及第二退火，所述第一退火的温度范围包括900℃～1400℃，时间100ms以下，所述第二退火的温度范围包括1350℃以下，时间1h～10h以下。
6.根据权利要求1所述的制备方法，其特征在于，形成所述半导体基底的步骤包括：
提供半导体衬底；
于所述半导体衬底上形成图形化的掩膜；
进行离子注入，以在所述半导体衬底中形成具有间距的隔离层；其中，所述离子注入的剂量范围包括1x1015/cm2～2x1017/cm2；所述退火采用氢气氛进行，且所述退火包括第一退火及第二退火，所述第一退火的温度范围包括900℃～1400℃，时间100ms以下，所述第二退火的温度范围包括1350℃以下，时间10h以下；
去除所述掩膜，以制备半导体基底。
7.根据权利要求5或6所述的制备方法，其特征在于：所述半导体衬底包括SOI衬底及体硅衬底中的一种。
8.根据权利要求1所述的制备方法，其特征在于：形成的所述源漏金属硅化层包括锗硅金属层，以通过所述锗硅锗硅金属层引入张应力，减小源漏接触电阻。
9.根据权利要求1所述的制备方法，其特征在于：还包括形成LDD掺杂区及晕环掺杂区中的一种或组合。
10.根据权利要求1所述的制备方法，其特征在于：在刻蚀所述半导体基底，形成具有所述隔离层的Fin结构之后，还包括形成STI隔离结构的步骤。
11.一种具有隔离层的鳍式场效应晶体管，其特征在于，所述鳍式场效应晶体管包括：
半导体基底；
Fin结构，位于所述半导体基底上，所述Fin结构具有隔离层，且所述隔离层具有间距；
源漏金属硅化层，所述源漏金属硅化层在垂向上的投影完全位于所述隔离层内；
阻挡层，所述阻挡层位于沟道下方，且与所述隔离层相接触；
栅金属电极，位于沟道上方，与高K栅介质层及栅侧墙相接触，所述栅金属电极在垂向上的投影覆盖所述间距并与所述隔离层形成交叠区域；
源漏金属电极，与所述源漏金属硅化层相接触。
12.根据权利要求11所述的场效应晶体管，其特征在于：所述隔离层包括氧化硅层、氮化硅层、氮氧化硅层及碳化硅层中的一种；所述隔离层的厚度范围包括3nm～50nm；所述隔离层的尺寸范围包括20nm～2μm。
13.根据权利要求11所述的场效应晶体管，其特征在于：所述交叠区域的宽度大于所述Fin结构的厚度。
14.根据权利要求11所述的场效应晶体管，其特征在于：所述间距大于所述Fin结构的厚度的两倍。
15.根据权利要求11所述的场效应晶体管，其特征在于：还包括LDD掺杂区及晕环掺杂区中的一种或组合；还包括STI隔离结构。
16.根据权利要求11所述的场效应晶体管，其特征在于：所述场效应晶体管包括NMOS器件或PMOS器件。
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