TW202349722A - 半導體結構及其製造方法 - Google Patents

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Abstract

本揭示內容描述具有異質結構通道層的半導體結構。該半導體結構包括基板及位於基板上的鰭片結構。該鰭片結構包括通道層及位於通道層與基板之間的底層。該通道層包括位於該底層頂部的第一、第二及第三部分。該第一及第三部分包括與該底層相同的材料。該第二部分包括與該底層不同的材料。該半導體結構進一步包括位於該底層上且與該通道層相鄰的第一及第二源極/汲極結構。該第一源極/汲極結構與該通道層的該第一部分接觸。該第二源極/汲極結構與該通道層的該第三部分接觸。

Description

半導體裝置的異質結構通道層
無
隨著半導體技術的進步，對更高存儲容量、更快處理系統、更高性能及更低成本的需求不斷增加。為滿足這些需求，半導體行業不斷按比例縮小半導體裝置的尺寸，諸如金氧半導體場效電晶體(metal oxide semiconductor field effect transistor，MOSFET)，包括平面MOSFET及鰭式場效電晶體(fin field effect transistor，finFET)。這種按比例縮小增加半導體裝置的切離狀態漏電流。
無
以下揭示內容提供了用於實現提供之標的的不同特徵的許多不同的實施例或實例。以下描述組件及佈置的特定實例用以簡化本揭示內容。當然，這些僅為實例，並不旨在進行限制。例如，在下面的描述中在第二特徵上方或之上形成第一特徵可包括其中第一及第二特徵直接接觸形成的實施例，並且亦可包括其中在第一與第二特徵之間形成附加特徵的實施例，以使得第一及第二特徵可以不直接接觸。如本文所使用，在第二特徵上形成第一特徵係指第一特徵形成為與第二特徵直接接觸。此外，本揭示內容可以在各個實例中重複元件符號及/或字母。此重複係出於簡單及清楚的目的，其本身並不指定所討論之各種實施例或組態之間的關係。
此外，為了便於描述，本文中可以使用諸如「在...下方」、「在...下」、「下方」、「在...上方」、「上方」之類的空間相對術語，來描述如圖中所示的一個元件或特徵與另一個元件或特徵的關係。除了在附圖中示出的取向之外，空間相對術語意在涵蓋裝置在使用或操作中的不同取向。裝置可以其他方式取向(旋轉90度或以其他取向)，並且在此使用的空間相對描述語亦可被相應地解釋。
應注意，說明書中對「一個實施例」、「一實施例」、「實例實施例」、「例示性」等的參考指示所描述的實施例可包括特定的特徵、結構或特性，但每一實施例可能不一定包括特定的特徵、結構或特性。而且，這些片語不一定指代同一實施例。此外，當結合實施例描述特定的特徵、結構或特性時，無論是否明確描述，結合其他實施例來實現這些特徵、結構或特性在熟習此項技術者的知識範圍內。
應理解，本文中的片語或術語係出於描述而非限制的目的，使得本說明書的術語或片語將由熟習此項技術者根據本文中的教導進行解釋。
在一些實施例中，術語「約」及「基本上」可指示給定數量的值，該給定數量的值在該值的20％之內變化(例如，該值±1％、±2％、±3％、±4％、±5％、±10％、±20％)。這些值僅為實例，並不旨在進行限制。術語「約」及「基本上」可指根據本文的教導，由熟習此項技術者解釋的值的百分比。
隨著對半導體裝置的更低功耗、更高性能及更小面積(統稱為「PPA」)的需求日益增加，半導體裝置的不斷發展面臨著多重挑戰。例如，半導體裝置可以具有穿過閘極結構下方的半導體裝置的通道的切離狀態漏電流。切離狀態漏電流會隨著半導體裝置尺寸的按比例縮小而增加。此外，可藉由半導體裝置的源極區與汲極區之間的通道中的障壁高度來調製切離狀態漏電流。較高的切離狀態漏電流會降低裝置性能且增加半導體裝置的功耗。
本揭示內容的各種實施例提供用於在積體電路(integrated circuit，IC)中的場效電晶體(field effect transistor，FET)裝置(例如，平面FET、finFET、GAA FET及MOSFET)及/或其他半導體裝置中形成異質結構通道層的例示性方法。本揭示內容中的例示性方法可以在FET裝置的通道層中形成一或多個異質接面。通道層中的一或多個異質接面可以增加FET裝置的源極區與汲極區之間的障壁高度，且降低FET裝置的切離狀態漏電流。在一些實施例中，通道層的一或多個部分可以摻雜有摻雜劑以形成異質接面。在一些實施例中，可以移除通道層的一或多個部分且用不同於通道層的材料沈積以形成異質接面。在一些實施例中，可以移除通道層的一或多個部分且用不同於通道層的材料沈積且摻雜有摻雜劑以形成異質接面。在一些實施例中，一或多個部分中的摻雜劑濃度可以彼此不同以進一步降低切離狀態漏電流。在一些實施例中，一或多個異質接面的障壁高度可以在約0.1 eV至約1 eV的範圍內，以將切離狀態漏電流降低約一個數量級至約四個數量級。
第1圖說明根據一些實施例的具有異質結構通道層的半導體裝置100的等角視圖。半導體裝置100可以具有finFET 102A~102C。第2圖說明根據一些實施例的沿具有異質結構通道層108B的半導體裝置100的線A-A的區域105的放大剖面圖。第3圖說明根據一些實施例的異質結構通道層108B的等角視圖。第4圖說明根據一些實施例的另一異質結構通道層108B*的等角視圖。參看第1圖至第4圖，具有finFET 102A~102C的半導體裝置100可以形成在基板104上且可包括鰭片結構108、淺溝槽隔離(shallow trench isolation，STI)區106、源極/汲極(source/drain，S/D)結構110、閘極結構112、閘極間隔物114、蝕刻終止層(etch stop layer，ESL) 116及層間介電(interlayer dielectric，ILD)層118。
在一些實施例中，finFET 102A~102C可為n型finFET (n-type finFET，NFET)。在一些實施例中，finFET 102A可為NFET且具有n型S/D結構110。finFET 102B可為p型finFET (p-type finFET，PFET)且具有p型S/D結構110。finFET 102C可為NFET且具有n型S/D結構110。在一些實施例中，finFET 102A~102C可為PFET。儘管第1圖展示三個finFET，但半導體裝置100可具有任意數量的finFET。儘管第1圖展示一個鰭片結構108，但半導體裝置100可具有與鰭片結構108類似的任意數量的鰭片結構。此外，半導體裝置100可經由使用諸如接觸結構、導電通孔、導線、介電層、鈍化層及互連件的其他結構部件併入IC中，為簡單起見未展示。為簡單起見，第3圖及第4圖包括異質結構通道層108B/108B*、閘極結構112及S/D結構110。除非另有說明，否則對具有相同注釋的finFET 102A~102C的元件的討論彼此適用。並且，相似的附圖標記通常表示相同的、功能相似的及/或結構相似的元件。
參看第1圖及第2圖，基板104可包括半導體材料，諸如矽。在一些實施例中，基板104包括結晶矽基板(例如晶圓)。在一些實施例中，基板104包括(i)元素半導體，諸如鍺；(ii)包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦的化合物半導體；(iii)合金半導體，包括碳化矽鍺、矽鍺、砷化鎵、磷化鎵銦、砷化鎵銦、砷化鎵銦、砷化鋁銦及/或砷化鋁鎵；及其(iv)組合。此外，基板104可以根據設計要求(例如p型基板或n型基板)進行摻雜。在一些實施例中，基板104可以摻雜有p型摻雜劑(例如硼、銦、鋁或鎵)或n型摻雜劑(例如磷或砷)。
STI區106可以為鰭片結構108提供與相鄰鰭片結構(未圖示)的電隔離，且為半導體裝置100提供與整合或沈積在基板104上的相鄰結構(未圖示)的電隔離。STI區106可以由介電材料製成。在一些實施例中，STI區106可包括氧化矽、氮化矽、氮氧化矽、摻氟矽酸鹽玻璃(FSG)、低k介電材料及/或其他合適的絕緣材料。在一些實施例中，STI區106可包括多層結構。在一些實施例中，半導體裝置100可進一步包括隔離區，諸如矽局部氧化(local oxidation of silicon，LOCOS)、深溝槽隔離(deep trench isolation，DTI)、埋氧化物(buried oxide，BOX)及深阱形成。
參看第1圖及第2圖，鰭片結構108可以由基板104的圖案化部分形成。本文揭示的鰭片結構的實施例可藉由任何合適的方法來圖案化。例如，可使用一或多種微影製程來圖案化鰭片結構，包括雙圖案化製程或多圖案化製程。雙圖案化製程或多圖案化製程可以結合微影製程及自對準製程，從而形成具有例如比使用單一、直接微影製程可獲得的節距更小的節距的圖案。例如，犧牲層形成在基板上方且使用微影製程圖案化。可以使用自對準製程在圖案化犧牲層旁邊形成間隔物。然後移除犧牲層，然後可以使用剩餘的間隔物來圖案化鰭片結構。
如第1圖至第4圖所展示，鰭片結構108可以設置在S/D結構110及閘極結構112下方，且可以沿著X軸延伸穿過閘極結構112。鰭片結構108可以由基板104的微影圖案化及蝕刻形成。在一些實施例中，鰭片結構108可以具有在基板104上方沿著約100 nm至約300 nm範圍內的Z軸的鰭片高度108H。儘管在第1圖至第4圖中展示一個鰭片結構108，半導體裝置100可以具有任意數量的鰭片結構108。鰭片結構108可包括基板104上的鰭片底層108A及位於鰭片底層108A上的異質結構通道層108B。在一些實施例中，鰭片底層108A可包括類似於基板104的材料。在一些實施例中，鰭片底層108A可包括矽。在一些實施例中，鰭片底層108A可包括矽鍺。鰭片底層108A的半導體材料可為未摻雜的或者可作為基板104摻雜。
在第1圖至第4圖中，閘極結構112下方的異質結構通道層108B可以形成半導體裝置100的通道區且表示半導體裝置100的載流結構。在一些實施例中，如第2圖及第3圖所展示，異質結構通道層108B可包括五個部分108B1、108B2、108B3、108B4及108B5。部分108B2及108B4可包括與部分108B1、108B3及108B5不同的材料，以增加異質結構通道層108B的相對端上的S/D結構110之間的能量障壁且降低finFET 102B的切離狀態漏電流。在一些實施例中，部分108B2與部分108B3之間或部分108B4與部分108B5之間的能量障壁可以在約0.1 eV至約1 eV的範圍內。若能量障壁小於約0.1 eV，異質結構通道層108B可能不會降低finFET 102B的切離狀態漏電流。若能量障壁大於約1 eV，異質結構通道層108B可能會顯著降低finFET 102B的導通狀態電流且降低裝置性能。
在一些實施例中，部分108B1、108B3及108B5可包括與鰭片底層108A相同的半導體材料。部分108B2及108B4可包括不同於鰭片底層108A的半導體材料。部分108B1~108B5中的不同半導體材料可以在部分108B1、108B2、108B3、108B4及108B5之間形成異質接面。異質接面可以增加異質結構通道層108B的不同部分之間的能量障壁且減少異質結構通道層108B中的切離狀態漏電流。例如，鰭片底層108A及部分108B1、108B3及108B5可包括矽，且部分108B2及108B4可包括矽鍺或其他合適的材料。在一些實施例中，部分108B2及108B4中的矽鍺的鍺濃度可在約5原子百分比至約40原子百分比的範圍內。若鍺濃度小於約5原子百分比，異質結構通道層108B可能不會降低finFET 102B的切離狀態漏電流。若鍺濃度大於約40原子百分比，異質結構通道層108B可顯著降低finFET 102B的導通狀態電流且降低裝置性能。
在一些實施例中，部分108B2及108B4可包括與鰭片底層108A相同的半導體材料，但可以摻雜有與鰭片底層108A不同的摻雜劑。部分108B1~108B5中的不同摻雜劑可以在部分108B1、108B2、108B3、108B4及108B5之間形成異質接面。異質接面可以增加異質結構通道層108B的不同部分之間的能量障壁且減少異質結構通道層108B中的切離狀態漏電流。例如，鰭片底層108A及部分108B1、108B3及108B5可包括矽，且可以摻雜有n型摻雜劑，諸如磷(P)及砷(As)。部分108B2及108B4亦可包括矽，但可以摻雜有p型摻雜劑，諸如硼(B)、銦(In)及鎵(Ga)。
在一些實施例中，部分108B1、108B3及108B5可包括具有第一結晶取向的半導體材料。部分108B2及108B4可包括具有不同於第一結晶取向的第二結晶取向的半導體材料。半導體材料的不同結晶取向可以在部分108B1、108B2、108B3、108B4及108B5中形成異質接面。異質接面可以增加異質結構通道層108B的不同部分之間的能量障壁且減少異質結構通道層108B中的切離狀態漏電流。例如，鰭片底層108A及部分108B1、108B3及108B5可包括具有結晶取向＜110＞的矽。部分108B2及108B4亦可包括具有結晶取向＜111＞的矽鍺。
在一些實施例中，部分108B1、108B3及108B5可包括與鰭片底層108A相同的半導體材料及摻雜劑。部分108B2及108B4可包括不同於鰭片底層108A的半導體材料及不同於鰭片底層108A的摻雜劑。不同的半導體材料及不同的摻雜劑可以進一步增加能量障壁且進一步降低異質結構通道層108B中的切離狀態漏電流。例如，鰭片底層108A及部分108B1、108B3及108B5可包括矽，且可以摻雜有n型摻雜劑。部分108B2及108B4可包括矽鍺，且可以摻雜有p型摻雜劑。
在一些實施例中，部分108B1、108B3及108B5可包括與鰭片底層108A相同的半導體材料及摻雜劑。部分108B2及108B4可包括不同於鰭片底層108A的半導體材料及不同於鰭片底層108A的摻雜劑。此外，部分108B2及108B4可包括彼此不同的半導體材料及/或彼此不同的摻雜劑濃度。不同的半導體材料及/或不同的摻雜劑濃度可以進一步增加能量障壁且減少異質結構通道層108B中的切離狀態漏電流。例如，鰭片底層108A及部分108B1、108B3及108B5可包括矽，且可以摻雜有n型摻雜劑。部分108B2可包括鍺濃度為約5原子百分比至約25原子百分比的矽鍺。部分108B4可包括鍺濃度為約25原子百分比至約40原子百分比的矽鍺。在一些實施例中，部分108B2可包括以約1×10 15原子/cm 3至約5×10 18原子/cm 3的濃度摻雜B的矽鍺，且部分108B4可包括以約1×10 17原子/cm 3至約5×10 20原子/cm 3的濃度摻雜B的矽鍺。部分108B2中的B濃度與部分108B4中的B濃度之比可在約1至約1000的範圍內。
如第2圖及第3圖所展示，異質結構通道層108B可以具有在STI區106上方沿Z軸在約30 nm至約80 nm範圍內的高度108CH。在一些實施例中，高度108CH與高度108H之比可以在約0.1至約0.8的範圍內。部分108B1、108B2、108B3、108B4及108B5可以具有沿X軸的寬度108B1w、108B2w、108B3w、108B4w及108B5w，每一寬度在約2 nm至約6 nm的範圍內。在一些實施例中，寬度108B1w與寬度108B2w之比或寬度108B3w與寬度108B4w之比可以在約0.8至約1.2的範圍內，以改進形成部分108B2及108B4的製程控制。在一些實施例中，部分108B1、108B2、108B3、108B4及108B5可以具有基本相同的寬度。在一些實施例中，具有五個或更多部分的異質結構通道層108B可用於基於各種技術節點製造的半導體裝置，諸如7 nm、14 nm及20 nm技術節點。儘管第1圖至第4圖展示異質結構通道層108B中的五個區域，異質結構通道層108B可以具有任意數量的區域以增加跨異質結構通道層108B的能量障壁且降低異質結構通道層108B中的切離狀態漏電流。
在一些實施例中，如第4圖所展示，異質結構通道層108B*可包括三個部分108B1*、108B2*及108B3*。部分108B2*可包括與部分108B1*及108B3*不同的材料，以增加異質結構通道層108B*的相對端上的S/D結構110之間的能量障壁且減少異質結構通道層108B*中的切離狀態漏電流。在一些實施例中，異質結構通道層108B*中的部分108B1*、108B2*及108B3*中的材料差異可以類似於上述異質結構通道層108B中的部分108B1、108B2、108B3、108B4及108B5中的材料差異。如第4圖所展示，部分108B1*、108B2*及108B3*可以具有沿X軸的在約3 nm至約10 nm範圍內的寬度108B1*w、108B2*w及108B3*w。在一些實施例中，寬度108B1*w或108B3*w與寬度108B2*w之比可以在約0.8至約1.2的範圍內，以改進形成部分108B2*的製程控制。在一些實施例中，部分108B1*、108B2*、108B3*可以具有基本相同的寬度。在一些實施例中，具有三個部分的異質結構通道層108B*可用於基於不同技術節點製造的半導體裝置，諸如5 nm及3 nm技術節點。
參看第1圖至第4圖，S/D結構110可以設置在閘極結構112的相對側上且用作半導體裝置100的S/D區。如第2圖所展示，S/D結構110可以設置在鰭片底層108A上且與異質結構通道層108B的相對端接觸。在一些實施例中，S/D結構110可以具有任何幾何形狀，諸如多邊形、橢圓形及圓形。在一些實施例中，S/D結構110可包括與鰭片底層108A的材料相同的磊晶生長的半導體材料。在一些實施例中，磊晶生長的半導體材料可包括與鰭片底層108A的材料不同的材料且在閘極結構112下方的通道區上施加應變。由於這種磊晶生長的半導體材料的晶格常數不同於在基板104的材料，通道區經應變以有利地增加半導體裝置100的通道區中的載子遷移率。磊晶生長的半導體材料可包括：(i)半導體材料，諸如鍺及矽；(ii)化合物半導體材料，諸如砷化鎵及砷化鋁鎵；(iii)半導體合金，諸如矽鍺及磷化砷化鎵。
在一些實施例中，S/D結構110可包括矽，且可在磊晶生長製程期間使用諸如P及As的n型摻雜劑原位摻雜。在一些實施例中，S/D結構110可包括矽、矽鍺、鍺或III-V材料(例如，銻化銦、銻化鎵或銻化銦鎵)，且可在磊晶生長製程期間使用諸如B、In及Ga的p型摻雜劑原位摻雜。在一些實施例中，S/D結構110可包括一或多個磊晶層且每一磊晶層可以具有不同的成分。
參看第1圖至第4圖，閘極結構112可為多層結構且可設置在異質結構通道層108B周圍。如第2圖所展示，每一閘極結構112可包括閘極介電層215及金屬閘極217。閘極介電層215可包括介面層及高k閘極介電層。術語「高k」可以指高介電常數。在半導體裝置結構及製造製程領域，高k可以指大於SiO 2的介電常數的介電常數(例如，大於約3.9)。在一些實施例中，介面層可包括氧化矽。在一些實施例中，高k閘極介電層可包括氧化鉿(HfO 2)、氧化鋯(ZrO 2)及其他合適的高k介電材料。
在一些實施例中，金屬閘極217可包括功函數層及閘電極。功函數層可包括功函數金屬以調諧finFET 102A~102C的臨限電壓(V t)。在一些實施例中，功函數層可包括氮化鈦、釕、鈦鋁、鈦鋁碳、鉭鋁、鉭鋁碳或其他合適的功函數金屬。在一些實施例中，功函數層可包括單一金屬層或金屬層堆疊。金屬層堆疊可包括功函數值彼此相等或不同的功函數金屬。閘電極可包括鈦、鉭、鋁、鈷、鎢、鎳、釕及其他合適的導電材料。在一些實施例中，閘極結構112可具有沿Y軸的在約5 nm至30 nm範圍內的寬度112W。
參看第1圖及第2圖，根據一些實施例，閘極間隔物114可以設置在閘極結構112的側壁上。閘極間隔物114可包括絕緣材料，諸如氧化矽、氮化矽、氮氧化矽、碳氮化矽、碳氧化矽、碳氮氧化矽、低k材料及其組合。閘極間隔物114可包括單層或絕緣層堆疊。閘極間隔物114可具有介電常數小於約3.9的低k材料(例如，約3.5、約3.0或約2.8)。
ESL 116可以設置在STI區106、S/D結構110及閘極間隔物114的側壁上。ESL 116可用以在S/D結構110上形成S/D接觸結構期間保護STI區106、S/D結構110及閘極結構112。在一些實施例中，ESL 116可包括介電材料，諸如氧化矽、氮化矽、氮氧化矽、碳化矽、碳氮化矽、氮化硼、氮化硼矽、矽氮化硼碳及其組合。
ILD層118可以設置在S/D結構110及STI區106上方的ESL 116上。ILD層118可包括使用適用於可流動介電材料的沈積方法沈積的介電材料。例如，可使用可流動化學氣相沈積(flowable chemical vapor deposition，FCVD)沈積可流動氧化矽。在一些實施例中，介電材料可包括氧化矽。
第5圖為根據一些實施例的用於製造具有異質結構通道層108B的半導體裝置100的方法500的流程圖。方法500可能不限於finFET裝置且可以適用於將受益於異質結構通道層的裝置，諸如平面FET、GAA FET、絕緣體上矽(silicon-on-insulator，SOI)裝置、高壓(high-voltage，HV)裝置、雙極-CMOS-DMOS (Bipolar-CMOS-DMOS，BCD)裝置及其他半導體裝置。可在方法500的各種操作之間執行附加製造操作，且可以僅僅為清楚及便於描述而省略。可在方法500之前、期間及/或之後提供附加製程。本文簡要描述這些附加製程中的一或多者。此外，並非所有操作可能需要執行本文提供的揭示內容。此外，一些操作可以同時執行或以與第5圖展示不同的順序執行。在一些實施例中，除當前描述的操作之外或代替當前描述的操作，可執行一或多個其他操作。
出於說明的目的，第5圖中說明的操作將參看用於製造如第6圖至第16圖中說明的半導體裝置100的例示性製造製程來描述。第6圖至第16圖說明根據一些實施例的具有異質結構通道層108B的半導體裝置100在各個製造階段的部分等角視圖。第6圖至第16圖中的具有與第1圖至第3圖中的元素相同的注釋的元素如上所述。
參看第5圖，方法500開始於操作510及在基板上形成包括第一材料的通道區的製程。例如，如第6圖所展示，通道區603及607可以形成在基板104上。在一些實施例中，通道區603可以為藉由利用p型摻雜劑對基板104進行圖案化及摻雜而形成的n通道區。在一些實施例中，通道區607可以藉由利用n型摻雜劑圖對基板104進行案化及摻雜而形成的p通道區。在一些實施例中，基板104及通道區603及607可包括半導體材料，諸如矽。在一些實施例中，基板104及通道區603及607可包括至少在表面部分上的半導體層。例如，基板104可包括矽，且通道區603及/或607可包括圍繞其表面部分的矽鍺。在一些實施例中，通道區603及607可具有在約100 nm至約300 nm範圍內的深度。
參看第5圖，在操作520中，形成覆蓋通道區的第一部分的複數個心軸結構。例如，如第7圖所展示，可以在通道區603及607上形成心軸結構711。心軸結構711可以覆蓋通道區603及607的部分。在一些實施例中，可以在基板104上形成硬罩幕層，且圖案化及蝕刻該硬罩幕層以形成心軸結構711。在一些實施例中，硬罩幕層可包括光阻劑、非晶矽、氧化矽、氮化矽或其他合適的材料。圖案化製程可包括：在通道區603及607上方的基板104上毯覆沈積硬罩幕層；將光阻劑曝露於圖案；執行曝光後烘烤製程；及顯影光阻劑以形成包括光阻劑的罩幕元件。罩幕元件可用於保護硬罩幕層的區域，同時一或多個蝕刻製程順序地移除曝露的硬罩幕層。在蝕刻之後，可在通道區603及607上圖案化心軸結構711。在一些實施例中，心軸結構711可以在相鄰心軸結構之間具有沿X軸的在約2 nm至約6 nm範圍內的間距711s。
參看第5圖，在操作530中，修改該些心軸結構之間的通道區的第二部分。例如，如第8圖至第10圖所展示，可以修改心軸結構711之間的通道區603及607以包括不同於心軸結構711下方的通道區603及607的材料。在一些實施例中，如第8圖所展示，光敏層809可形成在通道區603及607上且經圖案化以覆蓋通道區607。可以蝕刻心軸結構711之間的通道區603以形成開口813。蝕刻之後，可以在心軸結構711下方形成部分808-1、808-3及808-5。在一些實施例中，開口813可以具有沿Z軸的在約30 nm至約80 nm範圍內的深度813d。
在通道區603上的心軸結構711之間形成開口813之後，可在開口813中形成部分808-2及808-4。例如，如第9圖所展示，部分808-2及808-4可以形成在開口813中。在一些實施例中，部分808-2及808-4可以為磊晶結構且可以藉由原子層沈積(atomic layer deposition，ALD)、化學氣相沈積(chemical vapor deposition，CVD)或其他合適的沈積方法選擇性地生長在開口813中的通道區603上。在一些實施例中，ALD製程可在約150℃至約400℃的溫度及約3托至約760托的壓力下進行。在一些實施例中，部分808-2及808-4可以在磊晶生長製程期間原位摻雜。例如，通道區603可包括矽，且可摻雜有p型摻雜劑的n通道區。部分808-2及808-4的磊晶生長可包括前驅物，諸如作為矽前驅物的二氯矽烷(DCS)或矽烷(SiH 4)及作為鍺前驅物的鍺烷。在一些實施例中，部分808-2及808-4的磊晶生長可包括前驅物，例如作為Si前驅物的二氯矽烷(DCS)或矽烷(SiH 4)及作為n型摻雜劑前驅物的磷化氫或砷。磊晶生長部分808-2及808-4可以在部分808-1、808-2、808-3、808-4及808-5中形成異質接面且增加這些部分的能量障壁。
在一些實施例中，可以不移除心軸結構711之間的通道區603，且可以摻雜以包括與心軸結構711下方的通道區603不同的摻雜劑。例如，可以藉由在心軸結構711之間的通道區603中佈植摻雜劑對通道區603執行摻雜製程。在一些實施例中，可以藉由將摻雜劑擴散至心軸結構711之間的通道區603來執行摻雜製程。心軸結構711可以阻止摻雜劑進入心軸結構711下方的通道區603。在一些實施例中，摻雜製程可包括摻雜材料，諸如氧化鈦、砷化鎵、磷化銦、磷化鎵、氮氧化鉭、氧化鋯、碳化矽、氧化鍶鈦、氧化鎢、硫化鋅及硒化鎘。在一些實施例中，佈植製程可以具有在約0.5 keV至約60 keV範圍內的佈植能量及約10 5cm -2至約10 16cm -2範圍內的劑量。佈植角可以在(例如，沿Z軸)約法線至約60度的範圍內。在一些實施例中，擴散製程可在約150℃至約800℃的溫度下進行，其中擴散時間為約5秒至約1小時。在一些實施例中，心軸結構711之間的通道區603可以摻雜有與心軸結構711下方的通道區603中的摻雜劑相反類型的摻雜劑。例如，通道區603可為摻雜有p型摻雜劑的n通道區。摻雜製程可以在心軸結構711之間的通道區603中摻雜n型摻雜劑，以形成部分808-2及808-4。摻雜部分808-2及808-4可以在部分808-1、808-2、808-3、808-4及808-5中形成異質接面且增加這些部分的能量障壁。
在通道區603上形成部分808-2及808-4之後，可在通道區607上形成部分1008-2及1008-4，如第9圖及第10圖所展示。在形成部分808-2及808-4之後可以移除光敏層809。類似於部分808-2及808-4的形成，通道區603可以由另一光敏層覆蓋。可藉由磊晶生長製程或摻雜製程來修改心軸結構711之間的通道區607，以形成部分1008-2及1008-4。部分1008-2及1008-4可包括不同於部分1008-1、1008-3及1008-5的材料，以在部分1008-1、1008-2、1008-3、1008-4及1008-5中形成異質接面。
參看第5圖，在操作540中，移除該些心軸結構。例如，如第11圖所展示，在形成部分1008-2及1008-4之後，可以自通道區603及607移除心軸結構711。在一些實施例中，可以藉由化學機械研磨(chemical mechanical polishing，CMP)製程移除心軸結構711。CMP製程可以蝕刻心軸結構711且平坦化通道區603及607的頂表面。
參看第5圖，在操作550中，在通道區上方形成鰭片結構。例如，如第12圖所展示，鰭片結構108可以形成在通道區603及607上方。在一些實施例中，通道區603中的部分808-1、808-2、808-3、808-4及808-5可以形成異質結構通道層108B的部分108B1、108B2、108B3、108B4及108B5。在一些實施例中，通道區607中的部分1008-1、1008-2、1008-3、1008-4及1008-5可以形成異質結構通道層108B的部分108B1、108B2、108B3、108B4及108B5。在一些實施例中，鰭片結構108可以具有在基板104上方沿Z軸的在約100 nm至約300 nm範圍內的高度108H。異質結構通道層108B可以具有沿Z軸的在約30 nm至約80 nm範圍內的高度108CH。
利用具有不同於鰭片底層108A的材料的部分108B2及108B4，及部分108B1、108B3及108B5，異質結構通道層108B可以在部分108B1、108B2、108B3、108B4及108B5中形成異質接面。異質接面可以增加異質結構通道層108B的不同部分之間的能量障壁且減少通過異質結構通道層108B的切離狀態漏電流。在一些實施例中，異質接面的障壁高度可以在約0.1 eV至約1 eV的範圍內。在一些實施例中，通過異質結構通道層108B的切離狀態漏電流可以減少約一個數量級至約四個數量級。在一些實施例中，通過異質結構通道層108B的導通狀態電流可以減少至不具有異質接面的通道層的導通狀態電流的約0.7至約0.9倍。
在一些實施例中，部分808-2及808-4可以具有彼此不同的材料。例如，如第13圖至第16圖所展示，可以首先形成部分808-2以包括與通道區603不同的材料。在一些實施例中，通道區603可包括矽，且部分808-2可包括鍺濃度在約5原子百分比至約25原子百分比的範圍內的矽鍺。在一些實施例中，通道區603可包括摻雜有p型摻雜劑的矽，且部分808-2可包括摻雜有在約1×10 15原子/cm 3至約5×10 18原子/cm 3範圍內的n型摻雜劑的矽。
在形成部分808-2之後，如第14圖所展示，覆蓋層1413可以毯覆沈積在通道區603上以覆蓋808-2。如第15圖所展示，覆蓋層1413可以圖案化及蝕刻以形成部分808-4。在一些實施例中，部分808-4可包括摻雜有約1×10 17原子/cm 3至約5×10 20原子/cm 3的n型摻雜劑的矽。在一些實施例中，部分808-4中的摻雜劑濃度與部分808-2中的摻雜劑濃度之比可在約1至約1000的範圍內，以進一步減少通過異質結構通道層108B的切離狀態漏電流。
如第16圖所展示，形成部分808-4之後，可以移除覆蓋層1413及心軸結構711。在形成鰭片結構108之後，具有不同材料的部分808-2及808-4可以在異質結構通道層108B中形成不同的異質接面，此舉可進一步增加能量障壁且減少異質結構通道層108B中的切離狀態漏電流。
形成鰭片結構108之後，形成S/D結構110、形成閘極結構112、形成接觸結構及互連結構，且進行形成半導體裝置100的其他製程，為清楚起見不再詳述。
本揭示內容的各種實施例提供用於在IC中的半導體裝置100 (例如，finFET、平面FET、GAA FET及MOSFET)及/或其他半導體裝置中形成異質結構通道層108B的例示性方法。本揭示內容中的例示性方法可以在異質結構通道層108B中形成一或多個異質接面。異質結構通道層108B中的一或多個異質接面可以增加半導體裝置100的源極/汲極結構110之間的障壁高度，且降低半導體裝置100的切離狀態漏電流。在一些實施例中，異質結構通道層108B的一或多個部分可以摻雜有摻雜劑以形成異質接面。在一些實施例中，可以移除異質結構通道層108B的一或多個部分且用不同於異質結構通道層108B的材料沈積以形成異質接面。在一些實施例中，可以移除異質結構通道層108B的一或多個部分且用不同於通道層的材料沈積且摻雜有摻雜劑以形成異質接面。在一些實施例中，一或多個部分中的摻雜劑濃度可以彼此不同以進一步降低切離狀態漏電流。在一些實施例中，一或多個異質接面的障壁高度可以在自約0.1 eV至約1 eV的範圍內，以將切離狀態漏電流降低約一個數量級至約四個數量級。
在一些實施例中，半導體結構包括基板及位於基板上的鰭片結構。鰭片結構包括通道層及位於通道層與基板之間的底層。通道層包括位於底層頂部的第一部分、第二部分及第三部分。第二部分位於第一部分與第三部分之間。第一及第三部分包括與底層相同的材料。第二部分包括與底層不同的材料。半導體結構進一步包括位於底層上且與通道層相鄰的第一源極/汲極結構及第二源極/汲極結構。第一源極/汲極結構與通道層的第一部分接觸。第二源極/汲極結構與通道層的第三部分接觸。
在一些實施例中，半導體結構包括基板及位於基板上的鰭片結構。鰭片結構包括通道層及位於通道層與基板之間的底層。通道層包括與底層接觸的第一部分、第二部分、第三部分及第四部分。第一部分及第三部分包括與底層相同的材料。第二部分及第四部分包括與底層不同的材料。半導體結構進一步包括位於底層上且與通道層的一端相鄰的源極/汲極結構。源極/汲極結構與通道層的第一部分接觸。
在一些實施例中，一種方法包括以下步驟：在基板上形成包括第一材料的通道區；形成覆蓋通道區的多個第一部分的複數個心軸結構；及修改該些心軸結構之間的通道區的多個第二部分。該些第二部分包括不同於第一材料的第二材料。該方法進一步包括以下步驟：移除該些心軸結構且在通道區上方形成鰭片結構。
應當理解，實施方式部分而非摘要部分旨在用於解釋申請專利範圍。如揭露人所預期，摘要部分可以闡述本揭示內容的一或多個而非所有可能的實施例，因此，摘要部分無意以任何方式限制從屬請求項。
上述揭示內容概述了若干實施例的特徵，使得熟習此項技術者可以更好地理解本揭示內容的各態樣。熟習此項技術者應當理解，可以容易地將本揭示內容用作設計或修改其他製程及結構的基礎，以實現與本文介紹的實施例相同的目的及/或相同的優點。熟習此項技術者亦應認識到，該些等效構造不脫離本揭示內容的精神及範疇，並且在不脫離本揭示內容的精神及範疇的情況下，可以進行各種改變、替換及變更。
100:半導體裝置 102A~102C:鰭式場效電晶體 104:基板 105:區域 106:淺溝槽隔離區 108:鰭片結構 108A:鰭片底層 108B/108B*:異質結構通道層 108CH、108H:高度 108B1~108B5:部分 108B1w~108B5w:寬度 108B1*~108B3*:部分 108B1*w~108B3*w:寬度 110:S/D結構、源極/汲極結構 112:閘極結構 112W:寬度 114:閘極間隔物 116:蝕刻終止層 118:層間介電層 215:閘極介電層 217:金屬閘極 500:方法 510、520、530、540、550:操作 603、607:通道區 711:心軸結構 711s:間距 808-1~808-5:部分 809:光敏層 813:開口 813d:深度 1008-1~1008-5:部分 1413:覆蓋層 A-A:線 X、Y、Z:軸
結合附圖，根據以下詳細描述可以最好地理解本揭示內容的各態樣。 第1圖說明根據一些實施例的具有異質結構通道層的半導體裝置的等角視圖。 第2圖說明根據一些實施例的具有異質結構通道層的半導體裝置的部分剖面圖。 第3圖說明根據一些實施例的異質結構通道層的等角視圖。 第4圖說明根據一些實施例的另一異質結構通道層的等角視圖。 第5圖為根據一些實施例的用於製造具有異質結構通道層的半導體裝置的方法的流程圖。 第6圖至第12圖說明根據一些實施例的具有異質結構通道層的半導體裝置在各個製造階段的等角視圖。 第13圖至第16圖說明根據一些實施例的具有另一異質結構通道層的半導體裝置在各個製造階段的等角視圖。 現將參考附圖描述說明性實施例。在附圖中，相似的附圖標記通常表示相同的、功能相似及/或結構相似的元件。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
104:基板
105:區域
108:鰭片結構
108A:鰭片底層
108B:異質結構通道層
108B1~108B5:部分
108CH、108H:高度
110:源極/汲極結構
112:閘極結構
114:閘極間隔物
116:蝕刻終止層
118:層間介電層
215:閘極介電層
217:金屬閘極
X、Y、Z:軸

Claims (20)

  1. 一種半導體結構，包含： 一基板； 一鰭片結構，位於該基板上，其中： 該鰭片結構包含一通道層及位於該通道層與該基板之間的一底層； 該通道層包含位於該底層頂部的第一部分、第二部分及第三部分； 該第二部分位於該第一部分與該第三部分之間； 該第一部分及該第三部分包含與該底層相同的一材料；及 該第二部分包含與該底層不同的一材料；及 第一源極/汲極結構及第二源極/汲極結構，位於該底層上且與該通道層相鄰，其中該第一源極/汲極結構與該通道層的該第一部分接觸，且其中該第二源極/汲極結構與該通道層的該第三部分接觸。
  2. 如請求項1所述之半導體結構，其中該第二部分包含與該第一部分不同的一摻雜劑。
  3. 如請求項1所述之半導體結構，其中該第二部分具有與該第一部分不同的一結晶取向。
  4. 如請求項1所述之半導體結構，其中該第一部分包含矽，且該第二部分包含矽鍺。
  5. 如請求項1所述之半導體結構，其中該第一部分與該第二部分之間的一能量障壁在約0.1 eV至約1 eV的範圍內。
  6. 如請求項1所述之半導體結構，其中該第一部分具有一第一寬度且該第二部分具有一第二寬度，且其中該第一寬度與該第二寬度之比在約0.8至約1.2的範圍內。
  7. 如請求項1所述之半導體結構，其中該第三部分與該第二部分之間的一能量障壁在約0.1 eV至約1 eV的範圍內。
  8. 如權利要求1所述之半導體結構，進一步包含圍繞該通道層的一閘極結構。
  9. 一種半導體結構，包含： 一基板； 一鰭片結構，位於該基板上，其中： 該鰭片結構包含一通道層及位於該通道層與該基板之間的一底層； 該通道層包含與該底層接觸的第一部分、第二部分、第三部分及第四部分； 該第一部分及該第三部分包含與該底層相同的一材料；及 該第二部分及該第四部分包含與該底層不同的一材料；及 一源極/汲極結構，位於該底層且與該通道層的一端相鄰，其中該源極/汲極結構與該通道層的該第一部分接觸。
  10. 如請求項9所述之半導體結構，其中該第二部分及該第四部分包含與該第一部分及該第三部分不同的一摻雜劑。
  11. 如請求項9所述之半導體結構，其中該第二部分中的一摻雜劑濃度與該第四部分中的一摻雜劑濃度之比在約1至約1000的範圍內。
  12. 如請求項9所述之半導體結構，其中該第二部分及該第四部分具有與該第一部分及該第三部分不同的一結晶取向。
  13. 如請求項9所述之半導體結構，其中該第一部分與該第二部分之間的一能量障壁在約0.1 eV至約1 eV的範圍內。
  14. 如請求項9所述之半導體結構，其中該第一部分具有一第一寬度且該第二部分具有一第二寬度，且其中該第一寬度與該第二寬度之比在約0.8至約1.2的範圍內。
  15. 如請求項9所述之半導體結構，進一步包含位於該底層上且與該通道層的相對端相鄰的一附加源極/汲極結構，其中該通道層包含該第四部分與該附加源極/汲極結構之間的一第五部分，且其中該第五部分包含與該底層相同的材料。
  16. 一種方法，包含以下步驟： 在一基板上形成包含一第一材料的一通道區； 形成覆蓋該通道區的多個第一部分的複數個心軸結構； 修改該些心軸結構之間的該通道區的多個第二部分，其中該些第二部分包含不同於該第一材料的一第二材料； 移除該些心軸結構；及 在該通道區上形成一鰭片結構。
  17. 如請求項16所述之方法，其中該修改該些第二部分之步驟包含以下步驟： 移除該些心軸結構之間的該通道區；及 形成一磊晶結構作為該通道區的該些第二部分。
  18. 如請求項16所述之方法，其中該修改該些第二部分之步驟包含以下步驟：利用一摻雜劑摻雜該些心軸結構之間的該通道區。
  19. 如請求項16所述之方法，進一步包含以下步驟：在該鰭片結構的一端上形成一源極/汲極結構，其中該源極/汲極結構與該些第一部分接觸。
  20. 如請求項16所述之方法，進一步包含以下步驟：在該鰭片結構周圍及該些第一部分及該些第二部分上形成一閘極結構。
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