CN116825784A - 半导体结构及其制造方法 - Google Patents

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Abstract

本揭示内容描述一种半导体结构及其制造方法，特别是具有异质结构通道层的半导体结构。该半导体结构包括基板及位于基板上的鳍片结构。该鳍片结构包括通道层及位于通道层与基板之间的底层。该通道层包括位于该底层顶部的第一部分、第二部分及第三部分。该第一部分及该第三部分包括与该底层相同的材料。该第二部分包括与该底层不同的材料。该半导体结构进一步包括位于该底层上且与该通道层相邻的第一源极/漏极结构及第二源极/漏极结构。该第一源极/漏极结构与该通道层的该第一部分接触。该第二源极/漏极结构与该通道层的该第三部分接触。

Description

半导体结构及其制造方法
技术领域
本揭露关于一种半导体结构及其制造方法。
背景技术
随着半导体技术的进步，对更高存储容量、更快处理系统、更高性能及更低成本的需求不断增加。为满足这些需求，半导体行业不断按比例缩小半导体装置的尺寸，诸如金氧半导体场效晶体管(metal oxide semiconductor field effecttransistor，MOSFET)，包括平面MOSFET及鳍式场效晶体管(fin field effecttransistor，finFET)。这种按比例缩小增加半导体装置的切离状态漏电流。
发明内容
根据本揭露的一些实施例中，一种半导体结构包含：一基板；一鳍片结构，位于该基板上，其中：该鳍片结构包含一通道层及位于该通道层与该基板之间的一底层；该通道层包含位于该底层顶部的第一部分、第二部分及第三部分；该第二部分位于该第一部分与该第三部分之间；该第一部分及该第三部分包含与该底层相同的一材料；且该第二部分包含与该底层不同的一材料；及第一源极/漏极结构及第二源极/漏极结构，位于该底层上且与该通道层相邻，其中该第一源极/漏极结构与该通道层的该第一部分接触，且其中该第二源极/漏极结构与该通道层的该第三部分接触。
根据本揭露的一些实施例中，一种半导体结构包含：一基板；一鳍片结构，位于该基板上，其中：该鳍片结构包含一通道层及位于该通道层与该基板之间的一底层；该通道层包含与该底层接触的第一部分、第二部分、第三部分及第四部分；该第一部分及该第三部分包含与该底层相同的一材料；且该第二部分及该第四部分包含与该底层不同的一材料；及一源极/漏极结构，位于该底层且与该通道层的一端相邻，其中该源极/漏极结构与该通道层的该第一部分接触。
根据本揭露的一些实施例中，一种制造半导体结构的方法，包含以下步骤：在一基板上形成包含一第一材料的一通道区；形成覆盖该通道区的多个第一部分的多个心轴结构；修改所述多个心轴结构之间的该通道区的多个第二部分，其中所述多个第二部分包含不同于该第一材料的一第二材料；移除所述多个心轴结构；及在该通道区上形成一鳍片结构。
附图说明
结合附图，根据以下详细描述可以最好地理解本揭示内容的各态样。
图1说明根据一些实施例的具有异质结构通道层的半导体装置的等角视图；
图2说明根据一些实施例的具有异质结构通道层的半导体装置的部分剖面图；
图3说明根据一些实施例的异质结构通道层的等角视图；
图4说明根据一些实施例的另一异质结构通道层的等角视图；
图5为根据一些实施例的用于制造具有异质结构通道层的半导体装置的方法的流程图；
图6至图12说明根据一些实施例的具有异质结构通道层的半导体装置在各个制造阶段的等角视图；
图13至图16说明根据一些实施例的具有另一异质结构通道层的半导体装置在各个制造阶段的等角视图。
现将参考附图描述说明性实施例。在附图中，相似的附图标记通常表示相同的、功能相似及/或结构相似的元件。
【符号说明】
100:半导体装置
102A～102C:鳍式场效晶体管
104:基板
105:区域
106:浅沟槽隔离区
108:鳍片结构
108A:鳍片底层
108B/108B*:异质结构通道层
108CH、108H:高度
108B1～108B5:部分
108B1w～108B5w:宽度
108B1*～108B3*:部分
108B1*w～108B3*w:宽度
110:S/D结构、源极/漏极结构
112:栅极结构
112W:宽度
114:栅极间隔物
116:蚀刻终止层
118:层间介电层
215:栅极介电层
217:金属栅极
500:方法
510、520、530、540、550:操作
603、607:通道区
711:心轴结构
711s:间距
808-1～808-5:部分
809:光敏层
813:开口
813d:深度
1008-1～1008-5:部分
1413:覆盖层
A-A:线
X、Y、Z:轴
具体实施方式
以下揭示内容提供了用于实现提供的标的的不同特征的许多不同的实施例或实例。以下描述组件及布置的特定实例用以简化本揭示内容。当然，这些仅为实例，并不旨在进行限制。例如，在下面的描述中在第二特征上方或之上形成第一特征可包括其中第一及第二特征直接接触形成的实施例，并且亦可包括其中在第一与第二特征之间形成附加特征的实施例，以使得第一及第二特征可以不直接接触。如本文所使用，在第二特征上形成第一特征是指第一特征形成为与第二特征直接接触。此外，本揭示内容可以在各个实例中重复元件符号及/或字母。此重复是出于简单及清楚的目的，其本身并不指定所讨论的各种实施例或组态之间的关系。
此外，为了便于描述，本文中可以使用诸如“在...下方”、“在...下”、“下方”、“在...上方”、“上方”之类的空间相对术语，来描述如图中所示的一个元件或特征与另一个元件或特征的关系。除了在附图中示出的取向之外，空间相对术语意在涵盖装置在使用或操作中的不同取向。装置可以其他方式取向(旋转90度或以其他取向)，并且在此使用的空间相对描述语亦可被相应地解释。
应注意，说明书中对“一个实施例”、“一实施例”、“实例实施例”、“例示性”等的参考指示所描述的实施例可包括特定的特征、结构或特性，但每一实施例可能不一定包括特定的特征、结构或特性。而且，这些片语不一定指代同一实施例。此外，当结合实施例描述特定的特征、结构或特性时，无论是否明确描述，结合其他实施例来实现这些特征、结构或特性在熟悉此项技术者的知识范围内。
应理解，本文中的片语或术语是出于描述而非限制的目的，使得本说明书的术语或片语将由熟悉此项技术者根据本文中的教导进行解释。
在一些实施例中，术语“约”及“基本上”可指示给定数量的值，该给定数量的值在该值的20％之内变化(例如，该值±1％、±2％、±3％、±4％、±5％、±10％、±20％)。这些值仅为实例，并不旨在进行限制。术语“约”及“基本上”可指根据本文的教导，由熟悉此项技术者解释的值的百分比。
随着对半导体装置的更低功耗、更高性能及更小面积(统称为“PPA”)的需求日益增加，半导体装置的不断发展面临着多重挑战。例如，半导体装置可以具有穿过栅极结构下方的半导体装置的通道的切离状态漏电流。切离状态漏电流会随着半导体装置尺寸的按比例缩小而增加。此外，可通过半导体装置的源极区与漏极区之间的通道中的障壁高度来调制切离状态漏电流。较高的切离状态漏电流会降低装置性能且增加半导体装置的功耗。
本揭示内容的各种实施例提供用于在集成电路(integrated circuit，IC)中的场效晶体管(field effect transistor，FET)装置(例如，平面FET、finFET、GAA FET及MOSFET)及/或其他半导体装置中形成异质结构通道层的例示性方法。本揭示内容中的例示性方法可以在FET装置的通道层中形成一或多个异质接面。通道层中的一或多个异质接面可以增加FET装置的源极区与漏极区之间的障壁高度，且降低FET装置的切离状态漏电流。在一些实施例中，通道层的一或多个部分可以掺杂有掺杂剂以形成异质接面。在一些实施例中，可以移除通道层的一或多个部分且用不同于通道层的材料沉积以形成异质接面。在一些实施例中，可以移除通道层的一或多个部分且用不同于通道层的材料沉积且掺杂有掺杂剂以形成异质接面。在一些实施例中，一或多个部分中的掺杂剂浓度可以彼此不同以进一步降低切离状态漏电流。在一些实施例中，一或多个异质接面的障壁高度可以在约0.1eV至约1eV的范围内，以将切离状态漏电流降低约一个数量级至约四个数量级。
图1说明根据一些实施例的具有异质结构通道层的半导体装置100的等角视图。半导体装置100可以具有finFET 102A～102C。图2说明根据一些实施例的沿具有异质结构通道层108B的半导体装置100的线A-A的区域105的放大剖面图。图3说明根据一些实施例的异质结构通道层108B的等角视图。图4说明根据一些实施例的另一异质结构通道层108B*的等角视图。参看图1至图4，具有finFET 102A～102C的半导体装置100可以形成在基板104上且可包括鳍片结构108、浅沟槽隔离(shallow trench isolation，STI)区106、源极/漏极(source/drain，S/D)结构110、栅极结构112、栅极间隔物114、蚀刻终止层(etch stoplayer，ESL)116及层间介电(interlayer dielectric，ILD)层118。
在一些实施例中，finFET 102A～102C可为n型finFET(n-type finFET，NFET)。在一些实施例中，finFET 102A可为NFET且具有n型S/D结构110。finFET 102B可为p型finFET(p-type finFET，PFET)且具有p型S/D结构110。finFET 102C可为NFET且具有n型S/D结构110。在一些实施例中，finFET102A～102C可为PFET。尽管图1展示三个finFET，但半导体装置100可具有任意数量的finFET。尽管图1展示一个鳍片结构108，但半导体装置100可具有与鳍片结构108类似的任意数量的鳍片结构。此外，半导体装置100可经由使用诸如接触结构、导电通孔、导线、介电层、钝化层及互连件的其他结构部件并入IC中，为简单起见未展示。为简单起见，图3及图4包括异质结构通道层108B/108B*、栅极结构112及S/D结构110。除非另有说明，否则对具有相同注释的finFET 102A～102C的元件的讨论彼此适用。并且，相似的附图标记通常表示相同的、功能相似的及/或结构相似的元件。
参看图1及图2，基板104可包括半导体材料，诸如硅。在一些实施例中，基板104包括结晶硅基板(例如晶圆)。在一些实施例中，基板104包括(i)元素半导体，诸如锗；(ii)包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟的化合物半导体；(iii)合金半导体，包括碳化硅锗、硅锗、砷化镓、磷化镓铟、砷化镓铟、砷化镓铟、砷化铝铟及/或砷化铝镓；及其(iv)组合。此外，基板104可以根据设计要求(例如p型基板或n型基板)进行掺杂。在一些实施例中，基板104可以掺杂有p型掺杂剂(例如硼、铟、铝或镓)或n型掺杂剂(例如磷或砷)。
STI区106可以为鳍片结构108提供与相邻鳍片结构(未图示)的电隔离，且为半导体装置100提供与整合或沉积在基板104上的相邻结构(未图示)的电隔离。STI区106可以由介电材料制成。在一些实施例中，STI区106可包括氧化硅、氮化硅、氮氧化硅、掺氟硅酸盐玻璃(FSG)、低k介电材料及/或其他合适的绝缘材料。在一些实施例中，STI区106可包括多层结构。在一些实施例中，半导体装置100可进一步包括隔离区，诸如硅局部氧化(localoxidation ofsilicon，LOCOS)、深沟槽隔离(deep trench isolation，DTI)、埋氧化物(buried oxide，BOX)及深阱形成。
参看图1及图2，鳍片结构108可以由基板104的图案化部分形成。本文揭示的鳍片结构的实施例可通过任何合适的方法来图案化。例如，可使用一或多种微影工艺来图案化鳍片结构，包括双图案化工艺或多图案化工艺。双图案化工艺或多图案化工艺可以结合微影工艺及自对准工艺，从而形成具有例如比使用单一、直接微影工艺可获得的节距更小的节距的图案。例如，牺牲层形成在基板上方且使用微影工艺图案化。可以使用自对准工艺在图案化牺牲层旁边形成间隔物。然后移除牺牲层，然后可以使用剩余的间隔物来图案化鳍片结构。
如图1至图4所展示，鳍片结构108可以设置在S/D结构110及栅极结构112下方，且可以沿着X轴延伸穿过栅极结构112。鳍片结构108可以由基板104的微影图案化及蚀刻形成。在一些实施例中，鳍片结构108可以具有在基板104上方沿着约100nm至约300nm范围内的Z轴的鳍片高度108H。尽管在图1至图4中展示一个鳍片结构108，半导体装置100可以具有任意数量的鳍片结构108。鳍片结构108可包括基板104上的鳍片底层108A及位于鳍片底层108A上的异质结构通道层108B。在一些实施例中，鳍片底层108A可包括类似于基板104的材料。在一些实施例中，鳍片底层108A可包括硅。在一些实施例中，鳍片底层108A可包括硅锗。鳍片底层108A的半导体材料可为未掺杂的或者可作为基板104掺杂。
在图1至图4中，栅极结构112下方的异质结构通道层108B可以形成半导体装置100的通道区且表示半导体装置100的载流结构。在一些实施例中，如图2及图3所展示，异质结构通道层108B可包括五个部分108B1、108B2、108B3、108B4及108B5。部分108B2及108B4可包括与部分108B1、108B3及108B5不同的材料，以增加异质结构通道层108B的相对端上的S/D结构110之间的能量障壁且降低finFET 102B的切离状态漏电流。在一些实施例中，部分108B2与部分108B3之间或部分108B4与部分108B5之间的能量障壁可以在约0.1eV至约1eV的范围内。若能量障壁小于约0.1eV，异质结构通道层108B可能不会降低finFET 102B的切离状态漏电流。若能量障壁大于约1eV，异质结构通道层108B可能会显著降低finFET 102B的导通状态电流且降低装置性能。
在一些实施例中，部分108B1、108B3及108B5可包括与鳍片底层108A相同的半导体材料。部分108B2及108B4可包括不同于鳍片底层108A的半导体材料。部分108B1～108B5中的不同半导体材料可以在部分108B1、108B2、108B3、108B4及108B5之间形成异质接面。异质接面可以增加异质结构通道层108B的不同部分之间的能量障壁且减少异质结构通道层108B中的切离状态漏电流。例如，鳍片底层108A及部分108B1、108B3及108B5可包括硅，且部分108B2及108B4可包括硅锗或其他合适的材料。在一些实施例中，部分108B2及108B4中的硅锗的锗浓度可在约5原子百分比至约40原子百分比的范围内。若锗浓度小于约5原子百分比，异质结构通道层108B可能不会降低finFET 102B的切离状态漏电流。若锗浓度大于约40原子百分比，异质结构通道层108B可显著降低finFET 102B的导通状态电流且降低装置性能。
在一些实施例中，部分108B2及108B4可包括与鳍片底层108A相同的半导体材料，但可以掺杂有与鳍片底层108A不同的掺杂剂。部分108B1～108B5中的不同掺杂剂可以在部分108B1、108B2、108B3、108B4及108B5之间形成异质接面。异质接面可以增加异质结构通道层108B的不同部分之间的能量障壁且减少异质结构通道层108B中的切离状态漏电流。例如，鳍片底层108A及部分108B1、108B3及108B5可包括硅，且可以掺杂有n型掺杂剂，诸如磷(P)及砷(As)。部分108B2及108B4亦可包括硅，但可以掺杂有p型掺杂剂，诸如硼(B)、铟(In)及镓(Ga)。
在一些实施例中，部分108B1、108B3及108B5可包括具有第一结晶取向的半导体材料。部分108B2及108B4可包括具有不同于第一结晶取向的第二结晶取向的半导体材料。半导体材料的不同结晶取向可以在部分108B1、108B2、108B3、108B4及108B5中形成异质接面。异质接面可以增加异质结构通道层108B的不同部分之间的能量障壁且减少异质结构通道层108B中的切离状态漏电流。例如，鳍片底层108A及部分108B1、108B3及108B5可包括具有结晶取向<110>的硅。部分108B2及108B4亦可包括具有结晶取向<111>的硅锗。
在一些实施例中，部分108B1、108B3及108B5可包括与鳍片底层108A相同的半导体材料及掺杂剂。部分108B2及108B4可包括不同于鳍片底层108A的半导体材料及不同于鳍片底层108A的掺杂剂。不同的半导体材料及不同的掺杂剂可以进一步增加能量障壁且进一步降低异质结构通道层108B中的切离状态漏电流。例如，鳍片底层108A及部分108B1、108B3及108B5可包括硅，且可以掺杂有n型掺杂剂。部分108B2及108B4可包括硅锗，且可以掺杂有p型掺杂剂。
在一些实施例中，部分108B1、108B3及108B5可包括与鳍片底层108A相同的半导体材料及掺杂剂。部分108B2及108B4可包括不同于鳍片底层108A的半导体材料及不同于鳍片底层108A的掺杂剂。此外，部分108B2及108B4可包括彼此不同的半导体材料及/或彼此不同的掺杂剂浓度。不同的半导体材料及/或不同的掺杂剂浓度可以进一步增加能量障壁且减少异质结构通道层108B中的切离状态漏电流。例如，鳍片底层108A及部分108B1、108B3及108B5可包括硅，且可以掺杂有n型掺杂剂。部分108B2可包括锗浓度为约5原子百分比至约25原子百分比的硅锗。部分108B4可包括锗浓度为约25原子百分比至约40原子百分比的硅锗。在一些实施例中，部分108B2可包括以约1×1015原子/cm3至约5×1018原子/cm3的浓度掺杂B的硅锗，且部分108B4可包括以约1×1017原子/cm3至约5×1020原子/cm3的浓度掺杂B的硅锗。部分108B2中的B浓度与部分108B4中的B浓度之比可在约1至约1000的范围内。
如图2及图3所展示，异质结构通道层108B可以具有在STI区106上方沿Z轴在约30nm至约80nm范围内的高度108CH。在一些实施例中，高度108CH与高度108H之比可以在约0.1至约0.8的范围内。部分108B1、108B2、108B3、108B4及108B5可以具有沿X轴的宽度108B1w、108B2w、108B3w、108B4w及108B5w，每一宽度在约2nm至约6nm的范围内。在一些实施例中，宽度108B1w与宽度108B2w之比或宽度108B3w与宽度108B4w之比可以在约0.8至约1.2的范围内，以改进形成部分108B2及108B4的工艺控制。在一些实施例中，部分108B1、108B2、108B3、108B4及108B5可以具有基本相同的宽度。在一些实施例中，具有五个或更多部分的异质结构通道层108B可用于基于各种技术节点制造的半导体装置，诸如7nm、14nm及20nm技术节点。尽管图1至图4展示异质结构通道层108B中的五个区域，异质结构通道层108B可以具有任意数量的区域以增加跨异质结构通道层108B的能量障壁且降低异质结构通道层108B中的切离状态漏电流。
在一些实施例中，如图4所展示，异质结构通道层108B*可包括三个部分108B1*、108B2*及108B3*。部分108B2*可包括与部分108B1*及108B3*不同的材料，以增加异质结构通道层108B*的相对端上的S/D结构110之间的能量障壁且减少异质结构通道层108B*中的切离状态漏电流。在一些实施例中，异质结构通道层108B*中的部分108B1*、108B2*及108B3*中的材料差异可以类似于上述异质结构通道层108B中的部分108B1、108B2、108B3、108B4及108B5中的材料差异。如图4所展示，部分108B1*、108B2*及108B3*可以具有沿X轴的在约3nm至约10nm范围内的宽度108B1*w、108B2*w及108B3*w。在一些实施例中，宽度108B1*w或108B3*w与宽度108B2*w之比可以在约0.8至约1.2的范围内，以改进形成部分108B2*的工艺控制。在一些实施例中，部分108B1*、108B2*、108B3*可以具有基本相同的宽度。在一些实施例中，具有三个部分的异质结构通道层108B*可用于基于不同技术节点制造的半导体装置，诸如5nm及3nm技术节点。
参看图1至图4，S/D结构110可以设置在栅极结构112的相对侧上且用作半导体装置100的S/D区。如图2所展示，S/D结构110可以设置在鳍片底层108A上且与异质结构通道层108B的相对端接触。在一些实施例中，S/D结构110可以具有任何几何形状，诸如多边形、椭圆形及圆形。在一些实施例中，S/D结构110可包括与鳍片底层108A的材料相同的磊晶生长的半导体材料。在一些实施例中，磊晶生长的半导体材料可包括与鳍片底层108A的材料不同的材料且在栅极结构112下方的通道区上施加应变。由于这种磊晶生长的半导体材料的晶格常数不同于在基板104的材料，通道区经应变以有利地增加半导体装置100的通道区中的载子迁移率。磊晶生长的半导体材料可包括：(i)半导体材料，诸如锗及硅；(ii)化合物半导体材料，诸如砷化镓及砷化铝镓；(iii)半导体合金，诸如硅锗及磷化砷化镓。
在一些实施例中，S/D结构110可包括硅，且可在磊晶生长工艺期间使用诸如P及As的n型掺杂剂原位掺杂。在一些实施例中，S/D结构110可包括硅、硅锗、锗或III-V材料(例如，锑化铟、锑化镓或锑化铟镓)，且可在磊晶生长工艺期间使用诸如B、In及Ga的p型掺杂剂原位掺杂。在一些实施例中，S/D结构110可包括一或多个磊晶层且每一磊晶层可以具有不同的成分。
参看图1至图4，栅极结构112可为多层结构且可设置在异质结构通道层108B周围。如图2所展示，每一栅极结构112可包括栅极介电层215及金属栅极217。栅极介电层215可包括介面层及高k栅极介电层。术语“高k”可以指高介电常数。在半导体装置结构及制造工艺领域，高k可以指大于SiO2的介电常数的介电常数(例如，大于约3.9)。在一些实施例中，介面层可包括氧化硅。在一些实施例中，高k栅极介电层可包括氧化铪(HfO2)、氧化锆(ZrO2)及其他合适的高k介电材料。
在一些实施例中，金属栅极217可包括功函数层及栅电极。功函数层可包括功函数金属以调谐finFET 102A～102C的临限电压(Vt)。在一些实施例中，功函数层可包括氮化钛、钌、钛铝、钛铝碳、钽铝、钽铝碳或其他合适的功函数金属。在一些实施例中，功函数层可包括单一金属层或金属层堆叠。金属层堆叠可包括功函数值彼此相等或不同的功函数金属。栅电极可包括钛、钽、铝、钴、钨、镍、钌及其他合适的导电材料。在一些实施例中，栅极结构112可具有沿Y轴的在约5nm至30nm范围内的宽度112W。
参看图1及图2，根据一些实施例，栅极间隔物114可以设置在栅极结构112的侧壁上。栅极间隔物114可包括绝缘材料，诸如氧化硅、氮化硅、氮氧化硅、碳氮化硅、碳氧化硅、碳氮氧化硅、低k材料及其组合。栅极间隔物114可包括单层或绝缘层堆叠。栅极间隔物114可具有介电常数小于约3.9的低k材料(例如，约3.5、约3.0或约2.8)。
ESL 116可以设置在STI区106、S/D结构110及栅极间隔物114的侧壁上。ESL 116可用以在S/D结构110上形成S/D接触结构期间保护STI区106、S/D结构110及栅极结构112。在一些实施例中，ESL 116可包括介电材料，诸如氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、氮化硼、氮化硼硅、硅氮化硼碳及其组合。
ILD层118可以设置在S/D结构110及STI区106上方的ESL 116上。ILD层118可包括使用适用于可流动介电材料的沉积方法沉积的介电材料。例如，可使用可流动化学气相沉积(flowable chemical vapor deposition，FCVD)沉积可流动氧化硅。在一些实施例中，介电材料可包括氧化硅。
图5为根据一些实施例的用于制造具有异质结构通道层108B的半导体装置100的方法500的流程图。方法500可能不限于finFET装置且可以适用于将受益于异质结构通道层的装置，诸如平面FET、GAA FET、绝缘体上硅(silicon-on-insulator，SOI)装置、高压(high-voltage，HV)装置、双极-CMOS-DMOS(Bipolar-CMOS-DMOS，BCD)装置及其他半导体装置。可在方法500的各种操作之间执行附加制造操作，且可以仅仅为清楚及便于描述而省略。可在方法500之前、期间及/或之后提供附加工艺。本文简要描述这些附加工艺中的一或多者。此外，并非所有操作可能需要执行本文提供的揭示内容。此外，一些操作可以同时执行或以与图5展示不同的顺序执行。在一些实施例中，除当前描述的操作之外或代替当前描述的操作，可执行一或多个其他操作。
出于说明的目的，图5中说明的操作将参看用于制造如图6至图16中说明的半导体装置100的例示性制造工艺来描述。图6至图16说明根据一些实施例的具有异质结构通道层108B的半导体装置100在各个制造阶段的部分等角视图。图6至图16中的具有与图1至图3中的元素相同的注释的元素如上所述。
参看图5，方法500开始于操作510及在基板上形成包括第一材料的通道区的工艺。例如，如图6所展示，通道区603及607可以形成在基板104上。在一些实施例中，通道区603可以为通过利用p型掺杂剂对基板104进行图案化及掺杂而形成的n通道区。在一些实施例中，通道区607可以通过利用n型掺杂剂图对基板104进行案化及掺杂而形成的p通道区。在一些实施例中，基板104及通道区603及607可包括半导体材料，诸如硅。在一些实施例中，基板104及通道区603及607可包括至少在表面部分上的半导体层。例如，基板104可包括硅，且通道区603及/或607可包括围绕其表面部分的硅锗。在一些实施例中，通道区603及607可具有在约100nm至约300nm范围内的深度。
参看图5，在操作520中，形成覆盖通道区的第一部分的多个心轴结构。例如，如图7所展示，可以在通道区603及607上形成心轴结构711。心轴结构711可以覆盖通道区603及607的部分。在一些实施例中，可以在基板104上形成硬罩幕层，且图案化及蚀刻该硬罩幕层以形成心轴结构711。在一些实施例中，硬罩幕层可包括光阻剂、非晶硅、氧化硅、氮化硅或其他合适的材料。图案化工艺可包括：在通道区603及607上方的基板104上毯覆沉积硬罩幕层；将光阻剂曝露于图案；执行曝光后烘烤工艺；及显影光阻剂以形成包括光阻剂的罩幕元件。罩幕元件可用于保护硬罩幕层的区域，同时一或多个蚀刻工艺顺序地移除曝露的硬罩幕层。在蚀刻之后，可在通道区603及607上图案化心轴结构711。在一些实施例中，心轴结构711可以在相邻心轴结构之间具有沿X轴的在约2nm至约6nm范围内的间距711s。
参看图5，在操作530中，修改该些心轴结构之间的通道区的第二部分。例如，如图8至图10所展示，可以修改心轴结构711之间的通道区603及607以包括不同于心轴结构711下方的通道区603及607的材料。在一些实施例中，如图8所展示，光敏层809可形成在通道区603及607上且经图案化以覆盖通道区607。可以蚀刻心轴结构711之间的通道区603以形成开口813。蚀刻之后，可以在心轴结构711下方形成部分808-1、808-3及808-5。在一些实施例中，开口813可以具有沿Z轴的在约30nm至约80nm范围内的深度813d。
在通道区603上的心轴结构711之间形成开口813之后，可在开口813中形成部分808-2及808-4。例如，如图9所展示，部分808-2及808-4可以形成在开口813中。在一些实施例中，部分808-2及808-4可以为磊晶结构且可以通过原子层沉积(atomic layerdeposition，ALD)、化学气相沉积(chemical vapordeposition，CVD)或其他合适的沉积方法选择性地生长在开口813中的通道区603上。在一些实施例中，ALD工艺可在约150℃至约400℃的温度及约3托至约760托的压力下进行。在一些实施例中，部分808-2及808-4可以在磊晶生长工艺期间原位掺杂。例如，通道区603可包括硅，且可掺杂有p型掺杂剂的n通道区。部分808-2及808-4的磊晶生长可包括前驱物，诸如作为硅前驱物的二氯硅烷(DCS)或硅烷(SiH4)及作为锗前驱物的锗烷。在一些实施例中，部分808-2及808-4的磊晶生长可包括前驱物，例如作为Si前驱物的二氯硅烷(DCS)或硅烷(SiH4)及作为n型掺杂剂前驱物的磷化氢或砷。磊晶生长部分808-2及808-4可以在部分808-1、808-2、808-3、808-4及808-5中形成异质接面且增加这些部分的能量障壁。
在一些实施例中，可以不移除心轴结构711之间的通道区603，且可以掺杂以包括与心轴结构711下方的通道区603不同的掺杂剂。例如，可以通过在心轴结构711之间的通道区603中布植掺杂剂对通道区603执行掺杂工艺。在一些实施例中，可以通过将掺杂剂扩散至心轴结构711之间的通道区603来执行掺杂工艺。心轴结构711可以阻止掺杂剂进入心轴结构711下方的通道区603。在一些实施例中，掺杂工艺可包括掺杂材料，诸如氧化钛、砷化镓、磷化铟、磷化镓、氮氧化钽、氧化锆、碳化硅、氧化锶钛、氧化钨、硫化锌及硒化镉。在一些实施例中，布植工艺可以具有在约0.5keV至约60keV范围内的布植能量及约105cm-2至约1016cm-2范围内的剂量。布植角可以在(例如，沿Z轴)约法线至约60度的范围内。在一些实施例中，扩散工艺可在约150℃至约800℃的温度下进行，其中扩散时间为约5秒至约1小时。在一些实施例中，心轴结构711之间的通道区603可以掺杂有与心轴结构711下方的通道区603中的掺杂剂相反类型的掺杂剂。例如，通道区603可为掺杂有p型掺杂剂的n通道区。掺杂工艺可以在心轴结构711之间的通道区603中掺杂n型掺杂剂，以形成部分808-2及808-4。掺杂部分808-2及808-4可以在部分808-1、808-2、808-3、808-4及808-5中形成异质接面且增加这些部分的能量障壁。
在通道区603上形成部分808-2及808-4之后，可在通道区607上形成部分1008-2及1008-4，如图9及图10所展示。在形成部分808-2及808-4之后可以移除光敏层809。类似于部分808-2及808-4的形成，通道区603可以由另一光敏层覆盖。可通过磊晶生长工艺或掺杂工艺来修改心轴结构711之间的通道区607，以形成部分1008-2及1008-4。部分1008-2及1008-4可包括不同于部分1008-1、1008-3及1008-5的材料，以在部分1008-1、1008-2、1008-3、1008-4及1008-5中形成异质接面。
参看图5，在操作540中，移除该些心轴结构。例如，如图11所展示，在形成部分1008-2及1008-4之后，可以自通道区603及607移除心轴结构711。在一些实施例中，可以通过化学机械研磨(chemical mechanical polishing，CMP)工艺移除心轴结构711。CMP工艺可以蚀刻心轴结构711且平坦化通道区603及607的顶表面。
参看图5，在操作550中，在通道区上方形成鳍片结构。例如，如图12所展示，鳍片结构108可以形成在通道区603及607上方。在一些实施例中，通道区603中的部分808-1、808-2、808-3、808-4及808-5可以形成异质结构通道层108B的部分108B1、108B2、108B3、108B4及108B5。在一些实施例中，通道区607中的部分1008-1、1008-2、1008-3、1008-4及1008-5可以形成异质结构通道层108B的部分108B1、108B2、108B3、108B4及108B5。在一些实施例中，鳍片结构108可以具有在基板104上方沿Z轴的在约100nm至约300nm范围内的高度108H。异质结构通道层108B可以具有沿Z轴的在约30nm至约80nm范围内的高度108CH。
利用具有不同于鳍片底层108A的材料的部分108B2及108B4，及部分108B1、108B3及108B5，异质结构通道层108B可以在部分108B1、108B2、108B3、108B4及108B5中形成异质接面。异质接面可以增加异质结构通道层108B的不同部分之间的能量障壁且减少通过异质结构通道层108B的切离状态漏电流。在一些实施例中，异质接面的障壁高度可以在约0.1eV至约1eV的范围内。在一些实施例中，通过异质结构通道层108B的切离状态漏电流可以减少约一个数量级至约四个数量级。在一些实施例中，通过异质结构通道层108B的导通状态电流可以减少至不具有异质接面的通道层的导通状态电流的约0.7至约0.9倍。
在一些实施例中，部分808-2及808-4可以具有彼此不同的材料。例如，如图13至图16所展示，可以首先形成部分808-2以包括与通道区603不同的材料。在一些实施例中，通道区603可包括硅，且部分808-2可包括锗浓度在约5原子百分比至约25原子百分比的范围内的硅锗。在一些实施例中，通道区603可包括掺杂有p型掺杂剂的硅，且部分808-2可包括掺杂有在约1×1015原子/cm3至约5×1018原子/cm3范围内的n型掺杂剂的硅。
在形成部分808-2之后，如图14所展示，覆盖层1413可以毯覆沉积在通道区603上以覆盖808-2。如图15所展示，覆盖层1413可以图案化及蚀刻以形成部分808-4。在一些实施例中，部分808-4可包括掺杂有约1×1017原子/cm3至约5×1020原子/cm3的n型掺杂剂的硅。在一些实施例中，部分808-4中的掺杂剂浓度与部分808-2中的掺杂剂浓度之比可在约1至约1000的范围内，以进一步减少通过异质结构通道层108B的切离状态漏电流。
如图16所展示，形成部分808-4之后，可以移除覆盖层1413及心轴结构711。在形成鳍片结构108之后，具有不同材料的部分808-2及808-4可以在异质结构通道层108B中形成不同的异质接面，此举可进一步增加能量障壁且减少异质结构通道层108B中的切离状态漏电流。
形成鳍片结构108之后，形成S/D结构110、形成栅极结构112、形成接触结构及互连结构，且进行形成半导体装置100的其他工艺，为清楚起见不再详述。
本揭示内容的各种实施例提供用于在IC中的半导体装置100(例如，finFET、平面FET、GAA FET及MOSFET)及/或其他半导体装置中形成异质结构通道层108B的例示性方法。本揭示内容中的例示性方法可以在异质结构通道层108B中形成一或多个异质接面。异质结构通道层108B中的一或多个异质接面可以增加半导体装置100的源极/漏极结构110之间的障壁高度，且降低半导体装置100的切离状态漏电流。在一些实施例中，异质结构通道层108B的一或多个部分可以掺杂有掺杂剂以形成异质接面。在一些实施例中，可以移除异质结构通道层108B的一或多个部分且用不同于异质结构通道层108B的材料沉积以形成异质接面。在一些实施例中，可以移除异质结构通道层108B的一或多个部分且用不同于通道层的材料沉积且掺杂有掺杂剂以形成异质接面。在一些实施例中，一或多个部分中的掺杂剂浓度可以彼此不同以进一步降低切离状态漏电流。在一些实施例中，一或多个异质接面的障壁高度可以在自约0.1eV至约1eV的范围内，以将切离状态漏电流降低约一个数量级至约四个数量级。
在一些实施例中，半导体结构包括基板及位于基板上的鳍片结构。鳍片结构包括通道层及位于通道层与基板之间的底层。通道层包括位于底层顶部的第一部分、第二部分及第三部分。第二部分位于第一部分与第三部分之间。第一部分及第三部分包括与底层相同的材料。第二部分包括与底层不同的材料。半导体结构进一步包括位于底层上且与通道层相邻的第一源极/漏极结构及第二源极/漏极结构。第一源极/漏极结构与通道层的第一部分接触。第二源极/漏极结构与通道层的第三部分接触。在一实施例中，该第二部分包含与该第一部分不同的一掺杂剂。在一实施例中，该第二部分具有与该第一部分不同的一结晶取向。在一实施例中，该第一部分包含硅，且该第二部分包含硅锗。在一实施例中，该第一部分与该第二部分之间的一能量障壁在约0.1eV至约1eV的范围内。在一实施例中，该第一部分具有一第一宽度且该第二部分具有一第二宽度，且其中该第一宽度与该第二宽度之比在约0.8至约1.2的范围内。在一实施例中，该第三部分与该第二部分之间的一能量障壁在约0.1eV至约1eV的范围内。在一实施例中，半导体结构进一步包含围绕该通道层的一栅极结构。
在一些实施例中，半导体结构包括基板及位于基板上的鳍片结构。鳍片结构包括通道层及位于通道层与基板之间的底层。通道层包括与底层接触的第一部分、第二部分、第三部分及第四部分。第一部分及第三部分包括与底层相同的材料。第二及第四部分包括与底层不同的材料。半导体结构进一步包括位于底层上且与通道层的一端相邻的源极/漏极结构。源极/漏极结构与通道层的第一部分接触。在一实施例中，该第二部分及第四部分包含与该第一部分及第三部分不同的一掺杂剂。在一实施例中，该第二部分中的一掺杂剂浓度与该第四部分中的一掺杂剂浓度之比在约1至约1000的范围内。在一实施例中，该第二部分及第四部分具有与该第一部分及该第三部分不同的一结晶取向。在一实施例中，该第一部分与该第二部分之间的一能量障壁在约0.1eV至约1eV的范围内。在一实施例中，该第一部分具有一第一宽度且该第二部分具有一第二宽度，且其中该第一宽度与该第二宽度之比在约0.8至约1.2的范围内。在一实施例中，半导体结构进一步包含位于该底层上且与该通道层的相对端相邻的一附加源极/漏极结构，其中该通道层包含该第四部分与该附加源极/漏极结构之间的一第五部分，且其中该第五部分包含与该底层相同的材料。
在一些实施例中，一种制造半导体结构的方法包括以下步骤：在基板上形成包括第一材料的通道区；形成覆盖通道区的多个第一部分的多个心轴结构；及修改所述多个心轴结构之间的通道区的多个第二部分。所述多个第二部分包括不同于第一材料的第二材料。该方法进一步包括以下步骤：移除所述多个心轴结构且在通道区上方形成鳍片结构。在一实施例中，该修改所述多个第二部分的步骤包含以下步骤。移除所述多个心轴结构之间的该通道区；及形成一磊晶结构作为该通道区的所述多个第二部分。在一实施例中，该修改所述多个第二部分的步骤包含以下步骤：利用一掺杂剂掺杂所述多个心轴结构之间的该通道区。在一实施例中，所述方法进一步包含以下步骤：在该鳍片结构的一端上形成一源极/漏极结构，其中该源极/漏极结构与所述多个第一部分接触。在一实施例中，所述方法进一步包含以下步骤：在该鳍片结构周围及所述多个第一部分及所述多个第二部分上形成一栅极结构。
应当理解，实施方式部分而非摘要部分旨在用于解释申请专利范围。如揭露人所预期，摘要部分可以阐述本揭示内容的一或多个而非所有可能的实施例，因此，摘要部分无意以任何方式限制从属权利要求。
上述揭示内容概述了若干实施例的特征，使得熟悉此项技术者可以更好地理解本揭示内容的各态样。熟悉此项技术者应当理解，可以容易地将本揭示内容用作设计或修改其他工艺及结构的基础，以实现与本文介绍的实施例相同的目的及/或相同的优点。熟悉此项技术者亦应认识到，该些等效构造不脱离本揭示内容的精神及范畴，并且在不脱离本揭示内容的精神及范畴的情况下，可以进行各种改变、替换及变更。

Claims (10)

1.一种半导体结构，其特征在于，包含：
一基板；
一鳍片结构，位于该基板上，其中：
该鳍片结构包含一通道层及位于该通道层与该基板之间的一底层；
该通道层包含位于该底层顶部的第一部分、第二部分及第三部分；
该第二部分位于该第一部分与该第三部分之间；
该第一部分及该第三部分包含与该底层相同的一材料；及
该第二部分包含与该底层不同的一材料；及
第一源极/漏极结构及第二源极/漏极结构，位于该底层上且与该通道层相邻，其中该第一源极/漏极结构与该通道层的该第一部分接触，且其中该第二源极/漏极结构与该通道层的该第三部分接触。
2.如权利要求1所述的半导体结构，其特征在于，该第二部分包含与该第一部分不同的一掺杂剂。
3.如权利要求1所述的半导体结构，其特征在于，该第二部分具有与该第一部分不同的一结晶取向。
4.如权利要求1所述的半导体结构，其特征在于，进一步包含围绕该通道层的一栅极结构。
5.一种半导体结构，其特征在于，包含：
一基板；
一鳍片结构，位于该基板上，其中：
该鳍片结构包含一通道层及位于该通道层与该基板之间的一底层；
该通道层包含与该底层接触的第一部分、第二部分、第三部分及第四部分；
该第一部分及该第三部分包含与该底层相同的一材料；及
该第二部分及该第四部分包含与该底层不同的一材料；及
一源极/漏极结构，位于该底层且与该通道层的一端相邻，其中该源极/漏极结构与该通道层的该第一部分接触。
6.如权利要求5所述的半导体结构，其特征在于，该第二部分及该第四部分具有与该第一部分及该第三部分不同的一结晶取向。
7.如权利要求5所述的半导体结构，其特征在于，进一步包含位于该底层上且与该通道层的相对端相邻的一附加源极/漏极结构，其中该通道层包含该第四部分与该附加源极/漏极结构之间的一第五部分，且其中该第五部分包含与该底层相同的材料。
8.一种制造半导体结构的方法，其特征在于，包含以下步骤：
在一基板上形成包含一第一材料的一通道区；
形成覆盖该通道区的多个第一部分的多个心轴结构；
修改所述多个心轴结构之间的该通道区的多个第二部分，其中所述多个第二部分包含不同于该第一材料的一第二材料；
移除所述多个心轴结构；及
在该通道区上形成一鳍片结构。
9.如权利要求8所述的方法，其特征在于，该修改所述多个第二部分的步骤包含以下步骤：
移除所述多个心轴结构之间的该通道区；及
形成一磊晶结构作为该通道区的所述多个第二部分。
10.如权利要求8所述的方法，其特征在于，该修改所述多个第二部分的步骤包含以下步骤：利用一掺杂剂掺杂所述多个心轴结构之间的该通道区。
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