CN113054027A - 半导体器件及其形成方法 - Google Patents

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Abstract

提供了半导体器件及其形成方法。根据本发明的半导体器件包括：沟道构件，包括第一沟道层和第一沟道层上方的第二沟道层；以及栅极结构，在沟道构件上方。该第一沟道层包括硅、锗、III‑V族半导体或II‑VI族半导体，并且第二沟道层包括二维材料。

Description

半导体器件及其形成方法
技术领域
本申请的实施例涉及半导体器件及其形成方法。
背景技术
半导体集成电路(IC)行业已经经历了指数式增长。IC材料和设计的技术进步已生产出多代IC，其每一代都比上一代具有更小且更复杂的电路。在IC的发展过程中，功能密度(即每个芯片区互连器件的数量)普遍增加，而其几何尺寸(即使用制造工艺中可制造的最小元件(或线路))已经减小。这种按比例缩小工艺一般通过提高生产效率和降低相关成本来提供益处。这种按比例缩小也增加了处理和制造IC的复杂度。
例如，随着集成电路(IC)技术向更小的技术节点发展，已经引入了多栅极器件，以通过增加栅极-沟道耦合、减小截止状态电流和减小短沟道效应(SCE)改进栅极控制。多栅极器件通常是指使栅极结构或其一部分布置在沟道区的多于一侧上方的器件。鳍式场效应晶体管(FinFET)和多桥沟道(MBC)晶体管是多栅极器件的实例，这些器件已成为高性能和低泄漏应用的流行和有前景的候选者。FinFET的升高的沟道在多于一侧上由栅极包裹(例如，栅极包裹从衬底延伸的半导体材料“鳍”的顶部和侧壁)。MBC晶体管的栅极结构可部分或全部围绕沟道区延伸，以在两侧或更多侧上提供对沟道区提供访问。由于MBC晶体管的栅极结构围绕沟道区，因此MBC晶体管也可被称为包裹栅极晶体管(SGT)或全环栅(GAA)晶体管。MBC晶体管的沟道区可由纳米线、纳米片、其他纳米结构和/或其他合适的结构形成。沟道区的形状也已赋予MBC晶体管可选名称，诸如纳米片晶体管或纳米线晶体管。随着持续按比例缩小，MBC晶体管可能无法提供令人满意的驱动电流。因此，尽管常规多栅极结构通常对于其预期目的可能已经足够，但它们不是在所有方面都已令人满意。
发明内容
本申请的一些实施例提供了一种半导体器件，包括：沟道构件，包括第一沟道层和所述第一沟道层上方的第二沟道层；以及栅极结构，在所述沟道构件上方，其中，所述第一沟道层包括硅、锗、III-V族半导体或II-VI族半导体，其中，所述第二沟道层包括二维材料。
本申请的另一些实施例提供了一种半导体器件，包括：第一晶体管，在第一器件区中，所述第一晶体管包括：第一沟道构件，包括第一沟道层和所述第一沟道层上方的第二沟道层；以及第一栅极结构，在所述第一沟道构件上方；以及第二晶体管，在第二器件区中，所述第二晶体管包括：第二沟道构件，包括第三沟道层；以及第二栅极结构，在所述第二沟道构件上方，其中，所述第一沟道层和所述第三沟道层包括硅、锗、III-V族半导体或II-VI族半导体，其中，所述第二沟道层包括第一二维材料。
本申请的又一些实施例提供了一种形成半导体器件的方法，包括：提供包括半导体结构的工件，其中，所述半导体结构包括硅、锗、III-V族半导体或II-VI族半导体；在所述半导体结构上方沉积二维材料层，其中，所述二维材料包括石墨烯、硫化钨(WS2)、碲化钨(WTe2)、硒化钨(WSe2)、硫化钼(MoS2)、碲化钼(MoTe2)、黑磷或硒化钼(MoSe2)；以及在所述二维材料层上方形成栅极结构。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明。应该强调，根据工业中的标准实践，各个部件未按比例绘制，并且仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出根据本发明的一个或多个方面的半导体器件的立体图。
图2示出根据本发明的一个或多个方面的制造半导体器件的第一方法的流程图。
图3A至图3D示出根据本发明的一个或多个方面的图2中的第一方法的各个制造阶段的工件的局部截面图。
图4示出根据本发明的一个或多个方面的制造半导体器件的第二方法的流程图。
图5A至图5D示出根据本发明的一个或多个方面的图4中的第二方法的各个制造阶段的工件的局部截面图。
图6示出根据本发明的一个或多个方面的制造半导体器件的第三方法的流程图。
图7A至图7F示出根据本发明的一个或多个方面的图6中的第三方法的各个制造阶段的工件的局部截面图。
图8示出根据本发明的一个或多个方面的制造半导体器件的第四方法的流程图。
图9A至图9E示出根据本发明的一个或多个方面的图8中的第四方法的各个制造阶段的工件的局部截面图。
图10示出根据本发明的一个或多个方面的制造半导体器件的第五方法的流程图。
图11A至图11F示出根据本发明的一个或多个方面的图10中的第五方法的各个制造阶段的工件的局部截面图。
图12示出根据本发明的一个或多个方面的制造半导体器件的第六方法的流程图。
图13A至图13F示出根据本发明的一个或多个方面的图12中的第六方法的各个制造阶段的工件的局部截面图。
图14示出根据本发明的一个或多个方面的制造半导体器件的第七方法的流程图。
图15A至图15F和图16A至图16F示出根据本发明的一个或多个方面的图14中的第七方法的各个制造阶段的工件的局部截面图。
图17至图20示出根据本发明的一个或多个方面的半导体器件的第一区和第二区中的不同晶体管的示例性实施方式。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。更进一步，当用“约”、“近似”等描述数值或数值范围时，除非另有说明，否则该术语旨在涵盖在所描述的数值的+/-10％以内的数值。例如，术语“约5nm”涵盖从4.5nm至5.5nm的尺寸范围。
本发明总体上涉及多栅晶体管和制造方法，并且更具体地涉及具有沟道构件的多栅晶体管，该沟道构件除了第一沟道层之外还包括由二维材料形成的第二沟道层。
多栅极器件包括其栅极结构形成在沟道区的至少两侧上的晶体管。多栅极器件的实例包括具有鳍式结构的鳍场效应晶体管(FinFET)和具有多个沟道构件的MBC晶体管。如上所述，MBC晶体管也可被称为SGT、GAA晶体管、纳米片晶体管或纳米线晶体管。这些多栅极器件可以是n型或p型。MBC晶体管包括使其栅极结构或其一部分形成在沟道区的4侧上(例如，围绕沟道区的一部分)的任何器件。根据本发明的MBC器件可具有布置在纳米线沟道构件、条形沟道构件、纳米片沟道构件、纳米结构沟道构件、桥形沟道构件和/或其他合适的沟道配置中的沟道区。随着持续按比例缩小，MBC晶体管中沟道构件的尺寸可能无法支持令人满意的驱动电流。
本发明提供了一种半导体器件的实施例，该半导体器件的沟道构件包括由硅、锗、III-V族半导体或II-VI族半导体形成的第一沟道层和由二维(2D)材料形成的第二沟道层。第二沟道层被配置为具有类似于第一沟道层的带隙的带隙。如此，可同时导通第一沟道层和第二沟道层。第二沟道层用作驱动电流增强器，以增加半导体器件的总驱动电流。由于第一沟道层和第二沟道层的实施方式，本发明的半导体器件可被称为双沟道晶体管(DCT)、双沟道场效应晶体管(DCFET)或双模场效应晶体管(DMFET)。DCFET可以是平面器件、FinFET或MBC晶体管。在本文示出并描述FinFET和MBC晶体管中的实施例。
现在将参考附图更详细地描述本发明的各个方面。图1示出半导体器件100的立体图，该半导体器件可以是FinFET或MBC晶体管。由于半导体器件100由工件形成，因此根据上下文可将其称为工件100。如图1所示，半导体器件100包括衬底102。在一个实施例中，衬底102可以是硅衬底。在一些其他实施例中，衬底102可包括其他半导体，诸如锗(Ge)、硅锗(SiGe)、III-V族半导体材料或II-VI族半导体材料。示例III-V族半导体材料可包括砷化镓(GaAs)、磷化铟(InP)、磷化镓(GaP)、氮化镓(GaN)、磷砷化镓(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、磷化铟镓镓(GaInP)和砷化铟镓(InGaAs)。实例II-VI族半导体材料可包括硒化镉(CdSe)、硫化镉(CdS)、碲化镉(CdTe)、硒化锌(ZnSe)、硫化锌(ZnS)和碲化锌(ZnTe)。
图1中的半导体器件100包括布置在从衬底102延伸的基部104B上方的一个或多个沟道构件(104，图1未示出但图3D、图5D、图7F、图9E、图11F、图13F、图15F和图16F示出)。注意，在图1中仅示出基部104B。由于存在其他结构，因此沟道构件在图1中不可见。一个或多个沟道构件和基部104B沿X方向在长度方向上延伸。半导体器件100还包括隔离相邻的基部104B的隔离部件106。基部104B中的每一个包括夹置在两个源极/漏极区104SD之间的沟道区104C。沟道构件布置在沟道区104C上方，并且源极/漏极部件108布置在源极/漏极区104SD上方。沿Y方向(其垂直于X方向)延伸的栅极结构110布置在沟道区104C上方的沟道构件上。栅极结构110可包括界面层112、界面层112上方的栅介电层114以及栅介电层114上方的栅电极116。在一些实施例中，栅极结构110可通过栅极隔离层118与源极/漏极部件108间隔开。
隔离部件106也可被称为浅沟槽隔离(STI)部件106。隔离部件106可包括氧化硅、氮化硅、氮氧化硅、掺氟硅酸盐玻璃(FSG)、低k电介质、其组合和/或其他合适的材料。源极/漏极部件108可包括掺杂有n型掺杂剂(诸如磷(P)或砷化物(As))或p型掺杂剂(诸如硼(B))的半导体材料。用于源极/漏极部件108的半导体材料可包括硅或硅锗。在一个实施例中，当半导体器件100是n型时，源极/漏极部件108可包括硅并且可掺杂有磷(P)。在另一实施例中，当半导体器件100是p型时，源极/漏极部件108可包括掺杂有硼(B)的硅锗。
栅极结构110的界面层112可包括介电材料，诸如氧化硅、硅酸铪或氮氧化硅。在一些实施例中，为了更好地接合2D材料，界面层112可包括六方氮化硼。栅极结构110的栅介电层114可包括高k介电材料，该高k介电材料的介电常数大于二氧化硅的为约3.9的介电常数。在一些情况下，栅介电层114可包括氧化铪、氧化锆、氧化铝锆、氧化铝、氧化硅铪、氧化铝、氧化钛、氧化钽、氧化镧、氧化钇、碳氮化钽、氮化锆、其组合或其他合适的材料。在一些情况下，栅介电层114可具有介于约5nm与约30nm之间的厚度。栅极结构110的栅电极116可包括单个层或可选地包括多层结构，诸如具有选定功函数以增强器件性能的金属层(功函数金属层)、衬垫层、润湿层、粘附层、金属合金或金属硅化物的各种组合。作为示例，栅电极116可包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其他合适的金属材料或其组合。栅极间隔层118可以是单层或多层。在一些情况下，栅极隔离层118可包括氧化硅、碳氧化硅、碳氮化硅、氮化硅、氧化锆、氧化铝、合适的低k介电材料或合适的介电材料。
取决于半导体器件100是FinFET还是MBC晶体管，沟道构件可仅由衬底102或由衬底102上的外延层的堆叠件形成。当半导体器件100是FinFET时，沟道构件104可类似于鳍，如图3D、图5D、图7F和图9E代表性地所示。当半导体器件100是MBC晶体管时，沟道构件104可类似于片或线，如图11F、图13F、图15F和图16F代表性地所示。再次参考图1，不管沟道构件104的形状如何，沟道构件104(图3D、图5D、图7F、图9E、图11F、图13F、图15F和图16F所示)在栅极结构110的相对侧上的两个源极/漏极部件108之间延伸。
根据本发明，半导体器件100的沟道构件104包括由二维(2D)材料形成的一层或多层。此处，2D材料是指薄的半导体材料(即，厚度介于约
Figure BDA0002939086870000071
与约
Figure BDA0002939086870000072
之间)，并且仅沿二维平面导电。2D材料仅沿二维平面导电，因为电荷载流子(诸如电子)只能在二维平面上自由移动。在一些情况下，2D材料也可被称为单层材料。本发明提供了若干实施例，包括图3D、图5D、图7F和图9E所示的FinFET实施例以及图11F、图13F、图15F和图16F所示的MBC晶体管实施例。另外，本发明提供了用于制造这些实施例中的每一个的若干方法。例如，本发明提供了图2所示的第一方法200、图4所示的第二方法300、图6所示的第三方法400、图8所示的第四方法500、图10所示的第五方法600、图12所示的第六方法700和图14所示的第七方法800。这些方法仅是实例，并且无意于将本发明限制于其中明确示出的内容。可在这些方法之前、期间和之后提供附加步骤，并且对于该等方法的附加实施例，可替换、消除或移动所描述的一些步骤。为了简单起见，本文未详细描述所有步骤。下面结合沿图1中的截面I-I’的局部截面图来描述这些方法中的每一个。在这方面，下文结合图3A至图3D描述第一方法200。下文结合图5A至图5D描述第二方法300。下文结合图7A至图7F描述第三方法400。下文结合图9A至图9E描述第四方法500。下文结合图11A至图11F描述第五方法600。下文结合图13A至图13F描述第六方法700。下文结合图15A至图15F以及图16A至图16F描述第七方法800。因为截面I-I’切穿栅极结构110，所以在这些局部截面图中均未示出图1中的栅极隔离层118和源极/漏极部件108。
图2示出用于制造FinFET的第一方法200的流程图。参考图2和图3A，第一方法200包括框202，其中提供工件100。如图3A所示，工件100包括鳍结构103。图3A中的鳍结构103可由衬底102形成并且从衬底102连续地延伸。如上文关于图1所述，鳍结构103沿X方向在长度方向上延伸。在一些实施例中，鳍结构103可包括硅(Si)、锗(Ge)、硅锗(SiGe)、III-V族半导体材料或II-VI族半导体材料。在一些实施例中，鳍结构103可掺杂有掺杂剂，诸如磷(P)、砷化物(As)或硼(B)。鳍结构103可沿Y方向具有不同厚度。
参考图2和图3B，第一方法200包括框204，在该框中在工件100上沉积2D材料层1000。如图3B所示，在框204处，在鳍结构103上方沉积2D材料层1000。在一些实施例中，2D材料层1000可包括石墨烯、硫化钨(WS2)、碲化钨(WTe2)、硒化钨(WSe2)、硫化钼(MoS2)、碲化钼(MoTe2)、硒化钼(MoSe2)、黑磷或与鳍结构103的半导体材料具有明显带对准的合适2D材料。在此，明显的带对准是指鳍结构103的带隙与2D材料的带隙的重叠。材料的带隙是指材料的价带(Ev)与材料的导带(Ec)之间的差。例如，硅具有-5.17eV下的价带、-4.05eV下的导带、-5.17eV与-4.05eV之间的1.12eV的带隙。碲化钨(WTe2)具有约-4.5eV下的价带、约-3.7eV下的导带、-4.5eV与-3.7eV之间的0.8eV的带隙。在此实例中，由于碲化钨的带隙与硅的带隙重叠，因此碲化钨和硅具有明显的带对准。像鳍结构103一样，2D材料层可掺杂有掺杂剂，诸如硫(S)、硒(Se)、碲(Te)、锆(Zr)、铪(Hf)、钨(W)、钼(Mo)、硼(B)、氧(O)、氮(N)、碳(C)、硅(Si)或锡(Sn)。对于鳍结构103和2D材料层1000两者，归因于膜厚度和掺杂的电子限制会影响带隙并因此影响带对准。本发明设想使用电子限制和掺杂来对带隙进行调谐以实现鳍结构103与2D材料层1000之间的带对准。鳍结构103与2D材料的鳍结构之间的带隙对准可通过用前述掺杂剂掺杂2D材料和/或通过使用诸如磷(P)等n型掺杂剂或诸如硼(B)等p型掺杂剂掺杂鳍结构103来实现。
在一些实施例中，可通过外延生长、化学气相沉积(CVD)、原子层沉积(ALD)或其组合在工件100上方沉积2D材料层1000。如图3B所示，由于鳍结构103和衬底102由该材料形成，因此2D材料层1000不仅沉积在鳍结构103的顶面和侧壁上，而且沉积在衬底102的顶面上。在一些情况下，2D材料层1000可具有介于约
Figure BDA0002939086870000081
与约
Figure BDA0002939086870000082
之间的厚度，诸如介于约
Figure BDA0002939086870000083
与约
Figure BDA0002939086870000084
之间。与硅、锗、硅锗、III-V族半导体或II-VI族半导体相比，2D材料层1000的2D材料由于其较高反转电荷密度(Qinv)而具有较高态密度(DoS)。
参考图2和图3C，第一方法200包括框206，在该框中形成隔离部件106。在一些实施例中，隔离部件106可包括介电材料，诸如氧化硅、氮化硅、氮氧化硅、掺氟硅酸盐玻璃(FSG)、低k电介质、其组合和/或其他合适的材料。在实例工艺中，首先通过旋涂或CVD在工件100上方毯式沉积隔离部件106的介电材料。此后，在诸如化学机械抛光(CMP)工艺等平坦化工艺中平坦地沉积毯式沉积的介电材料。然后如图3C所示，使平坦化的介电材料选择性地凹陷或回蚀，使得鳍结构103上升到隔离部件106上方。在框206处，因为隔离部件106是在沉积2D材料层1000之后形成的，所以隔离部件106不与基部104B的侧壁和衬底102的顶面直接接触。换句话说，隔离部件106通过2D材料层1000与基部104B和衬底102间隔开。在图3C中，未被隔离部件106覆盖的2D材料层1000和鳍结构103可被统称为沟道构件104。
参考图2，第一方法200包括框208，在该框中执行中间工艺。尽管未明确示出，但可在框206处的隔离部件106的形成与框210处的栅极结构110的形成之间进行中间工艺(将在下面描述)。在采用栅极替换工艺流程的一些实施例中，此类中间工艺可包括在沟道构件104上方形成伪栅极堆叠件，沉积栅极间隔层118，回蚀栅极间隔层118，使漏极区104SD凹陷，沉积源极/漏极部件108，在工件100上方沉积接触蚀刻停止层(CESL)，在工件100上方沉积层间介电(ILD)层，使ILD层平坦化，并且去除伪栅极堆叠件。去除伪栅极堆叠件会留下由栅极间隔层118限定的栅极沟槽。将在框210处形成的栅极结构110布置在栅极沟槽中。
参考图2和图3D，第一方法200包括框210，在该框中在沟道构件104上方形成栅极结构110。如上所述，栅极结构110可包括界面层112、界面层112上方的栅介电层114以及栅介电层114上方的栅电极116。栅极结构110的界面层112可包括介电材料，诸如氧化硅、硅酸铪或氮氧化硅。在一些实施例中，为了更好地接合2D材料，界面层112可包括六方氮化硼。栅极结构110的栅介电层114可包括高k介电材料，该高k介电材料的介电常数大于二氧化硅的为约3.9的介电常数。在一些情况下，栅介电层114可包括氧化铪、氧化锆、氧化铝锆、氧化铝、氧化硅铪、氧化铝、氧化钛、氧化钽、氧化镧、氧化钇、碳氮化钽、氮化锆、其组合或其他合适的材料。在一些情况下，栅介电层114可具有介于约5nm与约30nm之间的厚度。栅极结构110的栅电极116可包括单个层或可选地包括多层结构，诸如具有选定功函数以增强器件性能的金属层(功函数金属层)、衬垫层、润湿层、粘附层、金属合金或金属硅化物的各种组合。作为示例，栅电极116可包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其他合适的金属材料或其组合。在一些实施例中，界面层112可通过热氧化形成或使用CVD或ALD来沉积。可使用CVD或ALD来沉积栅介电层114。可使用物理气相沉积(PVD)、CVD、ALD或化学镀来沉积栅电极116。
如图3D所示，栅极结构110布置在包括鳍结构103和2D材料层1000的沟道构件104上方。由于2D材料层1000与鳍结构103之间的基本带对准，因此栅极结构110处的单个阈值电压可激活鳍结构103中的沟道以及2D材料层1000中的沟道。在此意义上，隔离部件106上方的鳍结构103用作第一沟道层，并且2D材料层1000用作第二沟道层。鳍结构103中形成的沟道不与2D材料层1000中形成的沟道相互作用。这是由于2D材料层1000的2D特性。因为2D材料层1000的2D晶体层通过范德华力而不是价键保持在一起，所以沿正交于2D晶体平面的方向的带隙可比沿2D晶体平面中的方向上的带隙大几个数量级。由于鳍结构103不在2D晶面中，因此大的带隙2D材料层1000与鳍结构103屏蔽开，且反之亦然。结果，尽管事实是2D材料层1000直接形成在鳍结构103上，但鳍结构103和2D材料层1000提供两个独立的沟道，这些沟道可由同一栅极结构100同时激活。因此，半导体器件100可被称为双沟道晶体管(DCT)、双沟道场效应晶体管(DCFET)或双模场效应晶体管(DMFET)。因为允许电流在鳍结构103中形成的沟道中流动并且在2D材料层1000和2D材料层1000中形成的沟道沿鳍结构103的侧壁延伸，所以与在沟道区中不具有2D材料层1000的类似半导体器件相比，有效沟道宽度可介于约1.8与2之间的倍数增大并且导通状态电流也可介于约1.8与2之间的倍数增大。
现在参考图2，第一方法200包括框212，在该框中执行其他工艺。在一些实施例中，此类其他工艺可包括形成源极/漏极接触，形成栅极接触，形成另一ILD层，形成源极/漏极接触通孔，并且形成其他互连结构。
半导体器件100也可使用类似于图4所示的第二方法300的方法来形成。参考图4和图5A，第二方法300包括框302，在该框中提供工件100。由于上文已关于第一方法200描述了工件100，因此为简洁起见，此处省略了工件100的细节。
参考图4和图5B，第二方法300包括框304，在该框中形成隔离部件106。框304处的操作类似于第一方法200中框206处的操作，不同之处在于在沉积2D材料层1000之前形成隔离部件106。为简洁起见，在此省略了隔离部件106的组分和形成的详细描述。如图5B所示，隔离部件106与基部104B的侧壁和衬底102的顶面直接接触。没有2D材料层1000布置在衬底102与隔离部件106之间。
参考图4和图5C，第二方法300包括框306，在该框中在鳍结构103上选择性地沉积2D材料层1000。与第一方法200的框204处的操作不同，框306处的2D材料层1000的沉积对于鳍结构103是选择性的，并且2D材料层1000基本不在隔离部件106上方形成。在一些实施方式中，选择性沉积可在2D材料层1000不沉积在与2D材料层1000具有更大晶格失配的隔离部件106上的工艺温度下进行。实际上，在与2D材料层1000具有较小晶格失配的鳍结构103上选择性地沉积2D材料层1000。在一些实施例中，2D材料层1000可包括石墨烯、硫化钨(WS2)、碲化钨(WTe2)、硒化钨(WSe2)、硫化钼(MoS2)、碲化钼(MoTe2)、硒化钼(MoSe2)、黑磷或与鳍结构103的半导体材料具有明显带对准的合适2D材料。2D材料层1000可掺杂有掺杂剂，诸如硫(S)、硒(Se)、碲(Te)、锆(Zr)、铪(Hf)、钨(W)、钼(Mo)、硼(B)、氧(O)、氮(N)、碳(C)、硅(Si)或锡(Sn)。在框306处，可使用外延生长或ALD来沉积2D材料层1000。在图5C中，未被隔离部件106覆盖的2D材料层1000和鳍结构103可被统称为沟道构件104。
参考图4，第二方法300包括框308，在该框中执行中间工艺。上文描述了实例中间工艺，并且为简洁起见在此省略。
参考图4和图5D，第二方法300包括框310，在该框中在沟道构件104上方形成栅极结构110。由于上文已关于以上第一方法200的框210描述了栅极结构110的组分和形成，因此为简洁起见，此处省略了栅极结构110的详细描述。类似于图3D所示的半导体器件100，图5D中的栅极结构110布置在包括2D材料层1000和鳍结构103的沟道构件104上方。鳍结构103和2D材料层1000提供两个独立的沟道，该等沟道可被同一栅极结构100同时激活。出于类似原因，图5D中的半导体器件100是DCFET。因为允许电流在鳍结构103中形成的沟道和在2D材料层1000中形成的沟道中流动，所以与在沟道区中不具有2D材料层1000的类似半导体器件相比，有效沟道宽度可介于约1.8与2之间的倍数增大并且导通状态电流也可介于约1.8与2之间的倍数增大。
现在参考图4，第二方法300包括框312，在该框中执行其他工艺。在一些实施例中，此类其他工艺可包括形成源极/漏极接触，形成栅极接触，形成另一ILD层，形成源极/漏极接触通孔，并且形成其他互连结构。
半导体器件100也可使用类似于图6所示的第三方法400的方法来形成。参考图6和图7A，第三方法400包括框402，在该框中提供工件100。由于上文已关于第一方法200描述了工件100，因此为简洁起见，此处省略了工件100的细节。
参考图6和图7B，第三方法400包括框404，在该框中形成隔离部件106。框404处的操作类似于第二方法300中的框304处的操作。为简洁起见，在此省略了隔离部件106的组分和形成的详细描述。如图7B所示，隔离部件106与基部104B的侧壁和衬底102的顶面直接接触。没有2D材料层1000布置在衬底102与隔离部件106之间。
参考图6和图7B，第三方法400包括框406，在该框中在鳍结构103和隔离部件106上沉积2D材料层1000。在一些实施例中，框406处的沉积对于鳍结构103不是选择性的，并且在鳍结构103和隔离部件106的顶面上毯式沉积2D材料层1000。在一些实施例中，2D材料层1000可包括石墨烯、硫化钨(WS2)、碲化钨(WTe2)、硒化钨(WSe2)、硫化钼(MoS2)、碲化钼(MoTe2)、硒化钼(MoSe2)、黑磷或与鳍结构103的半导体材料具有明显带对准的合适2D材料。2D材料层1000可掺杂有掺杂剂，诸如硫(S)、硒(Se)、碲(Te)、锆(Zr)、铪(Hf)、钨(W)、钼(Mo)、硼(B)、氧(O)、氮(N)、碳(C)、硅(Si)或锡(Sn)。在框406处，可使用外延生长、CVD或ALD来沉积2D材料层1000。
参考图6、图7C、图7D和图7E，第三方法400包括框408，在该框中从隔离部件106去除2D材料层1000。第三方法400使用光刻和蚀刻工艺以从隔离部件106的顶面去除2D材料层1000。参考图7C，在示例工艺中，使用CVD来在工件100上方沉积硬掩模层119。硬掩模层119可包括氧化硅、氮化硅、氮氧化硅或碳氮化硅。然后使用旋涂或CVD来在硬掩模层119上方沉积光刻胶层120。然后在预曝光烘烤工艺中烘烤光刻胶层120，使光刻胶层120暴露于透射穿过光刻掩模或从光刻掩模反射的辐射，在后曝光烘烤工艺中烘烤光刻胶层120，并在显影剂溶液中使光刻胶层120显影，以形成图案化光刻胶层120。如图7D所示，将图案化光刻胶层120用作蚀刻掩模来蚀刻硬掩模层119，以形成图案化硬掩模层119。参考图7E，将图案化硬掩模层119用作蚀刻掩模，以去除隔离部件106的顶面上的2D材料层1000。如图7E所示，未被隔离部件106覆盖的2D材料层1000和鳍结构103可被统称为沟道构件104。
参考图6，第三方法400包括框410，在该框中执行中间工艺。上文描述了实例中间工艺，并且为简洁起见在此省略。
现在参考图6和图7F，第三方法400包括框412，在该框中在沟道构件104上方形成栅极结构110。由于上文已关于以上第一方法200的框210描述了栅极结构110的组分和形成，因此为简洁起见，此处省略了栅极结构110的详细描述。类似于图3D所示的半导体器件100，图7F中的栅极结构110布置在2D材料层1000和鳍结构103两者上方。鳍结构103和2D材料层1000提供两个独立的沟道，该等沟道可被同一栅极结构100同时激活。出于类似原因，图7F中的半导体器件100是DCFET。因为允许电流在鳍结构103中形成的沟道和在2D材料层1000中形成的沟道中流动，所以与在沟道区中不具有2D材料层1000的类似半导体器件相比，有效沟道宽度可介于约1.8与2之间的倍数增大并且导通状态电流也可介于约1.8与2之间的倍数增大。
现在参考图6，第三方法400包括框414，在该框中执行其他工艺。在一些实施例中，此类其他工艺可包括形成源极/漏极接触，形成栅极接触，形成另一ILD层，形成源极/漏极接触通孔，并且形成其他互连结构。
图1中的半导体器件100也可使用类似于图8所示的第四方法500的方法来形成。参考图8和图9A，第四方法500包括框502，在该框中提供工件100。由于上文已关于第一方法200描述了工件100，因此为简洁起见，此处省略了工件100的细节。
参考图8和图9B，第四方法500包括框504，在该框中形成隔离部件106。框504处的操作类似于第二方法300中的框304处的操作。为简洁起见，在此省略了隔离部件106的组分和形成的详细描述。如图9B所示，隔离部件106与基部104B的侧壁和衬底102的顶面直接接触。如图9B所示，没有2D材料层1000布置在衬底102与隔离部件106之间。
参考图8和图9B，第四方法500包括框506，在该框中在隔离部件106上选择性地沉积阻挡层122。在一些实施例中，用于阻挡层122的前体可包括不具有空间位阻官能团的硅烷基化合物。示例阻挡层122可包括N-三甲基甲硅烷基吡咯(C7H13NSi)、十八烷基三氯硅烷(ODTS，C18H37Cl3Si)、三甲基氯硅烷(TMCS，也称为三甲基甲硅烷基氯化物，(CH3)3SiCl)或其他合适的化合物。在一些实施方式中，用于阻挡层122的前体被配置为与隔离部件106的表面上通常存在的羟基反应并结合。结果，允许阻挡层122的前体选择性地形成在隔离部件106的顶面上而不是鳍结构103上，如图9B所示。
参考图8和图9C，第四方法500包括框508，在该框中在鳍结构103上沉积2D材料层1000。在一些实施例中，阻挡层122可防止2D材料层1000沉积在隔离部件106上。结果，允许2D材料层1000选择性地沉积在鳍结构103上。在一些实施例中，2D材料层1000可包括石墨烯、硫化钨(WS2)、碲化钨(WTe2)、硒化钨(WSe2)、硫化钼(MoS2)、碲化钼(MoTe2)、硒化钼(MoSe2)、黑磷或与鳍结构103的半导体材料具有明显带对准的合适2D材料。2D材料层1000可掺杂有掺杂剂，诸如硫(S)、硒(Se)、碲(Te)、锆(Zr)、铪(Hf)、钨(W)、钼(Mo)、硼(B)、氧(O)、氮(N)、碳(C)、硅(Si)或锡(Sn)。在框508处，可使用外延生长、CVD或ALD来沉积2D材料层1000。
参考图8和图9D，第四方法500包括框510，在该框中去除阻挡层122。在一些实施例中，在沉积2D材料层1000之后，可通过化学剥离或退火去除阻挡层122。在示例化学剥离工艺中，可使与阻挡层122具有反应性的气体种类与工件100接触，并且将阻挡层122转化为挥发性物质。在实例退火工艺中，可通过在退火工艺期间提供的热能来切断阻挡层122与隔离部件106之间的结合。如图9D所示，未被隔离部件106覆盖的2D材料层1000和鳍结构103可被统称为沟道构件104。
参考图8，第四方法500包括框512，在该框中执行中间工艺。上文描述了实例中间工艺，并且为简洁起见在此省略。
现在参考图8和图9E，第四方法500包括框514，在该框中在沟道构件104上方形成栅极结构110。由于上文已关于以上第一方法200的框210描述了栅极结构110的组分和形成，因此为简洁起见，此处省略了栅极结构110的详细描述。类似于图3D所示的半导体器件100，图9E中的栅极结构110布置在包括2D材料层1000和鳍结构103的沟道构件104上方。鳍结构103和2D材料层1000提供两个独立的沟道，该等沟道可被同一栅极结构100同时激活。出于类似原因，图9E中的半导体器件100是DCFET。因为允许电流在鳍结构103中形成的沟道和在2D材料层1000中形成的沟道中流动，所以与在沟道区中不具有2D材料层1000的类似半导体器件相比，有效沟道宽度可介于约1.8与2之间的倍数增大并且导通状态电流也可介于约1.8与2之间的倍数增大。
现在参考图8，第四方法500包括框516，在该框中执行其他工艺。在一些实施例中，此类其他工艺可包括形成源极/漏极接触，形成栅极接触，形成另一ILD层，形成源极/漏极接触通孔，并且形成其他互连结构。
当图1中的半导体器件100是MBC晶体管时，半导体器件100也可使用类似于图10所示的第五方法600的方法来形成。参考图10和图11A，第五方法600包括框602，在该框中在衬底102上沉积第一堆叠件1100。如图11A所示，第一堆叠件1100包括多个重复单元，该多个重复单元中的每一个包括第一半导体层124、第二半导体层126和2D材料层1000。在图11A所示的实施例中，第一堆叠件1100包括三个重复单元，该多个重复单元中的每一个具有第一半导体层124、第二半导体层126和2D材料层1000。在一些实施例中，第一半导体层124可被称为牺牲层124，并且可包括硅锗(SiGe)。在一些实施例中，第二半导体层126可被称为沟道层126，并且可包括硅(Si)。在一些实施方式中，2D材料层1000可包括石墨烯、硫化钨(WS2)、碲化钨(WTe2)、硒化钨(WSe2)、硫化钼(MoS2)、碲化钼(MoTe2)、硒化钼(MoSe2)、黑磷或与第二半导体层126的半导体材料具有明显带对准的合适2D材料。2D材料层1000可掺杂有掺杂剂，诸如硫(S)、硒(Se)、碲(Te)、锆(Zr)、铪(Hf)、钨(W)、钼(Mo)、硼(B)、氧(O)、氮(N)、碳(C)、硅(Si)或锡(Sn)。在框602处，可使用外延生长来沉积第一半导体层124、第二半导体层126和2D材料层1000。
参考图10和图11B，第五方法600包括框604，在该框中将衬底102和第一堆叠件1100图案化成第一鳍状结构1040。如图11B所示，第一鳍状结构1040包括基部104B和由第一堆叠件1100形成的顶部。第一鳍状结构1040沿X方向在长度方向上延伸。因此，顶部包括牺牲层124、沟道层126和2D材料层。在一些实施例中，框604处的图案化可包括各向异性蚀刻工艺，诸如反应离子蚀刻(RIE)工艺。示例RIE工艺可使用碳氟化合物，诸如四氟化碳(CF4)、三氟甲烷(CHF3)、八氟丙烷(C3H8)或六氟化硫(SF6)。
参考图10和图11C，第五方法600包括框606，在该框中形成隔离部件106。在一些实施例中，隔离部件106可包括介电材料，诸如氧化硅、氮化硅、氮氧化硅、掺氟硅酸盐玻璃(FSG)、低k电介质、其组合和/或其他合适的材料。在实例工艺中，首先通过旋涂或CVD在包括第一鳍状结构1040的工件100上方毯式沉积隔离部件106的介电材料。此后，在诸如化学机械抛光(CMP)工艺等平坦化工艺中平坦地沉积毯式沉积的介电材料。然后，如图11C所示，使平坦化的介电材料选择性地凹陷或回蚀，使得仅基部104B布置在隔离部件106中。隔离部件106与基部104B的侧壁和衬底102的顶面直接接触。
参考图10，第五方法600包括框608，在该框中执行中间工艺。关于第五方法600，此类中间工艺可包括在第一鳍状结构1040上方沉积伪栅极堆叠件，在伪栅极堆叠件上方形成栅极间隔层，使鳍状结构1040的源极/漏极区104SD凹陷以形成源极/漏极凹槽，使牺牲层124的侧向凹陷以形成内部间隔物凹槽，在内部间隔物凹槽中形成内部间隔物部件，在源极/漏极凹槽中形成源极/漏极部件，在源极/漏极部件上方沉积ILD，并且去除伪栅极堆叠件以在沟道区104C中暴露第一鳍状结构1040的顶部。如下文将描述，去除伪栅极堆叠件为框610处的操作设置了阶段。
参考图10和图11D，第五方法600包括框610，在该框中选择性地去除第一半导体层124以释放多个第二半导体层126和2D材料层1000。在第一半导体层124由硅锗形成并且第二半导体层126由硅形成的实施例中，选择性地去除第一半导体层124可包括SiGe氧化工艺，随后是SiGe氧化物去除。在那些实施例中，SiGe氧化工艺可包括使用臭氧。在一些实施方式中，选择性地去除第一半导体层124可包括使用选择性各向同性蚀刻工艺(例如，选择性干蚀刻工艺或选择性湿蚀刻工艺)。在一些实施例中，选择性干蚀刻工艺可包括使用一种或多种氟基蚀刻剂，诸如氟气或氢氟烃。在一些实施例中，选择性湿蚀刻工艺可包括氟化氢(HF)或NH4OH蚀刻剂。如图11D所示，由于重复单元在第一堆叠件1100中的布置，因此去除第一半导体层124(即，牺牲层124)释放了多个沟道构件104。沟道构件104中的每一个包括第二半导体层126(即，沟道层126)和2D材料层1000。
参考图10、图11E和图11F，第五方法600包括框612，在该框中在多个沟道构件104中的每一个上方和周围形成栅极结构110。如上所述，栅极结构110可包括界面层112、界面层112上方的栅介电层114以及栅介电层114上方的栅电极116。由于上文已关于第一方法200的框210描述了界面层112、栅介电层114和栅电极116的组分，因此为简洁起见，此处省略界面层112、栅介电层114和栅电极116的详细描述。如图11E所示，可使用CVD或ALD来在沟道构件104周围顺序地沉积界面层112和栅介电层114。然后，如图11F所示，可使用PVD，CVD、ALD或化学镀来沉积栅电极116。由于上文描述的2D材料层1000的2D特性，沟道构件104中的每一个中的沟道层126用作第一沟道层，并且沟道构件104中的每一个中的2D材料层1000用作第二沟道层。由于明显的带对准，第一沟道层与第二沟道层可同时且独立地导通。出于类似原因，图11F中的半导体器件100是DCFET。因为允许电流在沟道层126中形成的沟道和在2D材料层1000中形成的沟道中流动，所以与在沟道区中不具有2D材料层1000的类似半导体器件相比，沟道构件104中的每一个的有效沟道宽度可介于约1.2与1.5之间的倍数增大并且导通状态电流也可介于约1.2与1.5之间的倍数增大。
现在参考图10，第五方法600包括框614，在该框中执行其他工艺。在一些实施例中，此类其他工艺可包括形成源极/漏极接触，形成栅极接触，形成另一ILD层，形成源极/漏极接触通孔，并且形成其他互连结构。
半导体器件100也可使用类似于图12所示的第六方法700的方法来形成。参考图12和图13A，第六方法700包括框702，在该框中在衬底102上沉积第二堆叠件1200。如图13A所示，第二堆叠件1200包括多个重复单元，该多个重复单元中的每一个包括第一半导体层124、第一半导体层上方的2D材料层1000、2D材料层1000上方的第二半导体层126以及第二半导体层126上的另一2D材料层1000。换句话说，第二半导体层126中的每一个直接夹置在两个2D材料层之间。在图13A所示的实施例中，第二堆叠件1200包括三个重复单元，该三个重复单元中的每一个具有夹置在两个2D材料层1000之间的第二半导体层126，并且相邻的2D材料层1000被第一半导体层124间隔开。在一些实施例中，第一半导体层124可被称为牺牲层124并且可包括硅锗(SiGe)，并且第二半导体层126可被称为沟道层126并且可包括硅(Si)。在一些实施方式中，2D材料层1000可包括石墨烯、硫化钨(WS2)、碲化钨(WTe2)、硒化钨(WSe2)、硫化钼(MoS2)、碲化钼(MoTe2)、硒化钼(MoSe2)、黑磷或与第二半导体层126的半导体材料具有明显带对准的合适2D材料。2D材料层1000可掺杂有掺杂剂，诸如硫(S)、硒(Se)、碲(Te)、锆(Zr)、铪(Hf)、钨(W)、钼(Mo)、硼(B)、氧(O)、氮(N)、碳(C)、硅(Si)或锡(Sn)。在框702处，可使用外延生长来沉积第一半导体层124、第二半导体层126和2D材料层1000。
参考图12和图13B，第六方法700包括框704，在该框中将衬底102和第二堆叠件1200图案化成第二鳍状结构1042。如图13B所示，第二鳍状结构1042包括基部104B和由第二堆叠件1200形成的顶部。第二鳍状结构1042沿X方向在长度方向上延伸。因此，顶部包括牺牲层124、沟道层126和夹置沟道层126的2D材料层1000。在一些实施例中，框704处的图案化可包括各向异性蚀刻工艺，诸如反应离子蚀刻(RIE)工艺。示例RIE工艺可使用碳氟化合物，诸如四氟化碳(CF4)、三氟甲烷(CHF3)、八氟丙烷(C3H8)或六氟化硫(SF6)。
参考图12和图13C，第六方法700包括框706，在该框中形成隔离部件106。由于框706处的操作类似于框606处的操作，因此为简洁起见，省略了框706处的操作的详细描述。
参考图12，第六方法700包括框708，在该框中执行中间工艺。由于框708处的操作类似于框608处的操作，因此为简洁起见，省略了框708处的操作的详细描述。
参考图12和图13D，第六方法700包括框710，在该框中选择性地去除第一半导体层124以释放多个第二半导体层126和2D材料层1000。在第一半导体层124由硅锗形成并且第二半导体层126由硅形成的实施例中，选择性地去除第一半导体层124可包括SiGe氧化工艺，随后是SiGe氧化物去除。在那些实施例中，SiGe氧化工艺可包括使用臭氧。在一些实施方式中，选择性地去除第一半导体层124可包括使用选择性各向同性蚀刻工艺(例如，选择性干蚀刻工艺或选择性湿蚀刻工艺)。在一些实施例中，选择性干蚀刻工艺可包括使用一种或多种氟基蚀刻剂，诸如氟气或氢氟烃。在一些实施例中，选择性湿蚀刻工艺可包括氟化氢(HF)或NH4OH蚀刻剂。如图13D所示，由于重复单元在第二堆叠件1200中的布置，因此去除第一半导体层124(即，牺牲层124)释放了多个沟道构件104。沟道构件104中的每一个包括竖直地夹置在两个2D材料层1000之间的第二半导体层126(即，沟道层126)。
参考图12、图13E和图13F，第六方法700包括框712，在该框中在多个沟道构件104中的每一个上方和周围形成栅极结构110。由于框712处的操作类似于框612处的操作，因此为简洁起见，省略了框712处的操作的详细描述。由于上文描述的2D材料层1000的2D特性，沟道构件104中的每一个中的沟道层126用作第一沟道层，并且沟道构件104中的每一个中的两个2D材料层1000用作两个第二沟道层。由于明显的带对准，第一沟道层与两个第二沟道层可同时且独立地导通。出于类似原因，图13F中的半导体器件100是DCFET。因为允许电流在沟道层126中形成的沟道和在2D材料层1000中形成的沟道中流动，所以与在沟道区中不具有2D材料层1000的类似半导体器件相比，沟道构件104中的每一个的有效沟道宽度可介于约1.8与2之间的倍数增大并且导通状态电流也可介于约1.8与2之间的倍数增大。
现在参考图12，第六方法700包括框714，在该框中执行其他工艺。在一些实施例中，此类其他工艺可包括形成源极/漏极接触，形成栅极接触，形成另一ILD层，形成源极/漏极接触通孔，并且形成其他互连结构。
在第五方法600和第六方法700中，将2D材料层1000集成到被图案化为沟道构件104的外延堆叠件中。在图14中的第七方法800中表示的一些替代实施例中，对外延堆叠件中的沟道层进行图案化并将其释放，然后在释放的沟道层中的每一个周围沉积2D材料层1000以形成沟道构件104。
参考图14和图15A，第七方法800包括框802，在该框中在衬底102上沉积第二堆叠件1200。如图13A所示，第三堆叠件1300包括被多个第二半导体层126插入的多个第一半导体层124。注意，与第一堆叠件1100和第二堆叠件1200不同，第三堆叠件1300不含任何2D材料层。在一些实施例中，第一半导体层124可被称为牺牲层124并且可包括硅锗(SiGe)，并且第二半导体层126可被称为沟道层126并且可包括硅(Si)。在框802处，可使用外延生长来沉积第一半导体层124和第二半导体层126。
参考图14和图15B，第七方法800包括框804，在该框中将衬底102和第三堆叠件1300图案化成第三鳍状结构1044。如图15B所示，第三鳍状结构1044包括基部104B和由第三堆叠件1300形成的顶部。第三鳍状结构1044沿X方向在长度方向上延伸。因此，顶部包括牺牲层124和沟道层126，并且不含任何2D材料层。在一些实施例中，框804处的图案化可包括各向异性蚀刻工艺，诸如反应离子蚀刻(RIE)工艺。示例RIE工艺可使用碳氟化合物，诸如四氟化碳(CF4)、三氟甲烷(CHF3)、八氟丙烷(C3H8)或六氟化硫(SF6)。
参考图14和图15C，第七方法800包括框806，在该框中形成隔离部件106。由于框806处的操作类似于框606处的操作，因此为简洁起见，省略了框806处的操作的详细描述。
参考图14，第七方法800包括框808，在该框中执行中间工艺。由于框808处的操作类似于框608处的操作，因此为简洁起见，省略了框808处的操作的详细描述。
参考图14和图15D，第七方法800包括框810，在该框中选择性地去除第一半导体层124以释放多个第二半导体层126。在第一半导体层124由硅锗形成并且第二半导体层126由硅形成的实施例中，选择性地去除第一半导体层124可包括SiGe氧化工艺，随后是SiGe氧化物去除。在那些实施例中，SiGe氧化工艺可包括使用臭氧。在一些实施方式中，选择性地去除第一半导体层124可包括使用选择性各向同性蚀刻工艺(例如，选择性干蚀刻工艺或选择性湿蚀刻工艺)。在一些实施例中，选择性干蚀刻工艺可包括使用一种或多种氟基蚀刻剂，诸如氟气或氢氟烃。在一些实施例中，选择性湿蚀刻工艺可包括氟化氢(HF)或NH4OH蚀刻剂。
参考图14和图15E，第七方法800包括框812，在该框中在释放的沟道层126(即，第二半导体层126)的表面上选择性地沉积2D材料层1000。如图15E所示，框812处的2D材料层1000的沉积对于释放的沟道层126和基部104B的顶面是选择性的。即，在框812处，基本不在隔离部件106上沉积2D材料层1000。在一些实施方式中，选择性沉积可在2D材料层1000不沉积在与2D材料层1000具有更大晶格失配的隔离部件106上的工艺温度下进行。实际上，在与2D材料层1000具有较小晶格失配的沟道层126和基部104B上选择性地沉积2D材料层1000。在一些实施例中，2D材料层1000可包括石墨烯、硫化钨(WS2)、碲化钨(WTe2)、硒化钨(WSe2)、硫化钼(MoS2)、碲化钼(MoTe2)、硒化钼(MoSe2)、黑磷或与沟道层126的半导体材料具有明显带对准的合适2D材料。2D材料层1000可掺杂有掺杂剂，诸如硫(S)、硒(Se)、碲(Te)、锆(Zr)、铪(Hf)、钨(W)、钼(Mo)、硼(B)、氧(O)、氮(N)、碳(C)、硅(Si)或锡(Sn)。在框812处，可使用外延生长或ALD来沉积2D材料层1000。如图15E所示，由于释放的沟道层126被悬置，所以在框812处沉积的2D材料层1000包裹释放的沟道层126中的每一个。在框812处的操作结束时，形成沟道构件104。沟道构件104中的每一个包括被2D材料层1000包裹的图案化沟道层126。如图15E所示，沟道构件104的X方向截面类似于同轴电缆。
参考图14和图15F，第七方法800包括框814，在该框中在多个沟道构件104中的每一个上方和周围形成栅极结构110。由于框814处的操作类似于框612处的操作，因此为简洁起见，省略了框712处的操作的详细描述。由于上文描述的2D材料层1000的2D特性，沟道构件104中的每一个中的沟道层126用作第一沟道层，并且沟道构件104中的每一个中的2D材料层1000用作第二沟道层。由于明显的带对准，第一沟道层与第二沟道层可同时且独立地导通。出于类似原因，图15F中的半导体器件100是DCFET。因为允许电流在沟道层126中形成的沟道和在2D材料层1000中形成的沟道中流动，所以与在沟道区中不具有2D材料层1000的类似半导体器件相比，沟道构件104中的每一个的有效沟道宽度可介于约1.8与2之间的倍数增大并且导通状态电流也可介于约1.8与2之间的倍数增大。
现在参考图14，第七方法800包括框816，在该框中执行其他工艺。在一些实施例中，此类其他工艺可包括形成源极/漏极接触，形成栅极接触，形成另一ILD层，形成源极/漏极接触通孔，并且形成其他互连结构。
可应用第七方法800以形成如图15A至图15F中的局部截面图所示的纳米片晶体管以及如图16A至图16F中的局部截面图所示的纳米线晶体管。纳米片晶体管和纳米线晶体管的主要区别在于其沟道构件的尺寸比。在图15D所示的纳米片晶体管实施例中，释放的沟道层126中的每一个包括沿Y方向的第一宽度W1和沿Z方向的第一高度H1。在一些情况下，第一宽度W1与第一高度H1之比等于或大于1.5，并且图15F中的释放的沟道层126中的每一个以及沟道构件104类似于薄片。在图16D所示的纳米线晶体管实施例中，释放的沟道层126中的每一个包括沿Y方向的第二宽度W2和沿Z方向的第二高度H2。在第一宽度W1与第一高度H1之比小于1.5的一些情况下，释放的沟道层126中的每一个以及图16F中的沟道构件104类似于导线。除了不同尺寸比例之外，工件100和图16A至图16F所示的部件类似于图15A至图15F所示的部件。为简洁起见，省略了图16A至图16F的详细描述。
在一些情况下，根据本申请的半导体器件可具有不同器件区以容纳不同导电类型的晶体管。由于材料特性和工艺限制，不同类型的晶体管可能具有不同驱动电流电平。驱动电流的这种不平衡可能对电路设计带来挑战，并可能影响器件性能。为了使不同类型的器件的驱动电流均匀，可在一个器件区中而不是在另一器件区中选择性地实现DCFET。可选地，可在不同器件区中实现不同DCFET。在一些情况下，DCFET可选择性地在一个器件区中被实现用于高驱动电流应用，而不能在另一器件区中被实现用于不同应用。在图17至图20中示出并且在下文描述实例实施例。
首先参考图17，其示意性地示出具有第一器件区R1和第二器件R2的第一集成电路(IC)器件902。在一些实施例中，第一器件区R1是n型器件区，并且第二器件区R2是p型器件区。第一器件区R1包括第一晶体管100-1，并且第二器件区R2包括第二晶体管100-2。第一晶体管100-1和第二晶体管100-2中的每一个可以是具有类似于图3D、图5D、图7F和图9E所示的结构的结构的双沟道FinFET，并且为了简洁起见而省略了该等晶体管的各种部件的详细描述。在图17所示的实例中，第一晶体管100-1包括具有布置在鳍结构103上的第一2D材料层1010的第一沟道构件104-1，并且第二晶体管100-2包括具有布置在鳍结构103上的第二2D材料层1020的第二沟道构件104-2。第一2D材料层1010在厚度或组分方面不同于第二2D材料层1020。在一个实施方式中，第一2D材料层1010与第二2D材料层1020具有相同组分，但对于不同电子限制具有不同厚度。在另一实施方式中，第一2D材料层1010与第二2D材料层1020具有相同厚度，但对于与鳍结构103的材料的不同带对准具有不同组分。在此处，不同组分可指不同2D材料或不同掺杂布置。例如，如果第一2D材料层1010由硫化钨(WS2)形成并且第二2D材料层1020由硒化钨(WSe2)形成，则可说第一2D材料层1010与第二2D材料层1020具有不同组分。又例如，如果第一2D材料层1010与第二2D材料层1020掺杂有不同掺杂剂或具有不同掺杂浓度的相同掺杂剂，则可说第一2D材料层1010与第二2D材料层1020具有不同组分。可使用掩模或选择性沉积来执行在不同器件区中的第一2D材料层1010和第二2D材料层1020的沉积。
在不同器件区中实现不同2D材料层可能具有优势。例如，可选择第一2D材料层1010和第二2D材料层1020以平衡第一器件区R1中的第一晶体管100-1与第二器件区中的第二晶体管100-2的驱动电流。当第二器件区R2中的非双沟道FinFET的第二驱动电流小于第一器件区R1中的非双沟道FinFET的第一驱动电流时，第二2D材料层1020可比第一2D材料层1010提高第一驱动电流更多地提高第二驱动电流。通过实现不同2D材料层来平衡驱动电流的能力还可缓解在栅极结构110中堆叠各种功函数层的需求。通过具有不同2D材料层，栅极结构110可具有更少功函数层，或者甚至可不含任何功函数层。在替代实施例中，第一器件区R1是p型器件区，并且第二器件区R2是n型器件区。
参考图18，其示意性地示出具有第一器件区R1和第二器件R2的第二IC器件904。在一些实施例中，第一器件区R1是n型器件区，并且第二器件区R2是p型器件区。第一器件区R1包括第三晶体管100-3，并且第二器件区R2包括第四晶体管100-4。在图18所示的一些实施例中，第三晶体管100-3可以是不含任何2D材料层的FinFET，并且第四晶体管100-4可以是具有类似于图3D、图5D、图7F和图9E所示的结构的双沟道FinFET。在这些实施例中，2D材料层1000可增加第四晶体管100-4的驱动电流，以平衡第三晶体管100-3与第四晶体管100-4的驱动电流。在替代实施例中，第一器件区R1是p型器件区，并且第二器件区R2是n型器件区。可使用掩模或选择性沉积来执行在器件区之一中的2D材料层1000的沉积。
类似的DCFET实施方式可适用于MBC晶体管。现在参考图19，其示意性地示出具有第一器件区R1和第二器件R2的第三IC器件906。在一些实施例中，第一器件区R1是n型器件区，并且第二器件区R2是p型器件区。第三IC器件906的第一器件区R1包括第五晶体管100-5，并且第三IC器件906的第二器件区R2包括第六晶体管100-6。第五晶体管100-5和第六晶体管100-6中的每一个可以是具有类似于图11F、图13F、图15F或图16F所示的结构的结构的双沟道MBC晶体管，并且为了简洁起见而省略了该等晶体管的各种部件的详细描述。在图19所示的实例中，第五晶体管100-5包括布置在竖直堆叠的沟道构件104中的每一个周围的第一2D材料层1010，并且第六晶体管100-6包括布置在竖直堆叠的沟道构件104中的每一个周围的第二2D材料层1020。第一2D材料层1010在厚度或组分方面不同于第二2D材料层1020。在一个实施方式中，第一2D材料层1010与第二2D材料层1020具有相同组分，但对于不同电子限制具有不同厚度。在另一实施方式中，第一2D材料层1010与第二2D材料层1020具有相同厚度，但对于与沟道层126的材料的不同带对准具有不同组分。在此处，不同组分可指不同2D材料或不同掺杂布置。例如，如果第一2D材料层1010由硫化钨(WS2)形成并且第二2D材料层1020由硒化钨(WSe2)形成，则可说第一2D材料层1010与第二2D材料层1020具有不同组分。又例如，如果第一2D材料层1010与第二2D材料层1020掺杂有不同掺杂剂或具有不同掺杂浓度的相同掺杂剂，则可说第一2D材料层1010与第二2D材料层1020具有不同组分。可使用掩模或选择性沉积来执行在不同器件区中的第一2D材料层1010和第二2D材料层1020的沉积。
在不同器件区中实现不同2D材料层可能具有优势。例如，可选择第一2D材料层1010和第二2D材料层1020以平衡第一器件区R1中的第五晶体管100-5与第二器件区中的第六晶体管100-6的驱动电流。当第二器件区R2中的非双沟道MBC晶体管的第二驱动电流小于第一器件区R1中的非双沟道FinFET的第一驱动电流时，第二2D材料层1020可比第一2D材料层1010提高第一驱动电流更多地提高第二驱动电流。通过实现不同2D材料层来平衡驱动电流的能力还可缓解在栅极结构110中堆叠各种功函数层的需求。通过具有不同2D材料层，栅极结构110可具有更少功函数层，或者甚至可不含任何功函数层。当在MBC晶体管的竖直堆叠的沟道构件中的每一个周围均匀地沉积多个层时，这是特别有益的。在替代实施例中，第一器件区R1是p型器件区，并且第二器件区R2是n型器件区。
参考图20，其示意性地示出具有第一器件区R1和第二器件R2的第四IC器件908。在一些实施例中，第四IC器件908的第一器件区R1是n型器件区，并且第四IC器件908的第二器件区R2是p型器件区。第一器件区R1包括第七晶体管100-7，并且第二器件区R2包括第八晶体管100-8。在图20所示的一些实施例中，第七晶体管100-7可以是不含任何2D材料层的MBC晶体管，并且第八晶体管100-8可以是具有类似于图11F、图13F、图15F和图16F所示的结构的双沟道MBC晶体管。在这些实施例中，2D材料层1000可增加第八晶体管100-8的驱动电流，以平衡第七晶体管100-7与第八晶体管100-8的驱动电流。在替代实施例中，第一器件区R1是p型器件区，并且第二器件区R2是n型器件区。可使用掩模或选择性沉积来执行在器件区之一中的2D材料层1000的沉积。
在一个示例性方面中，本发明涉及半导体器件。所述半导体器件包括：沟道构件，具有第一沟道层和第一沟道层上方的第二沟道层；以及栅极结构，在沟道构件上方。所述第一沟道层包括硅、锗、III-V族半导体或II-VI族半导体，并且所述第二沟道层包括二维材料。
在一些实施例中，所述二维材料包括石墨烯、硫化钨(WS2)、碲化钨(WTe2)、硒化钨(WSe2)、硫化钼(MoS2)、碲化钼(MoTe2)、黑磷或硒化钼(MoSe2)。在一些实施例中，所述半导体器件可还包括衬底，并且其中，所述第一沟道层包括从所述衬底延伸的鳍结构，并且第二沟道层布置在所述鳍结构上方。在一些实施方式中，所述半导体器件可还包括：隔离部件，布置在所述衬底和所述鳍结构的侧壁上方。所述隔离部件通过所述第二沟道层与所述第一沟道层间隔开。在一些实施例中，所述半导体器件可还包括：隔离部件，布置在所述衬底和所述鳍结构的侧壁上方，并且所述隔离部件与所述第一沟道层直接接触。在一些实施方式中，所述第二沟道层包裹所述第一沟道层。在一些实例中，所述沟道构件还包括布置在所述第一沟道层下方的第三沟道层，使得所述第二沟道层夹置在所述第一沟道层与所述第三沟道层之间。所述第三沟道层包括二维材料。在一些实施例中，所述二维材料是第一二维材料，并且所述第二沟道层还包括第二二维材料。所述第一二维材料和所述第二二维材料选自由石墨烯、硫化钨(WS2)、碲化钨(WTe2)、硒化钨(WSe2)、硫化钼(MoS2)、碲化钼(MoTe2)、黑磷和硒化钼(MoSe2)组成的组，并且所述第一二维材料的组分不同于所述第二二维材料的组分。
在另一示例性方面中，本发明涉及一种半导体器件。所述半导体器件包括：第一晶体管，在第一器件区中，以及第二晶体管，在第二器件区中。所述第一晶体管包括：第一沟道构件，包括第一沟道层和所述第一沟道层上方的第二沟道层；以及第一栅极结构，在所述第一沟道构件上方。所述第二晶体管包括：第二沟道构件，包括第三沟道层；以及第二栅极结构，在所述第二沟道构件上方。所述第一沟道层和所述第三沟道层包括硅、锗、III-V族半导体或II-VI族半导体。所述第二沟道层包括第一二维材料。
在一些实施例中，所述第一二维材料包括石墨烯、硫化钨(WS2)、碲化钨(WTe2)、硒化钨(WSe2)、硫化钼(MoS2)、碲化钼(MoTe2)、黑磷或硒化钼(MoSe2)。在一些实施方式中，所述第二沟道层包裹所述第一沟道层，所述第一栅极结构包裹所述第一沟道构件，并且所述第二栅极结构包裹所述第二沟道构件。在一些实例中，所述第二沟道构件还包括布置在所述第三沟道层上方的第四沟道层，并且所述第三沟道层包括不同于所述第一二维材料的第二二维材料。在一些实施例中，所述半导体器件可还包括衬底。所述第一沟道层包括从所述衬底延伸的第一鳍结构，并且第二沟道层布置在所述第一鳍结构上方。所述第三沟道层包括从所述衬底延伸的第二鳍结构。在一些实施方式中，所述第二沟道构件不含所述第一二维材料。
在另一示例性方面中，本发明涉及一种方法。所述方法包括：提供包括半导体结构的工件，其中，所述半导体结构包括硅、锗、III-V族半导体或II-VI族半导体；在所述半导体结构上方沉积二维材料层，其中，所述二维材料包括石墨烯、硫化钨(WS2)、碲化钨(WTe2)、硒化钨(WSe2)、硫化钼(MoS2)、碲化钼(MoTe2)、黑磷或硒化钼(MoSe2)；以及在所述二维材料层上方形成栅极结构。
在一些实施例中，所述工件还包括衬底、布置在所述衬底上的第一源极/漏极部件和第二源极/漏极部件。所述栅极结构布置在所述第一源极/漏极部件与所述第二源极/漏极部件之间，并且所述半导体结构在所述第一源极/漏极部件与所述第二源极/漏极部件之间延伸并且与所述衬底间隔开。在一些实施方式中，所述工件还包括衬底，并且所述半导体结构包括从所述衬底延伸的鳍结构。在一些实例中，所述方法可还包括：在所述二维材料层的所述沉积之前，形成隔离部件。所述二维材料层的所述沉积对所述半导体结构是选择性的。在一些实施方式中，所述方法可还包括：在所述二维材料层的所述沉积之后，形成隔离部件，并且其中，所述隔离部件通过所述二维材料层与所述半导体结构间隔开。在一些实施例中，所述方法可还包括：在所述二维材料层的所述沉积之前，形成隔离部件。所述二维材料层的所述沉积包括：在所述半导体结构和所述隔离部件上方毯式沉积所述二维材料层；以及从所述隔离部件的顶面去除所述二维材料层。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
沟道构件，包括第一沟道层和所述第一沟道层上方的第二沟道层；以及
栅极结构，在所述沟道构件上方，
其中，所述第一沟道层包括硅、锗、III-V族半导体或II-VI族半导体，
其中，所述第二沟道层包括二维材料。
2.根据权利要求1所述的半导体器件，其中，所述二维材料包括石墨烯、硫化钨(WS2)、碲化钨(WTe2)、硒化钨(WSe2)、硫化钼(MoS2)、碲化钼(MoTe2)、黑磷或硒化钼(MoSe2)。
3.根据权利要求1所述的半导体器件，还包括：
衬底，其中，所述第一沟道层包括从所述衬底延伸的鳍结构，并且第二沟道层布置在所述鳍结构上方。
4.根据权利要求3所述的半导体器件，还包括：
隔离部件，布置在所述衬底和所述鳍结构的侧壁上方，其中，所述隔离部件通过所述第二沟道层与所述第一沟道层间隔开。
5.根据权利要求3所述的半导体器件，还包括：
隔离部件，布置在所述衬底和所述鳍结构的侧壁上方，其中，所述隔离部件与所述第一沟道层直接接触。
6.根据权利要求1所述的半导体器件，其中，所述第二沟道层包裹所述第一沟道层。
7.根据权利要求1所述的半导体器件，
其中，所述沟道构件还包括布置在所述第一沟道层下方的第三沟道层，使得所述第二沟道层夹置在所述第一沟道层与所述第三沟道层之间，
其中，所述第三沟道层包括二维材料。
8.根据权利要求1所述的半导体器件，
其中，所述二维材料是第一二维材料，
其中，所述第二沟道层还包括第二二维材料，
其中，所述第一二维材料和所述第二二维材料选自由石墨烯、硫化钨(WS2)、碲化钨(WTe2)、硒化钨(WSe2)、硫化钼(MoS2)、碲化钼(MoTe2)、黑磷和硒化钼(MoSe2)组成的组，
其中，所述第一二维材料的组分不同于所述第二二维材料的组分。
9.一种半导体器件，包括：
第一晶体管，在第一器件区中，所述第一晶体管包括：
第一沟道构件，包括第一沟道层和所述第一沟道层上方的第二沟道层；以及
第一栅极结构，在所述第一沟道构件上方；以及
第二晶体管，在第二器件区中，所述第二晶体管包括：
第二沟道构件，包括第三沟道层；以及
第二栅极结构，在所述第二沟道构件上方，
其中，所述第一沟道层和所述第三沟道层包括硅、锗、III-V族半导体或II-VI族半导体，
其中，所述第二沟道层包括第一二维材料。
10.一种形成半导体器件的方法，包括：
提供包括半导体结构的工件，其中，所述半导体结构包括硅、锗、III-V族半导体或II-VI族半导体；
在所述半导体结构上方沉积二维材料层，其中，所述二维材料包括石墨烯、硫化钨(WS2)、碲化钨(WTe2)、硒化钨(WSe2)、硫化钼(MoS2)、碲化钼(MoTe2)、黑磷或硒化钼(MoSe2)；以及
在所述二维材料层上方形成栅极结构。
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