CN112563318A - 半导体装置 - Google Patents

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semiconductor
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Abstract

公开半导体装置与其形成方法。例示性的半导体装置包括鳍状物基板，具有第一掺质浓度；抗击穿层，位于鳍状物基板上，其中抗击穿层具有第二掺质浓度，且第二掺质浓度大于第一掺质浓度；纳米结构，包括多个半导体层位于抗击穿层上；栅极结构，位于纳米结构上并包覆半导体层的每一者，其中栅极结构包括栅极介电层与栅极；第一外延的源极/漏极结构与第二外延的源极/漏极结构位于抗击穿层上，其中栅极结构位于第一外延的源极/漏极结构与第二外延的源极/漏极结构之间；以及隔离层，位于抗击穿层与鳍状物基板之间，其中隔离层的材料与栅极介电层的材料相同。

Description

半导体装置
技术领域
本发明实施例一般关于半导体装置与其制作方法，更特别关于场效晶体管如全绕式栅极场效晶体管的制作方法。
背景技术
导入多栅极装置可增加栅极-通道耦合并降低关闭状态的电流，以改善栅极控制。多栅极装置之一为全绕式栅极装置。全绕式栅极装置通常视作栅极结构或其部分形成于通道区的多侧上(比如围绕通道区的一部分)的装置。全绕式栅极晶体管可与现有的互补式金属氧化物半导体制作工艺相容，因此可大幅缩小晶体管的尺寸。然而制作全绕式栅极装置的方法面临挑战。举例来说，现有的全绕式栅极装置中，外延的源极/漏极结构直接接触基板。这会造成外延的源极/漏极结构之间的接面漏电流与栓锁(闩锁，latch-up)问题，因此劣化全绕式栅极装置的效能。因此亟需改善上述问题。
发明内容
本发明一实施例提供的半导体装置包括鳍状物基板，具有第一掺质浓度；抗击穿层，位于鳍状物基板上，其中抗击穿层具有第二掺质浓度，且第二掺质浓度大于第一掺质浓度；纳米结构，包括多个半导体层位于抗击穿层上；栅极结构，位于纳米结构上并包覆半导体层的每一者，其中栅极结构包括栅极介电层与栅极；第一外延的源极/漏极结构与第二外延的源极/漏极结构位于抗击穿层上，其中栅极结构位于第一外延的源极/漏极结构与第二外延的源极/漏极结构之间；以及隔离层，位于抗击穿层与鳍状物基板之间，其中隔离层的材料与栅极介电层的材料相同。
本发明一实施例提供的半导体装置包括鳍状结构，具有第一掺杂层位于第二掺杂层上，其中第一掺杂层的第一掺质浓度大于第二掺杂层的第二掺质浓度；高介电常数的介电层，位于鳍状结构中的第一掺杂层与第二掺杂层之间；第一源极/漏极结构与第二源极/漏极结构，位于第一掺杂层上；半导体层，位于第一掺杂层上，其中半导体层更位于第一源极/漏极结构与第二源极/漏极结构之间；以及栅极堆叠，围绕半导体层，使栅极堆叠的一部分位于第一掺杂层与半导体层之间。
本发明一实施例提供的半导体装置的形成方法包括形成鳍状结构于基板上，其中鳍状结构包括第一半导体层、第二半导体层位于第一半导体层上、第三半导体层位于第二半导体层上、以及第四半导体层位于第三半导体层上，其中第一半导体层的厚度小于第三半导体层的厚度，且第二半导体层的掺杂浓度大于基板的掺杂浓度；形成虚置栅极结构于鳍状结构的第一区上；自鳍状结构的第二区与第三区移除第三半导体层与第四半导体层，其中第一区位于第二区与第三区之间；分别形成第一源极/漏极结构与第二源极/漏极结构于第二区与第三区中的第二半导体层上；移除虚置栅极结构以露出鳍状结构的第一区；选择性移除第一半导体层与第三半导体层，以形成基板与第二半导体层之间的第一间隙以及第二半导体层与第四半导体层之间的第二间隙；形成栅极介电层于第一间隙与第二间隙中，其中栅极介电层填入第一间隙，且其中栅极介电层包覆第四半导体层并部分填入第二间隙；以及形成栅极于第二间隙中的栅极介电层上。
附图说明
图1是本发明一些实施例中，形成半导体装置的方法的流程图。
图2A至图17A是本发明一些实施例中，半导体装置在图1的方法的中间阶段的三维透视图。
图2B至图17B是本发明一些实施例中，半导体装置在图1的方法的中间阶段沿着平面B-B'的剖视图。
图2C至图17C是本发明一些实施例中，半导体装置在图1的方法的中间阶段沿着平面C-C'的剖视图。
图18是本发明一些实施例中，含有多栅极结构的半导体装置沿着平面C-C'的剖视图。
附图标记说明：
B-B',C-C'：平面
H1,H2,H3,H4：高度
100：方法
105,110,115,120,125,130,135,140,145,150,155,160,165,170：步骤
200：装置
202：基板
202'：鳍状物基板
204：第一半导体层
206：第二半导体层
210：堆叠
210A：第三半导体层
210B：第四半导体层
212,224：硬遮罩层
214：光刻胶层
216：鳍状结构
218：隔离结构
220：界面层
222：虚置栅极
225：虚置栅极堆叠
226：栅极间隔物
226'：间隔物层
228：源极/漏极沟槽
229,258：间隙
230：内侧间隔物
240,240A,240B：外延的源极/漏极结构
252：接点蚀刻停止层
254：层间介电层
256：栅极沟槽
260,260A,260B,260C：金属栅极堆叠
262：栅极界面层
264：栅极介电层
266：金属栅极
268：基板隔离层
270,270A,270B：源极/漏极接点
300：布植工艺
具体实施方式
下述内容提供的不同实施例或实例可实施本发明的不同结构。下述特定构件与排列的实施例是用以简化本发明内容而非局限本发明。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触的实施例，或两者之间隔有其他额外构件而非直接接触的实施例。
此外，本发明的多个实例可重复采用相同标号以求简洁，但多种实施例及/或设置中具有相同标号的元件并不必然具有相同的对应关系。另一方面，本发明实施例的结构形成于另一结构上、连接至另一结构、及/或耦接至另一结构，可包含结构直接接触另一结构的实施例，亦可包含额外结构形成于结构与另一结构之间(即结构与另一结构不直接接触)的实施例。此外，空间性的相对用语如“下方”、“其下”、“较下方”、“上方”、“较上方”或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。此外，当数值或数值范围的描述有“约”、“近似”、或类似用语时，除非特别说明否则其包含所述数值的+/-10％。举例来说，用语“约5nm”包含的尺寸范围介于4.5nm至5.5nm之间。
本发明实施例一般关于半导体装置与其制作方法，更特别关于场效晶体管如全绕式栅极场效晶体管的制作方法。
在全绕式栅极装置中，单一装置的通道区可包含彼此物理分隔的多个半导体材料层。在一些例子中，装置的栅极位于装置的半导体层上、沿着半导体层的侧壁、甚至位于半导体层之间。此设置可将更多半导体材料置于与栅极相邻处，进而改善穿过通道区的载子控制。全绕式栅极装置与鳍状场效晶体管装置相比，可更大幅减少栅极长度以改善效能与密度。本发明实施例一般关于全绕式栅极装置的形成方法，其中抗击穿层形成于基板与外延的源极/漏极结构之间。抗击穿层与基板隔有包含介电材料的基板隔离层(具体而言，介电材料与全绕式栅极装置的金属栅极的栅极介电材料相同)。抗击穿层延伸于外延的源极/漏极结构与栅极结构之下而未中断。综上所述，外延的源极/漏极结构直接接触抗击穿层，并与基板隔离。抗击穿层中的掺质浓度大于基板的掺质浓度。因此本发明中的全绕式栅极装置例子可缓解外延的源极/漏极结构之间的接面漏电流与栓锁问题，并改善全绕式栅极装置的效能。此外，本发明实施例制作全绕式栅极装置的方法可与现有的全绕式栅极工艺相容，因此不需多余工艺步骤以达隔离。此外，此全绕式栅极装置的例子中，除了高成本的绝缘层上硅基板之外，基体硅基板亦可用于实现隔离，进而降低制作成本。这些优点当然仅为举例，且任何特定实施例不必具有特定优点。
图1是本发明一些实施例中，形成半导体的装置200的方法100的流程图。方法100仅为举例而非局限本发明实施例至权利要求未实际记载处。在方法100之前、之中、与之后可进行额外步骤，且方法的额外实施例可置换、省略、或调换一些所述步骤。方法100搭配其他附图说明如下，其显示装置200于方法100的中间步骤时的多种三维图与剖视图。具体而言，图2A至图17A显示装置200的三维图。图2B至图17B显示装置200沿着图2A至图17A所示的平面B-B'(X-Z平面)的剖视图，而图2C至图17C显示装置200沿着图2A至图17A所示的平面C-C'(Y-Z平面)的剖视图。图18显示装置200的多栅极结构沿着图2A至图17A所示的平面C-C'(Y-Z平面)的剖视图。
装置200可为处理集成电路时制作的中间装置或其部分，其可包含静态随机存取存储器及/或其他逻辑电路、被动构件(如电阻、电容、或电感)、或主动构件(如p型场效晶体管、n型场效晶体管、鳍状场效晶体管、金属氧化物半导体场效晶体管、互补式金属氧化物半导体晶体管、双极接面晶体管、高电压晶体管、高频晶体管、及/或其他存储器单元)。装置200可为集成电路的核心区(通常视作逻辑区)、存储器区(如静态随机存取存储器区)、模拟区、周边区(通常视作输入/输出区)、虚置区、其他合适区、或上述的组合的一部分。在一些实施例中，装置200可为集成电路芯片、单芯片系统、或其部分。本发明实施例并不限于任何特定数目的装置或装置区，或任何特定的装置设置。
如图1与图2A至图2C所示，步骤105接收基板202(如晶圆)。在所述实施例中，基板202为含硅的基体基板。基体基板可改为包括或额外包括另一半导体元素如锗、半导体化合物(如碳化硅、磷化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、氧化锌、硒化锌、硫化锌、碲化锌、硒化镉、硫化镉、及/或碲化镉)、半导体合金(如硅锗、碳磷化硅、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、及/或磷砷化镓铟)、其他III-V族材料、其他II-VI族材料、或上述的组合。在一些实施例中，基板202掺杂p型或n型掺质，且掺质浓度为约1×1015原子/cm-3至约1×1019原子/cm-3。
基板202可包含多种掺杂区。在一些实施例中，基板202包含掺杂n型掺质如磷(例如31P)、砷、其他n型掺质、或上述的组合的n型掺杂区(如n型井)。在一些实施例中，基板202包含掺杂p型掺质如硼(例如11B或BF2)、铟、其他p型掺质、或上述的组合的p型掺杂区(如p型井)。在一些实施例中，基板202包含的掺杂区具有p型掺质与n型掺质的组合。举例来说，多种掺杂区可直接形成于基板202之上及/或之中，以提供p型井结构、n型井结构、双井结构、隆起结构、或上述的组合。可进行离子布植工艺、扩散工艺、及/或其他合适的掺杂工艺以形成多种掺杂区。
在步骤105中，第一半导体层204形成于基板202上。第一半导体层204包括的半导体材料与基板202不同，使第一半导体层204与基板202在后续工艺中可提供不同的蚀刻选择性。在所述实施例中，第一半导体层204包括硅锗，而基板202包括硅。第一半导体层204的高度H1的方向(比如Z方向)通常垂直于基板202的上表面。在一些实施例中，高度H1为约2nm至约10nm。第一半导体层204的形成方法可为任何合适至成，比如分子束外延工艺、化学气相沉积工艺如有机金属化学气相沉积工艺、及/或其他合适的外延成长工艺。
在步骤105中，第二半导体层206形成于第一半导体层204上。在一些实施例中，第二半导体层206与第一半导体层204包括不同的半导体材料，但与基板202包括相同的半导体材料。因此在后续工艺中，第二半导体层206与第一半导体层204可提供不同的蚀刻选择性。在所述实施例中，第二半导体层206包括硅(如基板202)，而第一半导体层204包含硅锗。值得注意的是虽然第二半导体层206与基板202包含相同的半导体材料如硅，第二半导体层206与基板202可具有不同的掺质浓度，如下所述。第二半导体层206在Z方向中具有高度H2。在一些实施例中，高度H2为约2nm至约15nm。第二半导体层206的形成方法可为任何合适工艺，其与形成第一半导体层204的工艺类似。举例来说，第二半导体层206的成长方法为分子束外延工艺、化学气相沉积工艺如有机金属化学气相沉积工艺、及/或其他合适的外延成长工艺。
如图1与图2A至图2C所示，步骤110进行布植工艺300以布植n型掺质(如磷、砷、其他n型掺质、或上述的组合)或p型掺质(如硼、镓、其他p型掺质、或上述的组合)于第二半导体层206中。之后对第二半导体层206施加退火工艺以活化第二半导体层206中的掺质。在一些实施例中，退火温度为约900℃至约1100℃。第二半导体层206中的n型掺质或p型掺质的掺质浓度，大于基板202中的n型掺质或p型掺质的掺质浓度。举例来说，第二半导体层206的掺质浓度为约1×1017原子/cm-3至约1×1020原子/cm-3。掺杂的第二半导体层206的掺质浓度大于基板202，其可视作抗击穿层。
如图1与图3A至图3C所示，步骤115形成半导体层的堆叠210于抗击穿层如第二半导体层206上。在所述实施例中，堆叠210包括交错的半导体层，比如第一半导体材料组成的第三半导体层210A与第二半导体材料组成的第四半导体层210B，且第一半导体材料与第二半导体材料不同。交错的第三半导体层210A与第四半导体层210B中的半导体材料组成不同，可提供不同的氧化速率及/或不同的蚀刻选择性。在一些实施例中，第三半导体层210A的第一半导体材料与第一半导体层204相同，而第四半导体层210B的第二半导体材料与抗击穿层如第二半导体层206与基板202相同(但掺质浓度不同)，因此可同时选择性移除第三半导体层210A与第一半导体层204，而第四半导体层210B与抗击穿层如第二半导体层206实质上不变。举例来说，第三半导体层210A包括硅(如抗击穿层如第二半导体层206与基板202)，而第四半导体层210B包括硅锗(如第一半导体层204)。因此堆叠210由下至上配置为交错的硅锗层/硅层/硅锗层/硅层/…。在一些实施例中，堆叠中的顶部的半导体层的材料，可与底部的半导体层的材料相同或不同。举例来说，为了使堆叠包含交错的硅锗层与硅层，底部的半导体层包括硅锗，而顶部的半导体层可包含硅或硅锗。在所述实施例中，底部的第三半导体层210A包括硅锗，而顶部的第四半导体层210B包括硅。
在一些实施例中，第四半导体层210B可未掺杂或实质上无掺质(外在掺质浓度为约0原子/cm-3至约1×1017原子/cm-3)。在一些实施例中，在形成第四半导体层210B时不刻意掺杂。在一些实施例中，第四半导体层210B可掺杂p型掺质如硼(B、11B、或BF2)、镓、或上述的组合，或n型掺质如磷(P或31P)、砷、或上述的组合。举例来说，可刻意掺杂第四半导体层210B，使外在掺质浓度为约1×1015原子/cm-3至约5×1017原子/cm-3。在一些实施例中，第四半导体层210B的掺质浓度小于基板202的掺质浓度(约1×1015原子/cm-3至约1×1019原子/cm-3)，且更小于抗击穿层如第二半导体层206的掺质浓度(约1×1017原子/cm-3至约1×1020原子/cm-3)。堆叠210中的第四半导体层210B的数目取决于装置200的设计。举例来说，堆叠210可包含一至十个第四半导体层210B。在一些实施例中，堆叠210中不同的第三半导体层210A与第四半导体层210B在Z方向中具有相同高度。在一些其他实施例中，堆叠210中不同的第三半导体层210A与第四半导体层210B具有不同高度。每一第三半导体层210A在Z方向中具有高度H3，而每一第四半导体层210B在Z方向中具有高度H4。高度H3与高度H4为约4nm至约15nm。在所述实施例中，第三半导体层210A的高度H3大于第一半导体层204的高度H1，使后续形成金属栅极的工艺中，第一半导体层204只置换为金属栅极堆叠的栅极介电层，而第三半导体层210A置换为金属栅极堆叠的栅极介电层与栅极。在一些实施例中，高度H1等于金属栅极堆叠的栅极介电层所需的厚度，而高度H3等于金属栅极堆叠的栅极与栅极介电层所需的厚度。
可采用任何合适工艺形成堆叠210于抗击穿层如第二半导体层206上。在一些实施例中，第三半导体层210A与第四半导体层210B的形成方法可为合适的外延工艺，比如分子束外延工艺、化学气相沉积工艺如有机金属化学气相沉积工艺、及/或其他合适的外延成长工艺。
如图1与图4A至图4C所示，步骤120图案化基板202的顶部、第一半导体层204、抗击穿层如第二半导体层206、与堆叠210(包括第三半导体层210A与第四半导体层210B)，以形成自基板202延伸的鳍状结构216。步骤120包括多个步骤。举例来说，沉积硬遮罩层212于堆叠210上。硬遮罩层212包含任何合适材料，比如氧化硅、碳氧化硅、碳化硅、碳氮化硅、氮化硅、碳氮氧化硅、其他合适材料、或上述的组合。硬遮罩层212的形成方法可为任何合适的沉积工艺，比如化学气相沉积、物理气相沉积、原子层沉积、旋转涂布、其他合适方法、或上述的组合。之后可形成光刻胶层214于硬遮罩层212上。图案化光刻胶层214，使光刻胶层214中的开口露出硬遮罩层212位于堆叠210上的一部分。在下一步骤中，经由光刻胶层214的开口蚀刻硬遮罩层212，以形成图案化的硬遮罩层。接着采用图案化的硬遮罩层作为遮罩，并蚀刻基板202的顶部、第一半导体层204、抗击穿层如第二半导体层206、与堆叠210，以形成鳍状结构216。如图4A至图4C所示，鳍状结构216包括基板的图案化顶部(如鳍状物基板202')、图案化的第一半导体层204、图案化的抗击穿层如第二半导体层206、以及图案化的堆叠210(含有交错的)第三半导体层210A与第四半导体层210B)。鳍状结构216定义装置200的主动区。蚀刻工艺可包含一或多道干蚀刻工艺、施蚀刻工艺、及/或其他合适的蚀刻技术。举例来说，干蚀刻工艺可实施含氧气体、含氟气体(如四氟化碳、六氟化硫、二氟甲烷、氟仿、及/或六氟乙烷)、含氯气体(如氯气、氯仿、四氯化碳、及/或三氯化硼)、含溴气体(如溴化氢及/或溴仿)、含碘气体、其他合适气体及/或等离子体、及/或上述的组合。举例来说，湿蚀刻工艺可采用稀释氢氟酸，氢氧化钾溶液，氨，含氢氟酸、硝酸、及/或醋酸的溶液，或其他合适的湿蚀刻剂。在步骤120中，接着以任何合适工艺移除硬遮罩层212，比如以蚀刻工艺或化学机械研磨。在形成鳍状结构216之前或之后可移除光刻胶层214，且移除方法可为任何合适工艺。
如图1与图5A至图5C所示，步骤125形成隔离结构218以分开并隔离装置200的主动区。在一些实施例中，介电材料如氧化硅及/或氮化硅沉积于基板202上并沿着鳍状结构216的侧壁。介电材料的沉积方法可为化学气相沉积、等离子体辅助化学气相沉积、物理气相沉积、热氧化、或其他技术。之后使介电材料凹陷以形成隔离结构218，且凹陷方法可为蚀刻。在一些实施例中，隔离结构218的上表面与第一半导体层204的下表面实质上共平面，如图5A至图5C所示。在一些实施例中，隔离结构218的上表面低于第一半导体层204的下表面，因此低于鳍状物基板202'的上表面。在一些实施例中，隔离结构218的上表面高于第一半导体层204的下表面，但低于堆叠210的下表面(因此低于最底部的第三半导体层210A的下表面)。
如图1、图6A至图6C、与图7A至图7C所示，步骤130形成虚置栅极堆叠225于鳍状结构216与隔离结构218上。在图6A至图6C中，虚置栅极层如界面层220、虚置栅极222、与硬遮罩层224沉积于鳍状结构216与隔离结构218上。在所述实施例中，界面层220位于鳍状结构216与隔离结构218上，且可包含任何合适材料如氧化硅(例如氧化硅、氮氧化硅、氧化铪硅、或其他氧化硅材料)。虚置栅极222位于界面层220上，并包含多晶硅。虚置栅极222可为单一介电层多层。硬遮罩层224位于虚置栅极222上，且可包含任何合适材料如氧化硅、氮化硅、或上述的组合。可进行沉积工艺以形成界面层220、虚置栅极222、与硬遮罩层224于基板上。沉积工艺包含化学气相沉积、物理气相沉积、原子层沉积、其他合适方法、或上述的组合。
在图7A至图7C中，图案化虚置栅极层以形成虚置栅极堆叠225，其包含界面层220、虚置栅极222、与硬遮罩层224。进行微影图案化与蚀刻工艺，可图案化界面层220、虚置栅极222、与硬遮罩层224，以形成虚置栅极堆叠225于鳍状结构216的通道区上。微影图案化工艺包括涂布光刻胶(比如旋转涂布)、软烘烤、对准掩模、曝光、曝光后烘烤、显影光刻胶、冲洗、干燥(比如硬烘烤)、其他合适工艺、或上述的组合。蚀刻工艺包括干蚀刻、湿蚀刻、其他蚀刻方法、或上述的组合。在所述实施例中，虚置栅极堆叠225位于鳍状结构216的通道区上，进而夹设于鳍状结构216的个别源极/漏极区之间。虚置栅极堆叠225可作为后续形成金属栅极堆叠所用的占位物。虚置栅极堆叠225沿着X方向延伸，且可横越多个鳍状结构216(未图示)。
如图1、图8A至图8C、与图9A至图9C所示，步骤135沿着虚置栅极堆叠225的侧壁形成栅极间隔物226。以图8A至图8C为例，间隔物层226'顺应性地形成于隔离结构218、鳍状结构216、与虚置栅极堆叠225上。在一些实施例中，间隔物层226'可包含硅、氧、碳、氮、其他合适材料、或上述的组合，比如氧化硅、氮化硅、氮氧化硅、碳氮化硅、碳氧化硅、碳氮氧化硅、或类似物。在一例子中，间隔物层226'包括多层结构，比如含氮化硅的第一介电层与含氧化硅的第二介电层。在一些实施例中，间隔物层226'的厚度为约1nm至约10nm。间隔物层226'的形成方法可为任何合适方法，比如原子层沉积、化学气相沉积、物理气相沉积、其他合适方法、或上述的组合。在所述实施例中，间隔物层226'的形成方法为热原子层沉积工艺。如图9A至图9C所示，之后进行蚀刻工艺以移除间隔物层226'的部分，使间隔物层226'的保留部分形成栅极间隔物226。在一些实施例中，蚀刻工艺为非等向蚀刻工艺，因此只移除X-Y平面中的间隔物层226'的部分。间隔物层226'沿着Z方向的部分维持实质上不变，并形成栅极间隔物226。在一些实施例中，栅极间隔物226在X方向中的厚度为约1nm至约10nm。
在步骤130中，对沿着栅极间隔物226的鳍状结构216的源极/漏极区中的堆叠210的部分进行另一蚀刻工艺，以形成源极/漏极沟槽228。源极/漏极蚀刻工艺可为干蚀刻、湿蚀刻、或上述的组合。可控制源极/漏极蚀刻工艺的时间，使蚀刻工艺止于抗击穿层如第二半导体层206。在一些实施例中，源极/漏极蚀刻工艺时的抗击穿层如第二半导体层206维持不变。在一些实施例中，源极/漏极蚀刻工艺时可稍微移除抗击穿层如第二半导体层206的上表面。如图9A与图9C所示，源极/漏极沟槽228包括堆叠210(包括交错的第三半导体层210A与第四半导体层210B)的侧壁所形成的侧壁，以及抗击穿层如第二半导体层206的上表面所形成的下表面。因此源极/漏极沟槽228中露出交错的第三半导体层210A与第四半导体层210B的侧壁。
如图1、图10A至图10C、与图11A至图11C所示，步骤140形成内侧间隔物230于第四半导体层210B之间，以及底部的第四半导体层210B与抗击穿层如第二半导体层206之间。如图10A至图10C所示，以合适的蚀刻工艺选择性地移除源极/漏极沟槽228中露出的第三半导体层210A的部分，以形成间隙229于第四半导体层210B之间以及底部的第四半导体层210B与抗击穿层如第二半导体层206之间，使第四半导体层210B的部分(如边缘)悬空。可由蚀刻工艺时间控制第四半导体层210B的移除量。在一些实施例中，第三半导体层210A的选择性移除量为约2nm至约15nm。如上所述，所述实施例的第三半导体层210A包括硅锗，第四半导体层210B包括硅，而抗击穿层如第二半导体层206包括硅。综上所述，步骤135的蚀刻工艺可选择性移除第三半导体层210A的部分，但不移除或实质上不移除第四半导体层210B与抗击穿层如第二半导体层206。在一些实施例中，蚀刻工艺为选择性的等向蚀刻工艺(比如选择性的干蚀刻工艺或选择性的湿蚀刻工艺)。在一些实施例中，选择性湿蚀刻工艺可包含氢氟酸、氟气、或氢氧化铵的蚀刻剂。在一些实施例中，选择性移除第三半导体层210A的步骤可包括硅锗的氧化工艺，与之后的硅锗氧化物移除工艺。举例来说，硅锗的氧化工艺可包含形成与图案化多种遮罩层，以控制氧化硅锗层。在其他实施例中，硅锗的氧化工艺为选择性氧化，因为第三半导体层210A、第四半导体层210B、与抗击穿层如第二半导体层206的组成不同。在一些实施例中，可将装置200暴露至湿式氧化工艺、干式氧化工艺、或上述的组合，以进行硅锗的氧化工艺。之后可由蚀刻剂如氢氧化铵或稀释氢氟酸移除含氧化硅锗的氧化半导体层。
接着如图11A至图11C所示，内侧间隔物230形成于第四半导体层210B之间以及底部的第四半导体层210B与抗击穿层如第二半导体层206之间的间隙229中。内侧间隔物230的材料可与栅极间隔物226的材料类似。举例来说，内侧间隔物230包括氧化硅、氮氧化硅、氮化硅、碳氮化硅、碳氧化硅、碳氮氧化硅、或上述的组合。在一些实施例中，内侧间隔物材料沉积于源极/漏极沟槽228以及间隙229中，且沉积方法可为任何合适工艺如化学气相沉积、物理气相沉积、原子层沉积、或上述的组合。接着沿着栅极间隔物226的侧壁移除内侧间隔物材料，直到源极/漏极沟槽228中露出第四半导体层210B的侧壁。保留的内侧间隔物材料形成内侧间隔物230。在一些实施例中，内侧间隔物230在X方向中的宽度为约2nm至约15nm，其为第三半导体层210A的选择性移除量。因此如图11A与图11C所示，内侧间隔物230的侧壁亦可形成源极/漏极沟槽228的侧壁。
如图1与图12A至图12C所示，步骤145成长外延的源极/漏极结构240于装置200的源极/漏极沟槽228(源极/漏极区)中。在多种实施例中，外延的源极/漏极结构240可包含半导体材料(如硅或锗)、半导体化合物(如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、或锑化铟)、半导体合金(如磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、及/或磷砷化镓铟)、或上述的组合。在所述实施例中，外延的源极/漏极结构240的上表面与堆叠210的上表面(如最顶部的第四半导体层210B的上表面)实质上共平面。在一些实施例中，外延的源极/漏极结构的上表面高于堆叠210的上表面。
可实施外延工艺，以外延成长外延的源极/漏极结构240。外延工艺可包含化学气相沉积(比如气相外延、超高真空化学气相沉积、低压化学气相沉积、及/或等离子体辅助化学气相沉积)、分子束外延、其他合适的选择性外延成长工艺、或上述的组合。外延工艺可采用气态及/或液态的前驱物。外延的源极/漏极结构240可掺杂n型掺质及/或p型掺质。在一些实施例中，外延的源极/漏极结构240掺杂硼、二氟化硼、碳、其他p型掺质、或上述的组合(例如形成硼化硅锗的外延的源极/漏极结构或碳化硅锗的外延的源极/漏极结构)。在一些实施例中，外延的源极/漏极结构240掺杂磷、砷、其他n型掺质、或上述的组合(例如形成磷化硅的外延的源极/漏极结构、碳化硅的外延的源极/漏极结构、或碳磷化硅的外延的源极/漏极结构)。在一些实施例中，外延的源极/漏极结构240可包含多个外延半导体层，且不同的外延的半导体层中包含的掺质量不同。在一些实施例中，外延的源极/漏极结构240包括的材料及/或掺质，可达通道区中所需的拉伸应力及/或压缩应力。在一些实施例中，添加杂质至外延工艺的源材料，以在沉积时掺杂外延的源极/漏极结构240。在一些实施例中，在沉积工艺之后以离子布植工艺掺杂外延的源极/漏极结构240。在一些实施例中，进行退火工艺以活化外延的源极/漏极结构240中的掺质，比如重掺杂漏极区及/或轻掺杂漏极区中的掺质。在图12A与图12C中，外延的源极/漏极结构240的下表面直接接触抗击穿层如第二半导体层206的上表面，且抗击穿层如第二半导体层206与鳍状物基板202'分隔。因此外延的源极/漏极结构240不直接接触鳍状物基板202'(如基板202)，其可缓解外延的源极/漏极结构240之间的接面漏电流。
如图1与图13A至图13C所示，步骤150形成接点蚀刻停止层252与层间介电层254于装置200上。接点蚀刻停止层252可包含任何合适的介电材料如氧化硅、氮氧化硅、氮化硅、碳氮化硅、碳氧化硅、或碳氮氧化硅，且其形成方法可为任何合适方法如原子层沉积、化学气相沉积、物理气相沉积、其他合适方法、或上述的组合。如图13A与图13C所示，接点蚀刻停止层252沿着栅极间隔物226并覆盖外延的源极/漏极结构240。在一些实施例中，接点蚀刻停止层252具有顺应性的轮廓于外延的源极/漏极结构240上，比如在外延的源极/漏极结构240的上表面与侧壁表面上具有大致相同的厚度。在一些实施例中，接点蚀刻停止层252的厚度为约1nm至约10nm。层间介电层254形成于接点蚀刻停止层252上。层间介电层254包括低介电常数的介电材料，比如四乙氧基硅烷的氧化物、未掺杂的硅酸盐玻璃、或掺杂氧化硅(如硼磷硅酸盐玻璃、掺杂氟的硅酸盐玻璃、磷硅酸盐玻璃、或硼硅酸盐玻璃)、其他合适的介电材料、或上述的组合。层间介电层254可包含多种介电材料的多层结构，且其形成方法可为沉积工艺如化学气相沉积、可流动的化学气相沉积、旋转涂布玻璃、其他合适方法、或上述的组合。在一些实施例中，步骤150还包括进行化学机械研磨工艺以平坦化装置200的上表面。化学机械研磨工艺亦移除虚置栅极堆叠225的硬遮罩层224。如此一来，可露出虚置栅极222(如多晶硅)。
如图1与图14A至图14C所示，步骤155移除虚置栅极堆叠225(包含虚置栅极222与界面层220)以形成栅极沟槽256，其露出鳍状物基板202'的通道区，使栅极沟槽256中露出第一半导体层204、抗击穿层如第二半导体层206、以及堆叠210的交错的第三半导体层210A与第四半导体层210B。在一些实施例中，移除虚置栅极堆叠225(包括虚置栅极222与界面层220)的方法包括一或多道蚀刻工艺，比如湿蚀刻、干蚀刻、反应性离子蚀刻、或其他蚀刻技术。在一些实施例中，若隔离结构218的上表面高于第一半导体层204与抗击穿层如第二半导体层206的上表面，则对隔离结构218进行额外蚀刻工艺，直到隔离结构218的上表面实质上齐平或低于第一半导体层204的下表面。
如图1与图15A至图15C所示，步骤160进行通道露出工艺，以自栅极沟槽256移除第三半导体层210A与第一半导体层204。由于第三半导体层210A与第一半导体层204包括相同材料如硅锗，因此可同时选择性地移除这两者。如此一来，第四半导体层210B悬空于鳍状结构216的通道区中，抗击穿层如第二半导体层206悬空于鳍状物基板202'上，且间隙258形成于抗击穿层如第二半导体层206与鳍状物基板202'之间。悬空的第四半导体层210B一起视作纳米结构。在一些实施例中，稍微蚀刻或不蚀刻第四半导体层210B，端视装置200的设计而定。举例来说，可稍微蚀刻第四半导体层210B以形成线状(用于纳米线的全绕式栅极晶体管)，可稍微蚀刻第四半导体层210B以形成片状(用于纳米片的全绕式栅极晶体管)，或可稍微蚀刻第四半导体层210B以形成其他几何形状(用于其他纳米结构的全绕式栅极晶体管)。在一些实施例中，每一第四半导体层210B与抗击穿层如第二半导体层206在X方向中的宽度可为约5nm至约50nm。
在步骤160中，以选择性蚀刻工艺移除第三半导体层210A，其调整为只移除第三半导体层210A，而第四半导体层210B、抗击穿层如第二半导体层206、与内侧间隔物230维持实质上不变。选择性蚀刻可为选择性湿蚀刻、选择性干蚀刻、或上述的组合。在一些实施例中，选择性湿蚀刻工艺可包括氢氟酸或氢氧化铵的蚀刻剂。在一些实施例中，选择性移除第三半导体层210A的方法可包括氧化工艺(比如形成氧化的第三半导体层210A，其包含氧化硅锗)，之后移除氧化物(比如移除氧化硅锗)。
如图15B与图15C所示，抗击穿层如第二半导体层206与鳍状物基板202'之间的间隙258在Z方向中的高度等于第一半导体层204的高度H1，其为约2nm至约10nm。第四半导体层210B之间的空间在Z方向中的高度等于第三半导体层210A的高度H3，其为约4nm至约15nm。间隙258的高度(如高度H1)小于第四半导体层210B之间的空间的高度(如高度H3)，因此在后续的金属栅极形成工艺时，间隙258只填有介电材料而无任何导电材料，以确保抗击穿层如第二半导体层206与鳍状物基板202'(如基板202)充分隔离。综上所述，外延的源极/漏极结构240与基板分隔，以缓解外延的源极/漏极结构之间的接面漏电流问题。在一些实施例中，间隙258的高度H1小于间隙258中的栅极介电层(如下述)的厚度的两倍，而第四半导体层210B之间的空间的高度H3大于第四半导体层210B之间的空间中的栅极介电层的厚度的两倍。
如图1与图16A至图16C所示，步骤165形成金属栅极堆叠260于栅极沟槽256中。金属栅极堆叠260包括多个层状物，比如包覆第四半导体层210B的栅极界面层262、形成于栅极界面层262上的栅极介电层264、形成于栅极介电层264上的金属栅极266、其他合适层状物、或上述的组合。栅极界面层262与栅极介电层264一起视作栅极介电层。金属栅极堆叠260包覆鳍状结构216的通道区中悬空的每一第四半导体层210B，且金属栅极堆叠260的部分(如栅极介电层)填入间隙258。
栅极界面层262的材料可包含氧化硅、氮氧化硅、氧化铪硅、其他合适材料、或上述的组合。可进行沉积工艺形成栅极界面层262，以包覆悬空的第四半导体层210B与抗击穿层如第二半导体层206。沉积工艺包含化学气相沉积、物理气相沉积、原子层沉积、高密度等离子体化学气相沉积、有机金属化学气相沉积、远端等离子体化学气相沉积、等离子体辅助化学气相沉积、低压化学气相沉积、原子层化学气相沉积、常压化学气相沉积、其他合适方法、或上述的组合。在一些实施例中，栅极界面层262只沉积于硅材料上而不沉积于介电材料(如隔离结构218)上。在一些实施例中，栅极界面层262在Z方向中的厚度小于约3nm。在一些实施例中，第四半导体层210B之间的空间中的栅极界面层262的厚度，与抗击穿层如第二半导体层206及鳍状物基板202'(如基板202)之间的间隙258中的栅极界面层262的厚度不同。举例来说，第四半导体层210B之间的空间中的栅极界面层262的厚度为约0nm至约3nm，而间隙258中的栅极界面层262的厚度为约0.5nm至约3nm。
栅极介电层264可为高介电常数的介电层，且其材料包括氧化铪、氧化铪硅、氧化铪锆、氧化锆、其他合适材料、或上述的组合。栅极介电层264沉积于栅极界面层262上，以包覆悬空的第四半导体层210B与抗击穿层如第二半导体层206，且沉积方法可为合适的沉积工艺如化学气相沉积、物理气相沉积、原子层沉积、高密度等离子体化学气相沉积、有机金属化学气相沉积、远端等离子体化学气相沉积、等离子体辅助化学气相沉积、低压化学气相沉积、原子层化学气相沉积、常压化学气相沉积、镀制法、其他合适方法、或上述的组合。在一些实施例中，第四半导体层210B之间的空间中的栅极介电层264的厚度，与抗击穿层如第二半导体层206及鳍状物基板202'(如基板202)之间的间隙258中的栅极介电层264的厚度不同。举例来说，第四半导体层210B之间的空间中的栅极介电层264的厚度为约1nm至约5nm，而间隙258中的栅极介电层264的厚度为约1nm至约9nm。
如图16B与图16C所示，第四半导体层210B之间的空间的高度H3大于第四半导体层210B之间的空间中的栅极介电层(包含栅极界面层262与栅极介电层264)的厚度的两倍，因此在沉积栅极界面层262与栅极介电层264之后，可沉积导电材料(如金属栅极266)并填入第四半导体层210B之间的空间。然而间隙258的高度H1，小于间隙258中栅极界面层262与栅极介电层264的总厚度的两倍，因此栅极界面层262与栅极介电层264填入抗击穿层如第二半导体层206与鳍状物基板202'之间的间隙258，而沉积栅极界面层262与栅极介电层264之后的间隙258中无多余空间。一些实施例在沉积时的间隙258中，位于栅极界面层262的两侧表面上的栅极介电层264合并在一起。填入间隙258的栅极界面层262与栅极介电层264一起视作基板隔离层268。基板隔离层268包括介电材料，并隔离抗击穿层如第二半导体层206与鳍状物基板202'(如基板202)，因此可降低外延的源极/漏极结构240之间的接面漏电流与栓锁问题，并改善装置200的效能。一些实施例在第四半导体层210B之间的空间中，栅极界面层262的厚度为约0nm至约3nm，且栅极介电层264的厚度为约1nm至约5nm，如上所述。在基板隔离层268中，栅极界面层262的厚度为约0.5nm至约3nm，而栅极介电层264的厚度为约1nm至约9nm。在一些实施例中，基板隔离层268中的栅极界面层262与栅极介电层264之间的厚度比例为约0.05至约3，端视间隙258的高度H1以及栅极界面层262与栅极介电层264的沉积时间而定。基板隔离层268的高度为约2nm至约10nm，而第四半导体层210B之间的空间的高度H3为约4nm至约15nm。此外，由于第一半导体层204与第三半导体层210A包含相同材料，因此可同时移除并填入上述两者。因此不需多余步骤隔离，且本发明实施例的全绕式栅极装置的制作方法可与现存的全绕式栅极工艺相容。此外，现有的全绕式栅极装置例子中，基体硅基板可用于实现隔离，因此可减少制作成本。
在一些实施例中，金属栅极266可包含功函数金属层形成于栅极介电层264上，以及基体导电层形成于功函数金属层上。功函数金属层可包含任何合适材料，比如氮化钛、氮化钽、钌、钼、钨、铂、钛、铝、碳化钽、碳氮化钽、氮化钽硅、氮化钛硅、其他合适材料、或上述的组合。在一些实施例中，功函数金属层包含相同或不同形态多个材料层(如均为n型功函数金属或均为p型功函数金属)，以达所需的临界电压。基体导电层可包含铝、铜、钨、钴、钌、其他合适导电材料、或上述的组合。金属栅极堆叠260可包含其他材料层如阻障层、粘着层、硬遮罩层、及/或盖层。金属栅极堆叠260的金属栅极266与多种其他层的形成方法可为任何合适方法，比如化学气相沉积、原子层沉积、物理气相沉积、镀制法、化学氧化、热氧化、其他合适方法、或上述的组合。如上所述，金属栅极266只填入第四半导体层210B之间的空间，而不填入抗击穿层如第二半导体层206与鳍状物基板202'之间的间隙258。换言之，基板隔离层268不包括导电材料(如金属栅极266)，而只包括介电材料(如栅极界面层262及/或栅极介电层264)。
步骤165之后可进行一或多道研磨工艺如化学机械研磨，以移除任何多余的导电材料并平坦化装置200的上表面。
如图1与图17A至图17C所示，方法100的步骤170进行后续工艺以完成制作装置200。举例来说，可形成源极/漏极接点270，如图17A与图17C所示。在一些实施例中，可移除源极/漏极区中的层间介电层254的部分，以形成接点开口于装置200的源极/漏极区中，并经由接点开口露出外延的源极/漏极结构240。接着将导电材料填入源极/漏极接点开口，并可进行化学机械研磨工艺移除任何多余的导电材料，以形成源极/漏极接点270。在步骤170中，可形成多种其他接点、通孔、线路、与多层内连线结构(比如金属层与层间介电层)于基板202上，其设置为连接多种结构以形成可含一或多个多栅极装置的功能电路。
图18是本发明一些实施例中，具有多栅极结构的装置200沿着平面C-C'的剖视图。装置200包括的结构与图2A至图2C到图17A至图17C所述的结构类似，但具有多栅极结构。以图18为例，装置200包括基板202，以及蚀刻基板202的顶部所形成的鳍状物基板202'。鳍状物基板202'具有第一掺质浓度。抗击穿层如第二半导体层206位于鳍状物基板202'上，并具有第二掺质浓度。第二掺质浓度大于第一掺质浓度。抗击穿层如第二半导体层206与鳍状物基板202'隔有包含介电材料的基板隔离层268。装置200亦包括纳米结构形成于抗击穿层上，且纳米结构包括在Z方向中彼此垂直分开的第四半导体层210B。金属栅极堆叠260A、260B、与260C(一起视作金属栅极堆叠260)彼此平行并包覆通道区中的纳米结构的每一第四半导体层210B。金属栅极堆叠260A、260B、与260C的每一者包括包覆第四半导体层210B的栅极界面层262，位于栅极界面层262上的栅极介电层264、以及位于栅极介电层264上的金属栅极266。金属栅极堆叠260的介电材料(如栅极界面层262及/或栅极介电层264)填入基板隔离层268，以分隔抗击穿层如第二半导体层206与鳍状物基板202'。外延的源极/漏极结构240A与240B位于纳米结构的源极/漏极区中。源极/漏极接点270A与270B分别位于外延的源极/漏极结构240A与240B上，并分别直接接触外延的源极/漏极结构240A与240B。栅极间隔物226形成于金属栅极堆叠260与源极/漏极接点270A及270B之间。内侧间隔物230形成于金属栅极堆叠260与外延的源极/漏极结构240A及240B之间。
如图18所示，抗击穿层如第二半导体层206与基板隔离层268在X方向中连续地延伸于鳍状物基板202'之上以及金属栅极堆叠260A、外延的源极/漏极结构240A、金属栅极堆叠260B、外延的源极/漏极结构240B、与金属栅极堆叠260C之下而不中断。换言之，外延的源极/漏极结构240A及240B与鳍状物基板202'(如基板202)隔有抗击穿层如第二半导体层206与基板隔离层268。由于抗击穿层如第二半导体层206的掺质浓度(比如1×1017原子/cm-3至约1×1020原子/cm-3)大于鳍状物基板202'的掺质浓度(比如1×1015原子/cm-3至约1×1019原子/cm-3)，且抗击穿层如第二半导体层206与鳍状物基板202'隔有基板隔离层268，因此可缓解外延的源极/漏极结构240A与外延的源极/漏极结构240B之间的接面漏电流问题并改善装置200的效能。
本发明提供许多不同实施例。此处公开具有自基板隔离的半导体装置与其制作方法。例示性的半导体装置包括鳍状物基板，具有第一掺质浓度；抗击穿层，位于鳍状物基板上，其中抗击穿层具有第二掺质浓度，且第二掺质浓度大于第一掺质浓度；纳米结构，包括多个半导体层位于抗击穿层上；栅极结构，位于纳米结构上并包覆半导体层的每一者，其中栅极结构包括栅极介电层与栅极；第一外延的源极/漏极结构与第二外延的源极/漏极结构位于抗击穿层上，其中栅极结构位于第一外延的源极/漏极结构与第二外延的源极/漏极结构之间；以及隔离层，位于抗击穿层与鳍状物基板之间，其中隔离层的材料与栅极介电层的材料相同。
在一些实施例中，抗击穿层与隔离层延伸于第一外延的源极/漏极结构、栅极结构、与第二外延的源极/漏极结构之下而不中断。在一些实施例中，栅极介电层与隔离层包括界面层与高介电常数的介电层。在一些实施例中，隔离层的厚度小于纳米结构的两个相邻的半导体层之间的距离。在一些实施例中，隔离层的厚度小于栅极介电层的厚度的两倍。在一些实施例中，鳍状物基板为自半导体装置的基体基板延伸的第一主动区，半导体装置还包括隔离结构位于基体基板上，其中隔离结构分隔第一主动区与半导体装置的第二主动区，且其中隔离结构的上表面低于隔离层的上表面。在一些实施例中，半导体层包括第三掺质浓度，其中鳍状物基板的第一掺质浓度大于纳米结构的半导体层的第三掺质浓度。
在一些实施例中，纳米结构的半导体层的第三掺质浓度小于约5×1017原子/cm-3。在一些实施例中，抗击穿层的第二掺质浓度为约1×1017原子/cm-3至约1×1020原子/cm-3。在一些实施例中，鳍状物基板的第一掺质浓度为约1×1015原子/cm-3至约1×1019原子/cm-3。
另一例示性的半导体装置包括鳍状结构，具有第一掺杂层位于第二掺杂层上，其中第一掺杂层的第一掺质浓度大于第二掺杂层的第二掺质浓度；高介电常数的介电层，位于鳍状结构中的第一掺杂层与第二掺杂层之间；第一源极/漏极结构与第二源极/漏极结构，位于第一掺杂层上；半导体层，位于第一掺杂层上，其中半导体层更位于第一源极/漏极结构与第二源极/漏极结构之间；以及栅极堆叠，围绕半导体层，使栅极堆叠的一部分位于第一掺杂层与半导体层之间。
在一些实施例中，高介电常数的介电层的厚度小于栅极堆叠位于第一掺杂层与半导体层之间的部分的厚度。
在一些实施例中，另一例示性的半导体装置还包括介电层位于高介电常数的介电层与第一掺杂层之间，以及位于高介电常数的介电层与第二掺杂层之间，其中鳍状结构包括硅，介电层包括硅与氧，且高介电常数的介电层包括铪与氧。在一些实施例中，半导体层包括硅。
在一些实施例中，半导体层为第一半导体层，且半导体装置还包括第二半导体层位于第一半导体层上并位于第一源极/漏极结构与第二源极/漏极结构之间，其中栅极堆叠围绕第二半导体层并位于第一半导体层与第二半导体层之间。
例示性的半导体装置的形成方法包括形成鳍状结构于基板上，其中鳍状结构包括第一半导体层、第二半导体层位于第一半导体层上、第三半导体层位于第二半导体层上、以及第四半导体层位于第三半导体层上，其中第一半导体层的厚度小于第三半导体层的厚度，且第二半导体层的掺杂浓度大于基板的掺杂浓度；形成虚置栅极结构于鳍状结构的第一区上；自鳍状结构的第二区与第三区移除第三半导体层与第四半导体层，其中第一区位于第二区与第三区之间；分别形成第一源极/漏极结构与第二源极/漏极结构于第二区与第三区中的第二半导体层上；移除虚置栅极结构以露出鳍状结构的第一区；选择性移除第一半导体层与第三半导体层，以形成基板与第二半导体层之间的第一间隙以及第二半导体层与第四半导体层之间的第二间隙；形成栅极介电层于第一间隙与第二间隙中，其中栅极介电层填入第一间隙，且其中栅极介电层包覆第四半导体层并部分填入第二间隙；以及形成栅极于第二间隙中的栅极介电层上。
在一些实施例中，形成鳍状结构的步骤包括沉积含第一材料的第一半导体层于基板上；沉积含第二材料的第二半导体层于基板上；进行布植工艺于第二半导体层上；在布植工艺之后，沉积含第一材料的第三半导体层于第二半导体层上；沉积含第二材料的第四半导体层于第三半导体层上；以及图案化第一半导体层、第二半导体层、第三半导体层、与第四半导体层以形成鳍状结构。
在一些实施例中，形成栅极介电层于第一间隙与第二间隙中的步骤包括：沉积第一介电材料于第一间隙与第二间隙中，其中第一介电材料包覆第一区中的第二半导体层与第四半导体层；以及沉积第二介电材料于第一间隙与第二间隙中的第一介电材料上，其中第一介电材料与第二介电材料填入第二间隙。
在一些实施例中，方法还包括掺杂第四半导体层，使第四半导体层的掺杂浓度小于第二半导体层的掺杂浓度。
上述实施例的特征有利于本技术领域中技术人员理解本发明。本技术领域中技术人员应理解可采用本发明作基础，设计并变化其他工艺与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中技术人员亦应理解，这些等效置换并未脱离本发明构思与范围，并可在未脱离本发明的构思与范围的前提下进行改变、替换、或变动。

Claims (1)

1.一种半导体装置，包括：
一鳍状物基板，具有一第一掺质浓度；
一抗击穿层，位于该鳍状物基板上，其中该抗击穿层具有一第二掺质浓度，且该第二掺质浓度大于该第一掺质浓度；
一纳米结构，包括多个半导体层位于该抗击穿层上；
一栅极结构，位于该纳米结构上并包覆所述多个半导体层的每一者，其中该栅极结构包括一栅极介电层与一栅极；
一第一外延的源极/漏极结构与一第二外延的源极/漏极结构位于该抗击穿层上，其中该栅极结构位于该第一外延的源极/漏极结构与该第二外延的源极/漏极结构之间；以及
一隔离层，位于该抗击穿层与该鳍状物基板之间，其中该隔离层的材料与该栅极介电层的材料相同。
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US11145765B2 (en) 2019-09-26 2021-10-12 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around structure with self substrate isolation and methods of forming the same
US11495682B2 (en) * 2020-02-27 2022-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11335552B2 (en) * 2020-04-17 2022-05-17 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with oxide semiconductor channel
US11545559B2 (en) * 2021-04-14 2023-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
CN113611743B (zh) 2021-06-11 2022-06-07 联芯集成电路制造(厦门)有限公司 半导体晶体管结构及其制作方法
US20220416044A1 (en) * 2021-06-25 2022-12-29 Intel Corporation Lateral confinement of source drain epitaxial growth in non-planar transistor for cell height scaling
US20230268411A1 (en) * 2022-02-23 2023-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method for manufacturing the same
EP4307368A4 (en) 2022-05-31 2024-08-21 Changxin Memory Tech Inc SEMICONDUCTOR STRUCTURE AND MANUFACTURING METHODS THEREFOR
US20240234502A9 (en) * 2022-10-25 2024-07-11 Samsung Electronics Co., Ltd. Semiconductor device

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100550343B1 (ko) * 2003-11-21 2006-02-08 삼성전자주식회사 다중 채널 모오스 트랜지스터를 포함하는 반도체 장치의제조 방법
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
JP2015015287A (ja) * 2013-07-03 2015-01-22 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10074730B2 (en) * 2016-01-28 2018-09-11 International Business Machines Corporation Forming stacked nanowire semiconductor device
US9608069B1 (en) * 2016-04-13 2017-03-28 Intenational Business Machines Corporation Self aligned epitaxial based punch through control
US10297508B2 (en) * 2017-08-31 2019-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
KR102509307B1 (ko) * 2018-09-19 2023-03-10 삼성전자주식회사 반도체 장치
US11462536B2 (en) * 2018-09-28 2022-10-04 Intel Corporation Integrated circuit structures having asymmetric source and drain structures
US10832960B2 (en) * 2019-02-07 2020-11-10 International Business Machines Corporation Quadruple gate dielectric for gate-all-around transistors
US12094972B2 (en) * 2019-05-08 2024-09-17 Globalfoundries U.S. Inc. Gate-all-around field effect transistors having end portions of nanosheet channel layers adjacent to source/drain regions being wider than the center portions
US11145765B2 (en) 2019-09-26 2021-10-12 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around structure with self substrate isolation and methods of forming the same

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