CN102005469A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体器件及其制造方法。提供一种可以改善FINFET中的寄生电阻的技术。在本发明的FINFET中，由层叠膜形成侧壁SW。具体而言，侧壁SW由氧化硅膜OX1、形成在氧化硅膜OX1上的氮化硅膜SN1、以及形成在氮化硅膜SN1上的氧化硅膜OX2构成。另一方面，在鳍FIN1的侧墙上未形成有侧壁SW。如前所述，在本发明中，在栅电极G1的侧墙上形成有侧壁SW，而在鳍FIN1的侧墙上未形成有侧壁SW。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造技术，特别涉及一种对包含鳍式场效应晶体管(FINFET：FIN Field Effect Transistor)的半导体器件及其制造技术适用并有效的技术。
背景技术
在日本特开2008-10790号公报(专利文献1)中记载有与FINFET有关的技术。特别是，在构成鳍式FINFET的栅电极的侧墙上形成有侧壁，但在鳍的侧墙也形成有侧壁。所述侧壁由氧化硅膜/氮化硅膜/氧化硅膜的层叠膜构成。
在日本特开昭63-182866号公报(专利文献2)中记载有在栅电极的侧墙上形成由氧化硅膜/氮化硅膜/氧化硅膜构成的侧壁的技术。
专利文献1：日本特开2008-10790号公报
专利文献2：日本特开昭63-182866号公报
发明内容
近年来，在使用了硅的LSI(Large Scale Integration)中，其构成要素即MISFET(金属绝缘半导体场效应晶体管：Metal Insulator Semiconductor Field Effect Transistor)的尺寸特别是栅电极的栅长一直朝着缩小的方向发展。所述MISFET的缩小化遵循比例缩小规则不断深入发展，而在每次器件的更新换代中，也会遇到各种各样的问题，而如何在抑制MISFET的短沟道效应的同时确保高电流驱动力，变得越来越困难。因此，开发新结构的器件以代替现有的平面型MISFET的研究也在不断深入开展。
FINFET即是上述新结构器件之一种，与平面型MISFET不同，为三维结构的MISFET。近几年来，FINFET作为重要的器件候补备受关注。
FINFET具有对半导体层进行加工而形成的鳍。所述鳍为呈较细的短栅状(长方体形状)的区域，以所述鳍的两侧面部作为FINFET的沟道使用。而且，FINFET的栅电极以横跨鳍的方式形成在鳍的两侧面部上，呈所谓的双栅极结构。与现有的单栅极结构MISFET相比，如上所述构成的FINFET中，栅电极所具有的对沟道区域的势垒控制性(Potential Control)良好。因此，FINFET的优点是：源极区域和漏极区域之间的抗击穿效应较高，可以抑制更短的栅长下的短沟道效应。而且，在FINFET中，因为用鳍的两侧面部作沟道用，所以可使电流流过的沟道区域的面积增大，从而可获得较高的电流驱动力。也就是说，FINFET既可抑制短沟道效应又可确保高电流驱动力。
例如，在专利文献1所记载的FINFET中，在栅电极的侧墙上形成有侧壁，但是在所述栅电极的侧墙上形成侧壁的工序中，也在鳍的侧墙上形成侧壁。此时，由于在鳍的侧墙上形成有侧壁，所以将难于将均匀且高浓度的杂质注入鳍的侧面。而且，所述侧壁SW也将成为在将鳍的表面进行硅化物化时的主要障碍。由此可知，要改善鳍侧面的寄生电阻非常困难。
本发明的目的在于：提供一种能够改善FINFET中的寄生电阻的技术。
本发明的所述内容及所述内容以外的目的和新特征在本说明书的描述及附图说明中写明。
下面简要说明关于本专利申请书中所公开的发明中具有代表性的实施方式的概要。
具有代表性的实施方式所涉及的半导体器件，包括形成在半导体芯片的第一区域的第一金属绝缘半导体场效应晶体管。所述第一金属绝缘半导体场效应晶体管包括：(a)绝缘体上硅衬底，所述绝缘体上硅衬底由衬底层、形成在所述衬底层上的埋入绝缘层以及形成在所述埋入绝缘层上的半导体层形成；(b)长方体状鳍，所述长方体鳍是对所述半导体层进行加工而形成，且在第一方向上具有长边；(c)第一源极区域，所述第一源极区域是对所述半导体层进行加工而形成，且与所述鳍的一端相连接；(d)第一漏极区域，所述第一漏极区域是对所述半导体层进行加工而形成，且与所述鳍的另一端相连接；(e)第一栅极绝缘膜，所述第一栅极绝缘膜形成在所述鳍的表面上；以及(f)第一栅电极，所述第一栅电极在与所述第一方向交叉的第二方向上延伸，并且在与所述鳍交叉的区域经由所述第一栅极绝缘膜横跨所述鳍的表面上。这里，在所述第一栅电极的侧墙上形成有侧壁，另一方面，在所述鳍的侧墙上未形成有侧壁。
具有代表性的实施方式所涉及的半导体器件的制造方法，所述半导体器件的制造方法包括以下工序：工序a，即准备绝缘体上硅衬底的工序，所述绝缘体上硅衬底由衬底层、形成在所述衬底层上的埋入绝缘层以及形成在所述埋入绝缘层上的半导体层形成；以及工序b，在所述绝缘体上硅衬底的第一区域形成第一金属绝缘半导体场效应晶体管。所述工序b具有以下工序：工序b1，对所述绝缘体上硅衬底的所述半导体层进行加工，以形成在第一方向上具有长边的长方体状鳍、与所述鳍的一端连接的第一源极区域以及与所述鳍的另一端连接的第一漏极区域；工序b2，在所述鳍的表面上形成第一栅极绝缘膜的工序；工序b3，在已形成有所述鳍的所述绝缘体上硅衬底上形成覆盖所述鳍的第一导体膜的工序；工序b4，在所述第一导体膜上形成硬掩膜的工序；工序b5，将所述硬掩膜图案化的工序；工序b6，将已经图案化的所述硬掩膜作为掩膜对所述第一导体膜进行加工，以形成第一栅电极的工序，所述第一栅电极被配置为：在与所述第一方向交叉的第二方向上延伸，并且在与所述鳍交叉的区域经由所述第一栅极绝缘膜横跨所述鳍的表面上；工序b7，将导电型杂质导入从所述第一栅电极露出的所述鳍、所述第一源极区域以及所述第二漏极区域；工序b8，在所述工序b7后，在所述绝缘体上硅衬底上形成第一绝缘膜的工序；工序b9，在所述第一绝缘膜上形成第二绝缘膜的工序；工序b10，在所述第二绝缘膜上形成第三绝缘膜的工序；工序b11，对形成在所述鳍的侧墙上的所述第三绝缘膜进行各向异性蚀刻，直至所述第三绝缘膜被除去为止，以使所述第三绝缘膜残留在所述第一栅电极的侧墙上，而将形成在所述鳍的侧墙上的所述第三绝缘膜除去的工序；工序b12，以残留的所述第三绝缘膜作为掩膜对所述第二绝缘膜进行蚀刻，以使所述第三绝缘膜和所述第二绝缘膜残留在所述第一栅电极的侧墙上，而除去形成在所述鳍的侧墙上的所述第二绝缘膜；工序b13，以残留的所述第三绝缘膜与所述第二绝缘膜作为掩膜对所述第一绝缘膜进行蚀刻，以使所述第一绝缘膜、所述第二绝缘膜以及所述第三绝缘膜残留在所述第一栅电极的侧墙上，并形成由所述第一绝缘膜、所述第二绝缘膜以及所述第三绝缘膜构成的侧壁，而除去形成在所述鳍的侧墙上的所述第一绝缘膜；以及工序b14，将导电性杂质导入从所述侧壁露出的所述鳍、所述第一源极区域与所述第一漏极区域的工序。
下面简要说明关于本专利申请书中所公开的发明中根据具有代表性的实施方式所得到的效果。
可改善FINFET中的寄生电阻。
附图说明
图1所示的是本发明实施方式1中的半导体芯片的平面布置结构。
图2所示的是实施方式1中的FINFET结构的立体图。
图3所示的是实施方式1中的FINFET、部分耗尽型MISFET以及散装型MISFET的剖面结构的剖面图。
图4是说明本发明中的课题的图，是表示FINFET的制造工序的剖面图。
图5所示的是接着图4的FINFET的制造工序的剖面图。
图6所示的是接着图5的FINFET的制造工序的剖面图。
图7所示的是接着图6的FINFET的制造工序的剖面图。
图8所示的是实施方式1中的半导体器件的制造工序的剖面图。
图9所示的是接着图8的半导体器件的制造工序的剖面图。
图10所示的是接着图9的半导体器件的制造工序的剖面图。
图11所示的是接着图10的半导体器件的制造工序的剖面图。
图12所示的是接着图11的半导体器件的制造工序的剖面图。
图13所示的是接着图12的半导体器件的制造工序的剖面图。
图14所示的是接着图13的半导体器件的制造工序的剖面图。
图15所示的是接着图14的半导体器件的制造工序的剖面图。
图16所示的是接着图15的半导体器件的制造工序的剖面图。
图17所示的是接着图16的半导体器件的制造工序的剖面图。
图18所示的是接着图17的半导体器件的制造工序的剖面图。
图19所示的是接着图18的半导体器件的制造工序的剖面图。
图20所示的是接着图19的半导体器件的制造工序的剖面图。
图21所示的是接着图20的半导体器件的制造工序的剖面图。
图22所示的是接着图21的半导体器件的制造工序的剖面图。
图23所示的是接着图22的半导体器件的制造工序的剖面图。
图24所示的是接着图23的半导体器件的制造工序的剖面图。
图25所示的是接着图24的半导体器件的制造工序的剖面图。
图26所示的是接着图25的半导体器件的制造工序的剖面图。
图27所示的是接着图26的半导体器件的制造工序的剖面图。
图28所示的是接着图27的半导体器件的制造工序的剖面图。
图29所示的是接着图28的半导体器件的制造工序的剖面图。
图30所示的是接着图29的半导体器件的制造工序的剖面图。
图31所示的是接着图30的半导体器件的制造工序的剖面图。
图32所示的是表示实施方式2中的FINFET的概略结构图。
图33是沿图32中的A-A线剖开的剖面图。
图34所示的是表示实施方式4中的FINFET的制造工序的剖面图。
图35所示的是接着图34的FINFET的制造工序的剖面图。
图36所示的是接着图35的FINFET的制造工序的剖面图。
图37所示的是接着图36的FINFET的制造工序的剖面图。
符号说明
1            CPU
1S           衬底层
2            RAM
3            模拟电路
4            EEPROM
5            闪烁存储器
6            I/O电路
BD           体区域
BOX          埋入绝缘层
CHP          半导体芯片
CIL          接触层间绝缘膜
CS           硅化钴膜
DMY          虚拟膜
DR1          漏极区域
DR2          漏极区域
DR3          漏极区域
EPI          外延层
EX1          低浓度n型杂质扩散区域
EX2          低浓度n型杂质扩散区域
EX3          浅n型杂质扩散区域
FIN1         鳍
FR1        抗蚀膜
FR2        抗蚀膜
FR3        抗蚀膜
G1         栅电极
G2         栅电极
G3         栅电极
GOX1       栅极绝缘膜
GOX2       栅极绝缘膜
GOX3       栅极绝缘膜
HM1        硬掩膜
HM2        硬掩膜
HM3        硬掩膜
IL1        层间绝缘膜
L1         第一层布线
NR1        高浓度n型杂质扩散区域
NR2        高浓度n型杂质扩散区域
NR3        深n型杂质扩散区域
OX1        氧化硅膜
OX2        氧化硅膜
PLG1       柱塞
POX1       垫氧化膜
POX2       垫氧化膜
POX3       垫氧化膜
POX4       垫氧化膜
PF1        多晶硅膜
PWL        p型阱
SIL        硅层
SN1        氮化硅膜
SN2        氮化硅膜
SR1        源极区域
SR2        源极区域
SR3        源极区域
SW         侧壁
SWF        侧壁
WD1        沟渠
具体实施方式
以下实施方式中，为了方便，在必要时将几个部分或将实施方式分割来说明，除了需要特别说明的以外，这些都不是彼此独立且无关系的，而是与其它一部分或者全部的变形例、详细内容及补充说明等相互关联的。
此外，在以下实施方式中提及要素数等(包括个数、数值、量、范围等)时，除了特别说明及原理上已经明确限定了特定的数量等除外，所述的特定数并非指固定的数量，而是可大于等于该特定数或可小于等于该特定数。
而且，在以下实施方式中，除了特别说明及原理上已经明确了是必要时除外，所述的构成要素(包括要素步骤等)也并非是必须的要素。
同样地，在以下实施方式中提及的构成要素等的形状、位置关系等时，除了特别说明时及原理上已经明确了并非如此时，实质上包括与前述形状等相近或者类似的。同理，前述的数值及范围也同样包括与其相近的。
为了说明实施方式的所有图中，原则上对同一构件采用同一符号，省略掉重复的说明。另外，为了使图面简单易懂，有时会给平面图加上剖面线。
(实施方式1)
下面参照附图对实施方式1中的半导体器件进行说明。首先，对已形成有含微型计算机的系统的半导体芯片的平面布置结构进行说明。图1所示的是表示实施方式1中的半导体芯片CHP的平面布置结构的图。在图1中，半导体芯片CHP具有CPU(Central Process ing Unit)1、RAM(Random Access Memory)2、模拟电路3、EEPROM(Electrically Erasable Programmable ReadOnly Memory)4、闪烁存储器5以及I/O(Input/Output)电路6等。
CPU(电路)1也被称为中央运算处理装置，相当于计算机等的心脏部。所述CPU1从存储装置读取并解读命令，再据此进行各种各样的运算和控制。
RAM(电路)2是一种能够随机存储和读取信息的存储器，也就是说RAM(电路)2能够读出随时存储的存储信息、以及重新写入存储信息，也被称为可随时读写的存储器。作为IC存储器的RAM，有使用了动态电路的DRAM(Dynamic RAM)和使用了静态电路的SRAM(Static RAM)两种。DRAM是需要存储保持操作的随时读写存储器；SRAM是不需要存储保持操作的随时读写存储器。在实施方式1中，RAM2由SRAM构成。
模拟电路3是一种对随时间连续变化的电压及电流信号即模拟信号进行处理的电路。例如由放大电路、转换电路、调制电路、振荡电路、电源电路等构成。
EEPROM4及闪烁存储器5是一种可电擦写写入操作和删除操作的非易失性存储器，也被称为电可擦可编程只读存储器。所述EEPROM4及闪烁存储器5的存储单元由存储(memory)用的晶体管构成，例如由MONOS(Metal Oxide Nitride Oxide Semiconductor)型晶体管、MNOS(Metal Nitride Oxide Semiconductor)型晶体管构成。EEPROM4和闪烁存储器5的写入操作和删除操作利用了例如福勒-诺德海姆型沟道现象。此外，也能够利用热电子、热空穴进行写入操作和删除操作。EEPROM4及闪烁存储器5的不同点在于：例如，EEPROM4为可以字节单位删除的非易失性存储器，而闪烁存储器5则为可以字线单位进行删除的非易失性存储器。一般情况下，闪烁存储器5内存储有用于在CPU1内进行各种各样的处理的程序等。相对于此，EEPROM4内则存储有改写频度较高的各种数据。
I/O电路6是输入输出电路，是用以从半导体芯片CHP内向连接在半导体芯片CHP外部的设备输出数据、或者用以从连接在半导体芯片CHP外部的设备向半导体芯片内输入数据的电路。
实施方式1中的半导体芯片CHP按以上所述构成。下面，对形成在半导体芯片CHP上的半导体元件的结构进行说明。在实施方式1中，RAM2由FINFET构成；CPU1由部分耗尽型MISFET构成；I/O电路6由散装型MISFET构成。也就是说，实施方式1中的半导体芯片CHP上混合载装有FINFET、部分耗尽型MISFET、散装型MISFET。下面，对形成在半导体芯片CHP上的FINFET、部分耗尽型MISFET以及散装型MISFET的结构分别进行说明。
首先，对构成RAM2(SRAM)的FINFET的结构进行说明。为了便于理解FINFET的结构，用立体图说明FINFET的结构。图2所示的是，例如n沟道型FINFET的结构的立体图。在图2中，在衬底层1s上形成有埋入绝缘层BOX。而且，在所述埋入绝缘层BOX上形成有源极区域SR1、鳍FIN1以及漏极区域DR1。也就是说，在SOI衬底中，在埋入绝缘层BOX上形成有硅层，对所述硅层进行加工，便形成了源极区域SR1、鳍FIN1以及漏极区域DR1。具体而言，在源极区域SR1和漏极区域DR1之间形成有在Y方向上具有长边的长方体状鳍FIN1，所述鳍FIN1的一端连接在源极区域SR1上，另一端连接在漏极区域DR1上。此时，源极区域SR1含有高浓度n型杂质扩散区域NR1和硅化钴膜CS；漏极区域DR1也含有高浓度n型杂质扩散区域NR1和硅化钴膜CS。
而且，在n沟道型FINFET中形成有栅电极G1，所述栅电极G1在与Y方向交叉的X方向上延伸，并且在与鳍FIN1交叉的区域经由栅极绝缘膜(图中未示出)横跨在鳍FIN1的表面上。此时，鳍FIN1中被栅电极G1覆盖的区域具有沟道区域的功能。特别是，被栅电极G1覆盖的鳍FIN1的侧面具有沟道区域的功能。也就是说，实施方式1中的FINFET成为构成鳍FIN1的长方体的两侧侧面和上表面用作沟道区域的三栅极结构。在栅电极G1上形成有例如由氧化硅膜构成的硬掩膜HM1，在栅电极G1两侧的侧墙上形成有侧壁SW。这里，鳍FIN1中存在被栅电极G1覆盖的区域和不被栅电极G1、侧壁SW覆盖的区域。被栅电极G1覆盖的区域成为沟道区域，不被栅电极G1、侧壁SW覆盖的区域成为源极区域SR1、漏极区域DR1的一部分。详细而言，在鳍FIN1中与栅电极G1匹配形成有低浓度n型杂质扩散区域(图中未示出)，而且形成有与侧壁SW匹配的高浓度n型杂质扩散区域NR1。
在实施方式1的FINFET中，侧壁SW由层叠膜形成。具体而言，侧壁SW由氧化硅膜OX1、形成在氧化硅膜OX1上的氮化硅膜SN1、形成在氮化硅膜SN1上的氧化硅膜OX2构成。另一方面，在鳍FIN1的侧壁上未形成有侧壁SW。如上所述，实施方式1的特点在于：在栅电极G1的侧壁上形成侧壁SW，并且，在鳍FIN1的侧壁上不形成侧壁SW。特别是，在实施方式1中，由于在将鳍FIN1的两侧面和上表面用作沟道的三栅极结构FINFET中，在栅电极G1的侧墙上形成侧壁SW，而不在鳍FIN1的侧墙上形成侧壁SW，所以设法使侧壁SW由氧化硅膜OX1、氮化硅膜SN1以及氧化硅膜OX2的层叠膜形成。如上所述，由膜质不同的层叠膜形成侧壁SW，便能够加工成一种仅在栅电极G1的侧墙上形成侧壁SW而不在鳍FIN1的侧墙上形成侧壁SW的结构。通过后述的制造方法详细说明该特征。
形成接触层间绝缘膜CIL以覆盖如上所述构成的n沟道型FINFET，并形成贯穿所述接触层间绝缘膜CIL且与n沟道型FINFET的源极区域SR1、漏极区域DR1连接的柱塞PLG1。而且，在已形成有柱塞PLG1的接触层间绝缘膜CIL上形成有第一层布线L1。
接下来，参考剖面图的图3说明实施方式1中的FINFET的结构。图3所示的是FINFET的形成区域、部分耗尽型MISFET的形成区域以及散装型MISFET的形成区域的图。在FINFET的形成区域示出了FINFET的剖面结构；在部分耗尽型MISFET的形成区域示出了部分耗尽型MISFET的剖面结构；在散装型MISFET的形成区域示出了散装型MISFET的剖面结构。
此外，在图3中，示出了以FINFET、部分耗尽型MISFET以及散装型MISFET作为n沟道型MISFET，但是FINFET、部分耗尽型MISFET以及散装型MISFET也包括p沟道型MISFET。
在图3中，在FINFET的形成区域记载了两个剖面图，左侧的剖面图所示的是沿图2中的A-A线剖开的剖面；右侧的剖面图所示的是沿图2中的B-B线剖开的剖面。
首先，参照图3中左侧的FINFET的形成区域的剖面图对FINFET的剖面结构进行说明。在衬底层1S上形成有埋入绝缘层BOX，在所述埋入绝缘层BOX上形成硅层。SOI衬底由所述衬底层1S、埋入绝缘层BOX以及硅层构成。对所述SOI衬底的硅层进行加工，便在埋入绝缘层BOX上形成鳍FIN1。接着，形成覆盖所述鳍FIN1的两个侧面和上表面的栅极绝缘膜GOX1，并经由所述栅极绝缘膜GOX1形成覆盖鳍FIN1的栅电极G1。在所述栅电极G1上形成硬掩膜HM1，在所述硬掩膜HM1上形成接触层间绝缘膜CIL。最后，在接触层间绝缘膜CIL上形成层间绝缘膜IL1。
接下来，参照图3中右侧的FINFET的形成区域的剖面图对FINFET的剖面结构进行说明。在衬底层1S上形成埋入绝缘层BOX，并在所述埋入绝缘层BOX上形成鳍FIN1。也就是说，鳍FIN1由形成在埋入绝缘层BOX上的SOI衬底的硅层形成。在所述鳍FIN1上形成栅极绝缘膜GOX1，并在栅极绝缘膜GOX1上形成栅电极G1。而且，在所述栅电极G1上形成硬掩膜HM1，在栅电极G1两侧的侧墙上形成有侧壁SW。在实施方式1中，形成在栅电极G1两侧的侧墙上的侧壁SW由氧化硅膜OX1、氮化硅膜SN1以及氧化硅膜OX2的层叠膜构成。
在形成在栅电极G1的下层的鳍FIN1内形成有低浓度n型杂质扩散区域(延伸区域)EX1，在低浓度n型杂质扩散区域EX1外侧的鳍FIN1内形成有高浓度n型杂质扩散区域NR1。在所述高浓度n型杂质扩散区域NR1的表面上形成有硅化钴膜CS。此时，源极区域SR1和漏极区域DR1由低浓度n型杂质扩散区域EX1、高浓度n型杂质扩散区域NR1和硅化钴膜CS形成。硅化钴膜CS是为了使源极区域SR1和漏极区域DR1的薄层电阻减小而形成，也可以用硅化钛膜、硅化镍膜或者硅化铂膜等硅化物膜代替硅化钴膜CS。
形成接触层间绝缘膜CIL以覆盖如上所述构成的FINFET，并形成贯通所述接触层间绝缘膜CIL且与FINFET的源极区域SR1、漏极区域DR1连接的柱塞PLG1。而且，在已形成有柱塞PLG1的接触层间绝缘膜CIL上形成有第一层布线L1。
在实施方式1中，构成SRAM的内部电路的半导体元件由FINFET形成，对由FINFET构成内部电路的优点进行说明。近年来，半导体芯片的缩小化不断深入，形成在半导体芯片上的MISFET的尺寸，特别是栅电极的栅长的缩小化在不断深入。MISFET的缩小化遵循比例缩小规则不断深入发展。随着MISFET的缩小化，在如何抑制MISFET的短沟道效应的同时确保高电流驱动力，变得越来越困难。因此，市场上希望出现可以代替现有的平面型MISFET的新结构器件。
FINFET就是上述的新结构器件之一，是与平面型MISFET不同的三维结构的MISFET。如上所述，FINFET具有对半导体层进行加工而形成的鳍。所述鳍为呈较细的短栅状(长方体形状)的区域，以所述鳍的两侧面部作为FINFET的沟道使用。而且，FINFET的栅电极以横跨鳍的方式形成在鳍的两侧面部和上表面部上，为所谓的三栅极结构。与现有的平面型MISFET相比，如上所述构成的FINFET中，栅电极所具有的对沟道区域的势垒控制性(Potential Control)良好。因此，FINFET的优点是：源极区域和漏极区域之间的抗击穿效应较高，可以抑制更短的栅长下的短沟道效应。而且，在FINFET中，由于用鳍的两侧面部和上表面部作沟道用，所以可使电流流过的沟道区域的面积增大，从而可获得较高的电流驱动力。也就是说，FINFET是一种具有既可抑制短沟道效应又可确保高电流驱动力的优点的器件。因此，FINFET非常适用于使用了已细微化的MISFET的SRAM。
而且，例如，现有的平面型MISFET是通过调整沟道区域中的杂质浓度来控制阈值电压。此时，如果不断缩小平面型MISFET，根据比例缩小规则，导入沟道区域的杂质浓度将会增高。也就是说，在现有的平面型MISFET中，因为一旦实施缩小化，源极区域和漏极区域间就会接近而容易产生击穿，所以要提高形成在源极区域和漏极区域之间的沟道的杂质浓度，以抑制击穿。但是，因为如果沟道的杂质浓度增高，元件间的杂质浓度的偏差也增大，结果，平面型MISEFT的特性偏差将会增大。而且，通过沟道的载流子也将导致的杂质散射增大，而造成载流子的迁移率恶化现象。
特别是在SRAM中，由于MISFET的细微化正不断深入，当将细微化的平面型MISFET用于SRAM中时，会出现以下所示的问题。即，随着元件的细微化，被导入沟道区域的杂质浓度将会增高，这意味着元件的偏差也将增大，例如在要求配对(Pair)性的SRAM中，如果元件间的阈值电压有偏差，就有可能无法正常工作。因此，也可以这样认为：将已细微化的平面型MISFET用于SRAM中是有限度的。
对此，一般认为：由于FINFET的工作原理与完全耗尽型MISFET的工作原理相同，所以可降低沟道中的杂质浓度，从而可降低起因于高杂质浓度的MISFET的电气特性的偏差。也就是说，在FINFET中，不是通过调整导入沟道中的杂质的杂质浓度来控制阈值电压，而是通过适当地选择栅电极的功函数来控制FINFET的阈值电压。因此，FINFET可降低导入沟道区域(鳍)的杂质的杂质浓度，从而能够抑制由于导入沟道区域的杂质的高浓度化而导致电特性出现的偏差。由此可知，FINFET特别适用于SRAM。如上所述可知：与平面型MISFET相比，FINFET具有既可抑制短沟道效应又可确保高电流驱动力的优点，同时，由于即使细微化后也可降低沟道区域的杂质浓度，所以可以认为FINFET可广泛应用于细微的半导体元件。
如上所述，由于FINFET的工作原理与完全耗尽型MISFET的工作原理相同，所以FINFET也具有完全耗尽型MISEFT的优点。即，具备完全耗尽型MISFET中的可使表示亚阈值特性的S值降低到60mV-70mV/dec左右的优点。这里的S值是指，在漏极电压为一定时，使漏极电流变化一个数量级的亚阈值区域中的栅电压值。因此，S值越小，就减小用以增加漏极电流的栅电压值。结果，在不增加待机时的消耗电流的情况下，将阈值电压设为较低。因此，FINFET具有可在低电压下工作的优点。
因为在散装型MISFET中形成于源极区域、漏极区域和衬底或者阱之间的PN结，在完全耗尽型MISFET中并不存在，所以在完全耗尽型MISFET中，结电容非常小。由此也可将FINFET中的结电容设为很小，从而可降低FINFET的负载电容。结果，FINFET具有易于开发高速且低功耗的半导体元件的优点。
实施方式1中的FINFET形成在SOI衬底上，由于半导体元件完全被隔离，所以实施方式1中的FINFET也具有可防止包括闩锁现象的误动作的优点。但是，FINFET虽然具有如上所述的的优点，但也存在问题。
例如，在FINFET中，如图2所示，电流经鳍FIN1在源极区域SR1和漏极区域DR1之间流动。此时，由于鳍FIN1的鳍宽(图2中X方向上的宽度)很窄，所以存在寄生电阻增大的问题。因此，可以考虑将导电型杂质高浓度地注入以硅为主体的鳍FIN1中，或者在鳍FIN1的表面上形成低电阻硅化膜。此时，如果在鳍FIN1的侧墙上形成侧壁SW，所述侧壁SW就会成为障碍，而导致难以注入均匀且高浓度的杂质。而且，所述侧壁SW也将成为将鳍FIN1的表面进行硅化物化时的主要障碍。由此便出现无法谋求改善鳍FIN1侧面的寄生电阻的问题。
所述问题的出现是因为在鳍FIN1的侧墙上也形成有侧壁SW。在通常的侧壁形成工序中，如果在栅电极G1的侧墙上形成侧壁SW，则在鳍FIN1的侧墙上也将形成侧壁SW。原因如下：为了在栅电极G1的侧墙上形成侧壁SW，首先，要形成覆盖栅电极G1的氧化硅膜。但此时，所形成的氧化硅膜也覆盖鳍FIN1。将下来，通过对覆盖栅电极G1的氧化硅膜进行各向异性蚀刻，便在栅电极G1的侧墙上形成侧壁SW。但是，在对氧化硅膜进行各向异性蚀刻时，覆盖鳍FIN1的氧化硅膜也将被各向异性蚀刻。因此，在鳍FIN1的侧墙上也会形成侧壁SW。
于是，在实施方式1的FINFET中，例如，如图2所示，在栅电极G1的侧墙上形成有侧壁SW，另一方面，形成在鳍FIN1的侧墙上的侧壁SW已被除去。由此，在从鳍FIN1的侧墙高浓度地注入导电型杂质时，侧壁SW不会成为障碍，所以能够进行均匀且高浓度的杂质注入。而且，能够在不受侧壁SW阻碍地在鳍FIN1的表面上形成低电阻硅化物膜。其结果是，根据实施方式1中的FINFET，能够谋求改善鳍FIN1侧面的寄生电阻。也就是说，实施方式1的特征在于：通过在栅电极G1的侧墙上形成侧壁SW，以使源极区域SR1和漏极区域DR1成为LDD(Lightly Doped Drain)结构，另一方面，通过除去形成在鳍FIN1的侧墙上的侧壁SW，而能够在已使鳍FIN1的表面(侧墙及上表面)露出的状态下进行高浓度杂质注入以及形成硅化物膜。由此，根据实施方式1可获得减小鳍FIN1的寄生电阻的显著效果。
实施方式1中的FINFET按如上所述构成。接下来，对例如构成CPU1的部分耗尽型MISFET的结构进行说明。在图3中，在部分耗尽型MISFET的形成区域形成有部分耗尽型MISFET。具体而言，部分耗尽型MISFET形成在SOI衬底上，所述SOI衬底由衬底层1S、形成在衬底层1S上的埋入绝缘层BOX以及形成在埋入绝缘膜BOX上的半导体层构成。SOI衬底的半导体层成为部分耗尽型MISFET的体区域(Body Area)BD，所述体区域BD上形成有栅极绝缘膜GOX2。在栅极绝缘膜GOX2上形成有栅电极G2。而且，在所述栅电极G2上形成有硬掩膜HM1，在栅电极G2两侧的侧墙上形成有侧壁SW。所述侧壁SW由包括氧化硅膜OX1、形成在氧化硅膜OX1上的氮化硅膜SN1以及形成在氮化硅膜SN1上的氧化硅膜OX2的层叠膜构成。
在SOI衬底的半导体层内形成有低浓度n型杂质扩散区域EX2作为与栅电极G2匹配的半导体区域；在低浓度n型杂质扩散区域EX2外侧形成有高浓度n型杂质扩散区域NR2，在所述高浓度n型杂质扩散区域NR2的表面形成有硅化钴膜CS。
侧壁SW是为了使部分耗尽型MISFET的半导体区域即源极区域SR2和漏极区域DR2成为LDD结构而形成的。也就是说，部分耗尽型MISFET的源极区域SR2和漏极区域DR2，由低浓度n型杂质扩散区域EX2、高浓度n型杂质扩散区域NR2以及硅化钴膜CS形成。此时，低浓度n型杂质扩散区域EX2的杂质浓度比高浓度n型杂质扩散区域NR2的杂质浓度低。因此，通过使侧壁SW下的源极区域SR2和漏极区域DR2成为低浓度n型杂质扩散区域EX2，便能够抑制栅电极G2的端部下的电场集中。
形成接触层间绝缘膜CIL以覆盖如上所述构成的部分耗尽型MISFET，并形成贯通所述接触层间绝缘膜CIL且与部分耗尽型MISFET的源极区域SR2、漏极区域DR2连接的柱塞PLG1。而且，在已形成有柱塞PLG1的接触层间绝缘膜CIL上形成有第一层布线L1。
将形成在SOI衬底上的MISFET中沟道下的体区域全部耗尽化的MISFET称为完全耗尽型MISFET；将具有体区域的底部尚未耗尽化的区域的MISFET称为部分耗尽型MISFET。因此，在部分耗尽型MISFET中，因为PN结存在于体区域的底部，所以结电容比完全耗尽型MISFET大。但是，能够使结电容比散装型MISFET小。也就是说，可以这样认为：部分耗尽型MISFET是一种位于完全耗尽型MISFET和散装型MISFET中间的MISFET。由此可知，与散装型MISFET相比，部分耗尽型MISFET能够进行高速动作和低功耗动作。而且，因为部分耗尽型MISFET形成在SOI衬底上，半导体元件完全被隔离，所以部分耗尽型MISFET也具有能够防止包括闩锁现象的误动作的优点。
接下来，对构成I/O电路6的散装型MISFET的结构进行说明。在图3中，在散装型MISFET的形成区域形成有散装型MISFET。具体而言，在I/O电路区域，在SOI衬底中，硅层和埋入绝缘膜BOX被除去，仅残存有衬底层1S，其中，所述SOI衬底由以硅形成的衬底层1S、形成在衬底层1S上的埋入绝缘膜BOX以及形成在埋入绝缘膜BOX上的硅层形成。散装型MISFET形成在如上所述构成的衬底层1S上。
在衬底层1S形成有对元件进行隔离的元件隔离区域(图中未示出)。在由元件隔离区域隔离开的有源区域形成有由p型半导体区域形成的p型阱PWL。
散装型MISFET在形成于衬底层1S内的p型阱PWL上具有栅极绝缘膜GOX3，在所述栅极绝缘膜GOX3上形成有栅电极G3。栅极绝缘膜GOX3例如由氧化硅膜形成，栅电极G3例如由多晶硅膜形成。最后，在栅电极G3上形成有例如由氧化硅膜形成的硬掩膜HM1。
在栅电极G3两侧的侧墙上形成有侧壁SW，所述侧壁SW由包括氧化硅膜OX1、形成在氧化硅膜OX1上的氮化硅膜SN1以及形成在氮化硅膜SN1上的氧化硅膜OX2的层叠膜构成。
在侧壁SW下的衬底层1S内，作为半导体区域形成有浅n型杂质扩散区域EX3，在浅n型杂质扩散区域EX3的外侧形成有深n型杂质扩散区域NR3。在所述深n型杂质扩散区域NR3的表面形成有硅化钴膜CS。
侧壁SW是为了使散装型MISFET的半导体区域即源极区域SR3和漏极区域DR3成为LDD结构而形成的。也就是说，散装型MISFET的源极区域SR3和漏极区域DR3，由浅n型杂质扩散区域EX3、深n型杂质扩散区域NR3以及硅化钴膜CS形成。此时，浅n型杂质扩散区域EX3的杂质浓度比深n型杂质扩散区域NR3的杂质浓度低。因此，通过使侧壁SW下的源极区域SR3和漏极区域DR3成为低浓度的浅n型杂质扩散区域EX3，便能够抑制栅电极G3的端部下的电场集中。
形成接触层间绝缘膜CIL以覆盖如上所述构成的散装型MISFET，并形成贯通所述接触层间绝缘膜CIL且与散装型MISFET的源极区域SR3、漏极区域DR3连接的柱塞PLG1。而且，在已形成有柱塞PLG1的接触层间绝缘膜CIL上形成有第一层布线L1。
在实施方式1中，部分耗尽型MISFET用在CPU1等逻辑电路中；散装型MISFET用在I/O电路6中。CPU1等逻辑电路构成内部电路，可在低电压下工作。相反地，I/O电路6构成输入输出电路，在较高的电压下工作。也就是说，构成CPU1等逻辑电路的部分耗尽型MISFET为电流驱动力大的低耐压MISFET结构；构成I/O电路6的散装型MISFET为击穿电压高的高耐压MISFET结构。因此，部分耗尽型MISFET的栅极绝缘膜GOX2的膜厚比散装型MISFET的栅极绝缘膜GOX3的膜厚薄，并且，部分耗尽型MISFET的栅电极G2的栅长比散装型MISFET的栅电极G3的栅长短。
实施方式1中的半导体器件按如上所述构成。下面，对其制造方法进行说明。实施方式1的特征在于：在具有三栅极结构的FINFET中，如图2所示，在栅电极G1的侧墙上形成有侧壁SW，另一方面，形成在鳍FIN1的侧墙上的侧壁SW被除去。制造前述的结构的方法如下：即，在SOI衬底上形成覆盖栅电极G1和鳍FIN1的由单层膜构成的绝缘膜，并对所述绝缘膜进行各向异性蚀刻。由此，便在栅电极G1的侧墙上形成侧壁SW，在鳍FIN1的侧墙上也形成侧壁SW。而且，为了除去形成在鳍FIN1侧墙上的侧壁SW，不断进行各向异性蚀刻而导致过蚀刻。此时，由于鳍FIN1的高度比栅电极G1的高度低很多，所以即使进行上述过蚀刻，也能够在使侧壁SW残存在栅电极G1的侧墙上的同时，将形成在鳍FIN1侧墙上的侧壁SW除去。
但是，在上述过蚀刻中也有可能发生以下不良现象，即，由于鳍FIN1自身也被蚀刻而导致鳍FIN1消失。也就是说，由于鳍FIN1由硅形成，而构成侧壁SW的绝缘膜例如由氧化硅膜形成，所以一般认为鳍FIN1自身不会因除去侧壁SW的过蚀刻而被蚀刻。但是，由于过蚀刻(各向异性蚀刻)是以干蚀刻进行的，且鳍FIN1本身也很小，所以有可能发生以下不良现象，即，鳍FIN1本身被蚀刻一些变小而致使小鳍FIN1消失。
下面，参照附图对所述问题进行更详细的说明。之后，再对为解决所述问题而作了改善的实施方式1中的半导体器件的制造方法进行说明。在说明中，用沿图2的C-C线剖开的剖面和沿图2的D-D线剖开的剖面，对形成在FINFET的形成区域的FINFET进行说明。例如，在说明上述问题的图4到图7中，左侧所示的是沿图2的C-C线剖开的剖面图，右侧所示的是沿图2的D-D线剖开的剖面图。
首先，如图4所示，准备具有衬底层1S、埋入绝缘膜BOX以及半导体层的SOI衬底，通过对形成在SOI衬底的埋入绝缘膜BOX上的半导体层进行加工，以形成鳍FIN1、源极区域SR1以及漏极区域DR1。之后，形成在与鳍FIN1交叉的方向上延伸并且在如与鳍FIN1交叉的区域跨越鳍FIN1那样的栅电极G1。此时，在栅电极G1上形成有硬掩膜HM1。
接下来，如图5所示，在SOI衬底上形成覆盖鳍FIN1和栅电极G1的氧化硅膜OX1。之后，如图6所示，对氧化硅膜OX1进行各向异性蚀刻，在栅电极G1两侧的侧墙上形成侧壁SW。此时，在鳍FIN1的侧墙上也形成侧壁SW。继续进行各向异性蚀刻并施加过蚀刻。
于是，如图7所示，形成在栅电极G1的侧墙上的侧壁SW变小，并且形成在鳍FIN1的侧墙上的侧壁SW被除去。也就是说，因为与栅电极G1的高度相比，鳍FIN1的高度低很多，所以即使进行上述的过蚀刻，也能够使侧壁SW残存在栅电极G1的侧墙上的同时，将形成在鳍FIN1的侧墙上的侧壁SW除去。此时，由于过蚀刻(各向异性蚀刻)是以干蚀刻进行，且鳍FIN1本身也很小，所以有可能发生鳍FIN1本身也被蚀刻一些，从而使小的鳍FIN1的膜厚变薄或者消失的不良现象。也就是说，在上述方法中，在除去形成在鳍FIN1的侧墙的侧壁SW的过蚀刻时，鳍FIN1本身也会蚀刻。因此，有可能发生因鳍FIN1本身变小，而造成鳍FIN1的寄生电阻上升的不良现象。严重的时候，还有可能造成鳍FIN1本身消失，而使FINFET失去作用。
于是，在实施方式1的FINFET中，对在栅电极G1的侧墙上形成侧壁SW，另一方面，除去形成在鳍FIN1侧墙上的侧壁SW的结构的方法做了改进。下面，参照附图对实施方式1中的FINFET的制造方法进行说明。
下面同时列出形成FINFET的FINFET的形成区域、形成部分耗尽型MISFET的部分耗尽型MISFET的形成区域以及形成散装型MISFET的散装型MISEFT的形成区域，来对实施方式1中的半导体器件的制造方法进行说明。此时，FINFET的形成区域列出以沿图2中的C-C线剖开的剖面图(左侧)和沿图2中的D-D线剖开的剖面图(右侧)并进行说明。
首先，如图8所示，准备由衬底层1S、形成在衬底层1S上的埋入绝缘膜BOX以及形成在埋入绝缘膜BOX上的硅层SIL构成的SOI衬底。例如，SOI衬底可以按如下方法形成：利用热压接将表面上形成有氧化硅膜的半导体衬底(半导体晶圆)和另一片半导体衬底贴合在一起后，再将另一个半导体衬底研削到某种程度或者除去，即可形成SOI衬底。另外，也可用以下方法形成SOI衬底：以高能量(-180keV)和高浓度(-1×1018atoms/cm2)将氧离子注入到半导体衬底以后，再对半导体衬底进行高温热处理，以在半导体衬底的内部形成埋入绝缘膜，由此而形成SOI衬底。
接下来，如图9所示，在硅层SIL的表面上形成垫氧化膜(垫氧化硅膜)POX1，再将抗蚀膜FR1涂布在所述垫氧化膜POX1上。垫氧化膜POX1能够用例如热氧化法等形成。接着，将已形成在垫氧化膜POX1上的抗蚀膜FR1图案化。将抗蚀膜FR1图案化时，要做到：使抗蚀膜FR1残留在FINFET的形成区域和部分耗尽型MISFET的形成区域，而在散装型MISEFT的形成区域不能残留有抗蚀膜FR1。也就是说，在FINFET的形成区域和部分耗尽型MISFET的形成区域被抗蚀膜FR1覆盖，而在散装型MISEFT的形成区域则露出垫氧化膜POX1。
接下来，如图10所示，对以已图案化的抗蚀膜FR1作为掩膜进行蚀刻，依次除去形成在散装型MISFET的形成区域MISFET的形成区域的垫氧化膜POX1、硅层SIL 以及埋入绝缘膜BOX。之后，再将已被图案化的抗蚀膜FR1除去，还将形成在FINFET的形成区域和部分耗尽型MISEFT形成区域的垫氧化膜POX1除去。
接着，如图11所示，从FINFET的形成区域到部分耗尽型MISFET的形成区域以及散装型MISEFT的形成区域，都形成垫氧化膜POX2以后，再在所述垫氧化膜POX2上形成抗蚀膜FR2。然后，对抗蚀膜FR2进行图案化。对抗蚀膜FR2进行图案化时，要做到：覆盖FINFET的形成区域和部分耗尽型MISFET的形成区域，并且使散装型MISEFT的形成区域露出。接下来，除去露出于散装型MISEFT形成区域的垫氧化膜POX2后，再在露出于散装型MISEFT形成区域的衬底层1S上形成外延层EPI。所述外延层EPI由硅层形成，选择性地形成在散装型MISEFT的形成区域。所述外延层EPI的高度大致与形成在FINFET的形成区域和部分耗尽型MISFET的形成区域的硅层SIL的高度相同。
接下来，如图12所示，除去已被图案化的抗蚀膜FR2和形成在所述抗蚀膜FR2下层的垫氧化膜POX2后，再次从FINFET的形成区域、到部分耗尽型MISFET的形成区域以及散装型MISEFT的形成区域都形成垫氧化膜POX3。虽然图中未示出，但是通过使用光刻技术和蚀刻技术，在SOI衬底上形成沟渠。沟渠形成在例如部分耗尽型MISFET的形成区域和散装型MISEFT的形成区域。在部分耗尽型MISFET的形成区域中，所述沟渠能够被形成为可到达埋入绝缘层BOX。由此，在部分耗尽型MISFET的形成区域中，就能够将形成元件的有源区域完全隔离开。
在已形成有沟渠的SOI衬底上形成氧化硅膜，用氧化硅膜填埋沟渠的内部。然后，如利用CMP(Chemical Mechanical Polishing：化学机械研磨)法除去形成在SOI衬底上的无用氧化硅膜，通过使氧化硅膜仅残存在沟渠的内部，便可在沟渠内部形成埋入了氧化硅膜的元件隔离区域(图中未示出)。
接下来，如图13所示，在垫氧化膜POX3上形成虚拟膜DMY。虚拟膜例如可由非晶硅膜形成。将氟注入所述非晶硅膜中，使多结晶难以生长。由此，便能够抑制多结晶晶粒(晶粒)所导致的鳍图案出现凹凸。此外，导入非晶硅膜中的元素，除氟(F)以外，还可以使用碳(C)以及氩(Ar)等惰性元素。
之后，利用光刻技术和蚀刻技术将虚拟DMY图案化。进行虚拟膜DMY的图案化，要做到：在FINFET的形成区域形成用以形成鳍的虚拟图案的同时，将部分耗尽型MISFET的形成区域和散装型MISFET的形成区域的整个面都覆盖起来。
接下来，如图14所示，从FINFET的形成区域到部分耗尽型MISFET的形成区域以及散装型MISEFT的形成区域，都形成覆盖虚拟膜DMY的氧化硅膜。氧化硅膜例如能够利用CVD法形成。接下来，对氧化硅膜进行各向异性蚀刻，以在FINFET的形成区域中，在虚拟膜DMY(虚拟图案)的侧墙上形成由氧化硅膜构成的侧壁SWF。另一方面，在部分耗尽型MISFET的形成区域和散装型MISFET的形成区域，氧化硅膜完全被除去，而使虚拟膜DMY露出。
接下来，如图15所示，除去露出的虚拟膜DMY。可通过例如湿蚀刻将虚拟膜DMY除去。由此，在FINFET的形成区域中，将除去被侧壁SWF夹着的虚拟膜DMY被除去；在部分耗尽型MISFET的形成区域以及散装型MISEFT的形成区域，虚拟膜DMY被全面除去，而使垫氧化膜POX3露出。所述侧壁SWF由FINFET的鳍宽决定。在实施方式1中，由于决定FINFET鳍宽的侧壁SWF的宽度不是由光刻来决定，而是由所沉积的氧化硅膜的膜厚来决定，所以侧壁SWF的线宽很均匀。因此，如果以所述侧壁SWF作为掩膜来加工鳍，便能够形成线宽细且鳍宽均匀的鳍。
接下来，如图16所示，在FINFET的形成区域，在已形成有侧壁SWF的垫氧化膜POX3上形成抗蚀膜FR3。另一方面，在部分耗尽型MISFET的形成区域和散装型MISEFT的形成区域中，也在垫氧化膜POX3上形成抗蚀膜FR3。之后，利用光刻技术将抗蚀膜FR3进行图案化。进行抗蚀膜FR3的图案化，要做到：在FINFET的形成区域中，抗蚀膜FR3残留在形成源极区域和漏极区域的区域，在部分耗尽型MISFET的形成区域和散装型MISFET的形成区域，全面残留抗蚀膜FR3。
接下来，如图17所示，将已被图案化的抗蚀膜FR3作掩膜，将SOI衬底的硅层SIL图案化。此时，在进行硅层SIL的图案化时，不仅抗蚀膜FR3成为掩膜，由氧化硅膜构成的侧壁SWF也成为掩膜。结果，如果将硅层SIL进行图案化，则硅层SIL就被加工成：长方体状的鳍FIN1、与所述鳍FIN1的一端连接的源极区域SR1以及与鳍FIN1的另一端连接的漏极区域DR1。之后，将抗蚀膜FR3除去。如前所述，即会在FINFET的形成区域，形成长方体状的鳍FIN1、源极区域SR1以及漏极区域DR1，另一方面，在部分耗尽型MISFET的形成区域和散装型MISFET的形成区域中，垫氧化膜POX3将露出。
接下来，如图18所示，利用光刻技术及离子注入法来在散装型MISFET的形成区域形成p型阱PWL。p型阱PWL可通过将硼(B)等p型杂质注入衬底层1S内来形成。之后，导入用于调节阈值的杂质。
接下来，如图19所示，在FINFET的形成区域，在鳍FIN1的表面上形成栅极绝缘膜GOX1；在部分耗尽型MISFET的形成区域，在硅层SIL上形成栅极绝缘膜GOX2；而且，在散装型MISFET的形成区域中的p型阱PWL上形成栅极绝缘膜GOX3。此时，栅极绝缘膜GOX1比栅极绝缘膜GOX2薄，栅极绝缘膜GOX2比栅极绝缘膜GOX3薄。栅极绝缘膜GOX1、栅极绝缘膜GOX2以及栅极绝缘膜GOX3例如可由氧化硅膜形成。
但是，栅极绝缘膜GOX1-GOX3并不限于氧化硅膜，还可以做各种各样的变更。例如，可以使用栅极绝缘膜GOX1-GOX3作为氮氧化硅膜(SiON)。与氧化硅膜相比，氮氧化硅膜在抑制膜中的界面能级的产生以及减少电子陷阱方面效果较高。因此，能够提高栅极绝缘膜GOX1-GOX3的热载流子耐性，从而可提高绝缘耐性。另外，与氧化硅膜相比，杂质更难以贯通氮氧化硅膜。因此，通过使用氮氧化硅膜作为栅极绝缘膜GOX1-GOX3，就能够抑制因栅电极中的杂质扩散到鳍FIN1侧及衬底层1S侧而引起的阈值电压的变动。
栅极绝缘膜GOX1-GOX3例如可以由介电常数比氧化硅膜高的高介电常数膜形成。到目前为止，从绝缘耐性高、硅-氧化硅界面的电特性、物性的稳定性等优良的观点考虑，栅极绝缘膜GOX1-GOX3一直使用氧化硅膜。但是，伴随着元件的细微化，对栅极绝缘膜GOX1-GOX3的膜厚也提出了极薄化的要求。如上所述，如果使用薄氧化硅膜作为栅极绝缘膜GOX1-GOX3，则在MISFET的沟道中流动的电子就会隧穿由氧化硅膜形成的阻挡壁而流入栅电极中，即产生所谓的隧穿电流。
在此，通过使用介电常数比氧化硅膜高的材料以后，即使在电容相等的条件下也能够增加理膜厚的高介电常数膜便逐渐得到了应用。如果使用高介电常数膜，由于在电容相等的条件下也能够增加物理膜厚，所以能够减少漏电流。特别是，虽然氮化硅膜的介电常数也比氧化硅膜高，但在实施方式1中，优选使用介电常数比所述氮化硅膜高的高介电常数膜。
例如，使用铪氧化物之一即氧化铪膜(HfO2膜)作为介电常数比氮化硅膜高的高介电常数膜。但除此以外，还可以使用如HfAlO膜(铝酸铪膜)、HfON膜(氮氧化铪膜)、HfSiO膜(硅酸铪膜)、HfSiON膜(铪硅氮氧化物膜)等其它铪系列绝缘膜来取代氧化铪膜。除此以外，还可以使用在这些铪系列绝缘膜中导入了氧化钽、氧化铌、氧化钛、氧化锆、氧化镧、氧化钇等氧化物形成的铪系列绝缘膜。由于铪系列绝缘膜与氧化铪膜一样，介电常数比氧化硅膜、氮氧化硅膜都高，所以使用铪系列绝缘膜时，可获得与使用氧化铪膜时同样的效果。
接下来，在栅极绝缘膜GOX1-GOX3上形成多晶硅膜PF1。所述多晶硅膜PF1例如利用CVD法形成。此时，在FINFET的形成区域，由于多晶硅膜PF1形成在由鳍FIN1造成的阶梯上，所以多晶硅膜PF1的表面也形成有阶梯。此时，在对多晶硅膜PF1进行加工形成栅电极时，栅电极就会出现尺寸偏差。如果栅电极出现尺寸偏差，便有可能出现以下不良现象，即，晶体管的性能出现不一致，必要的晶体管性能无法发挥等。所以，在实施方式1中，在形成多晶硅膜PF1以后，再对所述多晶硅膜PF 1的表面进行平坦化处理。具体而言，例如利用化学机械研磨(CMP：Chemical Mechanical Polishing)法将所述多晶硅膜PF1的表面进行平坦化。结果，可将形成在由鳍FIN1造成的阶梯上的多晶硅膜PF1的表面进行平坦化，从而能够提高栅电极的加工尺寸的精度。也就是说，通过对多晶硅膜PF1的表面进行平坦化，便可抑制随后形成的栅电极的尺寸偏差，从而可提高晶体管的性能。
对多晶硅膜PF1的表面进行完平坦化处理后，再在已平坦化的多晶硅膜PF1上形成硬掩膜HM1，并在所述硬掩膜HM1上形成硬掩膜HM2。这里，硬掩膜HM1的高度比鳍FIN1的高度高。硬掩膜HM1例如由TEOS膜等氧化硅膜、氮化硅膜、氮氧化硅膜等形成；硬掩膜HM2例如由在非晶硅膜中添加了氟的膜形成。首先，在硬掩膜HM1上形成非晶硅膜，再对所述非晶硅膜离子注入氟，便可形成硬掩膜HM2。如前所述，在非晶硅膜中添加氟的理由在于：可以抑制在以后加工栅电极G1-G3时因热处理而引起的非晶硅膜中多结晶的生长。此外，添加到非晶硅膜中的元素，除了氟以外，还可以是碳(C)、氩(Ar)等惰性元素。
接下来，如图20所示，利用光刻技术和蚀刻技术将硬掩膜HM2图案化。硬掩膜HM2的图案化是通过使硬掩膜HM2残留在栅电极形成区域进行的。具体而言，硬掩膜HM2分别对应形成于FINFET的形成区域、部分耗尽型MISFET的形成区域以及散装型MISFET的形成区域各个区域的栅电极而进行图案化。此时，形成于FINFET的形成区域的硬掩膜HM2的宽度(与栅电极的栅长相对应)比形成于部分耗尽型MISFET的形成区域的硬掩膜HM2的宽度(与栅电极的栅长相对应)窄，并且，形成于部分耗尽型MISFET的形成区域的硬掩膜HM2的宽度比形成于散装型MISFET的形成区域的硬掩膜HM2的宽度(与栅电极的栅长相对应)窄。接着，通过以已图案化的硬掩膜HM2为掩膜的蚀刻将形成于硬掩膜HM2下层的硬掩膜HM1进行图案化。
接下来，如图21所示，以硬掩膜HM2作为掩膜对多晶硅膜PF 1进行蚀刻，一直蚀刻到形成于鳍FIN1的上表面的栅极绝缘膜GOX1露出为止。此时，因为硬掩膜HM2由含氟的非晶硅膜形成，所以伴随着多晶硅膜PF1的蚀刻硬掩膜HM2也被蚀刻。而且，例如当对多晶硅膜PF1进行蚀刻并蚀刻到形成于鳍FIN1的上表面的栅极绝缘膜GOX1露出的时候，硬掩膜HM2消失。接下来，如图22所示，以硬掩膜HM1作为掩膜对将以鳍FIN1的高度残留的多晶硅膜PF1进行蚀刻。由此，在FINFET的形成区域，形成于与鳍FIN1的延伸方向垂直的方向上延伸且在与鳍FIN1交叉的区域跨越鳍FIN1的表面上的栅电极G1。另一方面，部分耗尽型MISFET的形成区域，在栅极绝缘膜GOX2上形成栅电极G2；在散装型MISFET的形成区域，在栅极绝缘膜GOX3上形成栅电极G3。此时，栅电极G1的栅长小于栅电极G2的栅长，并且，栅电极G2的栅长小于栅电极G3的栅长。
实施方式1的特征在于：使用硬掩膜HM2和硬掩膜HM1形成栅电极G1-G3。例如，虽然也可以仅使用由氧化硅膜形成的硬掩膜HM1对多晶硅膜PF1进行加工，以形成栅电极G1-G3。但是，在这种情况下，很难以精度良好地形成栅长最短的FINFET的栅电极G1。具体而言，FINFET的栅电极G1的栅长例如为十几纳米左右，该长度比构成栅电极G1的多晶硅膜PF1的晶粒的尺寸小。为了加工上述已细微化的栅电极G1，如果仅仅使用由氧化硅膜形成的硬掩膜HM1，那么，就会在栅电极G1的表面产生由构成多晶硅膜PF1的晶粒造成的凹凸。也就是说，在仅使用由氧化硅膜形成的硬掩膜HM1对多晶硅膜PF1进行蚀刻时，虽然蚀刻是在氧化硅膜和多晶硅膜的选择比较高的状态下进行的，但是，在此选择性较高的蚀刻下，化学蚀刻会沿着晶粒间的粒界深入，而在沿着晶粒的粒界形成凹凸。也就是说，如果从一开始就用由氧化硅膜形成的硬掩膜HM1对多晶硅膜PF1进行蚀刻，那么，就会在栅电极G1的端面形成沿着晶粒的粒界的凹凸，从而导致已细微化的栅电极G1的形状的恶化。
在实施方式1中，使用由已导入氟的非晶硅膜构成的硬掩膜HM2进行多晶硅膜PF1的蚀刻。首先，使用已导入氟的非晶硅膜作硬掩膜HM2，并利用形成硬掩膜HM2后的热处理，可防止非晶硅膜结晶化为多晶硅膜。也就是说，通过将氟等惰性离子注入非晶硅膜中，可抑制非晶硅膜的结晶化。因此，硬掩膜HM2将维持非晶硅膜的状态。使用此状态下的硬掩膜HM2对多晶硅膜PF1进行蚀刻时，将在消耗由非晶硅膜构成的硬掩膜HM2的同时深入进行多晶硅膜PF1的蚀刻。此时，第一个优点是：由于硬掩膜HM2由非晶硅膜形成，所以硬掩膜HM2本身不存在晶粒，因此可抑制沿着晶粒的粒界产生的凹凸。也就是说，可减小硬掩膜HM2自身的凹凸，结果，可抑制硬掩膜HM2的凹凸反映在被加工膜即多晶硅膜PF1上，从而能够提高多晶硅膜PF1的加工精度。第二个优点是：硬掩膜HM2由非晶硅膜形成，在与被加工膜即多晶硅膜PF1的关系上，能够进行矩形性高的蚀刻。也就是说，由于前提是硬掩膜HM2会在多晶硅膜PF1的蚀刻中同时被蚀刻，所以能够在氧化硅膜和多晶硅膜的选择性很低的状态下进行所述蚀刻。如上所述，在氧化硅膜和多晶硅膜的选择性很高的状态下的蚀刻中，易于进行沿着多晶硅膜PF1的结晶粒界的化学蚀刻。相反地，在实施方式1中，由于能够在氧化硅膜和多晶硅膜的选择性很低的状态下进行蚀刻，所以能够抑制沿着多晶硅膜PF 1的结晶粒界的化学蚀刻。结果，可减小栅电极G1的凹凸，从而提高加工精度。
此外，在实施方式1中，首先，在利用硬掩膜HM2进行多晶硅膜PF 1的蚀刻后，再利用硬掩膜HM1进行对多晶硅膜PF1的蚀刻。也就是说，在实施方式1中，利用由2层硬掩膜进行的2阶段蚀刻对多晶硅膜PF1进行加工。理由如下：首先，从提高栅电极G1的加工精度的观点来看，优选使用由非晶硅膜构成的硬掩膜HM2对多晶硅膜PF1全部加工。但是，由于硬掩膜HM2作为掩膜的蚀刻是在使氧化硅膜和多晶硅膜PF1的选择性低的状态下进行的，所以如果用硬掩膜HM1对所有的多晶硅膜PF 1进行蚀刻，则由硅构成的鳍FIN1自身也会被蚀刻。于是，一边利用硬掩膜HM2进行蚀刻直到鳍FIN1自身露出为止，以确保栅电极G1的加工精度，一边在形成于鳍FIN1的上表面的栅极绝缘膜GOX1露出以后，再切换为利用硬掩膜HM1进行的蚀刻，在此状态下加工多晶硅膜PF1时，不会对被栅极绝缘膜GOX1覆盖的鳍FIN1本身进行蚀刻。如上所述，根据实施方式1的方法，可提高已被细微化的栅电极G1的加工精度。
接下来，如图23所示，利用光刻技术与斜离子注入法，将磷(P)、砷(As)等n型杂质导入形成于FINFET的形成区域的源极区域SR1和漏极区域DR1(也包括未被栅电极G1覆盖的鳍FIN1的一部分)，由此来形成低浓度n型杂质扩散区域(延伸区域)EX1。此时，从两侧面对鳍FIN1进行斜离子注入。
接下来，利用光刻技术与离子注入法，将磷(P)、砷(As)等n型杂质导入与形成于部分耗尽型MISFET的形成区域的栅电极G2匹配的硅层内。由此形成低浓度n型杂质扩散区域EX2。并且，利用光刻技术与离子注入法，将磷(P)、砷(As)等n型杂质导入与形成于散装型MISFET的形成区域的栅电极G3匹配的p型阱PWL内。由此形成浅n型杂质扩散区域EX3。之后，为了将已导入的杂质活性化，而进行活性化退火处理(热处理)。
这里，也可以不使用离子注入法，而是使用气体团簇离子束(GCIB：Gas Cluster Ion Beam)作为形成低浓度n型杂质扩散区域EX1、EX2及浅n型杂质扩散区域EX3的方法。所述气体团簇离子束是几百个到几万个分子的块主要带一价电的带电束。因为与通常的离子束(一个分子带一价电)相比，每一个分子的能量非常小，所以气体团簇离子束在与固体表面碰撞时给固体表面造成的损伤小，而且，还可利用碰撞时的横向溅射(Lateral Sputtering)效果、物质的横向移动效果将固体表面平坦化，这也是气体团簇离子束的特征。此时，在p沟道型MISFET中，可使用戊硼团簇。但在n沟道型MISFET中，由于不存在块离子，所以在n沟道型MISFET中要使用中性的碳团簇。也就是说，在n沟道型MISFET中，预注入碳团簇后，再注入磷(P)、砷(Sn)等n型杂质，便可实现浓度曲线的均匀化。
此外，虽然在图23中没有图示出来，但是也能够为抑制击穿而进行形成晕圈区域的离子注入。而且，虽然在图23中没有图示，也能够选择性地让硅(Si)、硅锗(SiGe)在源极区域SR1、漏极区域DR1上生长。因为这样能够使构成源极区域SR1、漏极区域DR1的硅的体积增加，所以可获得使寄生电阻减小的效果。而且，通过使单晶硅在源极区域SR1、漏极区域DR1的体积增加，离子注入后结晶种也会残留下来，从而能够实现退火后的再结晶化。即，通过在退火后的源极区域SR1、漏极区域DR1中残留下很多单晶硅区域，便能够使寄生电阻比非晶质结构、多结晶结构小。
接下来，如图24所示，在SOI衬底的整个主面上形成由氧化硅膜OX1、氮化硅膜SN1以及氧化硅膜OX2构成的层叠膜。此时，在FINFET的形成区域中，形成覆盖鳍FIN1和栅电极G1(也包含硬掩膜HM1)的层叠膜。同样地，在部分耗尽型MISFET的形成区域中，形成覆盖栅电极G2(也包含硬掩膜HM1)的层叠膜；在散装型MISFET的形成区域中，形成覆盖栅电极G3(也包含硬掩膜HM1)的层叠膜。
接下来，如图25所示，对氧化硅膜OX2进行各向异性蚀刻(干蚀刻)。由此便可在FINFET的形成区域中，在鳍FIN1的侧墙和栅电极G1(也包含硬掩膜HM1)的侧墙上形成侧壁状氧化硅膜OX2。同样地，在部分耗尽型MISFET的形成区域中，在栅电极G2(也包含硬掩膜HM1)的侧墙上形成侧壁状氧化硅膜OX2；在散装型MISFET的形成区域中，在栅电极G3(也包含硬掩膜HM1)的侧墙上形成侧壁状氧化硅膜OX2。
之后，如图26所示，再对氧化硅膜OX2进行过蚀刻。由此，在FINFET的形成区域中，便可除去形成于鳍FIN1侧墙的侧壁状氧化硅膜OX2。接下来，形成于栅电极G1及硬掩膜HM1的侧墙上的侧壁状氧化硅膜OX2也后退，仅在栅电极G1的侧墙上形成侧壁状氧化硅膜OX2。该现象是由于栅电极G1及硬掩膜HM1合起来的高度比鳍FIN1的高度高出很多而产生。也就是说，即使充分除去形成于鳍FIN1侧墙的氧化硅膜OX2，栅电极G1及硬掩膜HM1的高度也比鳍FIN1的高度高很多，所以即使进行将形成于鳍FIN1侧墙的氧化硅膜OX2除去的过蚀刻，侧壁状的氧化硅膜OX2还是会残留在栅电极G1的侧墙上。同样地，即使进行过蚀刻，在部分耗尽型MISFET的形成区域中，侧壁状氧化硅膜OX2也会残留在栅电极G2的侧墙上；在散装型MISFET的形成区域中，侧壁状氧化硅膜OX2也会残留在栅电极G3的侧墙上。
接下来，如图27所示，以侧壁状残留的氧化硅膜OX2作为掩膜进行蚀刻，除去氮化硅膜SN1。可通过干蚀刻(各向异性蚀刻)或者湿蚀刻(各向同性蚀刻)除去氮化硅膜SN1。由此可全部除去FINFET的形成区域中已形成为覆盖鳍FIN1的氮化硅膜SN1。另一方面，由于在栅电极G1的侧墙上形成有侧壁状氧化硅膜OX2，所以所述氧化硅膜OX2将成为掩膜，氮化硅膜SN1残留在栅电极G1的侧墙上。同样地，侧壁状氧化硅膜OX2将成为掩膜，在部分耗尽型MISFET的形成区域中，氮化硅膜SN1残留在栅电极G2的侧墙上；在散装型MISFET的形成区域中，氮化硅膜SN1残留在栅电极G3的侧墙上。
接下来，如图28所示，以残留的氧化硅膜OX2与氮化硅膜SN1作为掩膜进行蚀刻，除去氧化硅膜OX1。全部除去FINFET的形成区域中形成为覆盖鳍FIN1的氧化硅膜OX1，在栅电极G1的侧墙上，侧壁状氧化硅膜OX2及氮化硅膜SN1将成为掩膜，而氧化硅膜OX1将残留下来。同样地，在部分耗尽型MISFET的形成区域中，氧化硅膜OX1残留在栅电极G2的侧墙上；在散装型MISFET的形成区域中，氧化硅膜OX1残留在栅电极G3的侧墙上。此时，氧化硅膜OX1的蚀刻是利用湿蚀刻进行的。因此，即使除去覆盖鳍FIN1上的氧化硅膜OX1，也能够抑制给鳍FIN1造成的损伤，并且能够抑制鳍FIN1自身的蚀刻。如前所述，在实施方式1中，无需对鳍FIN本身进行蚀刻，便可除去形成于鳍FIN1侧墙上的层叠膜，并且，可在栅电极G1-G3的侧墙上形成由氧化硅膜OX1、氮化硅膜SN1及氧化硅膜OX2构成的侧壁SW。
实施方式1的特征在于，为了实现在鳍FIN1的侧墙上不形成侧墙，并且在栅电极G1-G3的侧墙上形成侧壁SW这一特征性结构，使用由氧化硅膜OX1、氮化硅膜SN1及氧化硅膜OX2构成的层叠膜，由此，在不使鳍FIN1自身消失的同时，可在栅电极G1-G3的侧墙上形成侧壁SW。
下面对上述的由氧化硅膜OX1、氮化硅膜SN1及氧化硅膜OX2构成的侧壁SW的优点进行说明。第一个优点是，由于可通过湿蚀刻除去直接覆盖鳍FIN1的氧化硅膜OX1，所以能够实现所述氧化硅膜OX1与硅的高选择性蚀刻，从而可在不使鳍FIN1本身消失的情况下，在栅电极G1-G3的侧墙上形成侧壁SW。
第二个优点是，在对由氧化硅膜OX2构成的最上层进行蚀刻时，由于由氮化硅膜SN1构成的中间层成为蚀刻停止层，所以即使为除去形成于高阶梯部的氧化硅膜OX2而进行过蚀刻，也能够保护以鳍FIN1为代表的有源区域。
第三个优点是，由于由氧化硅膜OX1构成的最下层形成于由氮化硅膜SN1形成的中间层的下层，所以能够防止氮化硅膜SN1直接与以鳍FIN1为代表的有源区域接触，也就能够防止由氮化硅膜SN1导致的应力及损伤等，从而能够防止晶体管性能下降。
第四个优点是，能够在现有的蚀刻技术下利用由氧化硅膜OX2构成最上层的蚀刻形成大致的侧壁形状。在实施方式1中，例如，最下层的氧化硅膜OX1的膜厚在10nm以下，构成中间层的氮化硅膜SN1的膜厚为10nm-30nm。而且，由于最上层的氧化硅膜OX2的膜厚在几十纳米到几百纳米之间，所以大致能够由膜厚最厚的最上层的氧化硅膜OX2中的各向异性蚀刻决定由层叠膜构成的侧壁SW的形状。
第五个优点是，使硬掩膜HM1的高度比鳍FIN1的高度高。由此，即使利用过蚀刻将形成于鳍FIN1的侧墙上的氧化硅膜OX2除去，也可使侧壁状的氧化硅膜OX2残留在栅电极G1-G3的侧壁上。也就是说，通过使形成于栅电极G1-G3上部的硬掩膜HM1的高度比鳍FIN1的高度高，便能够实现实施方式1中的特征性结构，即，在栅电极G1-G3的侧墙上形成侧壁SW，但不在鳍FIN1的侧墙上形成侧壁SW。
接下来，如图29所示，利用光刻技术与斜离子注入法，将磷(P)、砷(As)等n型杂质导入形成于FINFET的形成区域的源极区域SR1和漏极区域DR1(也包括未被栅电极G1覆盖的鳍FIN1的一部分)，由此来形成高浓度n型杂质扩散区域NR1。此时，从两个侧面对鳍FIN1进行斜离子注入。
接着利用光刻技术与离子注入法，将磷(P)、砷(As)等n型杂质导入与形成于部分耗尽型MISFET的形成区域的侧壁SW匹配的硅层内。由此来形成高浓度n型杂质扩散区域NR2。并且，利用光刻技术与离子注入法，将磷(P)、砷(As)等n型杂质导入与形成于散装型MISFET的形成区域的侧壁SW匹配的p型阱PWL内。由此来形成深n型杂质扩散区域NR3。之后，为了将已导入的杂质活性化，进行活性化退火处理(热处理)。
这里可以使用气体团簇离子束(GCIB：Gas ClusterIon Beam)作为形成高浓度n型杂质扩散区域NR1、NR2及深n型杂质扩散区域NR3的方法，而不使用离子注入法。
根据实施方式1，在FINFET的形成区域中，在栅电极G1的侧墙上形成有侧壁SW，另一方面，除去形成于鳍FIN1的侧墙上的侧壁SW。由此，在从鳍FIN1的侧墙高浓度地注入导电型杂质的情况下，侧壁SW不会成为障碍，所以能够进行均匀且高浓度的杂质注入。结果，实施方式1中的FINFET可改善鳍FIN1侧面的寄生电阻。也就是说，实施方式1的特征在于，通过在栅电极G1的侧墙上形成侧壁SW，将源极区域SR1和漏极区域DR1加工成LDD(Lightly Doped Drain)结构，另一方面，除去形成于鳍FIN1的侧墙上的侧壁SW，便可在使鳍FIN1的表面(侧壁及上表面)露出的状态下进行高浓度的杂质注入。因此，根据实施方式1可获得降低鳍FIN1的寄生电阻的显著效果。
接下来，如图30所示，在包含FINFET的形成区域、部分耗尽型MISFET的形成区域以及散装型MISFET的形成区域的整个面上形成钴膜后，再进行热处理。由此，在FINFET的形成区域中，则在源极区域SR1、漏极区域DR1以及露出的鳍FIN1的表面上形成硅化钴膜CS。另一方面，在部分耗尽型MISFET的形成区域中，则在高浓度n型杂质扩散区域NR2的表面形成硅化钴膜CS；在散装型MISFET的形成区域，而在深n型杂质扩散区域NR3的表面形成硅化钴膜CS。
此外，在实施方式1中列举了形成硅化硅膜CS的结构。但是，也可以形成硅化镍膜、硅化钛膜、硅化铂膜来代替硅化钴膜CS。如上所述，可在FINFET的形成区域形成FINFET，在部分耗尽型MISFET的形成区域形成部分耗尽型MISFET，在散装型MISFET的形成区域形成散装型MISFET。
在实施方式1的FINFET中，在FINFET的形成区域中，在栅电极G1的侧墙上形成有侧壁SW，另一方面，除去形成于鳍FIN1的侧墙上的侧壁SW。由此，可在不受侧壁SW妨碍的情况下，在鳍FIN1的表面上形成低电阻硅化物膜。结果，实施方式1中的FINFET可改善鳍FIN1侧面的寄生电阻。也就是说，实施方式1的特征在于，通过在栅电极G1的侧墙上形成侧壁SW，使源极区域SR1和漏极区域DR1成为LDD(Lightly Doped Drain)结构，另一方面，通过除去形成于鳍FIN1的侧墙上的侧壁SW，便可在使鳍FIN1的表面(侧墙及上表面)露出的状态下形成硅化物膜。因此，根据实施方式1，可获得降低鳍FIN1的寄生电阻的显著效果。
接下来，如图31所示，在形成了FINFET、部分耗尽型MISFET以及散装型MISFET的半导体衬底(衬底层1S)上，形成接触层间绝缘膜CIL。所述接触层间绝缘膜CIL覆盖FINFET、部分耗尽型MISFET以及散装型MISFET。具体而言，接触层间绝缘膜CIL例如由以臭氧和TEOS作为原料的热CVD法形成的臭氧TEOS膜、以TEOS作为原料的等离子体CVD法形成的等离子体TEOS膜的层叠膜形成。此外，可以在臭氧TEOS膜的下层形成例如由氮化硅膜形成的蚀刻终止膜。
由TEOS膜形成接触层间绝缘膜CIL的理由是因为TEOS膜对底层阶梯的覆盖性良好。形成接触层间绝缘膜CIL的底层，为因FINFET、部分耗尽型MISFET以及散装型MISFET形成于半导体衬底(衬底层1S)上而具有的凹凸状态。也就是说，由于半导体衬底(衬底层1S)上形成有FINFET、部分耗尽型MISFET以及散装型MISFET，所以在半导体衬底(衬底层1S)的表面上形成栅电极G1-G3，而成为具有凹凸状的底层。因此，如果不使用对具有凹凸的阶梯覆盖性良好的膜，便无法埋入细微的凹凸而成为导致空洞产生的原因。所以使用TEOS膜作为接触层间绝缘膜CIL。理由是：在以TEOS作为原料的TEOS膜中，在原料即TEOS成为氧化硅膜之前先制作中间体，更容易在膜表面移动，因此可提高TEOS膜对底层阶梯的覆盖性。
接下来，利用光刻技术和蚀刻技术在接触层间绝缘膜CIL上形成接触孔。所述接触孔被加工成：贯穿接触层间绝缘膜CIL，并到达形成于半导体衬底(衬底层1S)上的FINFET、部分耗尽型MISFET以及散装型MISFET的源极区域或者漏极区域。
接下来，通过将金属膜埋入在形成于接触层间绝缘膜CIL上的接触孔中以形成柱塞PLG1。具体而言，在已形成了接触孔的接触层间绝缘膜CIL上，利用例如溅射法形成将成为阻挡导体膜的钛/氮化钛膜(钛膜和形成于钛膜上的氮化钛膜)。所述钛/氮化钛膜是为防止构成钨膜的钨扩散到硅中而设的膜，是为了在对构成所述钨膜时的WF6(氟化钨)进行还原处理的CVD法中，防止氟撞击接触层间绝缘膜CIL和半导体衬底(衬底层1S)而造成损伤。
在钛/氮化钛膜上形成钨膜。由此便在接触孔的内壁(侧墙和底面)上形成钛/氮化钛膜，在所述钛/氮化钛膜上以掩埋接触孔的方式形成钨膜。之后，利用CMP(Chemical Mechanical Polishing：化学机械抛光)法除去形成于接触层间绝缘膜CIL上的无用钛/氮化钛膜及钨膜。由此，便可仅在接触孔内形成埋入钛/氮化钛膜及钨膜后所形成的柱塞PLG1。
接下来，对利用单金属镶嵌法形成铜布线的工序进行说明。如图31所示，在形成了柱塞PLG1的接触层间绝缘膜CIL上形成层间绝缘膜IL1。所述层间绝缘膜IL1例如由氧化硅膜构成，所述氧化硅膜例如可通过CVD法形成。
接着利用光刻技术和蚀刻技术，在层间绝缘膜IL1上形成沟渠(布线槽)WD1。所述沟渠WD1贯穿由氧化硅膜形成的层间绝缘膜IL1，且底面到达接触层间绝缘膜CIL。由此，柱塞PLG1的表面便露出于沟渠WD1的底部。
之后，在已形成了沟渠WD1的层间绝缘膜IL1上形成阻挡导体膜。具体而言，阻挡导体膜由钽(Ta)、钛(Ti)、钌(Ru)、钨(W)、锰(Mn)以及其氮化物、氮硅化或其层叠膜构成。例如，可通过溅射法形成阻挡导体膜。换言之就是，阻挡导体膜可由钽(Ta)、钛(Ti)、钌(Ru)、锰(Mn)中的任意一种金属材料形成的金属材料膜构成，还能够由所述金属材料与硅、氮、氧、碳中的任意一种元素的化合物膜中的任意一种膜构成。
接下来，在形成于沟渠WD1内部和层间绝缘膜IL1上的阻挡导体膜上，例如通过溅射法形成由薄铜膜构成的种子膜。再利用以所述种子膜为电极的电解镀层法形成铜膜。所述铜膜例如由以铜为主体的膜构成，并填埋于沟渠WD1内。具体而言，由铜(Cu)或者铜合金(铜(Cu)与铝(Al))、镁(Mg)、钛(Ti)、锰(Mn)、铁(Fe)、锌(Zn)、锆(Zr)、铌(Nb)、钼(Mo)、钌(Ru)、钯(Pd)、银(Ag)、金(Au)、铟(In)、镧系金属、锕系金属等的合金)形成。
接下来，利用CMP法除去形成于层间绝缘膜IL1上的无用阻挡导体膜和铜膜。由此，便可在沟渠WD1中形成填埋了阻挡导体膜和铜膜填埋而成的布线L1。如上所述，即可制造出实施方式1中的半导体器件。
(实施方式2)
在上述实施方式1中，以由氧化硅膜OX1、氮化硅膜SN1以及氧化硅膜OX2构成的层叠膜形成侧壁SW为例进行了说明，在实施方式2中，以由氮化硅膜、氧化硅膜以及氮化硅膜形成侧壁SW为例进行说明。
图32所示的是构成FINFET的鳍FIN1与栅电极G1的位置关系。如图32所示，鳍FIN1在X方向上延伸，而栅电极G1在Y方向上延伸。而且，栅电极G1在与鳍FIN1交叉的区域横跨鳍FIN1上。在所述Y方向上延伸的栅电极G1两侧的侧墙上形成有侧壁SW。在实施方式2中，侧壁SW由形成于栅电极G1侧墙上的氮化硅膜SN1、形成于所述氮化硅膜SN1上的氧化硅膜OX1、以及形成于所述氧化硅膜OX1上的氮化硅膜SN2构成。如前所述，在实施方式2中，也能够通过用蚀刻特性互不相同的氮化硅膜SN1、SN2以及氧化硅膜OX1的层叠膜构成侧壁SW，由此可在栅电极G1的侧墙上形成侧壁SW的同时，可使侧壁SW不残留在鳍FIN1的侧墙上。结果，在实施方式2中，在从鳍FIN1的侧壁高浓度地注入导电型杂质的情况下，侧壁SW不会成为障碍，所以能够进行均匀且高浓度的杂质注入。而且，可在不受侧壁SW妨碍的情况下，即能够在鳍FIN1的表面上形成低电阻的硅化物膜。也就是说，实施方式2中的鳍FINFET可改善鳍FIN1侧面的寄生电阻。实施方式2中，由氮化硅膜SN1、氧化硅膜OX1以及氮化硅膜SN2形成侧壁SW，也可获得与实施方式1中的由氧化硅膜OX1、氮化硅膜SN1以及氧化硅膜OX2形成侧壁SW同样的效果。
上述实施方式1具有以下优点：由于由氧化硅膜OX1构成的最下层形成于由氮化硅膜SN1构成的中间层的下层，所以能够防止氮化硅膜SN1直接与以鳍FIN1为代表的有源区域接触，由此可防止由氮化硅膜SN1导致的应力或损伤等，从而可防止晶体管性能下降。也就是说，在上述实施方式1中，通过采用不让氮化硅膜SN1直接与有源区域接触的结构来保护有源区域。
在实施方式2中，用氮化硅膜SN1作侧壁SW的最下层。因此，在实施方式2中，氮化硅膜SN1直接与栅电极G1的侧墙接触。因此，实施方式2的特征就在于：氮化硅膜SN1直接与栅电极G1接触。
近年来，作为谋求MISFET的高性能化的技术，有一种应变硅技术。应变硅技术是一种通过将由应变引起的应力施加给MISFET的沟道形成区域，由此来提高沟道中流动的载流子(电子、空穴)的迁移率的技术。根据所述应变硅技术，通过提高沟道中流动的载流子的迁移率，便能够实现MISFET的高性能化。
在应变硅技术中，使应力产生于栅电极G1，具有产生所述应力功能的是上述氮化硅膜SN1。也就是说，利用氮化硅膜SN1的晶格间隔和构成栅电极G1的硅的晶格间隔的差产生压力，再利用所述压力使横跨栅电极G1的鳍FIN1(沟道形成区域)产生应力。
图33是沿图32中的A-A线剖开的剖面图，所示的是应力施加在鳍FIN1上的情况。如图33所示，如果氮化硅膜直接与栅电极G1接触，则会在氮化硅膜与硅的界面处，基于氮化硅膜的晶格间隔和硅的晶格间隔的不同而产生压力，并且产生由所述压力引起的应力。由此，例如图33中的箭头方向所述的应力便施加在被栅电极G1覆盖的鳍FIN1上。由于被栅电极G1覆盖的鳍FIN1的侧面和上表面具有沟道区域的功能，所以在栅电极G1产生的应力将应变施加给沟道区域。因此，沟道区域发生应变，从而可提高沟道区域的载流子(电子或者空穴)的迁移率。结果，根据实施方式2，可提高流过沟道区域的电流密度。
(实施方式3)
如图27-图29所示，在上述实施方式1中，除去形成于最下层的氧化硅膜OX1并形成侧壁SW后，形成有高浓度n型杂质扩散区域NR1、NR2以及深n型杂质扩散区域NR3。也就是说，除去氧化硅膜OX1以后，通过离子注入法形成高浓度n型杂质扩散区域NR1、NR2以及深n型杂质扩散区域NR3。
在实施方式3中，以以下内容为例进行说明。在使形成于最下层的氧化硅膜OX1残留的同时，通过离子注入法形成高浓度n型杂质扩散区域NR1、NR2以及深n型杂质扩散区域NR3。
如图27所示，不除去构成侧壁SW的最下层氧化硅膜OX1，而是使其残留。之后，通过残留的氧化硅膜OX1执行离子注入。由此，通过离子注入法注入的杂质便经氧化硅膜OX1被注入。之后，除去氧化硅膜OX1。形成于最下层的氧化硅膜OX1就成为具有例如10nm左右膜厚的薄膜。因此，能够将所述氧化硅膜OX1作为利用离子注入法注入杂质时的通过氧化膜使用。实施方式3的特征在于：侧壁SW由氧化硅膜OX1、氮化硅膜SN1以及氧化硅膜OX2的层叠膜构成，且将形成于最下层的氧化硅膜OX1作为通过氧化膜使用。
(实施方式4)
在上述实施方式1中，对以鳍FIN1的两个侧面和上表面作沟道使用的三栅极结构的FINFET进行说明，但是本发明的技术思想并不限于三栅极结构的FINFET，如也适用于双栅极结构的FINFET。双栅极结构的FINFET是以鳍FIN1的两个侧面作为沟道区域用，但不以鳍FIN1的上表面作为沟道区域用的FINFET。
在所述双栅极结构的FINFET中，也能够在FINFET的形成区域，采取在栅电极G1的侧墙上形成侧壁SW，并将形成于鳍FIN1的侧墙上的侧壁SW除去这一特征结构。由此，在双栅极结构的FINFET中，在从鳍FIN1的侧壁高浓度地注入导电型杂质的情况下，侧壁SW也不会成为障碍，所以能够进行均匀且高浓度的杂质注入。而且，在不受侧壁SW妨碍的情况下，在鳍FIN1的表面上形成低电阻的硅化物膜。结果，实施方式4中的FINFET可改善鳍FIN1侧面的寄生电阻得到改善。
在所述双栅极结构的FINFET中，为了实现在栅电极G1的侧墙上形成侧壁SW，而将形成于鳍FIN1的侧墙上的侧壁SW除去这一特征结构，也可适用于上述实施方式1中所说明的三层构造的侧壁SW。也就是说，在实施方式4的双栅极结构的FINFET中，能够通过进行与上述实施方式1同样的制造工序，实现本发明的特征结构。
在实施方式4的双栅极结构的FINFET中，由于不是以鳍FIN1的上表面作沟道区域用，所以可在鳍FIN1上形成将成为保护膜的硬掩膜。结果，即使是形成单层侧墙的方法，也可在保护鳍FIN1的同时，在栅电极G1的侧墙上形成侧壁SW，而且还可使侧壁SW不在鳍FIN1的侧墙壁上残留。以下参照附图对所述制造方法做简单说明。
如图34所示，与上述实施方式1一样，在埋入绝缘膜BOX上形成长方体状鳍FIN1，之后，形成横跨鳍FIN1的栅电极G1。此时，在实施方式4中，由于不以鳍FIN1的上表面作为沟道区域使用，所以可在鳍FIN1上形成垫氧化膜POX4，并在所述垫氧化膜POX4上形成硬掩膜HM3。垫氧化膜POX4例如由氧化硅膜形成；硬掩膜HM3例如由氮化硅膜形成。
接下来，如图35所示，在SOI衬底的整个主面上形成氧化硅膜OX1。由此，氧化硅膜OX1便将覆盖鳍FIN1和栅电极G1。
接下来，如图36所示，对氧化硅膜OX1进行各向异性蚀刻(干蚀刻)。由此，在鳍FIN1的侧面和栅电极G1的侧壁上形成侧壁SW。之后，如图37所示，对氧化硅膜OX1进行过蚀刻，由此便可将形成于鳍FIN1的侧壁上的氧化硅膜OX1便除去。
在实施方式4中，在鳍FIN1的上部形成有硬掩膜HM3。因此，硬掩膜HM3成为对氧化硅膜OX1进行过蚀刻时的保护膜。因此，即使对氧化硅膜OX1进行过蚀刻，鳍FIN1也会受到硬掩膜HM3的保护而不会被蚀刻。也就是说，在实施方式4中，由于不将鳍FIN1的上表面作为沟道区域使用，所以能够在鳍FIN1上形成硬掩膜HM3，硬掩膜HM3保护鳍FIN1不被过蚀刻。因此，如实施方式4所述，在双栅极结构的FINFET中，即使形成由单层膜构成的侧壁SW，也可做到不使鳍FIN1消失，且在栅电极G1的侧墙上形成侧壁SW，并且让侧壁SW不残留在鳍FIN1的侧墙上。
以上按照实施方式具体地说明了本案发明人所作的发明，但是本发明并不受到所述实施方式的限定，在不超出其要旨的范围下能够进行种种变更，在此无需赘言。
产业上的可利用性
本发明可广泛应用于制造半导体器件的制造业。

Claims (22)

1.一种半导体器件，包括形成在半导体芯片的第一区域的第一金属绝缘半导体场效应晶体管，所述第一金属绝缘半导体场效应晶体管具有：
(a)绝缘体上硅衬底，所述绝缘体上硅衬底由衬底层、形成在所述衬底层上的埋入绝缘层以及形成在所述埋入绝缘层上的半导体层构成；
(b)长方体状的鳍，所述长方体状的鳍是对所述半导体层进行加工而形成，在第一方向上具有长边；
(c)第一源极区域，所述第一源极区域是对所述半导体层进行加工而形成，且形成为与所述鳍的一端相连接；
(d)第一漏极区域，所述第一漏极区域是对所述半导体层进行加工而形成，且形成为与所述鳍的另一端相连接；
(e)第一栅极绝缘膜，所述第一栅极绝缘膜形成在所述鳍的表面上；以及
(f)第一栅电极，所述第一栅电极在与所述第一方向交叉的第二方向上延伸，并且在与所述鳍交叉的区域经由所述第一栅极绝缘膜横跨所述鳍的表面上，
所述半导体器件的特征在于，
在所述第一栅电极的侧墙上形成有侧壁，而在所述鳍的侧墙上未形成有侧壁。
2.如权利要求1所述的半导体器件，其特征在于，
形成在所述第一栅电极的侧墙上的所述侧壁由层叠膜形成。
3.如权利要求2所述的半导体器件，其特征在于，
所述层叠膜由第一氧化硅膜、形成在所述第一氧化硅膜上的氮化硅膜以及形成在所述氮化硅膜上的第二氧化硅膜形成。
4.如权利要求2所述的半导体器件，其特征在于，
所述层叠膜由第一氮化硅膜、形成在所述第一氮化硅膜上的氧化硅膜以及形成在所述氧化硅膜上的第二氮化硅膜形成。
5.如权利要求1所述的半导体器件，其特征在于，
在所述第一栅电极上形成有第一绝缘膜。
6.如权利要求5所述的半导体器件，其特征在于，
所述第一绝缘膜的高度比所述鳍的高度高。
7.如权利要求1所述的半导体器件，其特征在于，
还在所述半导体芯片的第二区域形成有第二金属绝缘半导体场效应晶体管，在所述半导体芯片的第三区域形成有第三金属绝缘半导体场效应晶体管。
8.如权利要求7所述的半导体器件，其特征在于，
所述第二金属绝缘半导体场效应晶体管具有：
(g)所述绝缘体上硅衬底，所述绝缘体上硅衬底由所述衬底层、形成在所述衬底层上的所述埋入绝缘层以及形成在所述埋入绝缘层上的所述半导体层构成；
(h)第二栅极绝缘膜，所述第二栅极绝缘膜形成在所述绝缘体上硅衬底的所述半导体层上；
(i)第二栅电极，所述第二栅电极形成在所述第二栅极绝缘膜上；
(j)第二源极区域，所述第二源极区域形成在所述半导体层内；以及
(k)第二漏极区域，所述第二漏极区域形成在所述半导体层内；
所述第三金属绝缘半导体场效应晶体管具有：
(l)通过除去所述半导体层和所述埋入绝缘层而露出的所述衬底层；
(m)第三栅极绝缘膜，所述第三栅极绝缘膜形成在所述衬底层上；
(n)第三栅电极，所述第三栅电极形成在所述第三栅极绝缘膜上；
(o)第三源极区域，所述第三源极区域形成在所述衬底层内；以及
(p)第三漏极区域，所述第三漏极区域形成在所述衬底层内。
9.如权利要求8所述的半导体器件，其特征在于，
在所述第二栅电极的侧墙和所述第三栅电极的侧墙上也形成有所述侧壁。
10.如权利要求8所述的半导体器件，其特征在于，
所述第二栅极绝缘膜的膜厚比所述第三栅极绝缘膜的膜厚薄，所述第二栅电极的栅长比所述第三栅电极的栅长短。
11.如权利要求10所述的半导体器件，其特征在于，
所述第一金属绝缘半导体场效应晶体管用于静态随机存储器中，所述第二金属绝缘半导体场效应晶体管用于逻辑电路中，所述第三金属绝缘半导体场效应晶体管用于输入输出电路中。
12.一种半导体器件的制造方法，其特征在于，
所述半导体器件的制造方法包括以下工序：
工序a，准备绝缘体上硅衬底的工序，所述绝缘体上硅衬底由衬底层、形成在所述衬底层上的埋入绝缘层以及形成在所述埋入绝缘层上的半导体层形成；以及
工序b，在所述绝缘体上硅衬底的第一区域形成第一金属绝缘半导体场效应晶体管的工序；
所述工序b具有以下工序：
工序b1，通过对所述绝缘体上硅衬底的所述半导体层进行加工来形成在第一方向上具有长边的长方体状的鳍、与所述鳍的一端连接的第一源极区域以及与所述鳍的另一端连接的第一漏极区域的工序；
工序b2，在所述鳍的表面上形成第一栅极绝缘膜的工序；
工序b3，在形成有所述鳍的所述绝缘体上硅衬底上形成覆盖所述鳍的第一导体膜的工序；
工序b4，在所述第一导体膜上形成硬掩膜的工序；
工序b5，将所述硬掩膜图案化的工序；
工序b6，通过将已经图案化的所述硬掩膜作为掩膜对所述第一导体膜进行加工来形成第一栅电极的工序，所述第一栅电极被配置为：在与所述第一方向交叉的第二方向上延伸，并且在与所述鳍交叉的区域经由所述第一栅极绝缘膜横跨所述鳍的表面上；
工序b7，将导电型杂质导入所述鳍、所述第一源极区域以及所述第二漏极区域的工序，其中，所述鳍从所述第一栅电极露出；
工序b8，在所述工序b7之后，在所述绝缘体上硅衬底上形成第一绝缘膜的工序；
工序b9，在所述第一绝缘膜上形成第二绝缘膜的工序；
工序b10，在所述第二绝缘膜上形成第三绝缘膜的工序；
工序b11，对所述第三绝缘膜进行各向异性蚀刻，直至形成在所述鳍的侧墙上的所述第三绝缘膜被除去为止，从而使所述第三绝缘膜残留在所述第一栅电极的侧墙上，而将形成在所述鳍的侧墙上的所述第三绝缘膜除去；
工序b12，以残留的所述第三绝缘膜作为掩膜对所述第二绝缘膜进行蚀刻，从而使所述第三绝缘膜和所述第二绝缘膜残留在所述第一栅电极的侧墙上，而除去形成在所述鳍的侧墙上的所述第二绝缘膜；
工序b13，以残留的所述第三绝缘膜与所述第二绝缘膜作为掩膜对所述第一绝缘膜进行蚀刻，从而使所述第一绝缘膜、所述第二绝缘膜以及所述第三绝缘膜残留在所述第一栅电极的侧墙上，并形成由所述第一绝缘膜、所述第二绝缘膜以及所述第三绝缘膜构成的侧壁，而除去形成在所述鳍的侧墙上的所述第一绝缘膜；以及
工序b14，将导电性杂质导入从所述侧壁露出的所述鳍、所述第一源极区域以及所述第一漏极区域。
13.如权利要求12所述的半导体器件的制造方法，其特征在于，
在所述工序b11中进行的蚀刻为各向异性蚀刻即干蚀刻；
在所述工序b12中进行的蚀刻为干蚀刻或者湿蚀刻；
在所述工序b13中进行的蚀刻为各向同性蚀刻即湿蚀刻。
14.如权利要求12所述的半导体器件的制造方法，其特征在于，
所述第一绝缘膜为氧化硅膜；
所述第二绝缘膜为氮化硅膜；
所述第三绝缘膜为氧化硅膜。
15.如权利要求12所述的半导体器件的制造方法，其特征在于，
所述第一绝缘膜为氮化硅膜；
所述第二绝缘膜为氧化硅膜；
所述第三绝缘膜为氮化硅膜。
16.如权利要求12所述的半导体器件的制造方法，其特征在于，
在所述工序b4中形成的所述硬掩膜为多层膜。
17.如权利要求16所述的半导体器件的制造方法，其特征在于，
所述绝缘体上硅衬底的所述半导体层为硅层；
所述第一导体膜是第一多晶硅膜；
所述硬掩膜由氧化硅膜和形成在所述氧化硅膜上的第二多晶硅膜形成；
在所述工序b6中，将已被图案化的所述第二多晶硅膜作为掩膜对所述第一导体膜进行加工，直至所述第二多晶硅膜消失且露出所述鳍的表面为止，然后再将已被图案化的所述氧化硅膜作为掩膜进一步对所述第一导体膜进行加工来形成第一栅电极，其中，所述第一栅电极被配置为：在与所述第一方向交叉的第二方向上延伸，且在与所述鳍交叉的区域经由所述第一栅极绝缘膜横跨所述鳍的表面上。
18.如权利要求16所述的半导体器件的制造方法，其特征在于，
所述绝缘体上硅衬底的所述半导体层是硅层；
所述第一导体膜是第一多晶硅膜；
所述硬掩膜由氧化硅膜和形成在所述氧化硅膜上且添加了氟的第一非晶硅膜形成；
在所述工序b6中，将已被图案化的所述第一非晶硅膜作为掩膜对所述第一导体膜进行加工，直至所述第一非晶硅膜消失且露出所述鳍的表面为止，然后再将已被图案化的所述氧化硅膜作为掩膜进一步对所述第一导体膜进行加工来形成所述第一栅电极，其中，所述第一栅电极被配置为：在与所述第一方向交叉的第二方向上延伸并且在与所述鳍交叉的区域经由所述第一栅极绝缘膜横跨所述鳍的表面上。
19.如权利要求12所述的半导体器件的制造方法，其特征在于，
还包括：在所述工序b14之后，在从所述侧壁露出的所述鳍的表面、所述第一源极区域的表面以及所述第二漏极区域的表面上形成硅化物膜的工序。
20.如权利要求12所述的半导体器件的制造方法，其特征在于，
还包括：在所述工序b6之后，利用化学机械研磨法对所述第一栅电极的上表面进行平坦化的工序。
21.一种半导体器件的制造方法，其特征在于，
所述半导体器件的制造方法包括以下工序：
工序a，准备绝缘体上硅衬底的工序，所述绝缘体上硅衬底由衬底层、形成在所述衬底层上的埋入绝缘层以及形成在所述埋入绝缘层上的半导体层构成；以及
工序b，在所述绝缘体上硅衬底的第一区域形成第一金属绝缘半导体场效应晶体管，在所述绝缘体上硅衬底的第二区域形成第二金属绝缘半导体场效应晶体管，在所述绝缘体上硅衬底的第三区域形成第三金属绝缘半导体场效应晶体管，
其中，所述工序b具有以下工序：
工序b1，除去形成在所述绝缘体上硅衬底的所述第三区域的所述半导体层和所述埋入绝缘层，并使所述衬底层露出于所述第三区域的工序；
工序b2，在露出于所述第三区域的所述衬底层上形成外延层，使所述第一区域的所述半导体层的表面、所述第二区域的所述半导体层的表面以及所述第三区域的所述外延层的表面平齐的工序；
工序b3，对在所述绝缘体上硅衬底的所述第一区域所形成的所述半导体层进行加工，以形成在第一方向上具有长边的长方体状的鳍、与所述鳍的一端连接的第一源极区域以及与所述鳍的另一端连接的第一漏极区域；
工序b4，在所述第一区域的所述鳍的表面上形成第一栅极绝缘膜，在所述第二区域的所述半导体层上形成第二栅极绝缘膜，在所述第三区域的所述衬底层上形成第三栅极绝缘膜的工序；
工序b5，形成覆盖所述第一区域、所述第二区域以及所述第三区域的第一导体膜的工序；
工序b6，在所述第一导体膜上形成硬掩膜的工序；
工序b7，将所述硬掩膜图案化的工序；
工序b8，通过将已经图案化的所述硬掩膜作为掩膜对所述第一导体膜进行加工，从而在所述第一区域中形成第一栅电极，在所述第二区域中在所述第二栅极绝缘膜上形成第二栅电极，在所述第三区域中在所述第三栅极绝缘膜上形成第三栅电极的工序，其中，所述第一栅电极被配置为：在与所述第一方向交叉的第二方向上延伸，并且在与所述鳍交叉的区域经由所述第一栅极绝缘膜跨过所述鳍的表面上；
工序b9，在所述第一区域，将导电型杂质导入从所述第一栅电极露出的所述鳍、所述第一源极区域以及所述第一漏极区域，在所述第二区域，与所述第二栅电极相匹配将导电型杂质导入所述半导体层内，在所述第三区域，与所述第三栅电极相匹配将导电型杂质导入所述半导体层内；
工序b10，在所述工序b9之后，在所述绝缘体上硅衬底上形成第一绝缘膜；
工序b11，在所述第一绝缘膜上形成第二绝缘膜的工序；
工序b12，在所述第二绝缘膜上形成第三绝缘膜的工序；
工序b13，对所述第三绝缘膜进行各向异性蚀刻，直至除去形成在所述鳍的侧墙上的所述第三绝缘膜为止，从而使所述第三绝缘膜残留在所述第一栅电极的侧墙、所述第二栅电极的侧墙以及所述第三栅电极的侧墙上，而将形成在所述鳍的侧墙上的所述第三绝缘膜除去；
工序b14，以残留的所述第三绝缘膜作为掩膜对所述第二绝缘膜进行蚀刻，从而使所述第三绝缘膜和所述第二绝缘膜残留在所述第一栅电极的侧墙、所述第二栅电极的侧墙以及所述第三栅电极的侧墙上，而除去形成在所述鳍的侧墙上的所述第二绝缘膜；
工序b15，以残留的所述第二绝缘膜与所述第三绝缘膜作为掩膜对所述第一绝缘膜进行蚀刻，从而使所述第一绝缘膜、所述第二绝缘膜以及所述第三绝缘膜分别残留在所述第一栅电极的侧墙、所述第二栅电极的侧墙以及所述第三栅电极的侧墙上，形成由所述第一绝缘膜、所述第二绝缘膜以及所述第三绝缘膜构成的侧壁，而除去形成在所述鳍的侧墙上的所述第一绝缘膜；
工序b16，在所述第一区域，将导电性杂质导入所述鳍、所述第一源极区域与所述第一漏极区域，其中，所述鳍从形成在所述第一栅电极的侧墙的所述侧壁露出；
工序b17，在所述第二区域，通过将导电性杂质导入与形成在所述第二栅电极的侧墙上的所述侧壁匹配的所述半导体层内，来形成所述第二源极区域与所述第二漏极区域；
工序b18，在所述第三区域，通过将导电性杂质导入与形成在所述第三栅电极的侧墙上的所述侧壁匹配的所述衬底层内，来形成第三源极区域与第三漏极区域。
22.一种半导体器件的制造方法，其特征在于，
所述半导体器件的制造方法包括以下工序：
工序a，准备绝缘体上硅衬底的工序，所述绝缘体上硅衬底由衬底层、形成在所述衬底层上的埋入绝缘层以及形成在所述埋入绝缘层上的半导体层构成；以及
工序b，在所述绝缘体上硅衬底的第一区域形成第一金属绝缘半导体场效应晶体管，
所述工序b具有以下工序：
工序b1，通过对所述绝缘体上硅衬底的所述半导体层进行加工，形成在第一方向上具有长边的长方体状的鳍、与所述鳍的一端连接的第一源极区域以及与所述鳍的另一端连接的第一漏极区域；
工序b2，在所述鳍的表面上形成第一栅极绝缘膜的工序；
工序b3，在已形成有所述鳍的所述绝缘体上硅衬底上形成覆盖所述鳍的第一导体膜的工序；
工序b4，在所述第一导体膜上形成硬掩膜的工序；
工序b5，将所述硬掩膜图案化的工序；
工序b6，通过以已经图案化的所述硬掩膜作为掩膜对所述第一导体膜进行加工来形成第一栅电极，所述第一栅电极在与所述第一方向交叉的第二方向上延伸，并且在与所述鳍交叉的区域经由所述第一栅极绝缘膜跨过所述鳍的表面上；
工序b7，将导电型杂质导入所述鳍、所述第一源极区域以及所述第二漏极区域，其中，所述鳍从所述第一栅电极露出；
工序b8，在所述工序b7之后，在所述绝缘体上硅衬底上形成第一绝缘膜的工序；
工序b9，在所述第一绝缘膜上形成第二绝缘膜的工序；
工序b10，在所述第二绝缘膜上形成第三绝缘膜的工序；
工序b11，对所述第三绝缘膜进行各向异性蚀刻，直至除去形成在所述鳍的侧墙上的所述第三绝缘膜为止，从而使所述第三绝缘膜残留在所述第一栅电极的侧墙上，而将形成在所述鳍的侧墙上的所述第三绝缘膜除去；
工序b12，以残留的所述第三绝缘膜作为掩膜对所述第二绝缘膜进行蚀刻，从而使所述第三绝缘膜和所述第二绝缘膜残留在所述第一栅电极的侧壁上，而除去形成在所述鳍的侧墙上的所述第二绝缘膜；
工序b13，使在所述工序b8中形成的所述第一绝缘膜全部残留下来，从而在所述第一栅电极的侧墙上形成由所述第一绝缘膜、所述第二绝缘膜以及所述第三绝缘膜构成的侧壁，并且维持用所述第一绝缘膜覆盖所述鳍的表面的状态；以及
工序b14，将导电性杂质经由所述第一绝缘膜导入未被所述侧壁覆盖的所述鳍、所述第一源极区域以及所述第一漏极区域。
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