CN103219366A - 鳍状场效晶体管结构及其制作方法 - Google Patents

Abstract

本发明公开一种鳍状场效晶体管结构及其制作方法。鳍式场效晶体管结构包含基底、鳍状结构、绝缘层与栅极结构。绝缘层覆盖基底以及部分围绕鳍状结构的侧面形成一L型绝缘层，其中该L型绝缘层与鳍状结构有蚀刻选择比。栅极结构部分包围鳍式结构，通过L型绝缘层，可以控制鳍状场效晶体管的通道宽度。

Description

鳍状场效晶体管结构及其制作方法

技术领域

本发明涉及一种鳍状场效晶体管结构及其制作方法，特别是涉及一种鳍状结构具有L型绝缘层的鳍状场效晶体管结构及其制作方法。

背景技术

半导体产业持续研发的重要目标，在于增加半导体元件的效能，以及减少半导体元件的功率消耗。在增加半导体元件效能此一途径上，现有技术已开发出利用有利于空穴或电子流动的不同晶面定向来提升元件效能。

举例来说，建构于(100)硅晶面上的n型通道(n-channel)金属氧化半导体(metal-oxide-semiconductor，MOS)晶体管元件可获得较高的载流子迁移率；而建构于(110)硅晶面上的p型通道(p-channel)MOS晶体管元件则获得较高的载流子迁移率。因此现有技术在建构平面式(planar)互补式(complementary)金属氧化半导体晶体管元件(CMOS device)时，曾有利用基底结合技术等方式，将具有不同晶面定向的硅层制作成基底结构，并将n型通道MOS晶体管元件成长于(100)晶面，以及将p型通道MOS晶体管元件成长于(110)晶面，以增进CMOS元件的电性表现。

此外，随着元件发展进入65纳米技术世代后，使用传统平面式的MOS晶体管制作工艺实难持续微缩。因此，现有技术提出以非平面式(non-planar)金属氧化半导体晶体管元件如鳍状场效晶体管(Fin Field effect transistor，FinFET)元件取代平面晶体管元件的解决途径。

然而，以现今技术要控制各非平面式金属氧化半导体晶体管的通道宽度又要同时提高各晶体管元件的载流子迁移率实属不易。因此，目前仍需要可解决上述问题的多栅极晶体管元件结构及其制作方法。

发明内容

为解决上述问题，本发明提供一种鳍状场效晶体管结构，包括一基底，至少一第一鳍状结构，设置于该基底上，一L型绝缘层，设置于该第一鳍状结构周围，且至少曝露出部分该第一鳍状结构的侧壁。其中该L型绝缘层的高度小于该第一鳍状结构的高度，以曝露出部分该第一鳍状结构的侧壁表面，以及一栅极结构，设置于部分该L型绝缘层以及部分该第一鳍状结构之上。

本发明另提供一种鳍状场效晶体管结构的制作方法，包括：形成至少一第一鳍状结构于一基底上，然后形成一L型绝缘层于该第一鳍状结构侧壁，其中该L型绝缘层的高度小于该第一鳍状结构的高度，以曝露出部分该第一鳍状结构的侧壁表面，再形成一栅极结构于部分该L型绝缘层以及部分该第一鳍状结构之上，以及形成一源极/漏极于该栅极结构两侧的该第一鳍状结构中。

在本发明中，是利用一设置于浅沟槽隔离(STI)上的L型绝缘层来调控鳍状场效晶体管通道宽度。也可于同一基底上制作出多个具有不同通道宽度的鳍状场效晶体管。另外本发明对于鳍状场效晶体管通道长度的应力转移效果也较佳，对于整体元件效能得到有效的提升。

附图说明

图1至图9为本发明第一较佳实施例的制作流程示意图；

图10为本发明第二较佳实施例的结构示意图；

图11为本发明第三较佳实施例的结构示意图；

图12为本发明第四较佳实施例的结构示意图。

主要元件符号说明

100：基底

110：鳍状结构

112：掩模层

114：绝缘介电层

115：浅沟槽隔离

116：第一应力层

120：栅极宽度调整材

122：L型绝缘层

126：栅极结构

128：第二应力层

130：介电层

200：绝缘层

210：鳍状结构

222：L型绝缘层

226：栅极结构

228：第二应力层

230：介电层

300：基底

310：鳍状结构

310a：第二鳍状结构

322：L型绝缘层

322a：第二L型绝缘层

400：基底

410：第一鳍状结构

410a：第二鳍状结构

412：氮化硅层

414：氧化硅层

具体实施方式

请参考图1至图9，图1至图9绘制形成本发明第一较佳实施例半导体的结构的方法。首先，如图1所示，提供一基底100，例如是硅基底(siliconsubstrate)、外延硅(epitaxial silicon substrate)、硅锗半导体基底(silicongermanium substrate)、碳化硅基底(silicon carbide substrate)或硅覆绝缘(silicon-on-insulator，SOI)基底等，本发明的一较佳实施例是以块状硅基底(bulk silicon substrate)为例，但不以此为限。接着，在基底100上方形成一图案化的掩模层112，并可选择性的在基底100以及图案化的掩模层112之间形成一图案化衬垫层(图未示)。于本发明的一较佳实施例中，图案化掩模层包含各种适合作为硬掩模的材质，例如氮化硅(silicon nitride，SiN)或是应用材料公司提供的进阶图案化薄膜(advanced pattern film，APF)等，而图案化衬垫层则可例如是二氧化硅层(SiO₂)等。随后，以图案化的掩模层112为掩模进行一第一蚀刻制作工艺，以于基底100上的至少一鳍状结构110并于此鳍状结构110周围的基底100中形成多个沟槽102。

接着如图2所示，形成一介电层114覆盖基底100与掩模层112，并填满各沟槽102。之后对介电层114施以一平坦化制作工艺，如化学机械研磨(CMP)，并利用掩模层112当作停止层(stop layer)，使掩模层112曝露于平坦化的介电层114表面。其中，介电层114可以是一般用以形成浅沟槽隔离(STI)的介电材料，其可由单层或多层的绝缘材料所构成，此为本技术人士的通常知识，故不多加赘述。

然后，如图3所示，接续再以一蚀刻制作工艺去除部分的介电层114，用以于鳍状结构110周围的各沟槽102中分别形成一浅沟槽隔离(STI)115作为基底100上各鳍状结构110之间的绝缘物。其中，蚀刻制作工艺并不限于使用干式蚀刻或湿式蚀刻或上述的组合，干蚀刻条件可以为CF₄+O₂与Ar，湿蚀刻条件可以是稀释氢氟酸等。此外，在适当的条件下，本实施例也可于形成覆盖基底100与掩模层112的介电层114之后，便直接以蚀刻制作工艺去除部分的介电层114而于各第一沟槽102中形成浅沟槽隔离(STI)115。

接着如图4所示，全面性于基底100上形成一绝缘材料层。例如形成一第一应力层116覆盖各浅沟槽隔离(S TI)115、掩模层112以及部分鳍状结构110的侧面。在本发明的一较佳实施例中，该第一应力层116可为具有适当应力的单层或多层的材料所构成，例如氮化硅(SiN)、及氧化硅(SiO₂)等，用以视后续制作的晶体管元件为P型晶体管或是N型晶体管来提供压缩应力或是伸张应力其中之一者。此外，本发明又可选择性进行一快速升温退火(RTA)制作工艺，用以转移第一应力层116的应力至鳍状结构110中。

接续移除部分的第一应力层116，以于鳍状结构110周围形成至少一L型绝缘层，用于调整半导体元件的通道宽度，并可持续提供应力至鳍状结构110。例如，请参考图5，本实施例可先全面性形成一栅极宽度(栅极厚度)调整材120在第一应力层116之上，该栅极宽度调整材120的材质可选用介电材料如二氧化硅、氧化硅或着通过旋涂方式涂布的材料如光致抗蚀剂、低抗反射涂层(BARC)等有机物等与第一应力层116不同的材料，且针对相同蚀刻配方需与第一应力层116存在有不同的蚀刻速率而相对具有一蚀刻选择比，以在后续制作工艺中控制各材料不同的厚度。然后再如图6所示，以蚀刻方式去除部分的栅极宽度调整材120，留下一高度a的栅极宽度调整材120，进而曝露出覆盖于鳍状结构110上部分的第一应力层116，接着再蚀刻去除被裸露的第一应力层116，而使剩下的第一应力层116于鳍状结构110周围形成一L型绝缘层122。

值得注意的是，厚度a可视元件特性来调整蚀刻参数而加以控制，而最终鳍状结构110被曝露出侧壁高度为b，此高度b是由栅极宽度调整材120的厚度a所决定。因此在掩模层112的宽度，亦即鳍状结构110的宽度为c固定不变的状况下，b的长度决定鳍状场效晶体管的通道宽度，而在三栅极晶体管(即鳍状结构110的上表面与两个侧表面都会与栅极交叠而作为电流通道)的情况下有效的通道宽度即为2b+c。也就是本发明可通过调整L型绝缘层122的高度，来达到控制晶体管的通道宽度的功效，而且又可利用L型绝缘层122来提供压缩应力或是伸张应力以获得较高的载流子迁移率。

如图7所示，将剩余的栅极宽度调整材120与掩模层112去除后，此时L型绝缘层122是位于鳍状结构110周围的浅沟槽隔离(S TI)115之上，尤其是位于鳍状结构110的两侧的浅沟槽隔离(S TI)115之上，且L型绝缘层122于垂直方向上覆盖鳍状结构110侧壁的高度为a，而鳍状结构110被曝露出侧壁高度为b。详细言之，本实施例的L型绝缘层122包含有一水平部以及一垂直部设于水平部之上，覆盖鳍状结构110侧壁的垂直部的高度为a，小于鳍状结构110突出于垂直方向上的高度，使鳍状结构110被曝露出的侧壁高度为b。然后再于鳍状结构110与L型绝缘层122上形成一栅极结构126，并于栅极结构126两侧的鳍状结构110中形成所需的源极/漏极等掺杂区。其中，栅极结构126材质可依使用者需求选自多晶硅(polysilicon)、金属硅化物，或者是金属，如铝(aluminum，Al)、钨(tungsten，W)、铜(copper，Cu)、铝化钛(titanium aluminide，TiAl)、钛(titanium，Ti)、氮化钛(titanium nitride，TiN)、钽(tantalum，Ta)、氮化钽(Tantalum nitride，TaN)或氧化铝钛(titanium aluminumoxide，TiAlO)等。

而且本发明也可整合于现行的各种栅极结构的制作工艺。以多晶硅栅极与栅极优先(gate first)制作工艺为例，可先于基底100上全面性沉积一介电层130或高介电常数(High-K)介电层或其组合，覆盖鳍状结构110与L型绝缘层122，然后于介电层130上全面性沉积一多晶硅或金属或其组合等导电层，最后再进行光刻、蚀刻等制作工艺以形成所需的栅极结构126。此时整体元件的3D立体图则如图8所示。其中，高介电常数介电层可选自氧化铪(hafnium oxide，HfO₂)、硅酸铪氧化合物(hafnium silicon oxide，HfSiO₄)、硅酸铪氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化铝(aluminum oxide，Al₂O₃)、氧化镧(lanthanum oxide，La₂O₃)、氧化钽(tantalum oxide，Ta₂O₅)、氧化钇(yttrium oxide，Y₂O₃)、氧化锆(zirconium oxide，ZrO₂)、钛酸锶(strontiumtitanate oxide，SrTiO₃)、硅酸锆氧化合物(zirconium silicon oxide，ZrSiO₄)、锆酸铪(hafnium zirconium oxide，HfZrO₄)、锶铋钽氧化物(strontium bismuthtantalate，SrBi₂Ta₂O₉，SBT)、锆钛酸铅(lead zirconate titanate，PbZr_xTi_l-xO₃，PZT)与钛酸钡锶(barium strontium titanate，Ba_xSr_1-xTiO₃，BST)所组成的群组。此外，本发明又可再对多晶硅栅极实施栅极取代制作工艺(gate replacementprocesses)以整合于后置栅极(gate last)制作工艺。

最后如图9所示，形成一第二应力层128覆盖L型绝缘层122、鳍状结构110以及栅极结构126的表面，对鳍状场效晶体管的通道再次进行应力转移。通过另一层应力层，产生第二次的应力转移，可使得鳍状场效晶体管的通道再次进行压缩或拉伸，而进一步强化该场效晶体管的效能。第二应力层128可以是共形层搭配后续的层间介电层，其也可以是非共形层直接取代层间介电层的功能。

值得说明的是，在本发明的另一实施例中，也可直接使用绝缘层覆硅基底(SOI substrate)代替前述第一较佳实施例中图1至图3的步骤，而直接在SOI基底上形成至少一鳍状结构以简化形成浅沟槽隔离(S TI)的制作工艺步骤。例如图10所示，至少一鳍状结构210设置于SOI基底的绝缘层200上，而其余步骤则与本发明的第一较佳实施例相同：在绝缘层200上再依序形成一L型绝缘层222，一介电层230，一栅极结构226与一第二应力层228等。

在上述本发明较佳实施例中，虽仅针对一组鳍状结构进行描述，然本发明并不局限于此。换句话说，本发明也可包含多组鳍状结构建立于基底上，并且各鳍状结构之间的L型绝缘层覆盖高度可为不同，以分别应用于不同高、低压MOS元件、逻辑、存储器等半导体元件中。如图11所示，基底300上具有鳍状结构310与一第二鳍状结构310a。其中，鳍状结构310周围具有L型绝缘层322，第二鳍状结构310a周围具有一第二L型绝缘层322a，且第二L型绝缘层322a与L型绝缘层322的垂直部分高度不同，应力值也可以不同，后续再依序形成各栅极结构与第二应力层。如此可于同一基底上制作出多个通道宽度不同的鳍状场效晶体管。

在本发明的另一个实施例中，也可不形成STI，而将氮化硅与氧化硅填入各鳍状结构之间作为鳍状结构之间的绝缘层，如图12所示，一基底400上具有一第一鳍状结构410与一第二鳍状结构410a，接着依序于该第一鳍状结构410与该第二鳍状结构410a之间填入一氮化硅层412与一氧化硅层414，以作为各鳍状结构之间的绝缘层，接着对该氮化硅层412与该氧化硅层414进行蚀刻，以调整鳍状场效晶体管的栅极宽度，后续制作工艺与本发明的第一较佳实施例相同，在此不再赘述。

综上所述，本发明提供的鳍状场效晶体管制作方法，是利用一设置于浅沟槽隔离(STI)上的L型绝缘层来调控鳍状场效晶体管通道宽度。也可于同一基底上制作出多个具有不同通道宽度的鳍状场效晶体管。另外由于两层应力转移层覆盖于通道周围的比率较大，故对于鳍状场效晶体管通道长度的应力转移效果也较佳，对于整体元件效能得到有效的提升。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (21)

1.一种鳍状场效晶体管结构，至少包括：

基底；

至少一第一鳍状结构，设置于该基底上；

L型绝缘层，设置于该第一鳍状结构周围，且至少曝露出部分该第一鳍状结构的侧壁其中该L型绝缘层的高度小于该第一鳍状结构的高度，以曝露出部分该第一鳍状结构的侧壁表面；以及

栅极结构，设置于部分该L型绝缘层以及部分该第一鳍状结构之上。

2.如权利要求1所述的鳍状场效晶体管结构，其中针对一蚀刻配方该第一鳍状结构与该L型绝缘层有蚀刻选择比。

3.如权利要求1所述的鳍状场效晶体管结构，另包括一应力层覆盖于该栅极结构、该第一鳍状结构以及该L型绝缘层之上。

4.如权利要求1所述的鳍状场效晶体管结构，另包括一浅沟槽隔离设置于该基底以及该L型绝缘层之间。

5.如权利要求1所述的鳍状场效晶体管结构，其中该L型绝缘层包括多层结构。

6.如权利要求1所述的鳍状场效晶体管结构，其中该L型绝缘层具有一压缩应力或一伸张应力。

7.如权利要求1所述的鳍状场效晶体管结构，其中该栅极结构包括多晶硅或金属，以及一高介电常数层设置于该金属与该基底之间。

8.如权利要求1所述的鳍状场效晶体管结构，其中该基底包括硅基底或SOI基底。

9.如权利要求1所述的鳍状场效晶体管结构，另包括一第二鳍状结构设置于该基底上，以及一第二L型绝缘层覆盖至少部分该第二鳍状结构的侧壁。

10.如权利要求8所述的鳍状场效晶体管结构，其中该L型绝缘层的高度与第二L型绝缘层的高度不同。

11.一种鳍状场效晶体管结构的制作方法，包括：

形成至少一第一鳍状结构于一基底上；

形成一L型绝缘层于该第一鳍状结构侧壁，其中该L型绝缘层的高度小于该第一鳍状结构的高度，以曝露出部分该第一鳍状结构的侧壁表面；

形成一栅极结构于部分该L型绝缘层以及部分该第一鳍状结构之上；以及

形成一源极/漏极于该栅极结构两侧的该第一鳍状结构中。

12.如权利要求11所述的鳍状场效晶体管结构的制作方法，其中形成该L型绝缘层的方法，包括：

形成一绝缘层覆盖该第一鳍状结构与该基底表面；

形成一栅极宽度调整材于该绝缘层上；

去除部分该栅极宽度调整材以曝露部分该绝缘层；以及

去除部分部分该绝缘层，以形成该L型绝缘层并曝露部分该第一鳍状结构。

13.如权利要求12所述的鳍状场效晶体管结构的制作方法，其中针对一蚀刻配方该L型绝缘层与该栅极宽度调整材以及该第一鳍状结构具有不同的蚀刻速率。

14.如权利要求11所述的鳍状场效晶体管结构的制作方法，其中在形成完该栅极结构与该源极/漏极之后，该制作方法又包括形成一应力层于该栅极结构、该第一鳍状结构以及该L型绝缘层之上。

15.如权利要求11所述的鳍状场效晶体管结构的制作方法，其中在形成该L型绝缘层之前，该制作方法另包括形成至少一浅沟槽隔离设置于该第一鳍状结构周围的该基底上。

16.如权利要求11所述的鳍状场效晶体管结构的制作方法，其中该L型绝缘层可为多层。

17.如权利要求11所述的鳍状场效晶体管结构的制作方法，其中该L型绝缘层具有一压缩应力或一伸张应力。

18.如权利要求11所述的鳍状场效晶体管结构的制作方法，其中该栅极结构包括多晶硅或金属。

19.如权利要求11所述的鳍状场效晶体管结构的制作方法，其中该基底包括硅基底或SOI基底。

20.如权利要求11所述的鳍状场效晶体管结构的制作方法，其中还可包括形成一第二鳍状结构于该基底上，以及形成一第二L型绝缘层覆盖至少部分该第二鳍状结构的侧壁，且该L型绝缘层与该第二L型绝缘层具有不同高度。

21.如权利要求12所述的鳍状场效晶体管结构的制作方法，其中该第一鳍状结构的曝露部分高度为b，该第一鳍状结构宽度为c，此时该鳍状场效晶体管的通道有效宽度为2b+c。

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