CN103794512A - 双Finfet晶体管及其制备方法 - Google Patents

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Abstract

本发明公开了一种双Finfet晶体管，包括：一衬底晶圆；设置于所述衬底晶圆上方的绝缘层；贯穿所述绝缘层覆盖所述衬底晶圆上表面的一背栅偏置结构和一栅极结构，设置于所述背栅偏置结构表面及空隙处的第一氧化层，设置于所述栅极结构表面的第二氧化层；设置于所述绝缘层上方及所述第一氧化层、第二氧化层外表面的栅极。本发明还提供了该双Finfet晶体管的制备方法，采用本发明的技术方案，能够准确控制Fin沟道的宽度，改善沟道至衬底之间的漏电流，满足器件和电路的性能和功耗要求，且制造工艺简单，同时避免使用昂贵的SOI晶圆，降低了生产成本。

Description

双Finfet晶体管及其制备方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种双Finfet晶体管及其制备方法。
背景技术
随着半导体工艺不断发展，CMOS电路尺寸不断缩小，传统的平面型MOSFET工艺已经很难再满足器件和电路的性能和功耗要求。所谓的平面型体硅晶体管，指的是MOSFET的漏极、源极、栅极、沟道以及基体结构的横断面位于同一平面上的晶体管结构，以Intel、台积电（TSMC）、联华电子（UMC）为主的公司主要基于体硅的平面MOSFET结构如图1所示，而以IBM、意法半导体（STM）、AMD为主的公司主要基于绝缘体上硅（SOI）的平面MOSFET结构如图2所示,图1和图2中的源极和漏极2和栅极4均位于一个平面上，两者的区别在于后者在硅基体上增加了一层埋入式氧化物（BOX）层5，而BOX层5上则覆盖一层相对较薄的硅层。随着晶体管特征尺寸不断缩小，平面型晶体管技术的瓶颈也越来越严重，短沟道效应（SCE）越来越严重，阈值电压升高，不断增加的亚阈值电流和漏电流已成为阻碍平面CMOS工艺进一步发展的主要原因。目前占主流地位的思路是放弃传统的平面型晶体管技术，想办法减小沟道区的厚度，消除沟道中耗尽层底部的中性层，让沟道中的耗尽层能够填满整个沟道区—这便是所谓的全耗尽型(Fully Depleted：FD)晶体管，而传统的平面型晶体管则属于部分耗尽型(Partialiy Depleted：PD)晶体管,两者的区别是要制造出全耗尽型晶体管，要求沟道所处的硅层厚度极薄，这样才有可能形成全耗尽式的结构。传统的制造工艺，特别是传统的基于体硅的制造工艺很难造出符合要求的结构，即便对新兴的SOI工艺而言，沟道硅层的厚度也很难控制在较薄的水平。如何实现全耗尽型晶体管和开发新型晶体管材料这两个中心思想，以Intel/IBM为首的CPU制造厂商发展出了三种解决方案，分别是转向立体型晶体管结构，转向全耗尽型ETSOI(FD-ETSOI)技术以及转向III-V族技术。
立体型晶体管结构指的是管子的漏/源极和栅极的横截面并不位于同一平面内的技术，Intel的三门晶体管(Tri-gate)体硅技术，以及IBM/AMD的Finfet（SOI）技术均属立体型晶体管结构一类。其中Intel的三门晶体管体硅技术尽管名字里面不含Finfet字样，但其实质仍属Finfet结构，其结构纵剖图如图3所示。这种结构基于体硅技术，避免使用价格昂贵的SOI晶元，但是在性能上有一定缺陷，首先，Fin沟道的厚度难以控制，其次，栅与衬底之间仍存在电容，而且沟道中有流向衬底的漏电流，这些均会影响到器件的性能。IBM/AMD公司的FinFET结构则与Intel的三门结构大同小异，只不过栅极数量改为2，而且是基于SOI结构而已，其FinFET结构的纵剖图如图4所示。这种结构能够有效解决上述问题，但是成本较大，且要制作出厚度极薄的高质量全耗尽型沟道也十分困难，工艺也十分复杂。意法半导体（STM）在权衡上述两种结构提出了一种超薄体硅（7n）m和埋层氧化物（25nm）全耗尽绝缘体上硅（UTBB FDSOI）技术，其结构如图6所示，增加了电解质隔离层，通过对衬底加偏压可有效的控制晶体管的阈值电压，有效抑制短沟道效应和降低功耗，但是Fin沟道的宽度难以控制，而且沟道中有流向衬底的漏电流的问题仍然存在。
中国专利（公开号：CN102217074A）公开了一种鳍式场效应晶体管，它的鳍具有一上部分与一下部分，上部分进行了第一导电类型的掺杂，下部分进行了第二导电类型的掺杂;其中上部分与下部分之间的结作为二极管；鳍式场效应晶体管还包括:至少一层高k介电材料层(例如,Si3N4)，相邻于鳍的至少一侧，当上部分连接到一第一电位且下部分连接到一第二电位从而产生穿过结的电位降时，相较于如果不存在该至少一层高k介电材料层的情况，该至少一层高k介电材料层用于更均匀地重新分配该二极管上的电位降。高k介电材料的k值例如是k≥5，k≥7.5，与k≥20。
中国专利（公开号：CN101140887A）公开了一种制作FINFET晶体管的方法，是选用晶向为(110)SOI(SEMICONDUCTOR ONINSULATOR)晶片为衬底材料，用各向异性的腐蚀方法腐蚀该SOI材料的半导体层形成一侧面光滑且垂直于表面的半导体条，并对该半导体条的中间部分进行重掺杂。然后以该半导体条为衬底，从两侧选择外延生长一半导体膜，再利用重、轻掺杂材料之间足够大的腐蚀选择比，腐蚀掉半导体条的重掺杂区域，留下半导体条的两端和外延层，便形成所需的超薄FIN体。在该FIN体上生长栅介质和栅电极,再进行常规CMOS后道工序，即得到FINFET晶体管。
上述两件专利分别公开了鳍式场效应晶体管及Finfet晶体管的制备方法，但是其采取的技术方案与本发明所采取的Finfet晶体管及其制备方法并不相同，且并未解决现有技术中无法有效控制Fin沟道的宽度及沟道中有流向衬底的漏电流的问题。
发明内容
针对上述存在的问题，本发明公开一种双Finfet晶体管及其制备方法，以克服现有技术中无法有效控制Fin沟道的宽度，且沟道中有流向衬底的漏电流的问题。
为了实现上述目的，本发明记载了如下技术方案：
一种双Finfet晶体管的制备方法，包括如下步骤：
S1，提供一衬底晶圆，于所述衬底晶圆上方形成顶部分别具有辅助层的第一栅极结构和第二栅极结构，所述第一栅极结构和第二栅极结构从下至上依次均包括衬底层、选择性刻蚀层和Fin沟道层，所述衬底层连接所述衬底晶圆；
S2，于所述衬底晶圆上方制备绝缘材料层，刻蚀所述绝缘材料层直到暴露出所述第一栅极结构和第二栅极结构的一部分衬底层，去除所述第一栅极结构和第二栅极结构顶部的辅助层；
S3，刻蚀第一栅极结构的选择性刻蚀层，形成一背栅偏置结构，对所述背栅偏置结构和第二栅极结构进行氧化，分别形成第一氧化层和第二氧化层，所述第一氧化层和第二氧化层可直接充当栅氧化层；
S4，进行后续的栅极制备工艺。
上述的双Finfet晶体管制备方法，其中，在所述步骤S1中，提供一衬底晶圆，在所述衬底晶圆上依次形成一选择性刻蚀材料层，一Fin沟道材料层，在所述Fin沟道材料层上方沉积一牺牲层，在所述牺牲层两侧分别形成侧墙，刻蚀掉所述牺牲层，同时刻蚀Fin沟道材料层和选择性刻蚀材料层直到刻蚀掉衬底晶圆的一部分，于所述两个侧墙下方分别形成依次由Fin沟道层、选择性刻蚀层和衬底层组成的所述第一栅极结构和第二栅极结构；
其中，所述辅助层为侧墙。
上述的双Finfet晶体管制备方法，其中，在所述S1步骤中，提供一衬底晶圆，在所述衬底晶圆上依次形成一选择性刻蚀材料层，一Fin沟道材料层，在所述Fin沟道材料层上方依次涂上硬膜，光刻胶，所述光刻胶覆盖不需要光刻的部分，同时刻蚀Fin沟道材料层和选择性刻蚀材料层直到刻蚀掉衬底晶圆的一部分，于所述光刻胶和硬膜下方分别形成依次由Fin沟道层、选择性刻蚀层和衬底层组成的所述第一栅极结构和第二栅极结构；
其中，所述辅助层由硬膜和光刻胶组成。
上述的双Finfet晶体管制备方法，其中，还包括：
S3’,刻蚀第一栅极结构的选择性刻蚀层，形成一背栅偏置结构，对所述背栅偏置结构和第二栅极结构进行氧化，分别形成第一氧化层和第二氧化层，所述第一氧化层和所述第二氧化层不可直接充当栅氧化层，分别于所述背栅偏置结构和所述第二栅极结构的Fin沟道上方形成栅氧化层。
上述的双Finfet晶体管制备方法，其中，在所述步骤S1中，所述Fin沟道层为体硅或III-V族半导体材料。
上述的双Finfet晶体管制备方法，其中，在所述步骤S1中，所述Fin沟道层厚度为100-5000埃。
一种双Finfet晶体管，其特征在于，包括
一衬底晶圆；
设置于所述衬底晶圆上方的绝缘层；
贯穿所述绝缘层覆盖所述衬底晶圆表面的一背栅偏置结构和一栅极结构，设置于所述背栅偏置结构表面及空隙处的第一氧化层，设置于所述栅极结构表面的第二氧化层；
设置于所述绝缘层上方及所述第一氧化层、第二氧化层外表面的栅极材料层。
上述的双Finfet晶体管，其中，所述背栅偏置结构包括衬底层、Fin沟道层，所述衬底层和Fin沟道层中间形成空隙，所述栅极结构从下至上依次包括衬底层、选择性刻蚀层和Fin沟道层，所述背栅偏置结构和栅极结构的衬底层均部分位于所述绝缘层内且连接所述衬底晶圆。
上述的双Finfet晶体管，其中，在所述步骤S1中，所述Fin沟道层为体硅或III-V族半导体材料。
上述的双Finfet晶体管，其中，在所述步骤S1中，所述Fin沟道层厚度为100-5000埃。
上述发明具有如下优点或者有益效果：
本发明提出的双Finfet晶体管及其制备方法，能够准确控制Fin沟道的宽度，改善沟道至衬底之间的漏电流，满足器件和电路的性能和功耗要求，且制造工艺简单，同时避免使用昂贵的SOI晶圆，降低了生产成本。
具体附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、外形和优点将会变得更加明显。在全部附图中相同的标记指示相同的部分。并未可以按照比例绘制附图，重点在于示出本发明的主旨。
图1是本发明背景技术中基于体硅的平面型晶体管的结构示意图
图2是本发明背景技术中基于绝缘体上硅（SOI）的平面型晶体管的结构示意图；
图3是本发明背景技术中基于三门晶体管体硅技术的晶体管的结构示意图；
图4是本发明背景技术中基于SOI技术的FinFET晶体管的结构示意图；
图5是本发明背景技术中基于UTBB FDSOI技术的晶体管的结构示意图；
图6-图15是本发明实施例二的双Finfet晶体管的制备方法的流程结构示意图；
图16是本发明实施例一的双Finfet晶体管的结构示意图；
图17-图18是本发明实施例三的双Finfet晶体管的制备方法的流程结构示意图。
其中，1是衬底晶圆；2是掺杂的源区或漏区；3是栅氧化层；4是栅极材料层；5是埋入式氧化层；6是绝缘层；7是隔离层；8是Fin沟道材料层；9是选择性刻蚀材料层；10是牺牲层；11是辅助层；111是侧墙；112是光刻胶；113是硬膜；121是第一栅极结构；122是第二栅极结构；131是第一氧化层；132是第二氧化层。
具体实施方式
下面结合附图和具体的实施例对本发明作进一步的说明，但是不作为本发明的限定。
实施例一：
如图16所示，本实施例涉及一种双Finfet晶体管，包括：衬底晶圆1′；设置于衬底晶圆1′上方的绝缘层6′；贯穿绝缘层6′覆盖衬底晶圆1′上表面的一背栅偏置结构14和一栅极结构，设置于背栅偏置结构14表面及空隙处的第一氧化层131，设置于所述栅极结构表面的第二氧化层132；设置于所述绝缘层6′上方及所述第一氧化层131、第二氧化层132外表面的栅极材料层4。
另外，在第一氧化层131、第二氧化层132不足以充当栅氧化层的情况下，本实施例还可以设置覆盖所述第一氧化层131、第二氧化层132表面以及绝缘层表面的栅氧化层3，此时栅极材料层4覆盖栅氧化层3的表面。
其中，背栅偏置结构14包括位于下方的衬底层和上方的Fin沟道层，且衬底层和Fin沟道层中间被部分第一氧化层131隔离，栅极结构122从下至上依次包括衬底层，选择性刻蚀层和Fin沟道层，其中选择性刻蚀层部分覆盖衬底层，背栅偏置结构14和栅极结构122的衬底层均部分位于绝缘层内且连接衬底晶圆1′；Fin沟道层材料为体硅或III-V族半导体材料，Fin沟道层厚度为100-5000埃。
此外，本实施例的具体参数信息和实施例二相同。
实施例二：
本实施例以涉及双Finfet晶体管的制备方法，包括以下步骤：
步骤一：如图6所示，在衬底晶圆1上制备一层薄的SiGex材料，即选择性刻蚀材料层9，厚度可为5-200埃，制备方法可以是物理沉积（PVD），化学沉积（CVD），原子层沉积（ALD）。这种SiGex材料有种明显的特性，就是在等离子刻蚀过程中有着高度选择性，在刻蚀Si材料和刻蚀SiGex的速度比例在Ge含量为20%时能达到1:100。之后再外延生长一层厚的Si材料，形成Fin沟道材料层8，厚度可在100-5000埃。
步骤二：如图7所示，在步骤一的基础上沉积一牺牲层10，制备方法可以是物理沉积（PVD），化学沉积（CVD），原子层沉积（ALD）或旋涂法，并用普通光刻方法刻蚀出图形。
步骤三：如图8所示，在牺牲层10的图形上低压化学气相沉积（LPCVD）均匀覆盖一层介质材料，LPCVD可以实现各向同性的对表面图形均匀覆盖以形成图形的侧墙111（side wall），然后用各向异性的垂直刻蚀方法进行刻蚀处理，由于侧墙111具有较高的高度而垂直于图形正对刻蚀方向的介质层较薄，因此顶部和底部的介质被去除而侧墙111会保留下来，牺牲层10和Fin沟道材料层8充当刻蚀终止层。
步骤四：如图9所示，继续进行反应离子刻蚀，刻蚀掉牺牲层10，同时对Fin沟道材料层8进行刻蚀，受到侧墙111保护的Fin沟道材料层8由于旁边的物质被刻蚀掉而形成了鳍状，当检测到SiGex时，继续向下刻蚀一段衬底晶圆1，一段时间后停止刻蚀，其中，剩余的Fin沟道材料层8形成Fin沟道层，剩余的选择性刻蚀材料层9形成选择性刻蚀层，剩余的衬底晶圆1′上方突出的部分形成衬底层，即于两个侧墙111下方分别形成依次由Fin沟道层、选择性刻蚀层和衬底层组成的所述第一栅极结构121和第二栅极结构122，辅助层11为侧墙111。
步骤五：如图10所示，在步骤四形成的结构上制备绝缘材料层6把剩余的衬底晶圆1′上方的凹槽填满，此材料可以是SiO2，Si3N4或二者组合或低介电常数材料，制备方法可以是物理沉积（PVD），化学沉积（CVD），原子层沉积（ALD）或旋涂法，并采用化学机械抛光抛平。
步骤六：如图11所示，在步骤五的基础上刻蚀绝缘材料层6，控制好刻蚀时间，当检测到Ge时即刻蚀到选择性刻蚀材料层时再向下一小段就停止刻蚀，以暴露出第一栅极结构121和第二栅极结构122部分衬底层的表面，剩余的绝缘材料层6′覆盖剩余的衬底晶圆1′裸露的表面以及衬底层的部分侧壁，然后去掉介质侧壁材料，即去除作为辅助层的侧墙。
步骤七：如图12所示，用光刻胶112将不需要背栅偏置栅极结构用光刻胶包裹住，而需要背栅偏置的栅极结构裸露出来，图中第一栅极结构121裸露出来，第二栅极结构122被光刻胶包裹住，本实施例还增加了一层mask。
步骤八：如图14所示，用湿法侧向选择性刻蚀方法刻蚀掉SiGex，即刻蚀掉选择性刻蚀层，形成了背栅偏置结构14，去除第二栅极结构122表面的光刻胶，紧接着进行氧化，第一栅极结构剩余部分的选择性刻蚀材料也会被氧化掉，形成了第一氧化层131，第一氧化层131的一部分隔绝了背栅偏置结构14的衬底层和Fin沟道层，而第二栅极结构122的选择性刻蚀层仅裸露部分被氧化，形成了第二氧化层132。
步骤九：如图15所示，步骤八中由于氧化产生了部分氧化层，若第一氧化层和第二氧化层质量足够好，可直接充当栅氧化层，在此基础上在纵向生长一层氧化层以制备晶体管的栅极。若上述氧化层质量不好，可再生长一层薄的栅氧化层，同时再纵向生长一层氧化层以制备晶体管的栅极。
步骤十：如图16所示，制备晶体管栅极材料形成栅极，制备方法可以是物理沉积（PVD），化学沉积（CVD），原子层沉积（ALD）或旋涂法。再通过离子注入或者扩散制备源区和漏区，本实施例的Finfet晶体管就制备完成了。
实施例三：
本实施例和实施例二大致相同，具体改进为：
步骤a：如图17所示，在实施例二中步骤一的基础上涂上一层硬膜（Hard Mask）113，再涂上一层光刻胶112覆盖不需要光刻的部分。
步骤b：如图18所示，进行反应离子刻蚀，刻蚀Fin沟道材料层和选择性刻蚀材料层9，受到光刻胶保护的一部分Fin沟道材料层由于旁边的物质被刻蚀掉而形成了鳍状，当检测到SiGex时，继续向下刻蚀一段衬底层，一段时间后停止刻蚀，其中，剩余的Fin沟道材料层8形成Fin沟道层，剩余的SiGex材料形成选择性刻蚀层，剩余的衬底晶圆1′上方突出的部分形成衬底层，即于光刻胶112和硬膜113下方分别形成依次由Fin沟道层、选择性刻蚀层和衬底层组成的所述第一栅极结构和第二栅极结构，辅助层11由光刻胶112和硬膜113组成。
其余步骤如上述所述实施例。
实施例二中步骤二至步骤四用侧墙的方式来形成细长的Fin沟道，对光刻工艺可要求不高，但是形成的Fin沟道质量会不大理想。本实施例采用先进的光刻工艺并利用掩膜技术得到高质量的细长Fin沟道，解决了实施例二中形成的Fin沟道质量不理想的问题。
由上述实施例，不难看出，采用实施例二和实施例三的双Finfet晶体管的制备方法，都可以制备出实施一的双Finfet晶体管，同时本发明任何一个实施例中的参数、尺寸等信息均可以应用到其他实施例中，且本发明各实施例中的第一栅极结构和第二栅极结构可以互换。
综上所述，本发明提供的双Finfet晶体管及其制备方法，可以有效控制Fin沟道的宽度，改善沟道至衬底之间的漏电流，满足器件和电路的性能和功耗要求，且制造工艺简单，同时避免使用昂贵的SOI晶圆，降低了生产成本。
本领域技术人员应该理解，本领域技术人员在结合现有技术以及上述实施例可以实现所述变化例，在此不做赘述。这样的变化例并不影响本发明的实质内容，在此不予赘述。
以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (10)

1.一种双Finfet晶体管的制备方法，其特征在于，包括如下步骤：
S1，提供一衬底晶圆，于所述衬底晶圆上方形成顶部分别具有辅助层的第一栅极结构和第二栅极结构，所述第一栅极结构和第二栅极结构从下至上依次均包括衬底层、选择性刻蚀层和Fin沟道层，所述衬底层连接所述衬底晶圆；
S2，于所述衬底晶圆上方制备绝缘材料层，刻蚀所述绝缘材料层直到暴露出所述第一栅极结构和第二栅极结构的一部分衬底层，去除所述第一栅极结构和第二栅极结构顶部的辅助层；
S3，刻蚀第一栅极结构的选择性刻蚀层，形成一背栅偏置结构，对所述背栅偏置结构和第二栅极结构进行氧化，分别形成第一氧化层和第二氧化层，所述第一氧化层和第二氧化层可直接充当栅氧化层；
S4，进行后续的栅极制备工艺。
2.如权利要求1所述的双Finfet晶体管制备方法，其特征在于，在所述步骤S1中，提供一衬底晶圆，在所述衬底晶圆上依次形成一选择性刻蚀材料层，一Fin沟道材料层，在所述Fin沟道材料层上方沉积一牺牲层，在所述牺牲层两侧分别形成侧墙，刻蚀掉所述牺牲层，同时刻蚀Fin沟道材料层和选择性刻蚀材料层直到刻蚀掉衬底晶圆的一部分，于所述两个侧墙下方分别形成依次由Fin沟道层、选择性刻蚀层和衬底层组成的所述第一栅极结构和第二栅极结构；
其中，所述辅助层为侧墙。
3.如权利要求1所述的双Finfet晶体管制备方法，其特征在于，在所述S1步骤中，提供一衬底晶圆，在所述衬底晶圆上依次形成一选择性刻蚀材料层，一Fin沟道材料层，在所述Fin沟道材料层上方依次涂上硬膜，光刻胶，所述光刻胶覆盖不需要光刻的部分，同时刻蚀Fin沟道材料层和选择性刻蚀材料层直到刻蚀掉衬底晶圆的一部分，于所述光刻胶和硬膜下方分别形成依次由Fin沟道层、选择性刻蚀层和衬底层组成的所述第一栅极结构和第二栅极结构；
其中，所述辅助层由硬膜和光刻胶组成。
4.如权利要求1所述的双Finfet晶体管制备方法，其特征在于，还包括：
S3’,刻蚀第一栅极结构的选择性刻蚀层，形成一背栅偏置结构，对所述背栅偏置结构和第二栅极结构进行氧化，分别形成第一氧化层和第二氧化层，所述第一氧化层和所述第二氧化层不可直接充当栅氧化层，分别于所述背栅偏置结构和所述第二栅极结构的Fin沟道上方形成栅氧化层。
5.如权利要求1所述的双Finfet晶体管制备方法，其特征在于，在所述步骤S1中，所述Fin沟道层为体硅或III-V族半导体材料。
6.如权利要求1所述的双Finfet晶体管制备方法，其特征在于，在所述步骤S1中，所述Fin沟道层厚度为100-5000埃。
7.一种双Finfet晶体管，其特征在于，包括
一衬底晶圆；
设置于所述衬底晶圆上方的绝缘层；
贯穿所述绝缘层覆盖所述衬底晶圆表面的一背栅偏置结构和一栅极结构，设置于所述背栅偏置结构表面及空隙处的第一氧化层，设置于所述栅极结构表面的第二氧化层；
设置于所述绝缘层上方及所述第一氧化层、第二氧化层外表面的栅极材料层。
8.如权利要求7所述的双Finfet晶体管，其特征在于，所述背栅偏置结构包括衬底层、Fin沟道层，所述衬底层和Fin沟道层中间形成空隙，所述栅极结构从下至上依次包括衬底层、选择性刻蚀层和Fin沟道层，所述背栅偏置结构和栅极结构的衬底层均部分位于所述绝缘层内且连接所述衬底晶圆。
9.如权利要求8所述的双Finfet晶体管制备方法，其特征在于，在所述步骤S1中，所述Fin沟道层为体硅或III-V族半导体材料。
10.如权利要求8所述的双Finfet晶体管制备方法，其特征在于，在所述步骤S1中，所述Fin沟道层厚度为100-5000埃。
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