CN106298942B - 一种双栅极鳍式场效应晶体管形成方法及其结构 - Google Patents
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Abstract
本发明提供一种双栅极鳍式场效应晶体管形成方法及其结构，其通过在鳍(fin)下部分的一侧形成一个栅极作为控制栅(control gate)，在鳍上部分形成另一个栅极作为驱动栅(drive gate)，不仅可以降低鳍的有效沟道底部的漏电，且通过调节控制栅的厚度可以有效改变驱动栅的阈值电压，还可以提高器件性能。
Description
技术领域
本发明涉及集成电路制造领域，尤其涉及一种双栅极鳍式场效应晶体管形成方法及其结构。
背景技术
在制造鳍式场效应管工艺中，离子注入工艺是主要的一环。离子注入工艺把掺杂剂的原子引入固体中的一种材料改性方法，简单地说，离子注入的过程，就是在真空系统中，用经过加速的，要掺杂的原子的离子照射(注入)固体材料，从而在所选择的(即被注入的)区域形成一个具有特殊性质的表面层(注入层)。
目前，已经提出多种双栅极鳍式场效应晶体管(double gate)结构，这些双栅极鳍式场效应管的源极(Source)和漏极(Drain)部分看起来好像鱼鳍一样，栅极(gate)则和以往的电路都在一个平面上不同，从三维空间的上方连入，所以称之为鳍式。通过调节控制栅(control gate)可以有效改变驱动栅(drive gate)的阈值电压，提高器件性能。
请参阅图1，图1为现有技术中4T-FinFET双栅极鳍式场效应晶体管的结构。如图所示，在制作工艺完成后，gate1是驱动栅(drive gate)，gate2是控制栅(control gate)，驱动栅和控制栅分别位于鳍的两侧。
然而，在实际制作工艺中，一方面，由于离子注入工艺很难在鳍(fin)的垂直方向上分布均匀，即使得鳍的上下部分存在差异。另一方面，鳍的有效沟道底部漏电较高。
因此，业界就需要通过优化栅极结构来提升器件性能。
发明内容
为了克服以上问题，本发明旨在提供一种双栅极鳍式场效应晶体管及其形成方法，其在降低鳍的有效沟道底部的漏电的同时，又可以通过调节控制栅的厚度可以有效改变驱动栅的阈值电压，提高器件性能。
为实现上述目的，本发明的技术方案如下：
本发明提供一种双栅极鳍式场效应晶体管形成方法，其包括：
步骤S1：在晶圆的硅衬底上沉积第一硬质掩膜HM1，对第一硬质掩膜HM1进行图形化，以形成芯轴；
步骤S2：在所述晶圆表面沉积第二硬质掩膜HM2，通过图形化第二硬质掩膜HM2形成所述芯轴的侧墙；
步骤S3：采用图形化后第二硬质掩膜HM2对所述晶圆的硅衬底进行刻蚀形成第一凹槽；
步骤S4：在所述晶圆的硅衬底沉积氧化硅，通过CMP研磨去除所述芯轴和侧墙顶部的氧化硅，对所述第一凹槽回刻形成第一隔离浅沟槽；
步骤S5：通过氧化工艺在第一隔离浅沟槽的侧壁形成第一栅极氧化层GOX1后，沉积第一栅极材料；
步骤S6，通过CMP和回刻形成第一栅极；
步骤S7：在所述晶圆的硅衬底上沉积氧化硅牺牲层，然后，采用CMP研磨露出第一硬质掩膜HM1形成的芯轴顶部和第二硬质掩膜HM2形成的侧墙顶部；
步骤S8：刻蚀去掉第一硬质掩膜HM1形成的芯轴，并继续刻蚀所述芯轴的硅衬底形成第二凹槽，形成鳍；
步骤S9：在所述晶圆的硅衬底上沉积氧化硅；
步骤S10：通过CMP研磨和回刻形成第二隔离浅沟槽；
步骤S11：通过氧化工艺形成第二栅极氧化层GOX2后，沉积第二栅极材料；
步骤S12：通过图形化第二栅极材料得到第二栅极。
优选地，所述第一硬质掩膜HM1和第二硬质掩膜HM2的材料为SiN、SiON、SiC、BN或TiN。
优选地，所述步骤S8中还包括去除鳍顶部第二硬质掩膜HM2的步骤。
优选地，所述第一栅极的材料为多晶硅；所述第二栅极的材料为多晶硅或金属。
优选地，所述第一隔离浅沟槽和第二隔离浅沟槽的高度相同。
优选地，所述第一栅极的高度占鳍的比例小于1/3。
优选地，当所述第一栅极氧化层和第二栅极氧化层的材料相同时，所述材料为氮氧化硅或者是氮氧化硅与高K材料的组合。
优选地，当所述第一栅极氧化层和第二栅极氧化层的材料相同时，通过所述第一栅极氧化层和第二栅极氧化层选择不同的厚度，来调节阈值电压。
优选地，所述第一栅极作为控制栅，第二栅极作为驱动栅。
为实现上述目的，本发明还提供一种技术方案如下：
本发明提供一种双栅极鳍式场效应晶体管结构，其包括：在鳍下部一侧形成的第一栅极作为控制栅，在鳍上部形成的第二栅极作为驱动栅。
从上述技术方案可以看出，本发明提供的双栅极鳍式场效应晶体管的结构，其通过在鳍下部分的一侧形成一个栅极作为控制栅，在鳍上部分形成另一个栅极作为驱动栅，该结构不仅可以降低鳍的有效沟道底部的漏电，且通过调节控制栅的厚度可以有效改变驱动栅的阈值电压，还可以提高器件性能。
附图说明
图1为现有技术中4T-FinFET双栅极鳍式场效应晶体管的结构
图2为本发明实施例中双栅极鳍式场效应晶体管的流程示意图
图3为本发明实施例中完成步骤S1后的结构剖面示意图
图4为本发明实施例中完成步骤S2后的结构剖面示意图
图5为本发明实施例中完成步骤S3后的结构剖面示意图
图6为本发明实施例中完成步骤S4后的结构剖面示意图
图7为本发明实施例中完成步骤S5后的结构剖面示意图
图8为本发明实施例中完成步骤S6后的结构剖面示意图
图9为本发明实施例中完成步骤S7后的结构剖面示意图
图10为本发明实施例中完成步骤S8后的结构剖面示意图
图11为本发明实施例中完成步骤S9后的结构剖面示意图
图12为本发明实施例中完成步骤S10后的结构剖面示意图
图13为本发明实施例中完成步骤S11后的结构剖面示意图
图14为本发明实施例中完成步骤S12后的结构剖面示意图
具体实施方式
体现本发明特征与优点的实施例将在后段的说明中详细叙述。应理解的是本发明能够在不同的示例上具有各种的变化，其皆不脱离本发明的范围，且其中的说明及图示在本质上当做说明之用，而非用以限制本发明。
以下结合附图，通过具体实施例对本发明的可调控制栅增加ILD填充窗口的工艺方法作进一步详细说明。
请参阅图2，图2为本发明实施例中双栅极鳍式场效应晶体管的流程示意图，该方法的形成步骤可以包括：
步骤S1：在晶圆的硅衬底Si上沉积第一硬质掩膜HM1，对第一硬质掩膜HM1进行图形化，以形成芯轴。
请参阅图3，图3为本发明实施例中完成步骤S1后的结构剖面示意图。在本实施例中，第一硬质掩膜HM1可选材料为SiN、SiON、SiC、BN和TiN等，但并不限于以上材料。
步骤S2：在晶圆表面沉积第二硬质掩膜HM2，通过图形化第二硬质掩膜HM2形成芯轴的侧墙。
请参阅图4，图4为本发明实施例中完成步骤S2后的结构剖面示意图。在本实施例中，第二硬质掩膜HM2可选材料为SiN、SiON、SiC、BN和TiN等，但并不限于以上材料。
步骤S3：采用图形化后第二硬质掩膜HM2对晶圆的硅衬底Si进行刻蚀形成第一凹槽。请参阅图5，图5为本发明实施例中完成步骤S3后的结构剖面示意图。如图所示，第一凹槽的刻蚀是以图形化后的第一硬质掩膜HM12和第二硬质掩膜HM2为掩膜进行的；刻蚀的深度大约为鳍的高度。
步骤S4：在晶圆的硅衬底Si沉积氧化硅，通过化学机械研磨技术(CMP)研磨去除芯轴和侧墙顶部的氧化硅OX，对第一凹槽回刻形成第一隔离浅沟槽。请参阅图6，图6为本发明实施例中完成步骤S4后的结构剖面示意图。
步骤S5：通过氧化工艺在第一隔离浅沟槽的侧壁形成第一栅极氧化层即GOX1后，沉积第一栅极gate1材料；请参阅图7，图7为本发明实施例中完成步骤S5后的结构剖面示意图。本实施例中，第一栅极氧化层可采用RTO(Rapid Thermal Oxidation)或者ISSG(In-Situ Steam Generation)以及炉管工艺得到。
步骤S6，通过CMP和回刻形成第一栅极gate1；请参阅图8，图8为本发明实施例中完成步骤S6后的结构剖面示意图。本实施例中，第一栅极gate1可以为多晶硅。较佳地，第一栅极gate1的高度占鳍的比例小于1/3。
步骤S7：在晶圆的硅衬底Si上沉积氧化硅牺牲层OX，然后，采用CMP研磨露出第一硬质掩膜HM1形成的芯轴顶部和第二硬质掩膜HM2形成的侧墙顶部。请参阅图9，图9为本发明实施例中完成步骤S7后的结构剖面示意图。
步骤S8：刻蚀去掉第一硬质掩膜HM1形成的芯轴，并继续刻蚀芯轴的硅衬底Si形成第二凹槽，形成鳍；请参阅图10，图10为本发明实施例中完成步骤S8后的结构剖面示意图。较佳地，步骤S8中还可以包括去除鳍顶部第二硬质掩膜HM2的步骤。
步骤S9：在晶圆的硅衬底Si上沉积氧化硅OX，氧化硅OX填满第二凹槽；请参阅图11，图11为本发明实施例中完成步骤S9后的结构剖面示意图。
步骤S10：通过CMP研磨和回刻形成第二隔离浅沟槽；请参阅图12，图12为本发明实施例中完成步骤S10后的结构剖面示意图。较佳地，第一隔离浅沟槽和第二隔离浅沟槽的高度基本相同。
步骤S11：通过氧化工艺形成第二栅极氧化层GOX2后，沉积第二栅极材料；请参阅图13，图13为本发明实施例中完成步骤S11后的结构剖面示意图。本实施例中，第一栅极氧化层可采用RTO(Rapid Thermal Oxidation)或者ISSG(In-Situ Steam Generation)以及炉管工艺得到。另外，第二栅极gate2的材料可以为多晶硅或金属。
需要说明的是，在本发明的实施例中，第一栅极氧化层和第二栅极氧化层的材料可以相同或不同。较佳地，当第一栅极氧化层和第二栅极氧化层的材料相同时，可以选择氮氧化硅材料或者是氮氧化硅与高K材料的组合；并且，当第一栅极氧化层和第二栅极氧化层的材料相同时，可以通过第一栅极氧化层和第二栅极氧化层选择不同的厚度，来调节阈值电压。
步骤S12：通过图形化第二栅极材料得到第二栅极gate2。请参阅图14，图14为本发明实施例中完成步骤S12后的结构剖面示意图。
如图14所示，上述形成双栅极鳍式场效应晶体管结构的方法完成后，在鳍下部一侧形成的作为第一栅极gate1控制栅，在鳍上部形成的第二栅极gate2作为驱动栅。与现有技术相比，该工艺方法制作的双栅极鳍式场效应晶体管，其鳍的有效沟道底部漏电可以避免，还可以第一栅极gate1和第二栅极gate2的厚度，即通过调节控制栅的厚度可以有效改变驱动栅的阈值电压，提高器件性能。
以上的仅为本发明的实施例，实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。
Claims (10)
1.一种双栅极鳍式场效应晶体管形成方法，其特征在于，包括：
步骤S1：在硅衬底上沉积第一硬质掩膜(HM1)，对第一硬质掩膜(HM1)进行图形化，以形成芯轴；
步骤S2：在所述硅衬底 表面沉积第二硬质掩膜(HM2)，通过图形化第二硬质掩膜(HM2)形成所述芯轴的侧墙；
步骤S3：采用图形化后第二硬质掩膜(HM2)对所述硅衬底进行刻蚀形成第一凹槽；
步骤S4：在所述硅衬底沉积氧化硅，通过CMP研磨去除所述芯轴和侧墙顶部的氧化硅，对所述第一凹槽回刻形成第一隔离浅沟槽；
步骤S5：通过氧化工艺在第一隔离浅沟槽的侧壁形成第一栅极氧化层(GOX1)后，沉积第一栅极材料；
步骤S6，通过CMP和回刻形成第一栅极；
步骤S7：在所述硅衬底上沉积氧化硅牺牲层，然后，采用CMP研磨露出第一硬质掩膜(HM1)形成的芯轴顶部和第二硬质掩膜(HM2)形成的侧墙顶部；
步骤S8：刻蚀去掉第一硬质掩膜(HM1)形成的芯轴，并继续刻蚀所述芯轴的硅衬底形成第二凹槽，形成鳍；
步骤S9：在所述硅衬底上沉积氧化硅；
步骤S10：通过CMP研磨和回刻形成第二隔离浅沟槽；
步骤S11：通过氧化工艺形成第二栅极氧化层(GOX2)后，沉积第二栅极材料；
步骤S12：通过图形化第二栅极材料得到第二栅极。
2.根据权利要求1所述的双栅极鳍式场效应晶体管形成方法，其特征在于，所述第一硬质掩膜(HM1)和第二硬质掩膜(HM2)的材料为SiN、SiON、SiC、BN或TiN。
3.根据权利要求1所述的双栅极鳍式场效应晶体管形成方法，其特征在于，所述步骤S8中还包括去除鳍顶部第二硬质掩膜(HM2)的步骤。
4.根据权利要求1所述的双栅极鳍式场效应晶体管形成方法，其特征在于，所述第一栅极的材料为多晶硅；所述第二栅极的材料为多晶硅或金属。
5.根据权利要求1所述的双栅极鳍式场效应晶体管形成方法，其特征在于，所述第一隔离浅沟槽和第二隔离浅沟槽的高度相同。
6.根据权利要求1所述的双栅极鳍式场效应晶体管形成方法，其特征在于，所述第一栅极的高度占鳍的高度的比例小于1/3。
7.根据权利要求1所述的双栅极鳍式场效应晶体管形成方法，其特征在于，当所述第一栅极氧化层和第二栅极氧化层的材料相同时，所述材料为氮氧化硅或者是氮氧化硅与高K材料的组合。
8.根据权利要求1所述的双栅极鳍式场效应晶体管形成方法，其特征在于，当所述第一栅极氧化层和第二栅极氧化层的材料相同时，通过所述第一栅极氧化层和第二栅极氧化层选择不同的厚度，来调节阈值电压。
9.根据权利要求1所述的双栅极鳍式场效应晶体管形成方法，其特征在于，所述第一栅极作为控制栅，第二栅极作为驱动栅。
10.一种根据权利要求1所述方法形成的双栅极鳍式场效应晶体管结构，其特征在于，在鳍下部一侧形成的第一栅极作为控制栅，在鳍上部形成的第二栅极作为驱动栅。
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103794512A (zh) * | 2014-01-15 | 2014-05-14 | 上海新储集成电路有限公司 | 双Finfet晶体管及其制备方法 |
| CN103811343A (zh) * | 2012-11-09 | 2014-05-21 | 中国科学院微电子研究所 | FinFET及其制造方法 |
| CN105632936A (zh) * | 2016-03-22 | 2016-06-01 | 上海华力微电子有限公司 | 一种双栅极鳍式场效应晶体管的制备方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9276114B2 (en) * | 2013-02-01 | 2016-03-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET with dual workfunction gate structure |
-
2016
- 2016-09-27 CN CN201610854723.7A patent/CN106298942B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103811343A (zh) * | 2012-11-09 | 2014-05-21 | 中国科学院微电子研究所 | FinFET及其制造方法 |
| CN103794512A (zh) * | 2014-01-15 | 2014-05-14 | 上海新储集成电路有限公司 | 双Finfet晶体管及其制备方法 |
| CN105632936A (zh) * | 2016-03-22 | 2016-06-01 | 上海华力微电子有限公司 | 一种双栅极鳍式场效应晶体管的制备方法 |
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| CN106298942A (zh) | 2017-01-04 |
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| GR01 | Patent grant | ||
| GR01 | Patent grant |