CN108305850A - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，其中方法包括：提供基底，所述基底上具有器件结构，所述器件结构的顶部表面具有掩膜结构，所述基底、器件结构和掩膜结构上具有初始第一介质层；去除部分初始第一介质层形成第一介质层，所述第一介质层的顶部表面低于所述器件结构的顶部表面；在形成第一介质层之后，去除所述掩膜结构；在去除所述掩膜结构之后，在所述第一介质层表面和器件结构的顶部表面形成初始第二介质层，所述初始第二介质层的密度大于初始第一介质层的密度；平坦化所述初始第二介质层直至暴露出器件结构顶部表面，形成第二介质层。所述第二介质层的隔离性能较好，所述半导体结构性能较好。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着技术节点的降低，传统的栅介质层不断变薄，晶体管漏电量随之增加，引起半导体器件功耗浪费等问题。为解决上述问题，现有技术提供一种将金属栅极替代多晶硅栅极的解决方案。其中，后栅极(gate last)工艺为形成金属栅极的一个主要工艺。
然而，在后栅工艺的过程中，金属栅极的金属材料使得半导体结构中的介质层的隔离性能变差，从而影响半导体结构的性能。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，能够改善半导体结构性能。
为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上具有器件结构，所述器件结构的顶部表面具有掩膜结构，所述基底、器件结构和掩膜结构上具有初始第一介质层；去除部分初始第一介质层形成第一介质层，所述第一介质层的顶部表面低于所述器件结构的顶部表面；在形成第一介质层之后，去除所述掩膜结构；在去除所述掩膜结构之后，在所述第一介质层表面和器件结构的顶部表面形成初始第二介质层，所述初始第二介质层的密度大于初始第一介质层的密度；平坦化所述初始第二介质层直至暴露出器件结构顶部表面，形成第二介质层。
可选的，所述基底包括：第一区和第二区。
可选的，所述器件结构包括第一伪栅极结构和第二伪栅极结构，所述第一伪栅极结构位于所述第一区内，所述第二伪栅极结构位于所述第二区内；所述掩膜结构包括第一掩膜层和第二掩膜层，所述第一掩膜层位于所述第一伪栅极结构的顶部表面，所述第二掩膜层位于所述第二伪栅极结构的顶部表面，且所述第一掩膜层厚度较第二掩膜层厚度薄。
可选的，在去除部分初始第一介质层形成第一介质层之前，还包括：对所述初始第一层间介质层进行平坦化直至暴露出第二伪栅极结构的顶部表面。
可选的，所述第一伪栅极结构沿沟道长度方向的尺寸小于第二伪栅极结构沿沟道长度方向的尺寸。
可选的，所述初始第一介质层的材料包括：氧化硅。
可选的，所述初始第一介质层的形成工艺包括：流体化学气相沉积工艺。
可选的，去除部分初始第一介质层形成第一介质层的工艺包括：SiCoNi工艺，所述SiCoNi工艺的参数包括：刻蚀气体包括：NH3，NF3和He，其中，NH3的流量为：300标准毫升/分钟～500标准毫升/分钟，NF3的流量为：10标准毫升/分钟～60标准毫升/分钟，He的流量为：200标准毫升/分钟～600标准毫升/分钟，压力为：2毫托～5毫托，功率为：5瓦～30瓦。
可选的，所述第一介质层顶部表面到所述器件结构顶部表面的距离为：100埃～200埃。
可选的，去除部分初始第一介质层形成第一介质层的过程中，所述初始第一介质层的去除量为：5纳米～30纳米。
可选的，所述第一掩膜层和第二掩膜层的材料为：氮化硅。
可选的，去除所述掩膜结构的工艺包括：干法刻蚀工艺；所述干法刻蚀工艺的工艺参数包括：刻蚀气体为：CH2F2、CH3F、O2，CH2F2的流量为：10标准毫升/分钟～100标准毫升/分钟，CH3F的流量为：30标准毫升/分钟～200标准毫升/分钟，O2的流量为：20标准毫升/分钟～300标准毫升/分钟，压力：2毫托～100毫托，功率：100瓦～1000瓦。
可选的，所述初始第二介质层的材料包括：氧化硅。
可选的，所述初始第二介质层的形成工艺包括：高密度等离子体化学气相沉积工艺；所述高密度等离子体化学气相沉积工艺的参数包括：顶部射频功率为：5000瓦～10000瓦，侧边射频功率为：5000瓦～10000瓦，偏置射频功率为：2000瓦～4000瓦，氧气的流量为：10标准毫升/分～30标准毫升/分，氢气的流量为：100标准毫升/分～300标准毫升/分，甲硅烷的流量为：4标准毫升/分～20标准毫升/分，工艺时间为：50秒～500秒。
可选的，所述初始第二介质层的厚度为：5纳米～30纳米。
可选的，形成所述第二介质层之后，还包括：去除第一伪栅极结构形成第一开口，在所述第一开口内分别形成第一金属栅极；去除第二伪栅极结构形成第二开口，在所述第二开口内形成第二金属栅极。
可选的，所述基底包括：衬底以及位于衬底上的鳍部。
可选的，形成横跨所述鳍部的第一伪栅极结构和第二伪栅极结构，所述第一伪栅极结构和第二伪栅极结构覆盖部分所述鳍部的侧壁和顶部表面。
可选的，平坦化所述第一介质层以及平坦化所述初始第二介质层采用的工艺均为：化学机械研磨工艺。
相应的，本发明还提供一种采用上述方法形成的一种半导体结构，包括：基底，所述基底上具有器件结构；所述基底上具有第一介质层，所述第一介质层的顶部表面低于所述器件结构的顶部表面，所述第一介质层上具有第二介质层，所述第二介质层的顶部表面与所述器件结构的顶部表面齐平。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，去除部分初始第一介质层形成第一介质层，所述第一介质层的表面低于所述器件结构的顶部表面。后续在所述第一介质层表面和器件结构的顶部表面形成初始第二介质层，所述初始第二介质层的密度大于初始第一介质层的密度。因此，平坦化所述初始第二介质层形成的第二介质层的顶部表面平整。所述第二介质层隔离半导体不同器件的性能较好，从而提高半导体结构的性能。
进一步，所述初始第二介质层的材料为氧化硅，所述初始第二介质层通过高密度等离子体化学气相沉积工艺形成。通过高密度等离子体化学气相沉积工艺形成的所述初始第二介质层密度较大，因此后续对所述初始第二介质层进行平坦化形成第二介质层时，所述第二介质层的顶部表面平整。所述第二介质层隔离半导体不同器件的性能较好，从而提高半导体结构的性能。
本发明技术方案提供的半导体结构中，位于所述第一介质层上的第二介质层的密度较所述第一介质层的密度大，所述第二介质层的顶部表面平整，所述第二介质层隔离半导体不同器件之间的性能较好，从而提高半导体结构的性能。
附图说明
图1至图2是一种半导体结构的形成方法各步骤的结构示意图；
图3至图9是本发明一实施例的半导体结构的形成方法的各步骤的结构示意图。
具体实施方式
如背景技术所述，所述半导体结构中的介质层的隔离性能不好。
图1至图2是一种半导体结构的形成方法各步骤的结构示意图。
请参考图1，提供基底，所述基底包括第一区A和第二区B，所述第一区A基底上具有第一伪栅极结构101，所述第一伪栅极结构101包括第一伪栅极层(图中未标出)，所述第一伪栅极层顶部表面具有第一掩膜层102，所述第二区B基底上具有第二伪栅极结构103，所述第二伪栅极结构103包括第二伪栅极层，所述第二伪栅极层顶部表面具有第二掩膜层104，所述基底以及第一掩膜层102上具有初始第一介质层105。
请参考图2，平坦化所述初始第一介质层105、第一掩膜层102以及第二掩膜层104直至暴露所述第一伪栅极层和第二伪栅极层的顶部表面，形成第一介质层106。
形成所述第一介质层106之后，还包括：去除第一伪栅极结构101形成第一伪栅开口，在所述第一伪栅开口内形成第一金属栅极结构；去除第二伪栅极结构103形成第二伪栅开口，在所述第二伪栅开口内形成第二金属栅极结构。
然而，采用上述方法制备的半导体结构性能较差，原因在于：
上述方法中，所述第一区A用于形成短沟道区，所述第二区B用于形成长沟道区，所述短沟道区的器件间距较长沟道区的器件间距小。为了形成形貌良好的第一伪栅极结构101和第二伪栅极结构103，位于所述第一伪栅极结构101上的所述第一掩膜层102的厚度较位于所述第二伪栅极结构103上的第二掩膜层104的厚度薄，因此，所述第一掩膜层102顶部表面覆盖的初始第一介质层105厚度大于第二掩膜层102顶部表面覆盖的初始第一介质层105厚度。
后续采用平坦化工艺去除所述初始第一介质层105、第一掩膜层102以及第二掩膜层104形成第一介质层106，所述平坦化工艺过程包括：化学腐蚀和机械磨平。由于所述第一掩膜层102和第二掩膜层104的密度较所述初始第一介质层105的密度大，因此，在平坦化去除所述初始第一介质层105、第一掩膜层102以及第二掩膜层104形成第一介质层106的过程中，所述平坦化工艺过程对所述第一掩膜层102、第二掩膜层104和初始第一介质层105的化学腐蚀选择性不同，且所述平坦化工艺过程对所述初始第一介质层105的化学腐蚀速率大于所述平坦化工艺过程对所述第一掩膜层102和第二掩膜层104的化学腐蚀速率，使得采用平坦化工艺去除所述初始第一介质层105、第一掩膜层102以及第二掩膜层104形成的第一介质层106在位于所述第一伪栅极结构101和第二伪栅极层103的两侧出现凹陷。
后续去除第一伪栅极结构101形成第一伪栅开口，在所述第一伪栅开口内形成第一金属栅极结构；去除第二伪栅极结构103形成第二伪栅开口，在所述第二伪栅开口内形成第二金属栅极结构。所述第一金属栅极结构和第二金属栅极结构的形成步骤包括：在所述第一伪栅开口、第二伪栅开口内以及第一介质层106上沉积金属材料膜；对所述金属材料膜进行平坦化去除高出第一伪栅开口和第二伪栅开口的金属材料膜，分别形成第一金属栅极结构和第二金属栅极结构。在对所述金属材料膜进行平坦化时，沉积在所述第一介质层106凹陷处的金属难以去除。沉积在第一介质层106凹陷处的金属材料影响所述第一介质层106对半导体不同器件的隔离性能，进而影响半导体结构的性能。
为解决上述技术问题，本发明技术方案提供一种半导体结构的形成方法，包括：提供基底，所述基底上具有器件结构，所述器件结构的顶部表面具有掩膜结构，所述基底、器件结构和掩膜结构上具有初始第一介质层；去除部分初始第一介质层形成第一介质层，所述第一介质层的顶部表面低于所述器件结构的顶部表面；在形成第一介质层之后，去除所述掩膜结构；在去除所述掩膜结构之后，在所述第一介质层表面和器件结构的顶部表面形成初始第二介质层，所述初始第二介质层的密度大于初始第一介质层的密度；平坦化所述初始第二介质层直至暴露出器件结构顶部表面，形成第二介质层。
所述方法中，去除部分初始第一介质层形成第一介质层，所述第一介质层的表面低于所述器件结构的顶部表面。后续在所述第一介质层表面和器件结构的顶部表面形成初始第二介质层，所述初始第二介质层的密度大于第一介质层的密度。因此，平坦化所述初始第二介质层形成的第二介质层的顶部表面平整。所述第二介质层隔离半导体不同器件的性能较好，从而提高半导体结构的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图9是本发明一实施例的半导体结构的形成方法的各步骤的结构示意图。
请参考图3，提供基底200，所述基底200具有器件结构(图中未标出)，所述器件结构的顶部表面具有掩膜结构(图中未标出)，所述基底200、器件结构和掩膜结构上具有初始第一介质层201。
所述基底200包括：衬底202以及位于衬底202上的鳍部203。
所述基底200的形成步骤包括：提供初始衬底；图形化所述初始衬底，形成衬底202和位于衬底202上的鳍部203。
本实施例中，所述初始衬底的材料为硅。在其他实施例中，所述初始衬底还可以为锗衬底、硅锗衬底、绝缘体上硅或绝缘体上锗等半导体衬底。
所述基底200还包括隔离结构(图中未标出)，所述隔离结构用于实现半导体不同器件之间的电绝缘。
所述基底200包括第一区Ⅰ和第二区Ⅱ，所述第一区Ⅰ用于形成短沟道区，所述第二区Ⅱ用于形成长沟道区。
在本实施例中，所述器件结构包括：第一伪栅极结构204和第二伪栅极结构205，且所述第一伪栅极结构204沿沟道长度方向的尺寸小于第二伪栅极结构205沿沟道长度方向的尺寸，所述第一伪栅极结构204位于所述第一区Ⅰ内，所述第二伪栅极结构205位于所述第二区Ⅱ内。
在本实施例中，还包括：在所述第一伪栅极结构204两侧的所述鳍部203内形成第一源漏掺杂区208；在第二伪栅极结构205两侧的所述鳍部203内形成第二源漏掺杂区209。
所述第一伪栅极结构204沿沟道长度方向的尺寸指的是：沿连接所述第一源漏掺杂区208所在水平方向上第一伪栅极结构204的尺寸。
所述第二伪栅极结构205沿沟道长度方向的尺寸指的是：沿连接所述第二源漏掺杂区209所在水平方向上第二伪栅极结构205的尺寸。
所述第一伪栅极结构204包括：第一伪栅介质层、位于第一伪栅介质层上的第一伪栅极层以及位于所述第一伪栅介质层侧壁和第一伪栅极层侧壁的第一伪栅极侧墙。
所述第二伪栅极结构205包括：第二伪栅介质层、位于第二伪栅介质层上的第二伪栅极层以及位于所述第二伪栅介质层侧壁和第二伪栅极层侧壁的第二伪栅极侧墙。
在本实施例中，所述掩膜结构包括：第一掩膜层206和第二掩膜层207。所述第一掩膜层206位于所述第一伪栅极结构204的顶部表面，所述第一掩膜层206作为刻蚀形成所述第一伪栅极层的掩膜。所述第二掩膜层207位于所述第二伪栅极结构205的顶部表面，所述第二掩膜层207作为刻蚀形成所述第二伪栅极层的掩膜。
所述第一掩膜层206和所述第二掩膜层207的材料包括：氮化硅。
所述第一掩膜层206的厚度较所述第二掩膜层207的厚度薄。这是因为：所述第一区Ⅰ用于形成短沟道区，所述第二区Ⅱ用于形成长沟道区，所述短沟道区的器件间距较长沟道区的器件间距小。为了形成形貌良好的第一伪栅极结构204和第二伪栅极结构205，位于所述第一伪栅极结构204上的所述第一掩膜层206的厚度较位于所述第二伪栅极结构205上的第二掩膜层207的厚度薄。
形成所述初始第一介质层201之前，还包括：对所述第一伪栅极结构204和第二伪栅极结构205两侧的所述鳍部203进行轻掺杂离子注入；轻掺杂离子注入之后，在所述第一伪栅极结构204两侧的所述鳍部203内形成第一源漏掺杂区208；在第二伪栅极结构205两侧的所述鳍部203内形成第二源漏掺杂区209；形成所述第一源漏掺杂区208和第二源漏掺杂区209之后，在所述基底200、第一源漏掺杂区208、第二源漏掺杂区209以及所述掩膜结构上形成停止层210。
所述第一源漏掺杂区208的形成步骤包括：采用刻蚀工艺在所述第一伪栅极结构204两侧的鳍部203内形成开口；采用选择性外延沉积工艺在所述开口内形成外延层；在所述外延层内掺杂P型离子或N型离子，形成所述第一源漏掺杂区208。
所述第二源漏掺杂区209的形成步骤包括：采用刻蚀工艺在所述第二伪栅极结构205两侧的鳍部203内形成开口；采用选择性外延沉积工艺在所述开口内形成外延层；在所述外延层内掺杂P型离子或N型离子，形成所述第二源漏掺杂区209。
所述停止层210的材料包括：氮化硅。
所述初始第一介质层201的材料包括：氧化硅。所述初始第一介质层201的形成工艺包括：流体化学气相沉积工艺。所述初始第一介质层201用于实现半导体不同器件之间的电绝缘。
请参考图4，对所述初始第一介质层201进行平坦化直至暴露出第二伪栅极结构205顶部表面。
平坦化所述初始第一介质层201所采用的工艺为：化学机械研磨工艺。
所述第一掩膜层206的厚度较所述第二掩膜层207的厚度薄，因此，在平坦化所述初始第一介质层201的过程中，位于第二掩膜层207上的初始第一介质层201被去除时，第一掩膜层206顶部表面还有部分初始第一介质层201。若要去除位于第一掩膜层206上的部分初始第一介质层201，需进一步进行平坦化。
然而，所述第二掩膜层207的密度大于所述初始第一介质层201的密度，因此，在平坦化去除位于第一掩膜层206上的部分初始第一介质层201的过程中，所述平坦化工艺对第二掩膜层207的化学腐蚀性速率小于所述平坦化工艺对初始第一介质层201的化学腐蚀速率，进而，若进一步采用平坦化工艺去除位于第一掩膜层206上的部分初始第一介质层201，将使得位于第二伪栅极结构205两侧的初始第一介质层201出现凹陷。
为了避免所述初始第一介质层201在所述第二伪栅极结构205两侧出现凹陷，对所述初始第一介质层201进行平坦化直至暴露出第二伪栅极结构205顶部表面之后，去除部分初始第一介质层201形成第一介质层211，使所述第一介质层211的表面低于所述器件结构的顶部表面。
请参考图5，去除部分初始第一介质层201形成第一介质层211，使所述第一介质层211的表面低于所述器件结构的顶部表面。
在本实施例中，去除部分初始第一介质层201形成第一介质层211采用的工艺包括：各向同性刻蚀工艺，所述各向同性刻蚀工艺包括：SiCoNi工艺，所述SiCoNi工艺的工艺参数包括：刻蚀气体包括：NH3，NF3和He，其中，NH3的流量为：300标准毫升/分钟～500标准毫升/分钟，NF3的流量为：10标准毫升/分钟～60标准毫升/分钟，He的流量为：200标准毫升/分钟～600标准毫升/分钟，压力为：2毫托～5毫托，功率为：5瓦～30瓦。
所述SiCoNi工艺中刻蚀气体产生的等离子的能量较小，因此在刻蚀初始第一介质层201的过程中，所述刻蚀气体对第一伪栅极结构204和第二伪栅极结构205的侧壁损伤较小，有利于保障所述第一伪栅极结构204和第二伪栅极结构205的形貌良好。
所述SiCoNi工艺的刻蚀速率较小，有利于准确控制所述初始第一介质层201的去除量。
在其他实施例中，去除部分初始第一介质层形成第一介质层的工艺包括：各向异性刻蚀工艺、湿法刻蚀工艺。
去除部分初始第一介质层201形成第一介质层211的过程中，所述初始第一介质层201的去除量为：5纳米～30纳米。
所述第一介质层211的顶部表面到所述器件结构顶部表面的距离为：100埃～200埃。选择所述第一介质层211的顶部表面到所述器件结构顶部表面的距离范围的意义在于：如果所述第一介质层211的顶部表面到所述器件结构顶部表面的距离小于100埃，后续在所述第一介质层211上形成初始第二介质层后，平坦化所述初始第二介质层直至暴露出第一伪栅极层和第二伪栅极层时，所述第一伪栅极结构204以及第二伪栅极结构205两侧仍容易产生凹陷；如果所述第一介质层211的顶部表面到所述器件结构顶部表面的距离大于200埃时，后续在所述第一介质层211上形成的第二介质层较多，增加工艺难度。
请参考图6，去除部分初始第一介质层201形成第一介质层211之后，去除所述掩膜结构。
去除掩膜结构包括：去除第一掩膜层206和第二掩膜层207。
去除所述第一掩膜层206和第二掩膜层207的工艺包括：干法刻蚀工艺，所述干法刻蚀工艺的工艺参数包括：刻蚀气体为：CH2F2、CH3F、O2，CH2F2的流量为：10标准毫升/分钟～100标准毫升/分钟，CH3F的流量为：30标准毫升/分钟～200标准毫升/分钟，O2的流量为：20标准毫升/分钟～300标准毫升/分钟，压力：2毫托～100毫托，功率：100瓦～1000瓦。
在本实施例中，去除所述第一掩膜层206和第二掩膜层207采用的是干法刻蚀工艺，能够有效的避免去除第一掩膜层206和第二掩膜层207的过程中，位于所述第一伪栅极结构204和第二伪栅极结构205两侧的所述第一介质层211出现凹陷。
请参考图7，在去除所述掩膜结构之后，在所述第一介质层211表面和器件结构的顶部表面形成初始第二介质层212。
所述初始第二介质层212的密度大于第一介质层211的密度。
所述初始第二介质层212的材料包括：氧化硅。
在本实施例中，所述初始第二介质层212的形成工艺包括：高密度等离子体化学气相沉积工艺。所述高密度等离子体化学气相沉积工艺的工艺参数包括：顶部射频功率为：5000瓦～10000瓦，侧边射频功率为：5000瓦～10000瓦，偏置射频功率为：2000瓦～4000瓦，氧气的流量为：10标准毫升/分～30标准毫升/分，氢气的流量为：100标准毫升/分～300标准毫升/分，甲硅烷的流量为：4标准毫升/分～20标准毫升/分，工艺时间为：50秒～500秒。
采用高密度等离子体化学气相沉积工艺形成所述初始第二介质层212的优势在于：采用高密度等离子体化学气相沉积工艺形成所述初始第二介质层212较为致密，所述初始第二介质层212的密度大于第一介质层211的密度。后续对致密的初始第二介质层212进行平坦化处理形成第二介质层时，所述第二介质层不容易产生凹陷，所述第二介质层平整性好，因此所述第二介质层的隔离性能较好，进而提高半导体结构的性能。
所述初始第二介质层212的厚度为：5纳米～30纳米。
请参考图8，平坦化所述初始第二介质层212直至暴露出所述器件结构的顶部表面形成第二介质层213。
平坦化所述初始第二介质层212直至暴露出所述器件结构的顶部表面形成第二介质层213的工艺为：化学机械研磨工艺。
所述初始第二介质层212覆盖第一介质层211以及第一伪栅极结构204和第二伪栅极结构205的顶部表面，对所述初始第二介质层212进行平坦化形成第二介质层213。所述初始第二介质层212采用高密度等离子体化学气相沉积工艺形成，采用高密度等离子体化学气相沉积工艺形成的所述初始第二介质层212致密性好，因此对所述初始第二介质层212进行平坦化形成的第二介质层213的顶部表面平整。所述第二介质层213对半导体不同器件的隔离性能较好，从而提高半导体结构的性能。
请参考图9，形成第二介质层213之后，还包括：去除第一伪栅极结构204形成第一开口，在所述第一开口内形成第一金属栅极214；去除第二伪栅极结构205形成第二开口，在所述第二开口内形成第二金属栅极215。
所述第一金属栅极214和第二金属栅极215的形成步骤包括：在所述第二介质层213上、第一开口以及第二开口内沉积金属材料膜；对所述金属材料膜进行平坦化直至暴露出所述第二介质层213的顶部表面，分别形成第一金属栅极214和第二金属栅极215。
在形成第一金属栅极214和第二金属栅极215的过程中，所述第二介质层213的顶部表面也覆盖有金属材料膜。所述第二介质层213的顶部表面平整，覆盖在第二介质层213表面的金属材料膜，在后续进行平坦化去除覆盖在第二介质层213表面的金属材料膜时无残留，因此所述第二介质层213的隔离性能较好，从而提高半导体结构的性能。
所述金属材料膜的材料包括：镍、钴或钛，所述金属材料膜的形成工艺包括：化学气相沉积工艺或物理气相沉积工艺，在本实施例中使用物理气相沉积工艺。
综上，在本实施例中，去除部分初始第一介质层形成第一介质层，所述第一介质层的表面低于所述器件结构的顶部表面。后续在所述第一介质层表面和器件结构的顶部表面形成初始第二介质层，所述初始第二介质层的密度大于第一介质层的密度。因此，平坦化所述初始第二介质层形成的第二介质层的顶部表面平整。所述第二介质层隔离半导体不同器件的性能较好，从而提高半导体结构的性能。
本发明实施例还提供一种采用上述方法所形成的半导体结构，请参考图8，包括：
基底200，所述基底200上具有器件结构(图中未标出)；
所述基底200上具有第一介质层211，所述第一介质层211的顶部表面低于所述器件结构的顶部表面，所述第一介质层211上具有第二介质层213，所述第二介质层213的顶部表面与所述器件结构的顶部表面齐平。
综上，在本实施例中，位于所述第一介质层上的第二介质层的密度较所述第一介质层的密度大，所述第二介质层的表面平整光滑，所述第二介质层隔离半导体不同器件之间的性能较好，从而提高半导体结构的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上具有器件结构，所述器件结构的顶部表面具有掩膜结构，所述基底、器件结构和掩膜结构上具有初始第一介质层；
去除部分初始第一介质层形成第一介质层，所述第一介质层的顶部表面低于所述器件结构的顶部表面；
在形成第一介质层之后，去除所述掩膜结构；
在去除所述掩膜结构之后，在所述第一介质层表面和器件结构的顶部表面形成初始第二介质层，所述初始第二介质层的密度大于初始第一介质层的密度；
平坦化所述初始第二介质层直至暴露出器件结构顶部表面，形成第二介质层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底包括：第一区和第二区。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述器件结构包括第一伪栅极结构和第二伪栅极结构，所述第一伪栅极结构位于所述第一区内，所述第二伪栅极结构位于所述第二区内；所述掩膜结构包括第一掩膜层和第二掩膜层，所述第一掩膜层位于所述第一伪栅极结构的顶部表面，所述第二掩膜层位于所述第二伪栅极结构的顶部表面，且所述第一掩膜层厚度较第二掩膜层厚度薄。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，在去除部分初始第一介质层形成第一介质层之前，还包括：对所述初始第一介质层进行平坦化直至暴露出第二伪栅极结构的顶部表面。
5.如权利要求3所述的半导体结构的形成方法，其特征在于，所述第一伪栅极结构沿沟道长度方向的尺寸小于第二伪栅极结构沿沟道长度方向的尺寸。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述初始第一介质层的材料包括：氧化硅。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述初始第一介质层的形成工艺包括：流体化学气相沉积工艺。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，去除部分初始第一介质层形成第一介质层的工艺包括：SiCoNi工艺；所述SiCoNi工艺的参数包括：刻蚀气体包括：NH3，NF3和He，其中，NH3的流量为：300标准毫升/分钟～500标准毫升/分钟，NF3的流量为：10标准毫升/分钟～60标准毫升/分钟，He的流量为：200标准毫升/分钟～600标准毫升/分钟，压力为：2毫托～5毫托，功率为：5瓦～30瓦。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一介质层顶部表面到所述器件结构顶部表面的距离为：100埃～200埃。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，去除部分初始第一介质层形成第一介质层的过程中，所述初始第一介质层的去除量为：5纳米～30纳米。
11.如权利要求3所述的半导体结构的形成方法，其特征在于，所述第一掩膜层和第二掩膜层的材料包括：氮化硅。
12.如权利要求3所述的半导体结构的形成方法，其特征在于，去除所述掩膜结构的工艺包括：干法刻蚀工艺；所述干法刻蚀工艺的工艺参数包括：刻蚀气体为：CH2F2、CH3F、O2，CH2F2的流量为：10标准毫升/分钟～100标准毫升/分钟，CH3F的流量为：30标准毫升/分钟～200标准毫升/分钟，O2的流量为：20标准毫升/分钟～300标准毫升/分钟，压力：2毫托～100毫托，功率：100瓦～1000瓦。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，所述初始第二介质层的材料包括：氧化硅。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，所述初始第二介质层的形成工艺包括：高密度等离子体化学气相沉积工艺；所述高密度等离子体化学气相沉积工艺的参数包括：顶部射频功率为：5000瓦～10000瓦，侧边射频功率为：5000瓦～10000瓦，偏置射频功率为：2000瓦～4000瓦，氧气的流量为：10标准毫升/分～30标准毫升/分，氢气的流量为：100标准毫升/分～300标准毫升/分，甲硅烷的流量为：4标准毫升/分～20标准毫升/分，工艺时间为：50秒～500秒。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，所述初始第二介质层的厚度为：5纳米～30纳米。
16.如权利要求3所述的半导体结构的形成方法，其特征在于，形成所述第二介质层之后，还包括：去除第一伪栅极结构形成第一开口，在所述第一开口内形成第一金属栅极；去除第二伪栅极结构形成第二开口，在所述第二开口内形成第二金属栅极。
17.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底包括：衬底以及位于衬底上的鳍部。
18.如权利要求17所述的半导体结构的形成方法，其特征在于，形成横跨所述鳍部的第一伪栅极结构和第二伪栅极结构，所述第一伪栅极结构和第二伪栅极结构覆盖部分所述鳍部的侧壁和顶部表面。
19.如权利要求4所述的半导体结构的形成方法，其特征在于，平坦化所述初始第一介质层以及平坦化所述初始第二介质层采用的工艺均为：化学机械研磨工艺。
20.一种采用如权利要求1至19任一项方法所形成的半导体结构，其特征在于，包括：
基底，所述基底上具有器件结构；
所述基底上具有第一介质层，所述第一介质层的顶部表面低于所述器件结构的顶部表面，所述第一介质层上具有第二介质层，所述第二介质层的顶部表面与所述器件结构的顶部表面齐平。
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