TW201735178A - 半導體裝置的形成方法 - Google Patents

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粘博欽
洪偉倫
陳盈淙
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台灣積體電路製造股份有限公司
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Abstract

半導體裝置的形成方法包含形成鰭狀物於基板上；沉積閘極層於鰭狀物上，且閘極層具有第一材料；以及沉積犧牲層於閘極層上，且犧牲層具有第二材料。此方法亦包含以第一漿料或蝕刻品移除犧牲層的第一部份，且第一漿料或蝕刻品對第一材料與第二材料具有第一選擇性。此方法亦包含以第二漿料或蝕刻品移除閘極層的第一部份與犧牲層的第二部份以形成平坦化的閘極層，且第二漿料或蝕刻品對第一材料與第二材料具有第二選擇性。第一選擇性大於第二選擇性。上述方法的優點之一為降低下方的結構密度對閘極層之平坦化製程的影響，並降低橫越晶圓之裝置結構上的閘極層其厚度差異。

Description

半導體裝置的形成方法
本揭露實施例關於半導體裝置與其形成方法。
隨著半導體技術進展，對更高儲存容量、更快處理系統、更高效能、與更低成本的需求也隨之增加。為達上述需求，半導體產業持續縮小半導體裝置的尺寸。半導體裝置可為金氧半場效電晶體(MOSFET)如平面的MOSFET與FinFET。
尺寸縮小會增加半導體製程的複雜度。
本揭露一實施例提供之半導體裝置的形成方法，包括：形成多個鰭狀物於基板上；沉積閘極層於鰭狀物上，且閘極層具有第一材料；沉積犧牲層於閘極層上，犧牲層具有第二材料，且第二材料不同於第一材料；以第一漿料或蝕刻品移除犧牲層的第一部份，且第一漿料與蝕刻品對第一材料與第二材料具有第一選擇性；以第二漿料或蝕刻品移除閘極層的第一部份與犧牲層的第二部份以形成平坦化的閘極層，第二漿料或蝕刻品對第一材料與第二材料具有第二選擇性，且第一選擇性大於第二選擇性。
D1、D2、D3、D4、D5‧‧‧深度
D、H1、H2、H3、H4、T742、1154t‧‧‧厚度
H5、H6、H7、H8‧‧‧高度
S1、S2‧‧‧形貌高度
W1、W2、W3、W4、W5‧‧‧寬度
100‧‧‧半導體裝置
102‧‧‧基板
102t、212t、216t、220t、224t、226t、336t、538t、742t*、1258t‧‧‧上表面
104a‧‧‧墊層
104b‧‧‧遮罩層
106‧‧‧光阻層
108.1、108.2、108.3、108.4、108.5‧‧‧開口
210、214、218、222‧‧‧鰭狀物區
210*‧‧‧FinFET
212、212*、216、216*、220、220*、224、224*‧‧‧鰭狀物
226、228、230、232、234‧‧‧溝槽
336‧‧‧STI區
538、538*‧‧‧多晶矽層
538**‧‧‧平坦化之多晶矽層
538p‧‧‧隆起區
538s、538s*、538s**、538s**、742s‧‧‧表面形貌
538v‧‧‧凹陷
640‧‧‧所需之平坦化的多晶矽表面高度
742‧‧‧犧牲蓋層
742*‧‧‧平坦化的犧牲蓋層部份
844‧‧‧複合表面
1046、1048、1050、1052‧‧‧閘極結構
1154‧‧‧間隔物
1156、1364‧‧‧界面
1258‧‧‧部份
1360‧‧‧源極區
1362‧‧‧汲極區
1400‧‧‧方法
1410、1420、1430、1440、1450、1460‧‧‧步驟
第1-5圖係一些實施例中，半導體裝置於製程之多種階段 的圖式。
第6圖係半導體裝置之半成品的剖視圖。
第7-13圖係一些實施例中，半導體裝置於製程之多種階段的圖式。
第14圖係一些實施例中，半導體裝置之製作方法的流程圖。
下述內容提供的不同實施例或實例可實施本揭露的不同結構。特定構件與排列的實施例係用以簡化本揭露而非侷限本揭露。舉例來說，形成第一構件於第二構件上的敘述包含兩者直接接觸，或兩者之間隔有其他額外構件而非直接接觸。此外，本揭露之多種例子中可重複標號，但這些重複僅用以簡化與清楚說明，不代表不同實施例及/或設置之間具有相同標號之單元之間具有相同的對應關係。
此外，空間性的相對用語如「下方」、「其下」、「較下方」、「上方」、「較上方」、或類似用語可用於簡化說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件，而非侷限於圖示方向。元件亦可轉動90°或其他角度，因此方向性用語僅用以說明圖示中的方向。
值得注意的是，下述內容提及之「一實施例」、「例示性實施例」、或類似敘述指的是可包含特定結構或特徵之實施例，但每一實施例不必包含特定結構或特徵。此外，這些用語所指的不一定是相同實施例。另一方面，當一實施例關 於特定結構或特徵時，本技術領域中具有通常知識者自可將此實施例之結構或特徵，連結至未明確說明這些結構或特徵的另一實施例。
此處所用的用語「約」指的是給定值的±10%，或視情況為給定值的±5%，或一些實施例中為給定值的±1%。舉例來說，「約100nm」包含90nm至110nm之間的範圍。
此處所用的用語「名義上」指的是構件或訊號的性質或參數，在產品設計時通常高於及/或低於給定數值的範圍。數值範圍通常源自於製程或容忍度的些微變異。舉例來說，一膜具有名義上100nm之厚度，應理解為100nm加上或減去特定%的數值，比如100nm±1%、100nm±5%、或100nm±10%。
應理解的是，此處所用的術語或用語僅用以說明而非侷限本揭露，其可使本技術領域中具有通常知識者理解本揭露。
此處所用的用語「選擇性」指的是相同蝕刻條件下，兩種材料之蝕刻率的比例。
此處所用的用語「基板」指的是後續材料層添加其上的材料。基板本身可圖案化，且添加其頂部上的材料亦可圖案化或未圖案化。此外，「基板」可為任何種類的半導體材料如矽、鍺、砷化鎵、磷化銦、或類似物。另一方面，基板可為非導電材料如玻璃或藍寶石晶圓。
製作FinFET之方法的實施例
第1-5與7-13圖係一些實施例中，半導體裝置於製程的多種階段中的透視圖與剖視圖。
第1圖係一些實施例中，圖案化半導體的基板102之後的半導體裝置100其半成品的剖視圖。墊層104a與遮罩層104b形成於基板102上。墊層104a可為薄膜如氧化矽，其形成方法可為熱氧化製程。墊層104a可作為基板102與遮罩層104b之間的黏著層。墊層104a亦可作為蝕刻遮罩層104b時的蝕刻停止層。在一實施例中，遮罩層104b之組成為氮化矽，其形成方法可為低壓化學氣相沉積(LPCVD)或電漿增強CVD(PECVD)。遮罩層104b作為後續蝕刻製程時的硬遮罩。圖案化的光阻層106形成於遮罩層104b上，且具有開口108.1、108.2、108.3、108.4、與108.5。
第2圖係一實施例中，分別形成鰭狀物區210之鰭狀物212、鰭狀物區214之鰭狀物216、鰭狀物區218之鰭狀物220、與鰭狀物區222之鰭狀物224之後的半導體裝置100其半成品的剖視圖。經由開口108.1、108.2、108.3、108.4、與108.5蝕刻遮罩層104b與墊層104a，以露出下方的基板102。接著蝕刻露出的基板102，以形成溝槽226、228、230、232、與234於基板102中。溝槽226、228、230、232、與234分別具有深度D1、D2、D3、D4、與D5，各自取決於蝕刻參數與開口108.1、108.2、108.3、108.4、與108.5的寬度W1、W2、W3、W4、與W5(蝕刻速率負載效應)。由於蝕刻速率負載效應，基板102之較大的露出區域被蝕刻的速率，比基板102之較小的露出區域被蝕刻的速率快。如此一來，圖案化的光阻層106其較寬的開口會導致較深的溝槽，而較窄的開口會導致較淺的溝槽。舉例來說，對應開口108.2之基板102的面積，大於對應開口108.1、108.3、 108.4、及/或108.5之基板102的面積，因此對應開口108.2之溝槽228的深度D2大於溝槽226、230、232、及/或234的深度D1、D3、D4、及/或D5。在另一實施例中，由於蝕刻速率負載效應，開口的寬度W2>W3>W5>W1造成溝槽的深度D2>D3>D5>D1。蝕刻速率負載效應即蝕刻速率受其蝕刻表面的大小影響。一般而言，露出的面積增加時，蝕刻速率通常增加。
在一些實施例中，開口108.1、108.2、108.3、108.4、與108.5的寬度W1、W2、W3、W4、與W5，各自對應溝槽226、228、230、232、與234的寬度(介於約30nm至約300nm之間)，以對應溝槽226、228、230、232、與234的深度D1、D2、D3、D4、與D5(介於約100nm至約250nm之間)。在一些實施例中，溝槽226及/或232之寬度介於約30nm至約150nm之間。在一些實施例中，溝槽226、228、230、232、與234的深寬比(D/W)大於或小於約7.0，或介於約7.0至約8.0之間。
位於溝槽226、228、230、232、與234的部份基板102，形成鰭狀物212、216、220、與224。在一些實施例中，溝槽226、228、230、232、與234彼此相隔的空間(即鰭狀物的寬度)介於約30nm至約150nm之間。接著移除光阻層106。之後可進行清潔步驟，以移除半導體的基板102之原生氧化物。清潔步驟可採用稀釋的氫氟酸。
第3圖係一實施例中，形成STI區336之後的半導體裝置100其半成品的剖視圖。第4圖係一實施例中，第3圖之半導體裝置100之鰭狀物區210的剖視圖。STI區336的形成方法包含沉積與蝕刻介電材料。將介電材料填入溝槽226、228、230、 232、與234中。介電材料可包含氧化矽。在一些實施例中，可採用其他介電材料如氮化矽、氮氧化矽、摻查氟的矽酸鹽玻璃(FSG)、或高介電常數之介電材料。在一實施例中，介電材料的形成方法可為可流動CVD(FCVD)製程或高密度電漿(HDP)CVD製程，其採用矽烷(SiH4)與氧(O2)作為反應前驅物。在其他實施例中，介電材料的形成方法可為次壓CVD(SACVD)製程或高深寬比(HARP)製程，其製程氣體可包含四乙氧矽烷(TEOS)及/或臭氧(O3)。在又一其他實施例中，介電材料可為旋轉塗佈的介電材料(SOD)，比如氫倍半矽氧烷(HSQ)或甲基倍半矽氧烷(MSQ)。
接著進行化學機械拋光或濕蝕刻製程以移除遮罩層104b與墊層104a。接著蝕刻介電材料，以形成STI區336如3圖所示。在一實施例中，蝕刻介電材料之步驟可採用濕蝕刻製程，比如將基板102浸入氫氟酸。在另一實施例中，蝕刻步驟可採用乾蝕刻製程，比如以CHF3或BF3作為蝕刻氣體的乾蝕刻製程。鰭狀物212、216、220、及/或224自STI區336其實質上平坦的上表面336t凸起，可形成一或多個通道區於具有鰭狀物區210、214、218、及/或222之一或多個FinFET中。在一些實施例中，STI區336的上表面低於鰭狀物212、216、220、與224的上表面212t、216t、220t、與224t。在一實施例中，每一鰭狀物的較上部份之垂直尺寸介於約15nm至約50nm之間。在另一實施例中，每一鰭狀物的較上部份之垂直尺寸介於約20nm至約40nm之間。在又一實施例中，每一鰭狀物的較上部份之垂直尺寸介於約25nm至約35nm之間。
第5圖係一實施例中，毯覆性沉積多晶矽層538於半導體裝置100上之後的半導體裝置100其半成品的剖視圖。多晶矽層538形成於STI區336之上表面336t以及鰭狀物212、216、220、與224的上表面212t、216t、220t、與224t上，以包覆自STI區336之上表面336t凸起的鰭狀物212、216、220、與224其較上部份。界面形成於多晶矽層538以及上表面212t、216t、220t、與224t之間。多晶矽層538之形成方法可為任何合適的沉積製程，比如CVD、物理氣相沉積(PVD)、原子層沉積(ALD)、其他合適方法、及/或上述之組合。
如第5圖所示之一實施例中，多晶矽層538具有非平面的表面形貌538s，其具有多個隆起區(或峰)538p與凹陷(或谷)538v。鰭狀物區210、214、218、與222及/或STI區336的半導體裝置形貌，將影響其上方的表面形貌538s。以沉積製程如CVD、PVD、及/或ALD形成的層狀物，通常會與下方之層狀物表面的形貌一致。在一些實施例中，多晶矽層538之厚度D介於約200nm至約250nm之間。
為了半導體裝置100的後續製程如形成閘極結構於鰭狀物區210、214、218、與222上，可平坦化多晶矽層538的表面形貌538s。一般而言，半導體裝置中多晶矽層的非表面形貌其平坦化的方法，可採用化學基械拋光(CMP)製程。然而下方的裝置結構密度將影響多晶矽層之非平面的表面形貌上進行的CMP，如下述之第6圖。
第6圖顯示下方之鰭狀物212*、216*、220*、與224*之不同密度，與多晶矽層538*其非平面的表面形貌538s*，將 不利地影響半導體裝置100*之多晶矽層538*上的CMP。在一些實施例中，半導體裝置100*；鰭狀物212*、216*、220*、與224*；以及多晶矽層538*之結構與功能，與半導體裝置100；鰭狀物212、216、220、與224；以及多晶矽層538之結構與功能類似。在一些實施例中，鰭狀物212*、216*、220*、與224*與半導體裝置100的鰭狀物212、216、220、與224的排列類似。位於排列緊密的鰭狀物(如鰭狀物212*)上之部份多晶矽層538*，其研磨速率比位於排列較不緊密的鰭狀物(如鰭狀物216*、220*、及/或224*)上之部份多晶矽層538*的研磨速率低。這是因為自排列緊密的鰭狀物(如鰭狀物212*)上移除的多晶矽層538*，比自排列較不緊密的鰭狀物(如鰭狀物216*、220*、及/或224*)上移除的多晶矽層538*少。如此一來，排列較不緊密的鰭狀物上平坦化的多晶矽層538*將產生侵蝕現象。位於排列較不緊密的鰭狀物(如鰭狀物216*、220*、及/或224*)上部份的多晶矽層其表面形貌538s*，將低於所需之平坦化的多晶矽表面高度640。由於裝置圖案密度取決於不一致的CMP製程，位於鰭狀物212*、216*、220*、與224*上的多晶矽層538*其厚度也不同(鰭狀物212*上的多晶矽層538*之厚度H1>鰭狀物216*上的多晶矽層538*之厚度H2>鰭狀物220*上的多晶矽層538*之厚度H3>鰭狀物224*上的多晶矽層538*之厚度H4)。在多種例子中，厚度H1、H2、H3、及/或H4之間的差異可介於約40nm至約50nm之間。這些鰭狀物上之多晶矽層的不同厚度，可能會導致鰭狀物212*、216*、220*、與224*上的閘極結構高度不同，進而使半導體裝置100*之finFET的金屬閘極高度不同。如此一來， FinFET的不同金屬閘極高度可能會劣化半導體裝置100*的效能。
為了克服現有半導體裝置中不同密度之裝置結構上的多晶矽層其CMP製程缺點，一實施例提供犧牲蓋層為主的平坦化製程，以平坦化多晶矽層538之非平面的表面形貌538s，如第7至9圖所示。在一些實施例中，習知CMP之侵蝕造成鰭狀物212、216、220、與224上的多晶矽層的厚度差異，可藉由犧牲蓋層為主的平坦化製程降低約90%至約98%。犧牲蓋層為主的平坦化製程可包含沉積犧牲蓋層(如犧牲蓋層742)、選擇性地移除部份犧牲蓋層742、以及非選擇性地移除部份犧牲蓋層742與部份多晶矽層538，以達實質上平坦的表面形貌538s**。
第7圖係一實施例中，沉積犧牲蓋層742於多晶矽層538上之後的半導體裝置100其半成品的剖視圖。在一些實施例中，犧牲蓋層742可包含絕緣材料、聚合物材料、半導體材料、導電材料、或上述之組合。在一些實施例中，絕緣材料可包含氧化物、氮化物、或上述之組合。犧牲蓋層742之形成方法可為任何合適的沉積製程，比如CVD、PVD、ALD、LPCVD、FCVD、PECVD、旋轉塗佈、其他合適的沉積方法、及/或上述之組合。
在一些實施例中，用於犧牲蓋層742之材料選擇取決於其對下方之結構、膜、及/或基板的順應性。在一些實施例中，犧牲蓋層742的材料選擇，在於犧牲蓋層742之表面形貌742s需比表面形貌538s平坦。因此犧牲蓋層742的材料對多晶 矽層538的順應性差，即犧牲蓋層742之表面形貌742s實質上不同於表面形貌538s。舉例來說，犧牲蓋層742的材料選擇可讓其表面形貌742s的形貌高度S2，低於表面形貌538s的形貌高度S1。
在一些實施例中，犧牲蓋層742可包含聚醯亞胺或摻雜的玻璃(如硼磷矽酸鹽玻璃，BPSG)，其於多晶矽層538上的順應性低於氧化物或氮化物材料。包含聚醯亞胺或摻雜的玻璃犧牲蓋層742之表面形貌742s，比包含氧化物或氮化物材料的犧牲蓋層742之表面形貌742s平坦。犧牲蓋層742包含氧化物、氮化物、或上述之組合的沉積方法，可採用合適的沉積方法以達順應性較低的犧牲蓋層742，可使表面形貌742s比表面形貌538s平坦。在一些實施例中，犧牲蓋層742之厚度T742可為數微米(比如介於約1微米至3微米之間)，使表面形貌742s比表面形貌538s平坦。
在一些實施例中，第一蝕刻品或漿料對犧牲蓋層742之材料的選擇性高於對多晶矽層538的選擇性，而第二蝕刻品或漿料對犧牲蓋層742之材料的選擇性實質上類似於對多晶矽層538的選擇性。在一些實施例中，第一蝕刻品或漿料對犧牲蓋層742與多晶矽層538之蝕刻選擇性大於約20：1，比如約30：1、約40：1、或約50：1。
第8圖係一實施例中，形成名義上平坦的複合表面844之後的半導體裝置100其半成品的剖視圖。在一實施例中，複合表面844可包含多晶矽層538之一或多個隆起區538p之上表面538t，以及一或多個平坦化的犧牲蓋層部份742*之上表面 742t*。在一實施例中，複合表面844的形成方法包括平坦化犧牲蓋層742，以形成平坦化的犧牲蓋層部份742*於多晶矽層538的凹陷538v(見第5圖)中。在多種實施例中，犧牲蓋層742的平坦化步驟可包含CMP製程、濕蝕刻製程、或乾蝕刻製程。在一實施例中，多晶矽層538可作為平坦化犧牲蓋層742時的平坦化停止層，而平坦化犧牲蓋層742之步驟可持續至露出一或多個隆起區538p的上表面538t。平坦化的犧牲蓋層部份742*之間隔有多晶矽層538的隆起區538p。平坦化的犧牲蓋層部份742*的上表面742t*，與隆起區538之上表面538t可名義上共平面。
在一些實施例中，使具有一或多種氧化物的犧牲蓋層742平坦化，可包含以CMP漿料拋光犧牲蓋層742，且此CMP漿料對犧牲蓋層742與多晶矽層538之選擇性大於約20：1，比如約30：1、約40：1、或約50：1。CMP漿料可包含氧化矽(SiO2)或氧化鈰(CeO2)的研磨顆粒於水相溶液中。水相溶液之pH值可介於約3至約6之間。在一些實施例中，CMP漿料可包含約0.5%至約12%之間的氧化矽，及/或約0.1%至約8%之間的氧化鈰。在一些實施例中，CMP漿料中的氧化矽及/或氧化鈰研磨顆粒尺寸可介於約2nm至約50nm之間。在一些實施例中，平坦化的犧牲蓋層部份742*之形成步驟亦可包含將CMP漿料施加至拋光表面(如CMP板或拋光板)上，旋轉拋光表面至約40rpm至約90rpm之間，以及施加介於約1psi至約3.5psi之間的拋光壓力於犧牲蓋層742與拋光表面之間。在一些實施例中，拋光犧牲蓋層742的溫度為室溫，或介於約20℃至約60℃之間。在一實施例中，CMP漿料每分鐘可拋光或移除約300Å至約 3000Å之間的犧牲蓋層742。在一實施例中，具有氧化物之犧牲蓋層742其拋光步驟可採用CeO2為主的CMP漿料，且拋光溫度為約25℃。在一實施例中，CeO2為主的CMP漿料每分鐘可拋光或移除約2000Å之具有氧化物的犧牲蓋層742。
在其他實施例中，犧牲蓋層742的平坦化步驟可為乾蝕刻製程如反應性離子蝕刻(RIE)、誘導耦合電漿(ICP)蝕刻製程、或HDP蝕刻製程。用於乾蝕刻製程的蝕刻品對犧牲蓋層742與多晶矽層538之選擇性大於約20：1，比如約30：1、約40：1、或約50：1。蝕刻品可包含氣體混合物，其具有但不限於氣體如CF4、CHF3、C2F6、C4F8、及/或SF6。在一些實施例中，犧牲蓋層742的乾蝕刻溫度可為室溫，或介於約30℃至約80℃之間。在一實施例中，犧牲蓋層742的乾蝕刻溫度可為約50℃。
如此一來，名義上平坦的複合表面844有助於提供平坦的表面形貌，其與半導體裝置100之下方的裝置結構或鰭狀物密度無關。此平坦化的表面形貌有助於在多晶矽層538上進行實質上一致的CMP製程(如下述第9圖)，亦可減少對多晶矽層538進行CMP造成的侵蝕現象(如前述第6圖)。
第9圖係一實例中，形成具有名義上平坦之表面形貌538s**的平坦化之多晶矽層538**之後的半導體裝置100其半成品的剖視圖。如第9圖所示，位於鰭狀物212、216、220、與224上的平坦化之多晶矽層538**其高度H5、H6、H7、與H8實質上相同，且形成平坦化之多晶矽層538**時未發現CMP導致的侵蝕現象。
在一實施例中，平坦化之多晶矽層538**之形成方 法包括拋光複合表面844，直到移除實質上所有之平坦化的犧牲蓋層部份742*與多晶矽層538之隆起區538p，複合表面844的拋光方法可包含採用CMP製程，其CMP漿料對犧牲蓋層742與多晶矽層538之選擇性約為1。如此一來，平坦化的犧牲蓋層部份742*與隆起區538p之移除速率實質上類似。CMP漿料可班含氧化矽研磨顆粒於水相溶液中。水相溶液可包含鹼性溶液或其他溶液，且其pH值可介於約10至約12之間。在一些實施例中，CMP漿料中的氧化矽研磨顆粒尺寸可介於約2nm至約50nm之間。在一些實施例中，複合表面844的拋光溫度可介於約25℃至約60℃之間。
在其他實施例中，平坦化之多晶矽層538**的形成方法包括蝕刻平坦化的犧牲蓋層部份742*與多晶矽層538，直到移除實質上所有之平坦化的犧牲蓋層部份742*與隆起區538p。蝕刻方法可包含RIE製程、ICP蝕刻製程、或HDP蝕刻製程。用於乾蝕刻製程的蝕刻品對犧牲蓋層742與多晶矽層538的選擇率可約為1。蝕刻品可包含氣體混合物，其包含但不限於CF4、CHF3、C2F6、C4F8、及/或SF6。在一些實施例中，乾蝕刻犧牲蓋層742的溫度可為室溫，或介於約30℃至約80℃之間。
第10圖係一實施例中，分別形成閘極結構1046、1048、1050、與1052於鰭狀物212、216、220、與224以及STI區336上之後的半導體裝置100其半成品的剖視圖。在一實施例中，閘極結構1046、1048、1050、與1052的形成方法包括光微影圖案化製程與蝕刻平坦化之多晶矽層538**。光微影圖案化製程包括塗佈光阻(如旋轉塗佈)、軟烘烤、對準光罩、曝光、 曝光後烘烤、顯影光阻、沖洗、乾燥(如硬烘烤)、其他合適製程、及/或上述之組合。蝕刻製程包含乾蝕刻(如RIE)、濕蝕刻、及/或其他蝕刻方法。
第11圖係一實施例中，形成間隔物1154於第10圖之半導體裝置100之後的FinFET 210*其半成品的透視圖。間隔物1154形成於STI區336的上表面336t與鰭狀物226的上表面226t上，以包覆自STI區336之上表面336t凸起的鰭狀物226其較上部份。界面1156形成於鰭狀物226的較上部份與閘極結構1046(及間隔物1154)之間。間隔物1154可包含介電材料如氧化矽、碳化矽、氮化矽、氮氧化矽、或其他合適材料。間隔物1154可包含單層或多層結構。形成介電材料的毯覆層的方法可為CVD、PECVD、ALD、或其他合適技術。接著非等向蝕刻介電材料以形成間隔物1154於閘極結構1046的兩側上。每一間隔物1154之厚度1154t介於約5nm至約15nm之間。
第12圖係一實施例中，形成鰭狀物226的部份1258之後的FinFET 210*其半成品的透視圖。使閘極結構1046未覆蓋的部份鰭狀物226凹陷，以形成部份1258。部份1258具有上表面1258t。在一實施例中，部份1258的上表面1258t低於STI區336的上表面336t。在其他實施例中，使閘極結構1046未覆蓋之部份鰭狀物226凹陷，以露出基板102的上表面102t。在一實施例中，以間隔物1154作遮罩，進行偏電壓蝕刻製程以形成部份1258。在一實施例中，蝕刻製程的壓力介於約1mTorr至約1000mTorr之間、功率介於約50W至約1000W之間、偏電壓介於約20V至約500V之間，溫度介於約40℃至約60℃之間，且蝕刻 氣體採用HBr及/或Cl2。此外，此實施例之蝕刻製程採用的偏電壓可調整以較佳地控制蝕刻方向，以達部份1258所需的輪廓。
第13圖係一實施例中，形成源極區1360與汲極區1362於鰭狀物226之部份1258上之後的FinFET 210*其半成品的透視圖。源極區1360與汲極區1362包含磊晶成長的應變半導體材料於部份1258上。源極區1360與汲極區1362的應變半導體材料成長於部份1258上的方法，可為選擇性磊晶。在一些實施例中，選擇性磊晶成長產生源極區1360與汲極區1362之應變半導體材料，並持續至應變半導體材料垂直延伸出基板102之上表面102t的距離介於約10nm至約100nm之間，並橫向延伸於某些STI區336的上表面336t上。應變半導體材料包含半導體元素材料如鍺(Ge)或矽(Si)；半導體化合物材料如砷化鎵(GaAs)或砷化鋁鎵(AlGaAs)；或半導體合金如矽鍺(SiGe)或磷化鎵砷(GaAsP)。用以成長應變半導體材料的磊晶製程可包含CVD沉積技術(如LPCVD、氣相磊晶(VPE)、及/或超高真空CVD(UHV-CVD))、分子束磊晶(MBE)、及/或其他合適製程。在一實施例中，應變半導體材料如碳化矽(SiC)的磊晶成長方法為LPCVD製程，以形成n型FinFET 210*的源極區1360與汲極區1362。此LPCVD製程的溫度介於約400℃至約800℃之間，壓力介於約1Torr至約200Torr之間，且採用Si3H8與SiH3CH作為反應氣體。在另一實施例中，應變半導體材料如矽鍺(SiGe)的磊晶成長方法為LPCVD製程，以形成p型FinFET 210*的源極區1306與汲極區1362。此LPCVD製程的溫度介於約400℃至約800℃之 間，壓力介於約1Torr至約200Torr之間，且採用SiH4與GeH4作為反應氣體。
在磊晶成長應變半導體材料時，可臨場摻雜以形成源極區1360與汲極區1362。在多種實施例中，磊晶成長的源極區1360與汲極區1362可摻雜p型摻質如硼或BF2、n型摻質如磷或砷、及/或上述之組合；磊晶成長的SiGe之源極區1360與汲極區1362可摻雜p型摻質如硼或BF2、n型摻質如磷或砷、及/或上述之組合；磊晶成長的Si之源極區1360與汲極區1362可摻雜碳以形成Si：C的源極/汲極結構、摻雜磷以形成Si：P之源極/汲極結構、或摻雜碳與磷以形成SiCP之源極/汲極結構。在一實施例中，源極區1360與汲極區1362並未臨場摻雜，而是進行離子佈植以摻雜源極區1360與汲極區1362。之後可進行一或多道回火製程以活化源極區1360與汲極區1362。回火製程可包含但不限於快速熱回火(RTA)及/或雷射回火製程。
如第13圖所示，界面1364位於間隔物1154以及源極區1360(與汲極區1362)之間。在一實施例中，界面1364與第11圖中的界面1156共平面。在其他實施例中，界面1364高於或低於界面1156。
形成源極區與汲極區後，形成半導體裝置100的其他單元如ILD、源極與汲極接點、閘極接點、金屬閘極結構、通孔、內連線金屬層、介電層、鈍化層、或類似物，但未圖示其他單元以簡化圖式。舉例來說，形成源極區與汲極區後可將閘極結構1046、1048、1050、與1052之多晶矽置換為閘極與閘極介電物，且置換方法可採用置換金屬閘極(RMG)製程。
值得注意的是，本技術領域中具有通常知識者基於上述內容，應理解半導體裝置100可包含其他裝置與功能單元(為簡化說明而未圖示於第1-13圖中)。
為簡化說明，本揭露僅圖示半導體裝置100的FinFET 210*其透視圖。然而本技術領域中具有通常知識者應理解，在未偏離本揭露之精神與範疇之前提下，具有鰭狀物區214、218、及/或222之FinFET可具有類似透視結構。
第一實施例中，用以製作FinFET的步驟
第14圖係製作半導體裝置100之方法1400的流程圖。第14圖所示之步驟將搭配第1-5與7-13圖中的製作步驟進行說明，但僅用以舉例。可依不同順序進行一些步驟，或省略一些步驟，端視特定應用而定。值得注意的是，方法1400並未產生完整的半導體裝置100。綜上所述，應理解在方法1400之前、之中、與之後可進行額外製程，且此處僅簡述一些其他製程。
在步驟1410中，沉積閘極層於鰭狀物與隔離區上。舉例來說，多晶矽層如多晶矽層538可形成於鰭狀物212、216、220、與224以及STI區336上。多晶矽層538的沉積方法可採用任何合適的沉積製程，比如CVD、PVD、ALD、其他合適方法、及/或上述之組合。
在步驟1420中，沉積犧牲蓋層於步驟1410之閘極層上。舉例來說，犧牲蓋層如犧牲蓋層742可形成於多晶矽層538上。犧牲蓋層742之形成方法可為任何合適的沉積製程，比如CVD、PVD、ALD、低壓化學氣相沉積(LPCVD)、FCVD、PECVD、旋轉塗佈、其他合適的沉積方法、及/或上述之組合。
在步驟1430中，回平坦化步驟1420之犧牲蓋層。舉例來說，可回平坦化步驟1420之犧牲蓋層，以形成平坦化的犧牲蓋層部份742*於多晶矽層538之凹陷538v中。犧性蓋層742的平坦化步驟可包含CMP製程、濕蝕刻製程、或乾蝕刻製程。平坦化犧牲蓋層742之步驟可包含拋光或蝕刻犧牲蓋層742，其採用之CMP漿料或蝕刻品對犧牲蓋層742的選擇性，比對多晶矽層538的選擇性高約20倍至約50倍之間。
在步驟1440中，平坦化步驟1410之閘極層。舉例來說，進行拋光或蝕刻比移除實質上所有之平坦化的犧牲蓋層部份742*與多晶矽層538的隆起區538p。拋光或蝕刻步驟可各自包含採用CMP漿料或蝕刻品，其對犧牲蓋層742與多晶矽層的選擇性約為1。
在步驟1450中，形成閘極結構。舉例來說，可圖案化或蝕刻步驟1440中平坦化之多晶矽層，以分別形成閘極結構1046、1048、1050、與1052於鰭狀物212、216、220、與224上以及STI區336上。圖案化製程可包含塗佈光阻(如旋轉塗佈)、軟烘烤、對準光罩、曝光、曝光後烘烤、顯影光阻、沖洗、乾燥(如硬烘烤)、其他合適製程、及/或上述之組合。蝕刻可包含乾蝕刻(如RIE)、濕蝕刻、及/或其他蝕刻方法。
在步驟1460中，形成源極區與汲極區。舉例來說，形成源極區1360與汲極區1362於鰭狀物226的部份1258上。源極區1360與汲極區1362可包含磊晶成長的應變半導體材料。用以成長應變半導體材料的磊晶製程可包含CVD沉積技術(如LPCVD、VPE、及/或UHV-CVD)、原子束磊晶、及/或其他合 適製程。
如此一來，本揭露提供的機制可改善多晶矽閘極結構之平坦性，並降低半導體裝置中下方之裝置結構的密度對多晶矽平坦化製程的影響。上述機制包含沉積犧牲氧化物蓋層於閘極結構之多晶矽層上，接著進行對氧化物與多晶矽具有高選擇性的平坦化或蝕刻製程，再進行非選擇性的平坦化或蝕刻製程。改善多晶矽閘極結構的平坦性有助於降低閘極結構之高低差異，進而改善半導體裝置的閘極效能。
實施例與其優點
在一實施例中，方法包括形成多個鰭狀物於基板上；沉積閘極層於鰭狀物上，且閘極層具有第一材料；沉積犧牲層於閘極層上，犧牲層具有第二材料，且第二材料不同於第一材料；以第一漿料或蝕刻品移除犧牲層的第一部份，且第一漿料與蝕刻品對第一材料與第二材料具有第一選擇性；以第二漿料或蝕刻品移除閘極層的第一部份與犧牲層的第二部份以形成平坦化的閘極層，第二漿料或蝕刻品對第一材料與第二材料具有第二選擇性，且第一選擇性大於第二選擇性。此實施例之優點在於降低下方之裝置結構密度對多晶矽之平坦化的影響。另一優點為與未採用前述犧牲蓋層之其他平坦化製程相較，橫越晶圓之裝置結構上的多晶矽厚度差異可減少約90%至98%。
在一實施例中，上述方法移除犧牲層的第一部份之步驟，包括化學機械拋光犧牲層。
在一實施例中，上述方法移除犧牲層的第一部份 之步驟，包括乾蝕刻犧牲層。
在一實施例中，上述方法移除第一犧牲層的第一部份之步驟，包括回拋光犧牲層至閘極層之第一部份的上表面。
在一實施例中，上述方法移除犧牲層的第一部份之步驟，包括回拋光犧牲層，直到閘極層之第一部份的上表面與犧牲層之第二部份的上表面實質上共平面。
在一實施例中，上述方法之犧牲層的第二部份，位於閘極層之凹陷區中。
在一實施例中，上述方法在移除閘極層之第一部份與犧牲層之第二部份前，閘極層包括不平坦的表面形貌。
在一實施例中，上述方法之第一材料包括多晶矽。
在一實施例中，上述方法之第二材料包括氧化物、氮化物、聚合物材料、絕緣材料、或上述之組合。
在一實施例中，上述方法更包括形成閘極結構。
在一實施例中，上述方法形成閘極結構之步驟，包括使平坦化的閘極圖案化。
在一實施例中，上述方法之第一漿料包括氧化矽或氧化鈰的顆粒。
在一實施例中，第一漿料或蝕刻品對第一材料與第二材料之選擇性為約50：1。
在另一實施例中，半導體裝置的形成方法包括：形成圖案化層於基板上；沉積多晶矽層於圖案化層上；沉積犧牲層於多晶矽層上，且犧牲層之材料不同於多晶矽；以漿料拋 光犧牲層的第一部份，且漿料對犧牲層與多晶矽具有第一選擇性；以蝕刻品回蝕刻多晶矽層的第一部份與犧牲層的第二部份以形成平坦化的多晶矽層，且蝕刻品對犧牲層與多晶矽具有第二選擇性。此實施例之優點在於降低下方之裝置結構密度對多晶矽之平坦化的影響。另一優點為與未採用前述犧牲蓋層之其他平坦化製程相較，橫越晶圓之裝置結構上的多晶矽厚度差異可減少約90%至98%。
在一實施例中，上述方法中的第一選擇性大於第二選擇性。
在一實施例中，犧牲層包括氧化物、氮化物、聚合物材料、絕緣材料、或上述之組合。
在一實施例中，漿料對犧牲層與多晶矽之選擇性為約50：1。
在又一實施例中，平坦化多晶矽層的方法包括：形成鰭狀物於基板上；形成絕緣區於基板上；沉積多晶矽層於鰭狀物與絕緣區上；沉積氧化物層於多晶矽層上；以漿料拋光氧化物層的第一部份，且漿料對氧化物與多晶矽具有第一選擇性；以蝕刻品回蝕刻多晶矽層的第一部份與氧化物層的第二部份以平坦化多晶矽層，且蝕刻品對氧化物與多晶矽具有第二選擇性。此實施例之優點在於降低下方之裝置結構密度對多晶矽之平坦化的影響。另一優點為與未採用前述犧牲蓋層之其他平坦化製程相較，橫越晶圓之裝置結構上的多晶矽厚度差異可減少約90%至98%。
在一實施例中，上述方法之漿料包括氧化鈰顆粒。
在一實施例中，上述方法拋光氧化物層的第一部份之步驟，包括施加介於約1psi至約3.5psi之間的拋光壓力於氧化物層與拋光表面之間。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本揭露。本技術領域中具有通常知識者應理解可採用本揭露作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本揭露精神與範疇，並可在未脫離本揭露之精神與範疇的前提下進行改變、替換、或更動。
100‧‧‧半導體裝置
102‧‧‧基板
212、216、220、224‧‧‧鰭狀物
212t、216t、220t、224t、336t、538t、742t*‧‧‧上表面
336‧‧‧STI區
538‧‧‧多晶矽層
538p‧‧‧隆起區
742*‧‧‧平坦化的犧牲蓋層部份
844‧‧‧複合表面

Claims (1)

  1. 一種半導體裝置的形成方法，包括：形成多個鰭狀物於一基板上；沉積一閘極層於該些鰭狀物上，且該閘極層具有一第一材料；沉積一犧牲層於該閘極層上，該犧牲層具有一第二材料，且該第二材料不同於該第一材料；以一第一漿料或蝕刻品移除該犧牲層的第一部份，且該第一漿料與蝕刻品對該第一材料與該第二材料具有一第一選擇性；以及以一第二漿料或蝕刻品移除該閘極層的第一部份與該犧牲層的第二部份以形成一平坦化的閘極層，該第二漿料或蝕刻品對該第一材料與該第二材料具有一第二選擇性，且該第一選擇性大於該第二選擇性。
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