TWI660404B - 半導體裝置的製造方法 - Google Patents
半導體裝置的製造方法 Download PDFInfo
- Publication number
- TWI660404B TWI660404B TW107111842A TW107111842A TWI660404B TW I660404 B TWI660404 B TW I660404B TW 107111842 A TW107111842 A TW 107111842A TW 107111842 A TW107111842 A TW 107111842A TW I660404 B TWI660404 B TW I660404B
- Authority
- TW
- Taiwan
- Prior art keywords
- material layer
- region
- flowable
- flowable material
- semiconductor device
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 62
- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 239000000463 material Substances 0.000 claims abstract description 237
- 230000009969 flowable effect Effects 0.000 claims abstract description 79
- 238000004519 manufacturing process Methods 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 238000005530 etching Methods 0.000 claims description 18
- 229920002120 photoresistant polymer Polymers 0.000 claims description 8
- 239000003990 capacitor Substances 0.000 claims description 4
- 229910052799 carbon Inorganic materials 0.000 claims description 4
- 229910003481 amorphous carbon Inorganic materials 0.000 claims description 3
- 239000011521 glass Substances 0.000 claims description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 2
- 239000005368 silicate glass Substances 0.000 claims description 2
- 230000003667 anti-reflective effect Effects 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000005360 phosphosilicate glass Substances 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 239000006117 anti-reflective coating Substances 0.000 description 2
- 239000005388 borosilicate glass Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
- H01L21/31055—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
- H01L21/31056—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching the removal being a selective chemical etching step, e.g. selective dry etching through a mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
Abstract
半導體裝置的製造方法包含提供具有圖案化材料層形成於其上的基底；在圖案化材料層上形成材料層，其中材料層具有頂面較低的第一區和頂面較高的第二區；在材料層上形成可流動材料層，其中可流動材料層露出材料層的第二區的至少一部分；以可流動材料層為停止層移除第二區所露出的材料層；移除可流動材料層；以及將材料層平坦化。
Description
本發明實施例是關於半導體裝置的製造技術，特別是有關於半導體裝置之平坦化的方法。
在半導體裝置的製造過程中，經常需要將半導體裝置的表面平坦化，以移除多餘的材料或建立平坦的表面，便於進行下一道製程步驟。
然而，隨著半導體裝置的尺寸越來越小，製造半導體裝置的難度也大幅提升，半導體裝置的平坦化製程期間可能產生不想要的缺陷，這些缺陷可能會造成裝置的效能降低或損壞。因此，必須尋求更好的平坦化方式，以提升半導體裝置的良率。
根據本發明的一些實施例，提供半導體裝置的製造方法。此方法包含提供具有圖案化材料層形成於其上的基底；在圖案化材料層上形成材料層，其中材料層具有頂面較低的第一區和頂面較高的第二區；在材料層上形成可流動材料層，並且露出材料層的第二區；以可流動材料層為停止層移除露出的材料層的第二區；移除可流動材料層；以及將材
料層平坦化。
10、20‧‧‧半導體裝置
100‧‧‧基底
120‧‧‧圖案化材料層
130、130’‧‧‧材料層
130S、130S’、140S、150S、150S’、150S”‧‧‧頂面
140‧‧‧第一區
150‧‧‧第二區
160‧‧‧遮罩
170、170’‧‧‧突出部
170S‧‧‧側壁
180‧‧‧可流動材料層
310、320、330、340、350、360‧‧‧步驟
T1‧‧‧斷差
T2、T2’、T3、T3’、T5‧‧‧高度差
T4、T4’‧‧‧厚度
藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的內容。應注意的是，根據產業上的標準慣例，許多特徵結構並未按照比例繪製。事實上，為了能清楚地討論，各種特徵結構的尺寸可能被任意地增加或減少。
第1A-1H圖是根據本發明一些實施例繪示半導體裝置在各製造階段的剖面示意圖。
第2A-2D圖是根據本發明另一些實施例繪示半導體裝置在各製造階段之剖面示意圖。
第3圖是根據一些實施例繪示半導體裝置的製造方法之流程圖。
以下概述一些實施例，以使得本發明所屬技術領域中具有通常知識者可以更容易理解本發明，但這些實施例並非用於限制本發明。可以理解的是，本發明所屬技術領域中具有通常知識者可以根據需求，調整以下描述的實施例，例如改變製程順序或添加其他元件。
第1A-1H圖是根據本發明一些實施例繪示半導體裝置10在各製造階段的剖面示意圖。參照第1A圖，半導體裝置10包含基底100和形成於基底100上的圖案化材料層120。基底100例如為任何適用於半導體裝置的基底材料。圖案化材料層120可包含形成於基底100上任何具有斷差T1的元件，斷差
T1例如是在約1.5μm以上。在一些實施例中，圖案化材料層120例如為包含多個電容元件的電容陣列，且每個電容陣列以一間隙互相間隔而產生斷差T1，其中斷差T1的高度為約1.9μm。為方便說明，在此繪示的圖案化材料層120具有平的頂面，但本發明不限於此，圖案化材料層120也可具有凹的、凸的或其他形貌的頂面。
請參照第1B圖，在圖案化材料層120上形成材料層130。在一些實施例中，材料層130可包含介電材料，因此材料層130也可稱為介電層。在一些實施例中，材料層130的材料可包含矽酸鹽玻璃或氧化物，例如四乙氧基矽烷(tetraethoxysilane，TEOS)氧化物、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼矽酸鹽玻璃(borosilicate glass，BSG)、摻雜硼的磷矽酸鹽玻璃(boron-doped phosphosilicate glass，BPSG)、類似的材料或前述之組合。並可使用任何方法形成具有任何合適的厚度的材料層130。
由於斷差T1的存在，材料層130會具有位於第一區140的頂面140S和位於第二區150的頂面150S，且第二區150的頂面150S高於第一區140的頂面140S，並且頂面140S和頂面150S具有一高度差T2。在一些實施例中，第一區140大致上位於圖案化材料層120間的間隙的正上方，第二區150大致上位於圖案化材料層120的正上方。在一些實施例中，斷差T1為約1.75μm，高度差T2為約1.9μm。
請參照第1C圖，在材料層130上形成遮罩160。遮罩160大致上覆蓋材料層130的第一區140，並且露出材料層
130部分的第二區150。遮罩160可包含任何合適的材料，例如氮化矽(SiN)、氮氧化矽(SiON)、碳化矽(SiC)、氮碳化矽(SiCN)、氮碳氧化矽(SiOCN)或類似的材料。並可使用任何合適的方法形成遮罩160。
請參照第1D圖，實施一蝕刻製程以移除未被遮罩160覆蓋的部分材料層130。上述蝕刻製程例如為反應性離子蝕刻(reactive ion etch，RIE)、中子束蝕刻(neutral beam etch，NBE)、類似的製程或前述之組合。如圖所示，在實施蝕刻製程之後，第二區150的部分材料層130被移除，而形成降低的頂面150S’。接著，移除遮罩160，露出材料層130上形成的突出部170。為方便說明，在此繪示的頂面150S’與突出部170的側壁170S垂直，但本發明不限於此，突出部170的側壁170S與頂面150S’之間的角度可能小於90°或大於90°，並且突出部170的側壁170S和頂面150S’兩者可能是平的、凸的、凹的或其他形貌。此外，在此繪示的頂面150S’的高度和第一區140的頂面140S的高度相同，但在一些實施例中，頂面150S’的高度可高於或低於第一區140的頂面140S的高度。另外，突出部170的最高處與頂面150S’之間具有高度差T3。在一些實施例中，高度差T3為約1.9μm。
請參照第1E圖，在材料層130上形成可流動材料層180。可流動材料層180覆蓋材料層130的頂面150S’及頂面140S，並暴露出位於第二區150的材料層130的部分突出部170。形成可流動材料層180的方法例如是物理氣相沉積(PVD)、化學氣相沉積(CVD)、旋轉塗佈(spin coating)等類似
的方法在材料層130上形成可流動材料後，再進行烘烤，以使可流動材料固化為可流動材料層180。在一些實施例中，可流動材料包含高分子。在一些實施例中，可流動材料包含光阻材料、旋塗碳(spin-on-carbon，SOC)、旋塗玻璃(spin-on-glass，SOG)、旋塗有機硬遮罩材料(spin-on-hard mask，SOH)、有機平坦化層材料(organic planarization layer，OPL)、非晶碳(amorphous carbon film，APF)、抗反射膜(anti-reflective coating，ARC)材料、類似的材料或前述之組合。
值得一提的是，藉由可流動材料的流動性，可在材料層130上形成厚度可能不均但頂面高度一致的可流動材料層180，並可控制可流動材料的頂面以將第二區150的材料層130的部分突出部170暴露出來。
如第1E圖所示，在材料層130的頂面140S上的可流動材料層180具有厚度T4，且在材料層130的頂面150S’上的可流動材料層180具有厚度T4’。為方便說明，在此繪示的厚度T4相等於厚度T4’，但在一些實施例中，厚度T4可大於或小於厚度T4’。厚度T4在約100nm至約400nm的範圍，並且厚度T4’在約100nm至約400nm的範圍。舉例來說，在一些實施例中，厚度T4為約0.2μm，並且厚度T4’為約0.2μm。在一些實施例中，可流動材料層180的厚度T4與頂面140S和頂面150S的高度差T2的比值(T4/T2)大於約0.05。在一些實施例中，可流動材料層180的厚度T4’與突出部170的高度差T3的比值(T4’/T3)大於約0.05。
然後如第1F圖所示，移除材料層130的部分突出
部170，以形成突出部170’。移除部分突出部170的方法可包含蝕刻製程，例如乾式蝕刻、濕式蝕刻、類似的方法或前述之組合。所述蝕刻製程對材料層130和可流動材料層180具有一蝕刻選擇比以選擇性的移除材料層130的部分突出部170。舉例來說，所述蝕刻選擇比在約3至約9之間。在一實施例中，例如是使用對材料層130和可流動材料層180的蝕刻選擇比為6的蝕刻製程來移除部分突出部170。另外，在一些實施例中，例如是以可流動材料層180為蝕刻停止層來移除部分突出部170，以形成突出部170’。
如第1F圖所示，突出部170’的最高處與頂面150S’之間具有高度差T5，且高度差T5小於第1B圖所示頂面140S與頂面150S的高度差T2。在一些實施例中，突出部170’的高度差T5與原突出部170的高度差T3之比值(T5/T3)為約1/4至約1/2，例如約1/3。在一些實施例中，突出部170’的高度差T5小於約0.7μm，例如為約0.5μm。
然後請參照第1G圖，移除可流動材料層180。可使用任何合適的製程移除可流動材料層180，例如當可流動材料層180為光阻材料時，可使用光阻剝離(stripping)製程移除可流動材料層180。
接著，請參照第1H圖，對材料層130進行平坦化製程。可使用任何合適的製程，例如化學機械研磨製程或類似的製程將材料層130平坦化。在進行平坦化製程之後，材料層130具有大致上平坦的頂面130S。
根據本發明的一些實施例，在透過遮罩覆蓋材料
層並蝕刻未被遮罩覆蓋的部分材料層，使遮罩覆蓋的材料層形成突出部後，可透過先形成可流動材料層覆蓋材料層並僅露出材料層的突出部，然後移除暴露的部分突出部，以降低材料層的最高處與最低處之間的高度差(例如高度差由第1B圖的T2降低為第1G圖的T5)，藉此可減少後續平坦化製程期間產生的應力，避免材料層產生裂縫，或避免一部分的材料層在平坦化製程中被移除而產生缺口。材料層上的裂縫或缺口會在後續的製程中產生不良的影響，舉例來說，在材料層上形成導電材料時，導電材料可能會沉積在這些裂縫或缺口中，產生額外的導電路徑而造成裝置失效或良率降低。因此，根據本發明的一些實施例所提供的製造方法可提升半導體裝置的良率和可靠度。
第2A-2D圖是根據本發明另一些實施例繪示半導體裝置20在各製造階段的剖面示意圖。參照第2A圖，半導體裝置20包含基底100、形成於基底100上的圖案化材料層120和材料層130。關於基底100、圖案化材料層120和材料層130的材料、形成方法及結構，類似於第1A-1B圖之基底100及圖案化材料層120和材料層130，在此不重複敘述。
請參照第2A圖，相似地，材料層130具有位於第一區140的頂面140S與位於第二區150的頂面150S，且第二區150的頂面150S高於第一區140的頂面140S，並且頂面140S與頂面150S具有一高度差T2。
接著，在材料層130上形成可流動材料。可流動材料覆蓋材料層130的頂面140S，並暴露出第二區150的材料
層130的一部分。在一些實施例中，可流動材料包含高分子。在一些實施例中，可流動材料例如為光阻材料、旋塗碳、旋塗玻璃、旋塗有機硬遮罩材料、有機平坦化層材料、非晶碳、抗反射膜材料、類似的材料或前述之組合。形成可流動材料的方法例如是物理氣相沉積、化學氣相沉積、旋轉塗佈、類似的方法或前述之組合。
值得一提的是，藉由可流動材料的流動性，可在材料層130上形成厚度可能不均但頂面高度一致的可流動材料，並大致上將材料層130的第二區150的一部分暴露出來。
在形成可流動材料之後，烘烤可流動材料，使得可流動材料固化，以形成可流動材料層180。然後如第2B圖所示，移除第二區150所露出的部分材料層130，以形成材料層130’。移除第二區150所露出的部分材料層130的方法可包含蝕刻製程，例如乾式蝕刻、濕式蝕刻、類似的方法或前述之組合。所述蝕刻製程對材料層130和可流動材料層180具有一蝕刻選擇比以選擇性的移除第二區150所露出的部分材料層130的部分突出部170。舉例來說，所述蝕刻選擇比在約3至約9之間。在一實施例中，例如是使用對材料層130和可流動材料層180的蝕刻選擇比為6的蝕刻製程來移除第二區150所露出的部分材料層130。
如第2A圖所示，在材料層130上形成的可流動材料層180於第一區140的頂面140S上具有厚度T4。在一些實施例中，厚度T4在約100nm至約400nm之間的範圍，例如厚度T4為約200nm。在一些實施例中，可流動材料層180的厚度T4
與頂面140S和頂面150S的高度差T2的比值(T4/T2)大於約0.05。
如第2B圖所示，第二區150的材料層130’具有降低的頂面150S”，且頂面150S”和頂面140之間具有高度差T2’。在一些實施例中，高度差T2’與原頂面150S和頂面140高度差T2之比值(T2’/T2)在約1/4至約1/2之間，例如約1/3。在一些實施例中，高度差T2’小於約0.7μm，例如高度差T2’為約0.5μm。
然後請參照第2C圖，移除可流動材料層180。可使用任何合適的製程移除可流動材料層180，例如當可流動材料層180為光阻材料時，可使用光阻剝離(stripping)製程移除可流動材料層180。
然後請參照第2D圖，對材料層130’進行平坦化製程。可使用任何合適的製程，例如化學機械研磨製程或類似的製程將材料層130’平坦化。在進行平坦化製程之後，材料層130’具有大致上平坦的頂面130S’。
根據本發明的一些實施例，可透過在具有不同頂面高度的多個區域的材料層上形成可流動材料，露出材料層頂面較高的區域，並移除頂面較高區域的部分材料層，藉此，可有效的先行降低材料層的不同區域之間頂面的高度差(例如由第2A圖的T2降低為第2B圖的T2’)。並且，由於可流動材料可輕易的形成於基底上高低不平的圖案上，並形成厚度可能不均但頂面高度一致的可移動材料層，且經烘烤固化的可移動材料層僅需透過簡單的步驟即可移除(例如光阻剝除)，
無需使用微影蝕刻的製程，因此可大幅降低製程的複雜度。
第3圖是根據一些實施例繪示半導體裝置的製造方法的流程圖。參照第3圖，首先，提供具有圖案化材料層形成於其上的基底(步驟310)。接著，在圖案化材料層上形成材料層(步驟320)，其中材料層具有頂面較低的第一區和頂面較高的第二區。然後，在材料層上形成可流動材料層(步驟330)，可流動材料層覆蓋第一區及部分第二區，並露出材料層的第二區的至少一部分，並例如可透過於材料層上形成可流動材料後再以烘烤的方式固化以形成可流動材料層。之後，以可流動材料層為停止層移除第二區所露出的材料層(步驟340)。接著，移除可流動材料層(步驟350)。然後，將材料層平坦化(步驟360)。
第3圖只是用來描述本發明的一些實施例。在另一些實施例中，在步驟330之前還可包含一微影蝕刻步驟。舉例來說，在形成可流動材料層之前，可選擇性的在材料層上形成遮罩以覆蓋材料層的第一區及部分第二區，並對材料層進行蝕刻製程以於材料層的第二區上形成突出部。接著，在移除遮罩之後，於步驟330形成可流動材料層時，可流動材料除覆蓋材料層的第一區外，更覆蓋大部分的材料層的第二區，僅暴露出材料層位於第二區的突出部。
綜上所述，根據本發明的一些實施例，可透過在具有不同頂面高度的多個區域的材料層上形成可流動材料，以在平坦化製程之前降低材料層不同區域的高度差，可避免或降低材料層在平坦化製程期間產生應力，避免平坦化製程
在材料層中形成裂縫或缺口，進而可提升半導體裝置的良率和可靠度。
Claims (10)
- 一種半導體裝置的製造方法，包括：提供具有一圖案化材料層形成於其上的一基底；在該圖案化材料層上形成一材料層，其中該材料層具有頂面較低的一第一區和頂面較高的一第二區；在該材料層上形成一可流動材料，其中該可流動材料流動以填滿該材料層的該第一區且露出該材料層的該第二區的至少一部分；在該可流動材料露出該材料層於該第二區的該部分後，使該可流動材料固化，以形成一可流動材料層；以該可流動材料層為一停止層移除該第二區所露出的該材料層；移除該可流動材料層；以及將該材料層平坦化。
- 如申請專利範圍第1項所述之半導體裝置的製造方法，更包括：在形成該可流動材料層之前，在該材料層上形成一遮罩覆蓋該材料層的第一區及部分第二區，並對該材料層進行一蝕刻製程以於該材料層上形成一突出部；以及在移除該遮罩之後，在該材料層上形成該可流動材料層，其中該可流動材料層露出該材料層位於該第二區的該突出部。
- 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該圖案化材料層具有大於1.5μm的斷差。
- 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該圖案化材料層包括一電容陣列。
- 如申請專利範圍第1項所述之半導體裝置的製造方法，其中以該可流動材料層為一停止層移除該第二區所露出的該材料層的步驟包括將該露出的該材料層的高度降低至原高度的1/4至1/2。
- 如申請專利範圍第1項所述之半導體裝置的製造方法，其中以該可流動材料層為一停止層移除該第二區所露出的該材料層的步驟包括一蝕刻製程，該蝕刻製程對該材料層和該可流動材料層的蝕刻選擇比為3至9。
- 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該材料層包括矽酸鹽玻璃或氧化物。
- 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該可流動材料層的厚度為100nm至400nm。
- 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該可流動材料層包括光阻材料、旋塗碳、旋塗玻璃、旋塗有機硬遮罩材料、抗反射膜材料、有機平坦化層材料、非晶碳或前述之組合。
- 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該可流動材料層的厚度與該材料層的該第一區和該第二區的高度差之比值大於0.05。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW107111842A TWI660404B (zh) | 2018-04-03 | 2018-04-03 | 半導體裝置的製造方法 |
| US16/176,663 US10615046B2 (en) | 2018-04-03 | 2018-10-31 | Methods of forming semiconductor devices with flowable material for better planarization method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW107111842A TWI660404B (zh) | 2018-04-03 | 2018-04-03 | 半導體裝置的製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TWI660404B true TWI660404B (zh) | 2019-05-21 |
| TW201942949A TW201942949A (zh) | 2019-11-01 |
Family
ID=67348192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW107111842A TWI660404B (zh) | 2018-04-03 | 2018-04-03 | 半導體裝置的製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US10615046B2 (zh) |
| TW (1) | TWI660404B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115951450B (zh) * | 2022-12-29 | 2024-04-16 | 上海铭锟半导体有限公司 | 一种大马士革氮化硅波导化学机械抛光方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW284903B (en) * | 1996-01-26 | 1996-09-01 | Taiwan Semiconductor Mfg | The method for using PSG as dielectric to promote etching-back planarization |
| TW392287B (en) * | 1998-05-19 | 2000-06-01 | Macronix Int Co Ltd | Surface planarization method for semiconductor device |
| TW200805559A (en) * | 2006-07-14 | 2008-01-16 | Powerchip Semiconductor Corp | Method of manufacturing isolation structure |
| TW201735178A (zh) * | 2016-03-24 | 2017-10-01 | 台灣積體電路製造股份有限公司 | 半導體裝置的形成方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5714779A (en) | 1992-06-30 | 1998-02-03 | Siemens Aktiengesellschaft | Semiconductor memory device having a transistor, a bit line, a word line and a stacked capacitor |
| US5872060A (en) | 1995-11-02 | 1999-02-16 | Texas Instruments Incorporated | Semiconductor device manufacturing method |
| KR100445707B1 (ko) * | 2002-07-06 | 2004-08-21 | 삼성전자주식회사 | 반도체 장치의 평탄막 형성방법 |
-
2018
- 2018-04-03 TW TW107111842A patent/TWI660404B/zh active
- 2018-10-31 US US16/176,663 patent/US10615046B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW284903B (en) * | 1996-01-26 | 1996-09-01 | Taiwan Semiconductor Mfg | The method for using PSG as dielectric to promote etching-back planarization |
| TW392287B (en) * | 1998-05-19 | 2000-06-01 | Macronix Int Co Ltd | Surface planarization method for semiconductor device |
| TW200805559A (en) * | 2006-07-14 | 2008-01-16 | Powerchip Semiconductor Corp | Method of manufacturing isolation structure |
| TW201735178A (zh) * | 2016-03-24 | 2017-10-01 | 台灣積體電路製造股份有限公司 | 半導體裝置的形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW201942949A (zh) | 2019-11-01 |
| US10615046B2 (en) | 2020-04-07 |
| US20190304795A1 (en) | 2019-10-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102250656B1 (ko) | 반도체 소자의 패턴 형성 방법 | |
| US9508560B1 (en) | SiARC removal with plasma etch and fluorinated wet chemical solution combination | |
| US20190067008A1 (en) | Semiconductor structures and fabrication methods thereof | |
| US9947535B2 (en) | Trench formation using horn shaped spacer | |
| US20150111380A1 (en) | Self-aligned Double Patterning | |
| TWI654665B (zh) | 使用半雙向圖案化形成半導體裝置的方法及中間半導體裝置 | |
| US11107726B2 (en) | Method for manufacturing bonding pad in semiconductor device | |
| US8304175B2 (en) | Patterning method | |
| KR100924611B1 (ko) | 반도체 소자의 미세 패턴 형성방법 | |
| US8647991B1 (en) | Method for forming dual damascene opening | |
| TWI660404B (zh) | 半導體裝置的製造方法 | |
| KR0145369B1 (ko) | 반도체 장치의 제조방법 | |
| US7829472B2 (en) | Method of forming at least an opening using a tri-layer structure | |
| CN110349855B (zh) | 半导体装置的制造方法 | |
| TWI578440B (zh) | 導體插塞及其製造方法 | |
| TW202022927A (zh) | 製造半導體元件之方法 | |
| US11183395B2 (en) | Semiconductor device and fabrication method thereof | |
| US10879108B2 (en) | Topographic planarization method for lithography process | |
| TWI818787B (zh) | 圖案化底層結構的方法 | |
| US11915933B2 (en) | Manufacturing method of semiconductor structure | |
| TWI688012B (zh) | 半導體結構的製造方法 | |
| CN112864003B (zh) | 降低表面缺陷影响的刻蚀方法 | |
| US8114724B2 (en) | Method for fabricating semiconductor device | |
| KR101103809B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100640525B1 (ko) | 반도체 소자의 금속 라인 형성 방법 |