CN112864003B - 降低表面缺陷影响的刻蚀方法 - Google Patents

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Abstract

本公开实施例公开了一种降低表面缺陷影响的刻蚀方法。所述方法包括：提供表面包括凸起和/或凹陷的基底结构作为表面缺陷基底；在所述基底结构上形成第一掩膜层；其中，所述第一掩膜层包括覆盖所述凸起和/或凹陷的第一表面；所述第一掩膜层还包括平坦的第二表面，所述第二表面与所述第一表面相对设置；在所述平坦的第二表面上形成第二掩膜层；刻蚀所述第二掩膜层和所述第一掩膜层，以形成垂直穿过所述基底结构的凹槽。

Description

降低表面缺陷影响的刻蚀方法
技术领域
本公开实施例涉及集成电路领域，尤其涉及一种降低表面缺陷影响的刻蚀方法。
背景技术
在半导体器件的制作过程中，通过图案化的掩膜来限定半导体器件的特征尺寸。随着半导体技术的不断发展，半导体器件的特征尺寸越来越小。仅以光刻胶作为刻蚀工艺的掩膜，已不能满足日益发展的技术需求。
相关技术中，常需要在待刻蚀器件的表面形成硬掩膜层(Hard Mask，简称HM)，该硬掩膜层包括硬度较高的材料。在后续以硬掩膜层作为刻蚀掩膜刻蚀器件时，可以减小该刻蚀工艺对硬掩膜层造成的损伤，进而提高掩膜图案的精确度和稳定性。然而，随着半导体器件的特征尺寸进一步减小，如何进一步保证光刻工艺的质量以及器件良率，成为亟待解决的问题。
发明内容
有鉴于此，本公开实施例提供一种降低表面缺陷影响的刻蚀方法。
根据本公开实施例，提供一种降低表面缺陷影响的刻蚀方法，所述方法包括：
提供表面包括凸起和/或凹陷的基底结构作为表面缺陷基底；
在所述基底结构上形成第一掩膜层；其中，所述第一掩膜层包括覆盖所述凸起和/或凹陷的第一表面；所述第一掩膜层还包括平坦的第二表面，所述第二表面与所述第一表面相对设置；
在所述平坦的第二表面上形成第二掩膜层；
刻蚀所述第二掩膜层和所述第一掩膜层，以形成垂直穿过所述基底结构的凹槽。
在一些实施例中，所述第二掩膜层的硬度大于所述第一掩膜层的硬度。
在一些实施例中，所述第一掩膜层的厚度介于50nm至400nm之间。
在一些实施例中，所述第一掩膜层的材料包括：旋涂碳。
在一些实施例中，所述在所述基底结构上形成第一掩膜层包括：
在所述基底结构上旋涂第一掩膜材料；
对旋涂在所述基底结构上的所述第一掩膜材料进行热处理，以形成所述第一掩膜层。
在一些实施例中，所述第一掩膜材料包括：溶于有机溶剂中的含碳聚合物。
在一些实施例中，所述第一掩膜材料包括：旋涂碳。
在一些实施例中，所述热处理的温度低于250℃。
在一些实施例中，所述第二掩膜层的材料包括：无定型碳或者多晶硅。
在一些实施例中，所述提供表面包括凸起和/或凹陷的基底结构作为表面缺陷基底，包括：
检测所述基底结构表面，并生成检测结果；
当所述检测结果指示所述基底结构表面包括所述凸起和/或凹陷且所述凸起的高度或所述凹陷的深度大于预设值时，确定所述基底结构为所述表面缺陷基底。
在一些实施例中，所述方法应用于制作三维NAND存储器；所述基底结构包括栅叠层结构、贯穿所述栅叠层结构的存储串以及覆盖所述栅叠层结构的介质层；所述第一掩膜层覆盖所述介质层；
所述刻蚀所述第二掩膜层和所述第一掩膜层，以形成垂直穿过所述基底结构的凹槽，包括：刻蚀所述第二掩膜层和所述第一掩膜层以及所述介质层，以形成显露所述存储串的所述凹槽。
在一些实施例中，所述刻蚀所述第二掩膜层和所述第一掩膜层，以形成垂直穿过所述基底结构的凹槽之前，还包括：
形成覆盖所述第二掩膜层的消光层，并形成覆盖所述消光层的光刻胶；
对所述光刻胶进行图形化处理，以在所述光刻胶中形成预设图案；
根据所述预设图案，刻蚀所述消光层、所述第二掩膜层和所述第一掩膜层，形成所述凹槽。
本公开实施例通过在包括凸起和/或凹陷的基底结构表面形成第一掩膜层，利用该第一掩膜层的第一表面覆盖基底结构表面的凸起和/或凹陷，同时该第一掩膜层还为后续第二掩膜层的沉积提供平坦的第二表面，可使得所形成的第二掩膜层表面较为平坦。在后续以第二掩膜层以及第一掩膜层作为复合掩膜层执行光刻工艺时，可减少凸起和/或凹陷对于后续光刻工艺精度的影响，即降低了表面缺陷的影响，从而提高光刻工艺的精确度以及器件的良率。
此外，通过形成该第一掩膜层，不仅以较低的成本覆盖掉基底结构表面的凸起和/或凹陷，而且无需通过成本较高的化学机械研磨等平坦化工艺去除该凸起和/或凹陷，节约了生产成本。
附图说明
图1a和图1b是根据一种实施例示出的一种刻蚀方法的结构示意图；
图2是根据本公开实施例示出的一种降低表面缺陷影响的刻蚀方法的流程示意图；
图3a至图3e是根据本公开实施例示出的一种降低表面缺陷影响的刻蚀方法的结构示意图；
图4a和图4b是根据本公开实施例示出的另一种刻蚀方法的结构示意图；
图5a和图5b是根据一种实施例示出的一种刻蚀方法应用于制作三维NAND存储器的结构示意图；
图6a至图6f是根据一示例性实施例示出的一种降低表面缺陷影响的刻蚀方法应用于制作三维NAND存储器的结构示意图。
具体实施方式
下面将结合附图和实施例对本公开的技术方案进一步详细阐述。虽然附图中显示了本公开的示例性实施方法，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
在下列段落中参照附图以举例方式更具体的描述本发明。根据下面说明和权利要求书，本公开的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本公开实施例的目的。
可以理解的是，本公开的“在……上”、“在……之上”和“在……上方”的含义应当以最宽方式被解读，以使得“在……上”不仅表示其“在”某物“上”且其间没有居间特征或层(即直接在某物上)的含义，而且还包括在某物“上”且其间有居间特征或层的含义。
在本公开实施例中，术语“第一”、“第二”、“第三”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
在本公开实施例中，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构厚度的均质或非均质连续结构的区域。例如，层可位于连续结构的顶表面和底表面之间，或者层可在连续结构顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。层可以包括多个子层。例如，互联层可包括一个或多个导体和接触子层(其中形成互连线和/或过孔触点)、以及一个或多个电介质子层。
需要说明的是，本发明实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。
图1a和图1b是根据一种实施例示出的一种刻蚀方法的结构示意图，该方法包括以下步骤：
步骤一：参照图1a所示，提供基底结构100；基底结构100可包括衬底101和叠层结构102；
步骤二：参照图1b所示，形成覆盖基底结构100的硬掩膜层104；其中，硬掩膜层104作为刻蚀掩膜执行刻蚀工艺，以形成垂直穿过基底结构的窗口(通孔或接触孔)。
然而，在实际的存储器制作过程中，由于受工艺条件的限制以及工艺环境的影响，参照图1a所示，基底结构表面也可能会存在一些凸起21和/或凹陷22。图1a中圆形框示出了基底结构表面包括凸起的电镜图，由于该凸起较小，采用一般的清洗工艺难以去除。而采用化学机械研磨(Chemical Mechanical Polish，CMP)去除该凸起，耗费的成本较高。
参照图1b所示，经过硬掩膜沉积后，在硬掩膜层104表面会形成凸块41和/或凹部42。图1b中圆形框示出了硬掩膜层表面包括凸块的电镜图，由于硬掩膜层的材质一般较硬，若采用化学机械研磨工艺去除该凸块，会导致硬掩膜层的破裂。并且，硬掩膜层表面的凸块还会降低后续光刻工艺的对准精度等，导致器件良率降低。
基于此，本公开实施例提供一种降低表面缺陷影响的刻蚀方法。
图2是根据本公开实施例示出的一种降低表面缺陷影响的刻蚀方法的流程示意图。参照图2所示，所述方法包括以下步骤：
S110：提供表面包括凸起和/或凹陷的基底结构作为表面缺陷基底；
S120：在基底结构上形成第一掩膜层；其中，第一掩膜层包括覆盖凸起和/或凹陷的第一表面；第一掩膜层还包括平坦的第二表面，第二表面与第一表面相对设置；
S130：在平坦的第二表面上形成第二掩膜层；
S140：刻蚀第二掩膜层和第一掩膜层，以形成垂直穿过基底结构的凹槽。
图3a至图3e是根据本公开实施例示出的一种降低表面缺陷影响的刻蚀方法的结构示意图，下面将结合图2、图3a至图3e对本公开再做进一步详细的说明。
首先，参照图3a所示，执行步骤S110：提供表面包括凸起21和/或凹陷22的基底结构200作为表面缺陷基底。
示例性地，基底结构可包括衬底。衬底201的组成材料可包括：单质半导体材料(例如硅、锗)、Ⅲ-Ⅴ族化合物半导体材料、Ⅱ-Ⅵ族化合物半导体材料、有机半导体材料或者本领域已知的其它半导体材料。
在一些实施例中，基底结构还可包括承载有半导体结构的衬底。参照图3a所示，基底结构200包括：衬底201；位于衬底201之上的叠层结构202。
在一些实施例中，叠层结构202可以是3D NAND存储器中的栅叠层结构。所述栅叠层结构可以包括若干交替堆叠的绝缘层以及导电层。叠层结构202中还可包括垂直于栅叠层结构的存储串。
在一些实施例中，叠层结构202还可以是相变存储器中的相变存储单元叠层结构。所述相变存储单元叠层结构可以包括由下至上依次层叠设置的第一电极层、选通层、第二电极层、相变存储层以及第三电极层。
需要指出的是，上文中所述的“由下至上”表示的是由靠近衬底201表面的方向至远离衬底201表面的方向，在此不作赘述。
叠层结构202的形成工艺包括：化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺以及原子层沉积(ALD)工艺。
可以理解的是，衬底201与叠层结构202之间还可以包括其它介质层和/或布线层。叠层结构202表示的是位于硬掩膜层下方的待刻蚀结构，而不用于描述特定的存储器类型。
接下来，参照图3b所示，执行步骤S120：在基底结构200上形成第一掩膜层203；其中，第一掩膜层203包括覆盖凸起21和/或凹陷22的第一表面31；第一掩膜层203还包括平坦的第二表面32，第二表面32与第一表面31相对设置。
示例性地，在基底结构200上旋涂形成第一掩膜层。第一掩膜层的材料包括：旋涂碳(Spin-on-carbon，SOC)。
需要强调的是，第一表面31表示是连续的表面，参照图3b所示，该第一表面包括覆盖凸起所形成的沿远离衬底方向凹陷的表面，还包括填充凹陷所形成的沿靠近衬底方向凸起的表面。
在一些实施例中，参照图3b所示，在基底结构200表面包括凸起21时，该凸起具有第一厚度h；第一掩膜层具有第二厚度H；其中，第二厚度H不小于第一厚度h。
需要强调的是，第一厚度h表示的是凸起21的最高位置处与第三表面23之间的距离；第二厚度H表示的是第二表面32与第三表面23之间的距离。
可以理解的是，基底结构200表面可包括一个或多个凸起，该一个或多个凸起可以具有相同的高度(即第一厚度h)，也可以具有不同的高度(例如h1、h2、h3……hn，n≥2)；当基底结构表面包括多个凸起且具有不同的高度时，第一厚度h表示的是h1、h2、h3……hn中的最大值。
由于第二厚度H不小于第一厚度h，如此，能保证第一掩膜层的第二表面32为平坦的表面，即第一掩膜层的第二表面为满足预设平坦条件的表面。
示例性地，满足预设平坦条件的表面可包括：平行于水平面的表面；或者，当形成有第一掩膜层的基底结构水平放置时，第一掩膜层的第二表面相对于水平面的平整度公差范围包括-20纳米至20纳米。
需要强调的是，基底结构202包括第三表面23，第三表面23表示的是基底结构202处于同一平面状态或处于同一直线上的表面。参照图3b所示，当基底结构202表面包括凸起和/或凹陷时，第三表面23在所述凸起和/或凹陷处不连续，第三表面23与部分第一表面31接触。
当第一掩膜层203的厚度过厚时，会降低后续的光刻制程的透光量，进而降低光刻制程的对准精度。当第一掩膜层203的厚度过薄时，则不能完全覆盖基底结构200表面的凸起和/或凹陷，即无法提供用于沉积第二掩膜层的平坦表面。
需要指出的是，本公开实施例中可通过对第一掩膜层203的第二厚度H进行合理设置，在保证第一掩膜层203可以完全覆盖基底结构200表面的凸起和/或凹陷的同时，又不影响后续光刻制程的对准精度。
本公开实施例通过在包括凸起和/或凹陷的基底结构表面形成第一掩膜层，利用该第一掩膜层的第一表面覆盖基底结构表面的凸起和/或凹陷，同时该第一掩膜层还为后续第二掩膜层的沉积提供平坦的第二表面，可使得所形成的第二掩膜层表面较为平坦。在后续以第二掩膜层以及第一掩膜层作为复合掩膜层执行光刻工艺时，可减少凸起和/或凹陷对于后续光刻工艺精度的影响，即降低了表面缺陷的影响，从而提高光刻工艺的精确度以及器件的良率。
此外，通过形成该第一掩膜层，不仅以较低的成本覆盖掉基底结构表面的凸起和/或凹陷，而且无需通过成本较高的化学机械研磨等平坦化工艺去除该凸起和/或凹陷，节约了生产成本。
在一些实施例中，第一掩膜层的厚度介于50nm至400nm之间。
由于基底结构表面凸起的第一厚度一般较小，本公开实施例通过设置第一掩膜层的厚度介于50nm至400nm之间，既可以保证很好的覆盖基底结构表面的凸起和/或凹陷，又不影响后续光刻制程的对准精度。在实际生产应用中，本领域技术人员可根据实际设计需求选择第一掩膜层的厚度。
在一些实施例中，在基底结构200上形成第一掩膜层包括：
在基底结构200上旋涂第一掩膜材料；
对旋涂在基底结构200上的第一掩膜材料进行热处理，以形成第一掩膜层。
可以理解的是，采用旋涂工艺在基底结构上旋涂第一掩膜材料时，在离心力的作用下，第一掩膜材料的成膜速度较快，且在离心力的作用下，可获得第二表面较为平坦的第一掩膜层。
在一些实施例中，热处理的温度低于250℃。热处理用于固化第一掩膜材料，以形成第一掩膜层。
在一些实施例中，第一掩膜材料包括：溶于有机溶剂中的含碳聚合物。
在一些实施例中，第一掩膜材料包括：旋涂碳。
具体地，以第一掩膜材料包括旋涂碳滴液(SOC滴液)为例，该旋涂碳滴液中至少包括多种单体形成的高碳聚合物、交联剂以及有机溶剂。其中，多种单体包括2-苯基苯酚、1，4-二乙烯苯以及二甘醇二甲醚；有机溶剂包括丙二醇甲醚醋酸酯(PGMEA)、丙二醇甲醚(PGME)以及环己酮。
可以理解的是，由于上述旋涂碳滴液中包括交联剂和有机溶剂，高碳聚合物可以均匀的溶解在其中，从而形成组分均匀的旋涂碳滴液。这里，组分均匀表示的是高碳聚合物在交联剂和有机溶剂中的分布均匀。
由此，在未进行热处理之前，上述旋涂碳滴液可以完全的填充基底表面的凹陷，并且覆盖基底表面的凸起。经热处理之后，旋涂碳滴液中的交联剂和有机溶剂挥发，旋涂碳滴液固化形成具有一定机械强度的第一掩膜层，从而，在后续工艺中，可减小应力所导致的变形或弯曲。
相较于采用化学机械抛光去除基底表面的凸起和/或采用化学和/或物理气相沉积填充基底表面的凹陷，本公开实施例通过在包括凸起和/或凹陷的基底结构表面旋涂旋涂碳滴液，该旋涂碳滴液具有优良的间隙填充特性，不仅以较低的成本覆盖基底结构表面的凸起和/或凹陷，而且工艺流程简单；经热处理后，旋涂碳滴液固化形成的第一掩膜层，该第一掩膜层不仅具有平坦的第二表面，而且还为后续的工艺提供良好的机械强度。
在一些实施例中，所述提供表面包括凸起和/或凹陷的基底结构作为表面缺陷基底，包括：
检测所述基底结构表面，并生成检测结果；
当所述检测结果指示所述基底结构表面包括所述凸起和/或凹陷且所述凸起的高度或所述凹陷的深度大于预设值时，确定所述基底结构为所述表面缺陷基底。
在一些实施例中，在所述基底结构包括栅叠层结构时，所述预设值包括但不限于：20nm或者30nm。
可以理解的是，本领域技术人员可根据实际的存储器类型及相应的制作过程中的对基底结构的平整度要求，设定上述预设值。例如，当制作过程中对基底结构的平整度要求较高时，预设值的取值可较小，具体可为5nm或者10nm等。当制作过程中对基底结构的平整度要求较低时，预设值的取值可较大，具体可为50nm或者60nm等。
检测基底结构表面的方式可包括：扫描电子显微镜(SEM)测试和/或透射电子显微镜(TEM)测试。相应地，基底结构表面的检测结果可包括：扫描电镜图谱(SEM图)和/或透射电镜图谱(TEM图)。
在一些实施例中，上述热处理包括第一热处理以及第二热处理。
具体地，在基底结构200上旋涂第一掩膜材料时，在第一温度下执行第一热处理；在基底结构200上旋涂完第一掩膜材料后，在第二温度下执行第二热处理；其中，第一温度小于第二温度。
需要指出的是，第一温度表示的是第一掩膜材料未出现凝固状态的温度，第二温度表示的是第一掩膜材料出现凝固状态的温度。
可以理解的是，热处理的温度包括第一温度和第二温度。
在一些实施例中，第二温度低于250℃，第一温度低于80℃。
相较于旋涂完第一掩膜材料后，再进行热处理，本公开实施例通过先在第一温度下执行第一热处理，不仅使得SOC滴液更好的填充基底表面的凹陷，而且，先填充凹陷的SOC滴液中的有机溶剂在第一温度下缓慢挥发，能够保证在第二温度下执行第二热处理时，靠近基底的SOC滴液也能够完全固化，从而保证第一掩膜层能够提供足够平坦的第二表面和机械强度。
接下来，参照图3c所示，执行步骤S130：在平坦的第二表面32上形成第二掩膜层204。
在一些实施例中，在平坦的第二表面32上形成第二掩膜层204包括：
在平坦的第二表面32上沉积第二掩膜材料；其中，第二掩膜材料在第三温度下沉积，以形成第二掩膜层。
示例性地，可通过化学气相沉积工艺在平坦的第二表面32上沉积第二掩膜材料。第三温度的温度范围可包括：350℃至400℃。例如，第三温度可包括390℃。
在一些实施例中，第二掩膜材料沉积的第三温度大于第一掩膜材料进行热处理的温度。
可以理解的是，当第一掩膜材料的热处理包括第一热处理以及第二热处理时，第二掩膜材料沉积的第三温度大于第一掩膜材料进行第二热处理的第二温度。
在本公开实施例中，通过在第三温度下沉积第二掩膜材料，该第二掩膜材料所形成的第二掩膜层具有较高的机械强度，同时，第一掩膜材料可在第三温度下进一步固化，提高第一掩膜层作为刻蚀掩膜的机械强度。
在一些实施例中，第二掩膜层204的材料包括：无定型碳或者多晶硅。
在一些实施例中，第二掩膜层204的硬度大于第一掩膜层203的硬度。
根据上述实施例可知，旋涂碳滴液包括高碳聚合物，经热处理后形成的第一掩膜层包括碳材质的材料。在本公开实施例中，第二掩膜层的材料也包括碳材质的材料，由于第一掩膜层和第二掩膜层均包括碳材质的材料，因此，二者之间由应力不均导致的变形或弯曲将会减少。
第二掩膜层204的形成工艺包括：化学气相沉积工艺、等离子体增强化学气相沉积工艺以及原子层沉积工艺。
接下来，参照图3e所示，执行步骤S140：刻蚀第二掩膜层204和第一掩膜层203，以形成垂直穿过基底结构的凹槽208。
在一些实施例中，凹槽可以包括三维NAND存储器中的接触孔(Contact hole)。参照图4a所示，基底结构200还包括位于叠层结构202之上的介质层209，介质层209包括绝缘材料，例如：氧化硅。S140可包括：刻蚀第二掩膜层204、第一掩膜层203和介质层209，以形成垂直穿过介质层209的凹槽208。
在一些实施例中，参照图4b所示，S140还可包括：刻蚀第二掩膜层204、第一掩膜层203和叠层结构202，以形成垂直穿过叠层结构202的凹槽208。这里，凹槽208可以包括三维NAND存储器中用于形成存储串的沟道通孔(Channel hole)。
在一些实施例中，参照图3d所示，在执行步骤S140之前，所述方法还包括：
形成覆盖第二掩膜层204的消光层205，并形成覆盖消光层205的光刻胶206；
对光刻胶206进行图形化处理，以在光刻胶206中形成预设图案207；
根据预设图案207，刻蚀消光层205、第二掩膜层204和第一掩膜层203，形成凹槽208。
消光层205的组成材料可包括氮氧化物。例如氮氧化硅(SiON)。消光层作为抗反射涂层，可减少光在光刻胶层与基底结构之间的反射，提高光刻图案的质量。可以理解的是，消光层、第一掩膜层以及第二掩膜层共同构成复合蚀刻掩膜层。
图5a和图5b是根据一种实施例示出的一种刻蚀方法应用于制作三维NAND存储器的结构示意图。该方法包括以下步骤：
步骤一：参照图5a所示，提供基底结构300，基底结构300可包括衬底301、栅叠层结构302、贯穿栅叠层结构的存储串3023(图中虚线框所示)以及介质层309；
步骤二：参照图5a所示，形成垂直穿过介质层309和栅叠层结构302的共源极沟槽3024，向共源极沟槽3024内沉积绝缘材料，该绝缘材料覆盖共源极沟槽3024侧壁，向侧壁沉积有绝缘材料的共源极沟槽3024内填充导电材料，回蚀该导电材料，以在侧壁沉积有绝缘材料的共源极沟槽3024内形成导电柱3025；
步骤三：参照图5b所示，形成覆盖基底结构300的硬掩膜层304；其中，硬掩膜层304作为刻蚀掩膜执行刻蚀工艺，以形成垂直穿过介质层309的接触孔308。
然而，在实际的三维NAND存储器制作过程中，参照图5a所示，通过刻蚀形成贯穿基底结构的共源极沟槽3024，向所述共源极沟槽内填充导电材料3025(例如：多晶硅)，该导电材料填充共源极沟槽的同时还覆盖基底结构的表面，导电材料在填充的过程中，受工艺条件的限制以及工艺环境的影响，会存在一些缺陷，例如硅颗粒凸起。这些基底结构表面的硅颗粒凸起极易氧化生成二氧化硅颗粒。
通过回蚀去除基底结构表面的导电材料，然而在回蚀过程中，这些二氧化硅颗粒难以完全被去除，仍然有部分残留在基底结构表面(图5a中虚线框示出了残留的二氧化硅颗粒)。在后续沉积硬掩膜层时，在该凸起位置处，会形成隆起的凸块(如图5b中虚线框所示)，该凸块的存在会影响后续的光刻工艺(例如，光刻对准)，导致形成的接触孔产生偏移等。由于硬掩膜层材质较硬，采用化学机械研磨去除该凸块，会导致硬掩膜层碎裂，而且增加额外的化学机械研磨工艺，导致生产成本增加。
基于此，本公开实施例提供一种降低表面缺陷影响的刻蚀方法。图6a至图6f是根据一示例性实施例示出的一种降低表面缺陷影响的刻蚀方法应用于制作三维NAND存储器的结构示意图。
步骤一：参照图6a所示，提供表面包括凸起21和/或凹陷22的基底结构400作为表面缺陷基底；
在一些实施例中，基底结构400包括：栅叠层结构402、贯穿栅叠层结构402的存储串4023(图中虚线框所示)以及覆盖栅叠层结构的介质层409；其中，栅叠层结构402包括若干交替堆叠的绝缘层4022以及导电层4021；栅叠层结构402还包括贯穿所述栅叠层结构的共源极沟槽4024，共源极沟槽4024内填充有绝缘材料和导电材料4025。
介质层409的组成材料包括绝缘材料，例如氧化硅和/或正硅酸乙酯(TEOS)等。
绝缘层4022的组成材料包括绝缘材料，例如氧化硅或者氮化硅等。
导电层4021的组成材料包括导电材料，例如钨(W)、多晶硅、掺杂硅或其任何组合。
步骤二：参照图6b所示，在基底结构400上形成第一掩膜层403；其中，第一掩膜层403包括覆盖凸起21和/或凹陷22的第一表面31；第一掩膜层还包括平坦的第二表面32，第二表面32与第一表面31相对设置。
示例性地，参照图6b所示，第一掩膜层403覆盖介质层409。
在一些实施例中，在基底结构400上形成第一掩膜层包括：
在基底结构400上旋涂第一掩膜材料；
对旋涂在基底结构400上的第一掩膜材料进行热处理，以形成第一掩膜层。
第一掩膜材料包括：旋涂碳。
需要强调的是，第一表面31表示是连续的表面，参照图6b所示，该第一表面包括覆盖凸起所形成的沿远离衬底方向凹陷的表面，还包括填充凹陷所形成的沿靠近衬底方向凸起的表面。
步骤三：参照图6c所示，在平坦的第二表面32上形成第二掩膜层404。
在一些实施例中，第二掩膜层404的材料包括：无定型碳或者多晶硅。
在一些实施例中，第二掩膜层404的硬度大于第一掩膜层403的硬度。
第二掩膜层404的形成工艺包括：化学气相沉积工艺、等离子体增强化学气相沉积工艺以及原子层沉积工艺。
步骤四：参照图6d所示，形成覆盖第二掩膜层404的消光层405，并形成覆盖消光层405的光刻胶406；
对光刻胶406进行图形化处理，以在光刻胶406中形成预设图案407。
步骤五：参照图6e所示，根据预设图案407，刻蚀消光层405、第二掩膜层404和第一掩膜层403以及介质层409，以形成显露存储串4023的凹槽408’；之后去除光刻胶406、消光层405、第二掩膜层404和第一掩膜层403，以显露基底结构400的表面，并形成凹槽408。可以理解的是，凹槽408的表面与基底结构400的表面平齐。
步骤六：参照图6f所示，形成覆盖凹槽408的导电的粘接层410；向形成有粘接层410的凹槽408内沉积导电材料，以形成与存储串4023电连接的导电柱411。
粘接层410的组成材料包括：氮化钛(TiN)、氮化钽(TaN)或者氮化钨(WN)等。
导电柱411包括导电材料，导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅或其任何组合。
本公开实施例中，在沉积第二掩膜层之前，通过在基底结构表面旋涂SOC滴液，该SOC滴液具有优良的间隙填充特性，能够很好的覆盖基底结构表面的凸起和/或凹陷。SOC滴液在低温下经热处理形成第一掩膜层，该第一掩膜层为第二掩膜层的沉积提供足够平坦的第二表面，使得所形成的第二掩膜层表面较为平坦，减小了第二掩膜层表面的凸块和/或凹部对于后续光刻工艺精度的影响，提高了光刻工艺的精确度以及器件的良率。
此外，通过旋涂形成第一掩膜层，不仅以较低的成本覆盖掉基底结构表面的凸起和/或凹陷，而且无需通过成本较高的化学机械研磨等平坦化工艺去除该凸起和/或凹陷，节约了生产成本。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (12)

1.一种降低表面缺陷影响的刻蚀方法，其特征在于，包括：
提供表面包括凸起和/或凹陷的基底结构作为表面缺陷基底；其中，所述基底结构包括位于衬底之上的叠层结构，所述凸起和/或凹陷位于所述叠层结构相对远离所述衬底的表面；
在所述基底结构上形成第一掩膜层；其中，所述第一掩膜层包括覆盖所述凸起和/或凹陷的第一表面；所述第一掩膜层还包括平坦的第二表面，所述第二表面与所述第一表面相对设置；
在所述平坦的第二表面上形成第二掩膜层；
刻蚀所述第二掩膜层和所述第一掩膜层，以形成垂直穿过所述基底结构的凹槽。
2.根据权利要求1所述的方法，其特征在于，所述第二掩膜层的硬度大于所述第一掩膜层的硬度。
3.根据权利要求1所述的方法，其特征在于，所述第一掩膜层的厚度介于50nm至400nm之间。
4.根据权利要求1所述的方法，其特征在于，所述第一掩膜层的材料包括：旋涂碳。
5.根据权利要求1所述的方法，其特征在于，所述在所述基底结构上形成第一掩膜层包括：
在所述基底结构上旋涂第一掩膜材料；
对旋涂在所述基底结构上的所述第一掩膜材料进行热处理，以形成所述第一掩膜层。
6.根据权利要求5所述的方法，其特征在于，所述第一掩膜材料包括：溶于有机溶剂中的含碳聚合物。
7.根据权利要求6所述的方法，其特征在于，所述第一掩膜材料包括：旋涂碳。
8.根据权利要求5所述的方法，其特征在于，所述热处理的温度低于250℃。
9.根据权利要求1所述的方法，其特征在于，所述第二掩膜层的材料包括：无定型碳或者多晶硅。
10.根据权利要求1所述的方法，其特征在于，所述提供表面包括凸起和/或凹陷的基底结构作为表面缺陷基底，包括：
检测所述基底结构表面，并生成检测结果；
当所述检测结果指示所述基底结构表面包括所述凸起和/或凹陷且所述凸起的高度或所述凹陷的深度大于预设值时，确定所述基底结构为所述表面缺陷基底。
11.根据权利要求1所述的方法，其特征在于，所述方法应用于制作三维NAND存储器；所述基底结构包括栅叠层结构、贯穿所述栅叠层结构的存储串以及覆盖所述栅叠层结构的介质层；所述第一掩膜层覆盖所述介质层；
所述刻蚀所述第二掩膜层和所述第一掩膜层，以形成垂直穿过所述基底结构的凹槽，包括：刻蚀所述第二掩膜层和所述第一掩膜层以及所述介质层，以形成显露所述存储串的所述凹槽。
12.根据权利要求1所述的方法，其特征在于，所述刻蚀所述第二掩膜层和所述第一掩膜层，以形成垂直穿过所述基底结构的凹槽之前，所述方法还包括：
形成覆盖所述第二掩膜层的消光层，并形成覆盖所述消光层的光刻胶；
对所述光刻胶进行图形化处理，以在所述光刻胶中形成预设图案；
根据所述预设图案，刻蚀所述消光层、所述第二掩膜层和所述第一掩膜层，形成所述凹槽。
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