CN110349855B - 半导体装置的制造方法 - Google Patents

半导体装置的制造方法 Download PDF

Info

Publication number
CN110349855B
CN110349855B CN201810285967.7A CN201810285967A CN110349855B CN 110349855 B CN110349855 B CN 110349855B CN 201810285967 A CN201810285967 A CN 201810285967A CN 110349855 B CN110349855 B CN 110349855B
Authority
CN
China
Prior art keywords
material layer
region
flowable
layer
flowable material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810285967.7A
Other languages
English (en)
Other versions
CN110349855A (zh
Inventor
吴昆哲
蔡高财
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Winbond Electronics Corp
Original Assignee
Winbond Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Winbond Electronics Corp filed Critical Winbond Electronics Corp
Priority to CN201810285967.7A priority Critical patent/CN110349855B/zh
Publication of CN110349855A publication Critical patent/CN110349855A/zh
Application granted granted Critical
Publication of CN110349855B publication Critical patent/CN110349855B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提出了一种半导体装置的制造方法,包含提供具有图案化材料层形成于其上的基底;在图案化材料层上形成材料层,其中材料层具有顶面较低的第一区和顶面较高的第二区;在材料层上形成可流动材料层,其中可流动材料层露出材料层的第二区的至少一部分;以可流动材料层为停止层移除第二区所露出的材料层;移除可流动材料层;以及将材料层平坦化。

Description

半导体装置的制造方法
技术领域
本发明实施例是关于半导体装置的制造技术,特别是有关于半导体装置的平坦化的方法。
背景技术
在半导体装置的制造过程中,经常需要将半导体装置的表面平坦化,以移除多余的材料或建立平坦的表面,便于进行下一道工艺步骤。
然而,随着半导体装置的尺寸越来越小,制造半导体装置的难度也大幅提升,半导体装置的平坦化工艺期间可能产生不想要的缺陷,这些缺陷可能会造成装置的效能降低或损坏。因此,必须寻求更好的平坦化方式,以提升半导体装置的良品率。
发明内容
根据本发明的一些实施例,提供半导体装置的制造方法。此方法包含提供具有图案化材料层形成于其上的基底;在图案化材料层上形成材料层,其中材料层具有顶面较低的第一区和顶面较高的第二区;在材料层上形成可流动材料层,并且露出材料层的第二区;以可流动材料层为停止层移除露出的材料层的第二区;移除可流动材料层;以及将材料层平坦化。
本发明的有益效果在于,根据本发明的一些实施例,可通过在具有不同顶面高度的多个区域的材料层上形成可流动材料,以在平坦化工艺之前降低材料层不同区域的高度差,可避免或降低材料层在平坦化工艺期间产生应力,避免平坦化工艺在材料层中形成裂缝或缺口,进而可提升半导体装置的良品率和可靠度。
附图说明
通过以下的详细描述配合所附图式,可以更加理解本发明实施例的内容。应注意的是,根据产业上的标准惯例,许多特征结构并未按照比例绘制。事实上,为了能清楚地讨论,各种特征结构的尺寸可能被任意地增加或减少。
图1A-图1H是根据本发明一些实施例绘示半导体装置在各制造阶段的剖面示意图。
图2A-图2D是根据本发明另一些实施例绘示半导体装置在各制造阶段的剖面示意图。
图3是根据一些实施例绘示半导体装置的制造方法的流程图。
附图标号:
10、20~半导体装置;
100~基底;
120~图案化材料层;
130、130’~材料层;
130S、130S’、140S、150S、150S’、150S”~顶面;
140~第一区;
150~第二区;
160~遮罩;
170、170’~突出部;
170S~侧壁;
180~可流动材料层;
310、320、330、340、350、360~步骤;
T1~断差;
T2、T2’、T3、T5~高度差;
T4、T4’~厚度。
具体实施方式
以下概述一些实施例,以使得本发明所属技术领域中相关技术人员可以更容易理解本发明,但这些实施例并非用于限制本发明。可以理解的是,本发明所属技术领域中相关技术人员可以根据需求,调整以下描述的实施例,例如改变工艺顺序或添加其他元件。
图1A-图1H是根据本发明一些实施例绘示半导体装置10在各制造阶段的剖面示意图。参照图1A,半导体装置10包含基底100和形成于基底100上的图案化材料层120。基底100例如为任何适用于半导体装置的基底材料。图案化材料层120可包含形成于基底100上任何具有断差T1的元件,断差T1例如是在约1.5μm以上。在一些实施例中,图案化材料层120例如为包含多个电容元件的电容阵列,且每个电容阵列以一间隙互相间隔而产生断差T1,其中断差T1的高度为约1.9μm。为方便说明,在此绘示的图案化材料层120具有平的顶面,但本发明不限于此,图案化材料层120也可具有凹的、凸的或其他形貌的顶面。
请参照图1B,在图案化材料层120上形成材料层130。在一些实施例中,材料层130可包含介电材料,因此材料层130也可称为介电层。在一些实施例中,材料层130的材料可包含硅酸盐玻璃或氧化物,例如四乙氧基硅烷(tetraethoxysilane,TEOS)氧化物、磷硅酸盐玻璃(phosphosilicate glass,PSG)、硼硅酸盐玻璃(borosilicate glass,BSG)、掺杂硼的磷硅酸盐玻璃(boron-doped phosphosilicate glass,BPSG)、类似的材料或前述的组合。并可使用任何方法形成具有任何合适的厚度的材料层130。
由于断差T1的存在,材料层130会具有位于第一区140的顶面140S和位于第二区150的顶面150S,且第二区150的顶面150S高于第一区140的顶面140S,并且顶面140S和顶面150S具有一高度差T2。在一些实施例中,第一区140大致上位于图案化材料层120间的间隙的正上方,第二区150大致上位于图案化材料层120的正上方。在一些实施例中,断差T1为约1.75μm,高度差T2为约1.9μm。
请参照图1C,在材料层130上形成遮罩160。遮罩160大致上覆盖材料层130的第一区140,并且露出材料层130部分的第二区150。遮罩160可包含任何合适的材料,例如氮化硅(SiN)、氮氧化硅(SiON)、碳化硅(SiC)、氮碳化硅(SiCN)、氮碳氧化硅(SiOCN)或类似的材料。并可使用任何合适的方法形成遮罩160。
请参照图1D,实施一刻蚀工艺以移除未被遮罩160覆盖的部分材料层130。上述刻蚀工艺例如为反应性离子刻蚀(reactive ion etch,RIE)、中子束刻蚀(neutral beametch,NBE)、类似的工艺或前述的组合。如图所示,在实施刻蚀工艺之后,第二区150的部分材料层130被移除,而形成降低的顶面150S’。接着,移除遮罩160,露出材料层130上形成的突出部170。为方便说明,在此绘示的顶面150S’与突出部170的侧壁170S垂直,但本发明不限于此,突出部170的侧壁170S与顶面150S’之间的角度可能小于90°或大于90°,并且突出部170的侧壁170S和顶面150S’两者可能是平的、凸的、凹的或其他形貌。此外,在此绘示的顶面150S’的高度和第一区140的顶面140S的高度相同,但在一些实施例中,顶面150S’的高度可高于或低于第一区140的顶面140S的高度。另外,突出部170的最高处与顶面150S’之间具有高度差T3。在一些实施例中,高度差T3为约1.9μm。
请参照图1E,在材料层130上形成可流动材料层180。可流动材料层180覆盖材料层130的顶面150S’及顶面140S,并暴露出位于第二区150的材料层130的部分突出部170。形成可流动材料层180的方法例如是物理气相沉积(PVD)、化学气相沉积(CVD)、旋转涂布(spincoating)等类似的方法在材料层130上形成可流动材料后,再进行烘烤,以使可流动材料固化为可流动材料层180。在一些实施例中,可流动材料包含高分子。在一些实施例中,可流动材料包含光刻胶材料、旋涂碳(spin-on-carbon,SOC)、旋涂玻璃(spin-on-glass,SOG)、旋涂有机硬遮罩材料(spin-on-hard mask,SOH)、有机平坦化层材料(organicplanarization layer,OPL)、非晶碳(amorphous carbon film,APF)、抗反射膜(anti-reflective coating,ARC)材料、类似的材料或前述的组合。
值得一提的是,通过可流动材料的流动性,可在材料层130上形成厚度可能不均但顶面高度一致的可流动材料层180,并可控制可流动材料的顶面以将第二区150的材料层130的部分突出部170暴露出来。
如图1E所示,在材料层130的顶面140S上的可流动材料层180具有厚度T4,且在材料层130的顶面150S’上的可流动材料层180具有厚度T4’。为方便说明,在此绘示的厚度T4相等于厚度T4’,但在一些实施例中,厚度T4可大于或小于厚度T4’。厚度T4在约100nm至约400nm的范围,并且厚度T4’在约100nm至约400nm的范围。举例来说,在一些实施例中,厚度T4为约0.2μm,并且厚度T4’为约0.2μm。在一些实施例中,可流动材料层180的厚度T4与顶面140S和顶面150S的高度差T2的比值(T4/T2)大于约0.05。在一些实施例中,可流动材料层180的厚度T4’与突出部170的高度差T3的比值(T4’/T3)大于约0.05。
然后如图1F所示,移除材料层130的部分突出部170,以形成突出部170’。移除部分突出部170的方法可包含刻蚀工艺,例如干式刻蚀、湿式刻蚀、类似的方法或前述的组合。所述刻蚀工艺对材料层130和可流动材料层180具有一刻蚀选择比以选择性的移除材料层130的部分突出部170。举例来说,所述刻蚀选择比在约3至约9之间。在一实施例中,例如是使用对材料层130和可流动材料层180的刻蚀选择比为6的刻蚀工艺来移除部分突出部170。另外,在一些实施例中,例如是以可流动材料层180为刻蚀停止层来移除部分突出部170,以形成突出部170’。
如图1F所示,突出部170’的最高处与顶面150S’之间具有高度差T5,且高度差T5小于图1B所示顶面140S与顶面150S的高度差T2。在一些实施例中,突出部170’的高度差T5与原突出部170的高度差T3的比值(T5/T3)为约1/4至约1/2,例如约1/3。在一些实施例中,突出部170’的高度差T5小于约0.7μm,例如为约0.5μm。
然后请参照图1G,移除可流动材料层180。可使用任何合适的工艺移除可流动材料层180,例如当可流动材料层180为光刻胶材料时,可使用光刻胶剥离(stripping)工艺移除可流动材料层180。
接着,请参照图1H,对材料层130进行平坦化工艺。可使用任何合适的工艺,例如化学机械研磨工艺或类似的工艺将材料层130平坦化。在进行平坦化工艺之后,材料层130具有大致上平坦的顶面130S。
根据本发明的一些实施例,在通过遮罩覆盖材料层并刻蚀未被遮罩覆盖的部分材料层,使遮罩覆盖的材料层形成突出部后,可通过先形成可流动材料层覆盖材料层并仅露出材料层的突出部,然后移除暴露的部分突出部,以降低材料层的最高处与最低处之间的高度差(例如高度差由图1B的T2降低为图1G的T5),藉此可减少后续平坦化工艺期间产生的应力,避免材料层产生裂缝,或避免一部分的材料层在平坦化工艺中被移除而产生缺口。材料层上的裂缝或缺口会在后续的工艺中产生不良的影响,举例来说,在材料层上形成导电材料时,导电材料可能会沉积在这些裂缝或缺口中,产生额外的导电路径而造成装置失效或良品率降低。因此,根据本发明的一些实施例所提供的制造方法可提升半导体装置的良品率和可靠度。
图2A-图2D是根据本发明另一些实施例绘示半导体装置20在各制造阶段的剖面示意图。参照图2A,半导体装置20包含基底100、形成于基底100上的图案化材料层120和材料层130。关于基底100、图案化材料层120和材料层130的材料、形成方法及结构,类似于图1A-图1B的基底100及图案化材料层120和材料层130,在此不重复叙述。
请参照图2A,相似地,材料层130具有位于第一区140的顶面140S与位于第二区150的顶面150S,且第二区150的顶面150S高于第一区140的顶面140S,并且顶面140S与顶面150S具有一高度差T2。
接着,在材料层130上形成可流动材料。可流动材料覆盖材料层130的顶面140S,并暴露出第二区150的材料层130的一部分。在一些实施例中,可流动材料包含高分子。在一些实施例中,可流动材料例如为光刻胶材料、旋涂碳、旋涂玻璃、旋涂有机硬遮罩材料、有机平坦化层材料、非晶碳、抗反射膜材料、类似的材料或前述的组合。形成可流动材料的方法例如是物理气相沉积、化学气相沉积、旋转涂布、类似的方法或前述的组合。
值得一提的是,通过可流动材料的流动性,可在材料层130上形成厚度可能不均但顶面高度一致的可流动材料,并大致上将材料层130的第二区150的一部分暴露出来。
在形成可流动材料之后,烘烤可流动材料,使得可流动材料固化,以形成可流动材料层180。然后如图2B所示,移除第二区150所露出的部分材料层130,以形成材料层130’。移除第二区150所露出的部分材料层130的方法可包含刻蚀工艺,例如干式刻蚀、湿式刻蚀、类似的方法或前述的组合。所述刻蚀工艺对材料层130和可流动材料层180具有一刻蚀选择比以选择性的移除第二区150所露出的部分材料层130的部分突出部170。举例来说,所述刻蚀选择比在约3至约9之间。在一实施例中,例如是使用对材料层130和可流动材料层180的刻蚀选择比为6的刻蚀工艺来移除第二区150所露出的部分材料层130。
如图2A所示,在材料层130上形成的可流动材料层180于第一区140的顶面140S上具有厚度T4。在一些实施例中,厚度T4在约100nm至约400nm之间的范围,例如厚度T4为约200nm。在一些实施例中,可流动材料层180的厚度T4与顶面140S和顶面150S的高度差T2的比值(T4/T2)大于约0.05。
如图2B所示,第二区150的材料层130’具有降低的顶面150S”,且顶面150S”和顶面140之间具有高度差T2’。在一些实施例中,高度差T2’与原顶面150S和顶面140高度差T2的比值(T2’/T2)在约1/4至约1/2之间,例如约1/3。在一些实施例中,高度差T2’小于约0.7μm,例如高度差T2’为约0.5μm。
然后请参照图2C,移除可流动材料层180。可使用任何合适的工艺移除可流动材料层180,例如当可流动材料层180为光刻胶材料时,可使用光刻胶剥离(stripping)工艺移除可流动材料层180。
然后请参照图2D,对材料层130’进行平坦化工艺。可使用任何合适的工艺,例如化学机械研磨工艺或类似的工艺将材料层130’平坦化。在进行平坦化工艺之后,材料层130’具有大致上平坦的顶面130S’。
根据本发明的一些实施例,可通过在具有不同顶面高度的多个区域的材料层上形成可流动材料,露出材料层顶面较高的区域,并移除顶面较高区域的部分材料层,藉此,可有效的先行降低材料层的不同区域之间顶面的高度差(例如由图2A的T2降低为图2B的T2’)。并且,由于可流动材料可轻易的形成于基底上高低不平的图案上,并形成厚度可能不均但顶面高度一致的可移动材料层,且经烘烤固化的可移动材料层仅需通过简单的步骤即可移除(例如光刻胶剥除),无需使用光刻刻蚀的工艺,因此可大幅降低工艺的复杂度。
图3是根据一些实施例绘示半导体装置的制造方法的流程图。参照图3,首先,提供具有图案化材料层形成于其上的基底(步骤310)。接着,在图案化材料层上形成材料层(步骤320),其中材料层具有顶面较低的第一区和顶面较高的第二区。然后,在材料层上形成可流动材料层(步骤330),可流动材料层覆盖第一区及部分第二区,并露出材料层的第二区的至少一部分,并例如可通过于材料层上形成可流动材料后再以烘烤的方式固化以形成可流动材料层。之后,以可流动材料层为停止层移除第二区所露出的材料层(步骤340)。接着,移除可流动材料层(步骤350)。然后,将材料层平坦化(步骤360)。
图3只是用来描述本发明的一些实施例。在另一些实施例中,在步骤330之前还可包含一光刻刻蚀步骤。举例来说,在形成可流动材料层之前,可选择性的在材料层上形成遮罩以覆盖材料层的第一区及部分第二区,并对材料层进行刻蚀工艺以于材料层的第二区上形成突出部。接着,在移除遮罩之后,于步骤330形成可流动材料层时,可流动材料除覆盖材料层的第一区外,更覆盖大部分的材料层的第二区,仅暴露出材料层位于第二区的突出部。
综上所述,根据本发明的一些实施例,可通过在具有不同顶面高度的多个区域的材料层上形成可流动材料,以在平坦化工艺之前降低材料层不同区域的高度差,可避免或降低材料层在平坦化工艺期间产生应力,避免平坦化工艺在材料层中形成裂缝或缺口,进而可提升半导体装置的良品率和可靠度。
以上所述的具体实施方式,对本发明的目的、技术方案和有益效果进行了进一步详细说明,所应理解的是,以上所述仅为本发明的具体实施方式而已,并不用于限定本发明的保护范围,凡在本发明的精神和原则之内,所做的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。

Claims (10)

1.一种半导体装置的制造方法,其特征在于,包括:
提供具有一图案化材料层形成于其上的一基底;
在该图案化材料层上形成一材料层,其中该材料层具有顶面较低的一第一区和顶面较高的一第二区;
在该材料层上形成一可流动材料,其中该可流动材料露出该材料层的该第二区的至少一部分,且该可流动材料具有在水平面上相同高度的一顶面,且该顶面延伸跨过整个该可流动材料;
在该可流动材料露出该材料层的该第二区的该部分之后,使该可流动材料固化,以形成一可流动材料层;
以该可流动材料层为一停止层移除该第二区所露出的该材料层;
移除该可流动材料层;以及
将该材料层平坦化。
2.如权利要求1所述的半导体装置的制造方法,其特征在于,更包括:
在形成该可流动材料层之前,在该材料层上形成一遮罩覆盖该材料层的第一区及部分第二区,并对该材料层进行一刻蚀工艺以于该材料层上形成一突出部;以及
在移除该遮罩之后,在该材料层上形成该可流动材料层,其中该可流动材料层露出该材料层位于该第二区的该突出部。
3.如权利要求1所述的半导体装置的制造方法,其特征在于,该图案化材料层具有大于1.5μm的断差。
4.如权利要求1所述的半导体装置的制造方法,其特征在于,该图案化材料层包括一电容阵列。
5.如权利要求1所述的半导体装置的制造方法,其特征在于,以该可流动材料层为一停止层移除该第二区所露出的该材料层的步骤包括将该露出的该材料层的高度降低至原高度的1/4至1/2。
6.如权利要求1所述的半导体装置的制造方法,其特征在于,以该可流动材料层为一停止层移除该第二区所露出的该材料层的步骤包括一刻蚀工艺,该刻蚀工艺对该材料层和该可流动材料层的刻蚀选择比为3至9。
7.如权利要求1所述的半导体装置的制造方法,其特征在于,该材料层包括硅酸盐玻璃或氧化物。
8.如权利要求1所述的半导体装置的制造方法,其特征在于,该可流动材料层的厚度为100nm至400nm。
9.如权利要求1所述的半导体装置的制造方法,其特征在于,该可流动材料层包括光刻胶材料、旋涂碳、旋涂玻璃、旋涂有机硬遮罩材料、抗反射膜材料、有机平坦化层材料、非晶碳或前述的组合。
10.如权利要求1所述的半导体装置的制造方法,其特征在于,该可流动材料层的厚度与该材料层的该第一区和该第二区的高度差的比值大于0.05。
CN201810285967.7A 2018-04-03 2018-04-03 半导体装置的制造方法 Active CN110349855B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810285967.7A CN110349855B (zh) 2018-04-03 2018-04-03 半导体装置的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810285967.7A CN110349855B (zh) 2018-04-03 2018-04-03 半导体装置的制造方法

Publications (2)

Publication Number Publication Date
CN110349855A CN110349855A (zh) 2019-10-18
CN110349855B true CN110349855B (zh) 2021-11-26

Family

ID=68172628

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810285967.7A Active CN110349855B (zh) 2018-04-03 2018-04-03 半导体装置的制造方法

Country Status (1)

Country Link
CN (1) CN110349855B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113126450B (zh) * 2021-03-29 2023-06-13 上海华力集成电路制造有限公司 一种改善光刻过程中不同区域光阻高度差的方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000003962A (ko) * 1998-06-30 2000-01-25 김영환 반도체 소자의 평탄화 방법
KR20010045420A (ko) * 1999-11-05 2001-06-05 박종섭 반도체 소자의 층간절연막 형성 방법
CN1379446A (zh) * 2001-03-30 2002-11-13 华邦电子股份有限公司 结合旋转涂布的化学机械研磨法
US20040005518A1 (en) * 2002-07-06 2004-01-08 Ki-Jong Park Method for forming a planarized layer of a semiconductor device
TW200805559A (en) * 2006-07-14 2008-01-16 Powerchip Semiconductor Corp Method of manufacturing isolation structure

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000003962A (ko) * 1998-06-30 2000-01-25 김영환 반도체 소자의 평탄화 방법
KR20010045420A (ko) * 1999-11-05 2001-06-05 박종섭 반도체 소자의 층간절연막 형성 방법
CN1379446A (zh) * 2001-03-30 2002-11-13 华邦电子股份有限公司 结合旋转涂布的化学机械研磨法
US20040005518A1 (en) * 2002-07-06 2004-01-08 Ki-Jong Park Method for forming a planarized layer of a semiconductor device
TW200805559A (en) * 2006-07-14 2008-01-16 Powerchip Semiconductor Corp Method of manufacturing isolation structure

Also Published As

Publication number Publication date
CN110349855A (zh) 2019-10-18

Similar Documents

Publication Publication Date Title
US9508560B1 (en) SiARC removal with plasma etch and fluorinated wet chemical solution combination
KR101103922B1 (ko) 비아-우선 듀얼 다마신 인터커넥트를 형성하는 구조 충전 방법
US9947535B2 (en) Trench formation using horn shaped spacer
US20180204731A1 (en) Semiconductor structures and fabrication methods thereof
US20090068838A1 (en) Method for forming micropatterns in semiconductor device
KR100333382B1 (ko) 반도체 장치의 다층금속배선 형성방법
KR100924611B1 (ko) 반도체 소자의 미세 패턴 형성방법
CN109427554B (zh) 一种化学溶液和形成半导体器件的方法
US11107726B2 (en) Method for manufacturing bonding pad in semiconductor device
KR19980080906A (ko) 반도체 장치내의 금속화 방법
CN110349855B (zh) 半导体装置的制造方法
US10615046B2 (en) Methods of forming semiconductor devices with flowable material for better planarization method
US5449644A (en) Process for contact hole formation using a sacrificial SOG layer
KR102327667B1 (ko) 반도체 소자의 제조 방법
TWI252535B (en) Method for forming contact plug of semiconductor device
CN113725080B (zh) 形成平坦化层的方法以及使用其的图案形成方法
US6391763B1 (en) Method for forming a plug or damascene trench on a semiconductor device
TWI694520B (zh) 半導體基底及其製備方法
CN107958868B (zh) 隔离结构的制造方法
US8114724B2 (en) Method for fabricating semiconductor device
TWI688012B (zh) 半導體結構的製造方法
KR100834266B1 (ko) 반도체 소자의 미세 패턴 형성방법
KR19980030769A (ko) 반도체 소자의 평탄화 방법
KR101103809B1 (ko) 반도체 소자의 제조 방법
CN114823485A (zh) 半导体结构的形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant