KR101103922B1 - 비아-우선 듀얼 다마신 인터커넥트를 형성하는 구조 충전 방법 - Google Patents

비아-우선 듀얼 다마신 인터커넥트를 형성하는 구조 충전 방법 Download PDF

Info

Publication number
KR101103922B1
KR101103922B1 KR1020067005363A KR20067005363A KR101103922B1 KR 101103922 B1 KR101103922 B1 KR 101103922B1 KR 1020067005363 A KR1020067005363 A KR 1020067005363A KR 20067005363 A KR20067005363 A KR 20067005363A KR 101103922 B1 KR101103922 B1 KR 101103922B1
Authority
KR
South Korea
Prior art keywords
composition
layer
dual damascene
solvent
substrate
Prior art date
Application number
KR1020067005363A
Other languages
English (en)
Other versions
KR20060061851A (ko
Inventor
니콜라스 엘. 브라켄시에크
칸튼 에이. 워시본
어니스트 씨. 머피
Original Assignee
브레우어 사이언스 인코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 브레우어 사이언스 인코포레이션 filed Critical 브레우어 사이언스 인코포레이션
Publication of KR20060061851A publication Critical patent/KR20060061851A/ko
Application granted granted Critical
Publication of KR101103922B1 publication Critical patent/KR101103922B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H01L21/0276—Photolithographic processes using an anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/44—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/38 - H01L21/428
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/4763—Deposition of non-insulating, e.g. conductive -, resistive -, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

용매에 의해 두께를 용이하게 제어할 수 있는 갭 충전형의 하부 반사 방지 코팅 물질을 이용함으로서 비아-우선 듀얼 다마신 인터커넥트 구조물을 형성하는 방법이 제공된다. 기판 위에 공급한 후에, 상기 하부 반사 방지 코팅은 낮은 온도에서의 베이킹에 의해 부분 경화된다. 다음에, 용매는 코팅된 웨이퍼 위에 분사되어, 특정 시간 주기 동안 코팅에 접촉된다. 상기 용매는 하부 반사 방지 코팅의 베이킹 온도 및 용매 접촉 시간에 의해 제어된 비율로 하부 반사 방지 코팅을 제거하여, 최적 광-흡수 성질을 유전 스택 위에서 유지하면서 하부 반사 방지 코팅의 얇은 두께를 도출한다. 본 발명의 또 다른 가능한 적용예는 하부 반사 방지 코팅이 비아를 부분 충전하기 위해 제거됨으로써 다음에 오는 공정 동안 비아의 하부를 보호할 수 있다. 용매가 웨이퍼로부터 제거되고, 높은 온도 베이킹에 의해 하부 반사 방지 코팅이 완전하게 경화된다. 그 후에 상기 웨이퍼가 포토레지스트로 코팅되고 트렌치 패턴이 노출된다. 하부 반사 방지 코팅 물질의 사용에 의해, 트렌치 패터닝을 위한 더 평탄한 토포그래피가 유지되고, 유전유전의 가장 위에서 무기 광-흡수 물질 층을 사용할 필요가 없어지며, 트렌치 에칭 동안 비아의 하부를 보호할 수 있다. 그리고 용매를 비아의 두께를 제어하는데 사용함으로써 펜싱 문제(fencing problem)를 방지할 수 있다.

Description

비아-우선 듀얼 다마신 인터커넥트를 형성하는 구조 충전 방법{METHOD OF FILLING STRUCTURES FOR FORMING VIA-FIRST DUAL DAMASCENE INTERCONNECTS}
본 발명은 부분 경화 단계, 용매 에칭 단계 및 최종 경화 단계를 사용하는 새로운 듀얼 다마신(damascene) 방법에 관한 것이다. 상기 방법에 의해 낮은 바이어스의 균일한 표면을 갖는 매우 얇은 경화 층이 도출된다.
집적 회로 디바이스가 더 작아짐에 따라, 더 작은 크기의 다-레벨 인터커넥트의 필요성과 특징부 집적성(feature integrity)의 개선 필요성이 증가한다. 집적 회로 디바이스를 계속 축소시키는 설계 원칙에 따라, 다마신 집적 설계는 기판 위의 칩 밀도를 증가시킬 수 있다. 상기 다마신 공정에 의해, 인터커넥트를 제공하는 금속 층을 에칭할 필요가 없어졌으며 더 빽빽하게 위치하는 인터커넥트가 가능해졌으며, 갭-충전용 유전체 물질의 필요성도 없어진다.
다마신 공정을 두 개로 분류할 수 있다. 싱글 다마신과 듀얼 다마신이 그것이다. 상기 싱글 다마신 공정에서는 아래 놓인 전도층에 연결하기 위해 유전체 층을 통과하는 전도성 플러그를 형성함으로써 인터커넥트를 제공한다. 그후 제 2 유전층이 형성되며, 이때, 실제 인터커넥트 배선 금속이 이러한 제 2 유전층에서 패턴처리된다. 상기 듀얼 다마신 공정은 더 작은 크기의 다-레벨 인터커넥트를 제공한다. 비아와 트렌치 패턴이 단일 유전체 층에 패턴화되고 그 후 단 한 단계에서, 전도성 물질(예를 들어 금속)로 충전된다. 듀얼 다마신 공정의 과정 수는 더 적어서, 더 작고 더 복잡한 집적 회로 디바이스를 도출하여, 제조 복잡도와 단가를 낮춘다.
듀얼 다마신 공정의 이러한 이점에도 불구하고, 특징부 토포그래피와 더 복잡한 층들의 스택 때문에 패터닝과 에칭 공정이 더욱 어렵다. 이러한 문제점들을 개선하기 위해 몇몇 기법들이 개발되어왔다. 상기 기법에는 자체정렬형 듀얼 다마신, 트렌치-우선 듀얼 다마신 공정 및 비아-우선 듀얼 다마신 공정 기법들이 있다. 자체정렬형 듀얼 다마신의 적용은 제한된다. 왜냐하면, 반사 방지 층으로서 기능할 두꺼운 중간 층이 필요하고, 거의 완전한 트렌치와 비아의 정렬이 요구되며, 유전체 층과 에치 저지 층간에 매우 높은 에치 선택비가 요구되기 때문이다. 트렌치-우선 듀얼 다마신 공정에는 트렌치를 먼저 마스킹하고 에칭한 후 새로 에칭된 트렌치를 사용하여 비아 패턴을 정렬하는 단계가 포함된다. 성공적으로 트렌치-우선 듀얼 다마신 공정을 마치려면 매우 균일한 트렌치가 형성되어야 하며 비아의 임계 크기 제어가 유지되어야 하며, 이 때 높은 에치 선택비가 요구된다. 또한 에칭 저지 층의 사용이 유전 물질의 유전 상수를 증가시킬 수 있으며, 이것은 디바이스 불량을 초래할 수 있다.
비아-우선 듀얼 다마신은 다소 더 간단한 기법이다. 왜냐하면, 상기 비아는 층들의 스택 가장 위에서 형성되기 때문이다. 상기 비아는 에칭되고, 뒤따르는 리소그래피 공정에 의해 트렌치 패턴이 형성된다. 비아-우선 듀얼 다마신은 트렌치 에칭 단계 중에 비아의 바닥을 보호할 수 있는, 그리고 트렌치 패터닝을 더 용이케하는 표면 평탄화(planarization)를 위한 충전 구성물을 필요로 한다. 비아-우선 듀얼 다마신 공정에서는 보통 두 가지 기법이 사용된다. 부분 충전과 전체 충전이 그것이다. 부분 충전 공정에서, 일괄적인 커버리지 및 깊이 제어를 필요로 하면서, 갭-충전 물질은 비아 홀의 바닥만 보호할 뿐이다. 전체 충전 공정에서, 비아는 완전하게 충전되며, 그 층은 평탄화 처리된다. 에칭 공정이 가장 위층에서 수행된다. 포토레지스트 패터닝 단계 중에, 포토레지스트 패턴의 왜곡을 방지하기 위한 반사 방지 막을 사용함으로써 아래에 위치한 물질으로부터의 반사를 제어할 필요가 있다. 갭-충전 물질에 적합한 광-흡수 성질이 결여되어 있을 경우, 보통 트렌치 패터닝에서는, 스택에 하드마스크 층으로서의 반사 방지 막을 삽입하는 과정이나 포토레지스트를 공급하기 전에 반사 방지 층을 갭-충전 물질 위에 코팅하는 과정이 필요하다. 이러한 추가적인 층들은 공정을 복잡하게 하며 제작 단가를 증가시킨다.
도 1에서는 통상적인 비아-우선 듀얼 다마신 공정을 도식한다. 전도성 층(14)을 갖는 기판(12) 상에 유전체 층(10)이 증착된다. 광 흡수 성질이 없는 갭-충전 물질이 비아(17)에 충전된다. 하드마스크 층(18)과 방사 방지 막(20)이 패턴 처리된 포토레지스트(22)에 대한 반사 제어를 위해 도포됨으로써 트렌치가 유전체 층(10)에 에칭될 수 있다.
충분한 광 흡수 성질과 평탄화 성질을 가진 갭-충전 물질은 상기 공정을 간단하게 만들 수 있으나 종래의 유기 하부 반사 방지 막(organic bottom anti-reflective coating)은 이러한 성질들을 나타내지 않는다. 유기 하부 반사 방지 막의 막 요소들은 특징부들의 밀도와 크기에 기반해 변화한다. 특징부 밀도의 차이는, 하부 반사 방지 막의 두께가 고밀도 디바이스 특징부에서보다 고립된 디바이스 특징부에서 더 두꺼운, 고립부-밀집부 바이어스를 초래한다. 매우 두꺼운 하부 반사 방지 막을 사용함에 따라 이러한 문제들이 해결된다. 그러나 포토레지스트 층의 도포 및 패턴처리 이전에, 평탄화 처리 및 층 두께 감소를 위한 성가신 블랭킷 에칭(blanket-etch) 단계가 수반된다. 이러한 것은 부가적인 제조 단계를 필요로 하며, 제조 중에, 웨이퍼가 에칭 베이와 리소그래피 베이 간에서 이동될 필요성도 있다. 두꺼운 막에는 또한 포토레지스트와 하부 반사 방지 막 간의 높은 에칭 선택비가 요구되며, 에칭 화학물이나 포토레지스트 및 하부 반사 방지 막 화학물로 인해 높은 에칭 선택비는 가능하지 않을 수 있다. 도 2는 전도성 층(30)을 포함하는 기판(28) 위에 형성된 비아 홀(26)을 포함하는 유전체 층(24)을 도식하며, 이때 상기 전도성 층은 종래의 갭-충전 물질인 하부 반사 방지 막(32)으로 코팅되어져 있다. 도 2는 밀집 지역의 균등하지 못한 충전(34)과 하부 반사 방지 막의 보이드(36)를 도시한다.
또한 블랭킷 에칭 단계는 디바이스 특징부 내에 잔해를 남기며, 이것은 바람직하지 못한 전자적 연결과 불량한 디바이스들을 초래한다. 이러한 잔해들을 제거하기 위해서는 시간이 많이 소요되고, 습식-세정 기법이 요구되지만, 이러한 많은 시간 소요와 습식-세정 기법에도 불구하고 상기 잔해는 여전히 남아 있을 수 있다. 두꺼운 하부 반사 방지 막과 유전 물질은 서로 접촉할 때, 비아 내부에 얇은 잔여물을 형성하는 화학 반응을 일으킨다. 상기 잔여물은 불완전한 트렌치 에칭을 초래하고, 디바이스 특징부 무결성의 불량을 초래한다. 비아-우선 듀얼 다마신 공정에서는 제조 단계를 축소하고 잔해를 제거하여, 밀집되거나 고립된 디바이스 특징부 모두 균일한 충전을 야기하는 하부 반사 방지 막을 사용하는 방법이 요구된다.
본 발명은 광범위하게는, 듀얼 다마신 구조물을 형성하는 새로운 방법에 관한 것이다. 본 발명의 방법은 조성물을 기판에 (가령, 스핀 코팅에 의해) 도포하여, 상기 기판 표면 상에 상기 조성물의 층을 형성하는 단계를 포함한다. 그 후, 상기 조성물 층은 부분적으로 경화되며, 용매가 상기 부분 경화된 층 상으로 퍼들링(puddling: 즉, 액체분사)된다. 상기 용매는 (가령, 스핀에 의해) 상기 부분 경화된 층으로부터 제거되며, 상기 층은 추가로 경화되어, 매우 낮은 바이어스를 갖는 얇은 층이 생성될 수 있다.
더 구체적으로, 사용되는 기판은 토포그래피(가령, 콘택트 홀, 비아 홀, 돌출된 특징부, 트렌치)를 포함하는 것이 바람직할 것이다. 이러한 토포그래피는 기판 표면 위에 직접 포함될 수 있거나, 기판 위에 있는 하나 이상의 다른 물질 층 위에 포함될 수 있다. 상기 기판은 임의의 마이크로일렉트로닉 기판일 수 있다. 바람직한 기판은 듀얼 다마신 구조물에서 통상적으로 사용되는 기판이며, 특히 선호되는 기판은 실리콘(silicon), 알루미늄(aluminum), 텅스텐(tungsten), 텅스텐 실리사이드(tungsten silicide), 갈륨 아르세나이드(gallium arsenide), 게르마늄(germanium), 탄탈륨(tantalum), 탄탈륨 니트라이트(tantalum nitrite) 및 SiGe 중에서 선택되어 진다.
사용되는 조성물은 임의의 적합한 가교 조성물일 수 있으며, 종래의 반사 방지 코팅 및/또는 갭-충전 조성물을 포함할 수 있다. 이들 조성물은 통상적으로, 폴리머 결합제, (개별 성분으로서, 또는 상기 폴리머 결합제 내에 구축되는) 가교제, 촉매, 그리고 용매 시스템에서 용해되거나 분산되는 그 밖의 다른 선택사항적 성분 요소들을 포함한다. 이러한 조성물은 최종 사용에 따라 달라지는 임의의 평균 두께로 기판에 도포될 수 있으나, 통상적으로 200 내지 300㎚의 두께로 최초 도포될 것이다.
기판으로 도포된 후, 상기 조성물은 부분적으로 경화된다. 즉, 조성물이 약 90% 이하로 경화되며, 바람직하게는 약 40 내지 60%로 경화된다. 이는 통상적으로 조성물에 열을 가함으로써 수행된다. 가장 바람직한 경화 방법은 조성물 경화 온도의 약 65 내지 95%의 온도로 조성물에 열을 가하는 과정을 포함하며, 이때 선호되는 온도 범위는 조성물 경화 온도의 약 70 내지 90%의 온도이고, 더욱 바람직한 범위는 약 78 내지 88%이다. 현재 이용가능한 많은 조성물들의 경우, 이러한 온도는 약 140 내지 180℃이며, 약 150 내지 165℃가 특히 바람직하다. 이러한 열을 가하는 단계는 약 15 내지 90초의 시간 주기 동안 수행되는 것이 바람직하며, 더 바람직하게는 약 30 내지 80초의 시간 주기 동안 수행되며, 훨씬 더 바람직하게는 약 50 내지 70초의 시간 주기 동안 수행된다.
조성물 층이 부분 경화된 후, 상기 층은 냉각, 또는 냉장되는 것이 바람직하다. 이는, 상기 층을 상온(예를 들어 20 내지 25℃)에, 바람직하게는 약 20 내지 40초의 시간 주기 동안, 더 바람직하게는 약 25 내지 35초의 시간 주기 동안 노출시킴으로써 이뤄진다.
그 후, 상기 층으로 용매가 퍼들링된다. 바람직한 용매는 에틸 락테이트(ethyl lactate), 프로필렌 글리콜 모노메틸 에테르(propylene glycol monomethyl ether), 프로필렌 글리콜 모노메틸 에테르 아세테이트(propylene glycol monomethyl ether acetate) 및 이들로 이루어진 혼합물 중에서 선택될 수 있다. 상기 용매가 층에, 약 10 내지 60초의 시간 주기 동안, 더 바람직하게는 약 15 내지 55초 동안, 더더욱 바람직하게는 약 20 내지 45초 동안 접촉된다. 그 후, 스핀에 의해, 상기 용매는 약 1500 내지 2500rpm의 속도로 약 20 내지 40초의 시간 주기 동안 기판으로부터 제거된다.
용매가 제거된 후, 상기 조성물 층이 최종 경화 단계의 대상이 된다. 이 단계 동안, 상기 층이 실질적으로(즉, 약 98% 이상), 그리고 바람직하게는 완전히 경화되도록, 상기 층은 충분한 온도까지로, 그리고 충분한 시간 동안 가열된다. 통상적으로, 이는 상기 층을 약 195 내지 250℃의 온도까지로, 더 바람직하게는 약 205 내지 225℃의 온도까지로 가열하는 것을 포함할 것이다. 통상적인 가열 시간은 약 30 내지 90초이며, 더 바람직하게는 약 40 내지 80초이고, 훨씬 더 바람직하게는 약 55 내지 65초일 것이다.
부분 경화 후와 용매 접촉 전의 층의 두께를, 최종 경화 단계 후의 층의 두께에 비교하면, 용매 접촉 단계가, 부분적으로, 또는 전체적으로 제거된 조성물을 도출했음을 알 수 있다. 상기 용매 접촉 단계는, 바람직하게는, 용매 접촉의 초 당 약 40 내지 80Å의 속도로, 더 바람직하게는 초 당 약 50 내지 70Å의 속도로 조성물을 에칭한다.
본 발명의 공정은 부분 충전(즉, 구멍의 깊이의 약 35 내지 65%가 조성물로 충전되는 충전)과, 완전 충전(구멍 깊이의 약 95%가 조성물로 충전되는, 바람직하게는 약 100%가 조성물로 충전되는 충전) 모두에서 사용될 수 있다. 덧붙이자면, 본 발명의 방법은, 이전에는 성취되지 않은 특성을 갖는 듀얼 다마신 구조를 형성하기 위해 사용될 수 있다. 예를 들어, 본 발명의 방법에 따라 제조되는 구조물에서는, 매우 얇은 조성물 층을 사용함에도 불구하고 바이어스가 낮을 것이다. 구체적으로, 본 발명의 방법에 의해, 약 80㎚ 이하의 바이어스, 바람직하게는 약 65㎚ 이하의 바이어스, 더 바람직하게는 약 50㎚ 이하의 바이어스, 보다 더 바람직하게는 약 0 내지 35㎚의 바이어스를 갖는 층이 도출될 것이다. 덧붙이자면, 상기 층은 약 100㎚ 이하의 평균 두께를 가질 수 있으며, 바람직하게는 약 80㎚ 이하도 가능하며, 약 70㎚ 이하는 더 바람직하다. 종래 방법과는 다르게, 이러한 특성들이 동일한 조성물을 사용해 구현될 수 있다. 즉, 기판의 표면 상에 층을 형성하기 위해 사용되는 것과 동일한 조성물이, 콘택트와 비아 홀을 충전하기 위해 사용될 수 있다. 이에 따라 공정 조건이 눈에 띄게 개선된다.
본원에서 사용될 때, (1) 사이에 끼워 있는 특징부에 의해 서로 격리되지 않으며, (2) 서로에 대해 1,000㎚ 내에 위치하는 경계부를 갖는, 2개의 비아 홀의 중간 지점 근처의 하나의 포인트에서 층의 두께를 측정함으로써(엘립소미터-ellipsometer, 또는 그 밖의 다른 종래 장치를 이용하여), 층의 평균 두께가 결정된다. 이러한 측정이 웨이퍼(또는 본원에서 정의된 그 밖의 다른 영역) 위에서, 49회까지 반복되고, 측정값이 층의 평균 두께를 판단하도록 평균내어진다.
본원에서 사용될 때, 고립 영역(isolated region) 상의 층의 평균 두께로부터 밀집 영역(dense region) 상의 상기 층의 평균 두께를 뺌으로써, 바이어스가 결정된다. 상기 밀집 영역은 표면 영역의 약 50%가 비아 홀로 채워진 기판의 부분으로서 정의되며, 고립 영역은 표면 영역의 약 20% 이하가 비아 홀로 채워진 기판의 부분으로서 정의된다.
도 1은 종래 기술인, 광-흡수 성질이 없는 갭-충전 물질을 사용하는 비아-우선 듀얼 다마신 층을 도식한 도면이다.
도 2는 종래의 유기 하부 반사 방지 코팅인 갭-충전 디바이스를 도식한 도면이다.
도 3a ~ i는 본 발명에 따르는 듀얼 다마신 공정의 연속적인 단계를 도식한 도면이다.
도 4는 실시예 1의 샘플의 에칭-백 공정의 전과 후의 단면을 나타내는 SEM 사진이다.
도 5는 제어 샘플의 단면을 나타내는 SEM 사진이다.
도 6은 본 발명의 방법에 따르는 서로 다른 용매들을 비교하는 그래프이다.
도 7은 용매 에칭-백 단계에서 에틸 락테이트가 사용되는 본 발명의 공정에 따르는 비아 충전 데이터를 도식하는 그래프이다.
도 8은 용매 에칭-백 단계에서 에틸 락테이트가 사용되는 본 발명의 공정에 따르는 두께 데이터를 도식하는 그래프이다.
본 발명의 방법이 사용되어, 트렌치 패터닝을 위한 더 평탄한 토포그래피를 만들고, 트렌치 에칭 공정 동안 비아 홀의 바닥을 손상으로부터 보호할 수 있다.
도 3a-3i는 본 발명의 하나의 실시예를 더 상세하게 도시한다. 도 3a에서 나타나는 바와 같이, 전도성 구조물(40)을 갖는 기판(38)이 제공된다. 상기 기판(38)은 인터커넥트를 필요로 하는 디바이스 공정의 임의의 단계에서 임의의 적합한 반도성 물질이 포함된다. 상기 전도성 물질(40)은 전기 접촉이 요망되는 임의의 구조이다(예를 들어, 금속 선). 선택사항인 캡 층(42)이 기판(38) 위에 형성되어 금속이 그 위에 위치하는 층으로 확산되는 것을 방지한다. 그 후, 유전체 층(44, 46)이 형성되며, 상기 유전체 층(44, 46) 사이에, 선택사항으로서, 에칭 저지 층(48)이 적합한 물질(가령, 실리콘 니트라이드)로 형성될 수 있다. 상기 에칭 저지 층(48)은 트렌치의 에칭을 중단시키는 기능을 한다. 상기 유전체 층은 실리콘 다이옥사이드 같은 임의의 적합한 물질로 형성될 수 있다. 또 다른 실시예에서는 에칭 저지 층(48)이 생략되며, 오직 하나의 유전체 층만이 기판(38) 위에 형성되며, 상기 기판 위에 듀얼 다마신 구조물이 형성된다. 첫 번째 캡 층(42)과 유사한 물질로 만들어진 또 다른 선택사항적 캡 층(50)이 상부 유전체 층(46) 상에 증착되어, 아래 위치하는 층으로의 금속 확산을 방지할 수 있다. 이 층은 또한, 부분 비아 충전 적용을 위한 하드마스크(hardmask), 또는 에칭 저지 층으로서 기능할 수 있다.
도 3b는 선택적 캡 층(50) 위에 형성되는 패턴 처리된 포토레지스트(52)를 도시한다. 이 패턴 처리된 포토레지스트(52)는 제 1 비아 오프닝(54)을 형성한다. 상기 비아 오프닝(54)이 형성된 후, 도 3c에 나타난 바와 같이, 캡 층(50), 유전체 층(46), 에칭 저지 층(48) 및 유전체 층(44)이 에칭되어, 비아 홀(54)을 각각의 층으로 전사시켜, 캡 층(42)을 노출시킬 수 있다. 그 후 상기 캡 층(42)이 에칭되어 그 아래 위치한 전도성 층(40)이 노출될 수 있다. 또 다른 실시예에서, 비아가 캡 층(50)과 유전체 층(46)을 통과해서 에칭되며, 에칭 저지 층(48)에서 멈춘다. 다른 예에서는 상기 에칭 저지 층도 에칭될 수 있다.
두꺼운 갭-충전 물질, 즉 하부 반사 방지 코팅(56)이 상부 캡 층(50)에 도포되어, 비아를 충전한다. 도 3d에서 나타낸 바와 같이, 상기 갭-충전 물질, 즉 하부 반사 방지 코팅(56)은 토포그래피를 완전하게 평탄 처리할 만큼 충분히 두꺼워야 하며, 하부 반사 방지 코팅(56)의 두께가 약 150㎚ 이상일 때, 토포그래피는 완전히 평탄 처리된다. 그 후 하부 반사 방지 코팅(56)이 부분적으로 경화되고, PGMEA, 에틸 락테이트, PGME 같은 용매가 하부 반사 방지 코팅(56)에 도포된다. 상기 용매는 필름의 일부분을 제거하며, 상기 제거되는 부분은 용매가 하부 반사 방지 코팅(56)과 접촉하고 있는 시간에 의해, 또는 부분 경화 공정 시간에 의해 결정된다. 그 후, 도 3e에서 나타나는 바와 같이, 상기 용매가 제거되고, 하부 반사 방지 코팅이 완전 경화된다(56b). 기판 스택에 대한 최대 반사 제어를 제공하기 위해, 캡 층(50) 위의 최종 하부 반사 방지 코팅(56b)의 두께가 최적화된다. 또 다른 실시예에서, 비아 내에, 비아의 바닥을 보호하기 위한 일부분만 남겨지도록, 상기 하부 반사 방지 코팅(56)이 제거된다. 그 후, 제 2 패턴처리된 포토레지스트(58)가 완전 경화된 하부 반사 방지 코팅(56b)의 상부 상에 형성된다. 도 3f에서 나타나는 바와 같이, 상기 패턴은 트렌치(60)를 형성한다.
그 후, 에칭 저지 층(48)에서 중단되는 에칭에 의해 트렌치 패턴(60)이 캡 층(50)과 유전체 층(46)으로 전사된다. 갭-충전 물질, 즉 하부 반사 방지 코팅(56b)은 동시에 에칭되어버릴 것이고, 트렌치 에칭 후에, 비아 내에 하부 반사 방지 코팅(56c)이 남겨질 것이다. 패턴 처리된 포토레지스트(58b)는 부분적으로 제거될 것이나, 에칭 화학물에 따라 완전히 제거될 수도 있다. 도 3g에 나타낸 바와 같이, 캡 층(50)은 하드마스크나 에칭 저지 층으로서 기능한다.
잔여 패턴 처리된 포토레지스트(58b)와 하부 반사 방지 코팅(56c)은 종래의 애싱(ashing) 공정 및/또는 습식 세정 공정에 의해 제거된다(예를 들어, 오존처리된 물이나 산성 배쓰-acid bath). 그리고 캡 층(42)이 에칭되어 전도성 층(40)이 노출된다. 도 3h에 나타난 바와 같이, 에칭 저지 층(48)이 동시에 제거될 수 있다.
도 3i에서 나타낸 바와 같이, 듀얼 다마신 인터커넥트 구조의 전도성(가령, 금속) 층(62)이 유전체 층(46) 내에서 형성되고 유전체 층(44) 내의 비아 오프닝 내에도 형성된다. 전도성 층(40)과 전기적으로 연속인 층을 형성함으로써, 전도성 층(62)이 만들어진다. 상기 전도성 층(62)은 캡 층(50)에 맞춰 평탄화되거나, 상기 캡 층(50)이 제거된 경우, 유전체 층(46)에 맞춰 평탄화된다. 전도성 층(62)이 증착되기 전에, 선택사항적 장벽 층(도면상 도시되지 않음)이 비아의 측벽 상에 증착되어, 확산 장벽으로서 기능할 수 있다.
실험 1
용매로서 PGMEA를 사용하는 완전 충전
다양한 피치(pitch)와 직경을 갖는 에칭된 비아 어레이를 갖는 웨이퍼 상에 DUV52N(Brewer Science Inc., Rolla, MO)가 코팅되었다. 그 후, 상기 코팅된 웨이퍼는 130초동안 140℃에서 베이킹되었고, DUV52N의 층이 부분적으로 경화되었다. 그 후 웨이퍼가 21℃에서 30초 동안 냉각되었다. PGMEA가 웨이퍼 위로 35초동안 퍼들링되고 그 후 상기 웨이퍼가 30초 동안 2000rpm으로 스핀-회전되어 용매가 제거되었다. 마지막으로 205℃에서 60초 동안 베이킹됨에 따라 완전히 경화된 DUV52N 층이 도출되었다. 도 4의 SEM 사진을 보면, 용매 에칭 단계 전의 DUV52N 층의 두께가, 250㎚ 직경의 1:1 비아 배열의 경우 120㎚임을, 250㎚ 고립 피치 비아 배열의 경우 180㎚이며, 60㎚의 바이어스를 도출함을 알 수 있다. 용매 에칭 단계 후, 상기 두께는 밀집형 배열에서 68㎚로 감소, 고립형 배열에서는 125㎚로 감소하여, 57㎚의 바이어스를 도출했다.
실험 2
용매로서 PGME를 사용하는 부분 충전
DUV52N이 비아 배열 상에 코팅되고, 160℃에서 60초동안 베이킹되어, 하부 반사 방지 코팅 층이 부분적으로 경화되었다. 그 후 웨이퍼는 21℃에서 30초동안 냉각되었다. PGME가 웨이퍼 상으로 15초 동안 퍼들링되었다. 그 후 웨이퍼가 2000rpm으로 30초 동안 스핀-회전하여 용매가 제거된 후 205℃에서 60초동안 베이킹되는 마지막 경화 단계를 거쳤다. 용매 에칭 단계 전에, DUV52N의 두께는 밀집형 비아 배열의 경우 174㎚이고, 고립형 비아 배열의 경우 190㎚이었으며, 이는 16㎚의 바이어스를 반영하는 것이다. 용매 에칭-백(etch-back) 단계와 최종 경화 단계 후, 하부 반사 방지 코팅은 비아의 바닥에서만 발견되었다. 비아 내에 남아 있는 하부 반사 방지 코팅의 두께는 밀집형 비아 배열의 경우 52㎚이고, 고립형 비아 배열의 경우 120㎚이었으며 이는 78㎚의 바이어스를 도출한다.
실험 3
용매로서 PGME를 사용하는 부분 충전
DUV52N은 비아 배열 상에 코팅되어 160℃에서 60초 동안 베이킹되었다. 그 후 웨이퍼는 21℃에서 30초 동안 냉각되었다. PGME가 웨이퍼 상으로 45초 동안 퍼들링되었다. 그 후 용매를 제거하기 위해, 웨이퍼는 2000rpm으로 30초 동안 회전하였고, 205℃에서 60초 동안 베이킹되는 최종 경화 단계에 착수되었다. 용매 에칭 전의 DUV52N의 두께는 밀집형 비아 배열의 경우 174㎚이고, 이격형 비아 배열의 경우 190㎚이었다. 용매 에칭-백 단계와 경화 단계 후, 하부 반사 방지 코팅은 비아의 하부에서만, 밀집형 비아 배열의 경우 30㎚의 두께로, 이격형 비아 배열의 경우 90㎚의 두께로 발견되었다. 이것은 60㎚의 바이어스를 도출하였다.
실험 4
비교 비아-충전 물질
DUV52(Brewer Science Inc., Rolla, MO)가 비아 배열에 도포되어, 에칭-백 단계 후, DUV52N과 같은 두께(140㎚)의 층을 도출하였다. 완전 충전 공정에서, DUV52의 두께는 고립형 비아 배열의 경우 128㎚이며, 밀집형 비아 배열의 경우 12㎚이었다. 이는 실험 1에서 기재된 완전 충전 용매 에칭-백 공정의 바이어스인 57㎚보다 훨씬 더 큰 116㎚인 바이어스를 도출했다. 용매 에칭-백 공정은 완전 비아 충전 공정에서 비아 배열을 가로지르는 두께 바이어스를 최소 50%만큼 감소시켰다. 부분 충전 공정에서, DUV52 고립형-밀집형 배열 바이어스가 옥사이드의 상부에서는 81㎚이고 비아의 내부에서는 274㎚이었다. 종래의 하부 반사 방지 코팅 비아 충전 방법에 비교하면, 실험 2의 방법은 고립형-밀집형 비아 바이어스를 72% 감소시킴을 알 수 있다.
도 5는 DUV52N이 조성물로 사용되는 또 다른 비교 샘플을 도식한다. 어떤 용매 에칭-백 단계도 수행되지 않았다. 대신, DUV52N이 205℃에서 60초동안 베이킹되었다. 비아 깊이는 700㎚이었으며, 상기 비아의 직경은 250㎚이었다. 바이어스는 약 20㎚이며, 그 두께는 180㎚이상이었다.
실험 5
용매 에칭-백 단계 동안 서로 다른 용매(PGME, PGMEA, 에틸 락테이트)의 사용을 비교하기 위해 이 절차가 수행되었다. 서로 다른 용매들이 에칭률(etch rate)을 의미 있게 변화시키는지의 여부를 판단하기 위해, 각각의 용매에 대해, 부분 경화 단계를 위한 베이크 매트릭스(bake matrix)가 수행되었다. 최종 베이킹이 205℃에서 수행되었다. 이 절차를 위해, 두 베이킹의 베이킹 시간은 모두 60초로 고정되었으며, 용매 퍼들링 시간은 30초로 고정되었다. 용매 접촉 단계 전에, 웨이퍼는 21℃에서 30초 동안 냉각되고, 용매 접촉 후에, 상기 용매가 30초 동안 2000rpm의 속도로 제거되었다. 밀집형 비아 충전 퍼센트율인 도 6의 실선으로부터, 비아의 에칭율들은 매우 유사하고 거의 동일함을 알 수 있다. 점선은 고립형 비아 충전 바이어스를 나노미터 단위로 나타낸다. 용매들 간의 바이어스가 서로 유사하며, 통상 약 30 내지 40㎚이다. 또한 이러한 결과들에 의해, 부분 비아 충전 적용 예를 위한 가장 바람직한 공정 온도는 약 180 내지 190℃임을 알 수 있다.
실험 6
에틸 락테이트를 사용하는 적용 예
이 절차에서, 상기 베이킹 시간은 베이킹 온도(180 내지 190℃로 변화)에 따라 15 내지 120초로 변화되었고, 상기 베이킹 온도는 미세증분 형태로 단계적으로 증가되었다. DUV52N이 사용되는 조성물이었다. 나머지 조건은 21℃에서 30초 동안의 냉각, 30초 동안의 용매 퍼들링, 30초 동안 2000rpm의 회전 속도로의 용매 제거, 205℃에서 60초 동안의 최종 베이킹이었다.
도 7의 비아 충전 퍼센트율을 참조하면, 베이킹 온도가 더 낮을수록, 물질이 더 오래 베이킹되어야 동일한 결과를 도출할 수 있다. 예를 들어, 완전 충전, 또는 100% 충전은 190℃에서 약 30초동안 베이킹됨으로써 이뤄졌고, 180℃ 온도는 약 90초 동안의 베이킹 시간을 필요로 했다.
도 8은 밀집부 두께를 나타낸다. 웨이퍼 표면의 상부 상의 하부 반사 방지 코팅은 베이킹 온도와 시간에 따라 변화되었다. 40㎚ 이하의 고립부-밀집부 바이어스(iso-dense bias)의 경우, 약 60㎚의 두께에서만, 명확하게 개선된 에칭 균일성과 에칭 바이어스가 관찰되었다. 또한 종래의 공정에 비해, 감소된 바이어스는 더 큰 포토리소그래피 윈도우를 가능하게 한다. 이와 동시에, 각각의 기판에 대한 가장 바람직한 두께가 사용될 수 있고, 상기 두께는 장치 스핀 속도 한계에 관계없이 조정될 수 있다.
이 실험에서, 에틸 락테이트를 사용해서 데이터가 생성되었지만 그 밖의 다른 용매를 이용해서도 이와 유사한 결과들이 얻어졌다.

Claims (29)

  1. 듀얼 다마신 구조물(dual damascene structure)을 제조하는 방법에 있어서, 상기 방법은,
    하나의 표면을 가지며, 밀집 영역(dense region)과 고립 영역(isolated region)을 형성하는 복수의 토포그래피 특징부를 포함하는 기판을 제공하는 단계와,
    상기 토포그래피 특징부 중 일부, 또는 전부에 조성물을 도포하는 단계와,
    상기 조성물을 부분적으로 경화시키는 단계와,
    상기 부분적으로 경화된 조성물에 용매를 접촉시키는 단계로서, 상기 부분적으로 경화된 조성물의 일부를 제거하는 단계와,
    상기 부분적으로 경화된 조성물을 추가로 경화하는 단계
    를 포함하며, 상기 추가로 경화하는 단계 후, 상기 조성물은 상기 토포그래피 특징부 상에 층의 형태로 존재하며, 이때, 고립 영역 위의 층의 평균 두께와 밀집 영역 위의 층의 평균 두께의 차이는 80㎚ 이하인 것을 특징으로 하는 듀얼 다마신 구조물을 제조하는 방법.
  2. 제 1 항에 있어서, 상기 기판은 실리콘, 알루미늄, 텅스텐, 텅스텐 실리사이드, 갈륨 아르세나이드, 게르마늄, 탄탈륨, 탄탈륨 니트라이트 및 SiGe 중에서 선택되어지는 것을 특징으로 하는 듀얼 다마신 구조물을 제조하는 방법.
  3. 제 1 항에 있어서, 상기 조성물은 경화 온도를 가지며, 상기 부분 경화 단계는, 상기 경화 온도의 65 내지 95%의 온도로 상기 조성물을 가열하는 단계를 포함하는 것을 특징으로 하는 듀얼 다마신 구조물을 제조하는 방법.
  4. 제 1 항에 있어서, 상기 부분 경화 단계에 의해, 상기 조성물은 90% 이하로 경화되는 것을 특징으로 하는 듀얼 다마신 구조물을 제조하는 방법.
  5. 제 3 항에 있어서, 상기 조성물은 15 내지 90초의 시간 주기 동안 가열되는 것을 특징으로 하는 듀얼 다마신 구조물을 제조하는 방법.
  6. 제 3 항에 있어서, 상기 조성물은 140 내지 180℃의 온도로 가열되는 것을 특징으로 하는 듀얼 다마신 구조물을 제조하는 방법.
  7. 제 1 항에 있어서, 상기 도포하는 단계 후에, 상기 조성물은 하나의 층을 포함하며, 상기 접촉시키는 단계는 상기 층 상에 용매를 퍼들링(puddling)하는 단계를 포함하는 것을 특징으로 하는 듀얼 다마신 구조물을 제조하는 방법.
  8. 제 1 항에 있어서, 상기 접촉시키는 단계는, 10 내지 60초의 시간 주기 동안, 용매를 상기 조성물과 접촉시키는 단계를 포함하는 것을 특징으로 하는 듀얼 다마신 구조물을 제조하는 방법.
  9. 제 1 항에 있어서, 상기 용매는 에틸 락테이트, 프로필렌 글리콜 모노메틸 에테르, 프로필렌 글리콜 모노메틸 에테르 아세테이트 및 이들의 혼합물 중에서 선택되는 것을 특징으로 하는 듀얼 다마신 구조물을 제조하는 방법.
  10. 제 1 항에 있어서, 상기 접촉시키는 단계 전에, 상기 조성물은 평균 두께를 갖는 층을 포함하며, 상기 접촉시키는 단계에 의해, 상기 층은 용매 접촉시 초 당 40 내지 80Å 두께의 속도로 제거되는 것을 특징으로 하는 듀얼 다마신 구조물을 제조하는 방법.
  11. 제 1 항에 있어서,
    상기 경화 단계 후에 상기 조성물을 냉각시키는 단계
    를 더 포함하는 것을 특징으로 하는 듀얼 다마신 구조물을 제조하는 방법.
  12. 제 11 항에 있어서, 상기 냉각시키는 단계는 상기 조성물을 주변 환경(ambient condition)에 노출시키는 단계를 포함하는 것을 특징으로 하는 듀얼 다마신 구조물을 제조하는 방법.
  13. 제 12 항에 있어서, 상기 노출시키는 단계는 20 내지 40초의 시간 주기 동안 수행되는 것을 특징으로 하는 듀얼 다마신 구조물을 제조하는 방법.
  14. 제 1 항에 있어서, 상기 추가로 경화하는 단계는, 부분 경화된 조성물을 추가로 경화시키기 위한 온도와 시간으로, 상기 부분 경화된 조성물을 가열하는 단계를 포함하는 것을 특징으로 하는 듀얼 다마신 구조물을 제조하는 방법.
  15. 제 14 항에 있어서, 상기 추가로 경화하는 단계에 의해, 상기 부분 경화된 조성물은 98% 이상 경화되는 것을 특징으로 하는 듀얼 다마신 구조물을 제조하는 방법.
  16. 제 1 항에 있어서, 상기 추가로 경화하는 단계는, 195 내지 250℃의 온도로 상기 부분 경화된 조성물을 가열하는 단계를 포함하는 것을 특징으로 하는 듀얼 다마신 구조물을 제조하는 방법.
  17. 제 1 항에 있어서, 상기 추가로 경화하는 단계는, 30 내지 90초의 시간 주기 동안 상기 부분 경화된 조성물을 가열하는 단계를 포함하는 것을 특징으로 하는 듀얼 다마신 구조물을 제조하는 방법.
  18. 제 1 항에 있어서,
    상기 기판은 비아 홀(via hole)을 형성하는 구조물을 더 포함하며, 상기 구조물은 측벽과 바닥 벽을 포함하고,
    상기 도포하는 단계는 상기 비아 홀의 측벽과 바닥 벽의 부분, 또는 전체에 조성물을 도포하는 단계를 포함하는 것을 특징으로 하는 듀얼 다마신 구조물을 제조하는 방법.
  19. 제 18 항에 있어서, 상기 도포하는 단계 후에, 상기 비아 홀은 상기 조성물로 95% 이상 충전되는 것을 특징으로 하는 듀얼 다마신 구조물을 제조하는 방법.
  20. 삭제
  21. 제 1 항에 있어서, 상기 추가로 경화하는 단계 후, 상기 조성물의 층은 100㎚ 이하의 평균 두께를 갖는 것을 특징으로 하는 듀얼 다마신 구조물을 제조하는 방법.
  22. 삭제
  23. 삭제
  24. 듀얼 다마신 구조물(dual damascene structure)에 있어서, 상기 구조물은
    복수의 토포그래피 특징부를 포함하는 표면을 갖는 기판으로서, 이때 상기 토포그래피 특징부는 상기 기판 상에 밀집 영역(dense region)과 고립 영역(isolated region)을 형성하는 상기 기판과,
    상기 기판 표면에 이웃하는 조성물의 층으로서, 상기 층은 100㎚ 이하의 평균 두께를 갖는 특징의 상기 조성물의 층
    을 포함하며, 상기 고립 영역 위의 층의 평균 두께와 상기 밀집 영역 위의 층의 평균 두께의 차이는 80㎚이하인 것을 특징으로 하는 듀얼 다마신 구조물.
  25. 제 24 항에 있어서, 상기 평균 두께는 80㎚ 이하임을 특징으로 하는 듀얼 다마신 구조물.
  26. 제 24 항에 있어서, 상기 차이는 65㎚ 이하임을 특징으로 하는 듀얼 다마신 구조물.
  27. 제 24 항에 있어서, 상기 기판은 실리콘, 알루미늄, 텅스텐, 텅스텐 실리사이드, 갈륨 아르세나이드, 게르마늄, 탄탈륨, 탄탈륨 니트라이트 및 SiGe 중에서 선택되어지는 것을 특징으로 하는 듀얼 다마신 구조물.
  28. 제 24 항에 있어서, 상기 토포그래피 특징부는 상기 기판 내에 비아 홀(via hole)을 형성하는 구조물을 포함하며, 상기 비아 홀은 상기 조성물로 95% 이상 충전됨을 특징으로 하는 듀얼 다마신 구조물.
  29. 제 24 항에 있어서, 상기 층은 경화된 조성물을 포함하는 것을 특징으로 하는 듀얼 다마신 구조물.
KR1020067005363A 2003-09-19 2004-09-17 비아-우선 듀얼 다마신 인터커넥트를 형성하는 구조 충전 방법 KR101103922B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US50436803P 2003-09-19 2003-09-19
US60/504,368 2003-09-19
US10/943,033 US7348281B2 (en) 2003-09-19 2004-09-16 Method of filling structures for forming via-first dual damascene interconnects
US10/943,033 2004-09-16
PCT/US2004/030816 WO2005029556A2 (en) 2003-09-19 2004-09-17 Method of filling structures for forming via-first dual damascene interconnects

Publications (2)

Publication Number Publication Date
KR20060061851A KR20060061851A (ko) 2006-06-08
KR101103922B1 true KR101103922B1 (ko) 2012-01-12

Family

ID=34381118

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020067005363A KR101103922B1 (ko) 2003-09-19 2004-09-17 비아-우선 듀얼 다마신 인터커넥트를 형성하는 구조 충전 방법

Country Status (7)

Country Link
US (2) US7348281B2 (ko)
EP (1) EP1665389B1 (ko)
JP (1) JP5060129B2 (ko)
KR (1) KR101103922B1 (ko)
SG (1) SG146661A1 (ko)
TW (1) TWI360178B (ko)
WO (1) WO2005029556A2 (ko)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100600044B1 (ko) * 2005-06-30 2006-07-13 주식회사 하이닉스반도체 리세스게이트를 구비한 반도체소자의 제조 방법
DE102005030588B4 (de) * 2005-06-30 2008-10-16 Advanced Micro Devices, Inc., Sunnyvale Technik zum Reduzieren des Ätzschadens während der Herstellung von Kontaktdurchführungen und Gräben in Zwischenschichtdielektrika
US7368393B2 (en) * 2006-04-20 2008-05-06 International Business Machines Corporation Chemical oxide removal of plasma damaged SiCOH low k dielectrics
US7566652B2 (en) * 2006-07-24 2009-07-28 Texas Instruments Incorporated Electrically inactive via for electromigration reliability improvement
US7838415B2 (en) 2007-01-16 2010-11-23 United Microelectronics Corp. Method of fabricating dual damascene structure
KR100854863B1 (ko) * 2007-06-29 2008-08-28 주식회사 하이닉스반도체 반도체 소자의 제조방법
US20090023283A1 (en) * 2007-07-17 2009-01-22 United Microelectronics Corp. Interconnection process
KR101616044B1 (ko) * 2009-07-03 2016-04-28 삼성전자주식회사 무전해 도금에 의해 형성된 랜딩 패드를 포함한 반도체 소자
US8912093B2 (en) * 2013-04-18 2014-12-16 Spansion Llc Die seal layout for VFTL dual damascene in a semiconductor device
US9093387B1 (en) * 2014-01-08 2015-07-28 International Business Machines Corporation Metallic mask patterning process for minimizing collateral etch of an underlayer
US9281192B2 (en) 2014-03-13 2016-03-08 Taiwan Semiconductor Manufacturing Co., Ltd. CMP-friendly coatings for planar recessing or removing of variable-height layers
US9236446B2 (en) * 2014-03-13 2016-01-12 Taiwan Semiconductor Manufacturing Co., Ltd. Barc-assisted process for planar recessing or removing of variable-height layers
US9583485B2 (en) 2015-05-15 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistor (FinFET) device structure with uneven gate structure and method for forming the same
US9536964B2 (en) * 2015-05-29 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming via profile of interconnect structure of semiconductor device structure
US9595473B2 (en) 2015-06-01 2017-03-14 International Business Machines Corporation Critical dimension shrink through selective metal growth on metal hardmask sidewalls
US10854451B2 (en) 2015-06-22 2020-12-01 Brewer Science, Inc. Superplanarizing spin-on carbon materials
KR102421731B1 (ko) 2015-07-31 2022-07-18 삼성전자주식회사 반도체 소자의 배선 형성 방법
US10649328B2 (en) 2016-03-11 2020-05-12 Inpria Corporation Pre-patterned lithography templates, processes based on radiation patterning using the templates and processes to form the templates
US9859208B1 (en) 2016-09-18 2018-01-02 International Business Machines Corporation Bottom self-aligned via
KR102592854B1 (ko) 2018-04-06 2023-10-20 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN109037040B (zh) * 2018-07-13 2021-02-02 上海华力集成电路制造有限公司 提高双大马士革刻蚀次沟槽工艺窗口的方法
US10832945B2 (en) 2019-02-15 2020-11-10 International Business Machines Corporation Techniques to improve critical dimension width and depth uniformity between features with different layout densities
US11171052B2 (en) 2019-04-29 2021-11-09 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of forming interconnect structures with selectively deposited pillars and structures formed thereby
US11024533B2 (en) * 2019-05-16 2021-06-01 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of forming interconnect structures using via holes filled with dielectric film
KR20230005970A (ko) 2020-05-06 2023-01-10 인프리아 코포레이션 중간 고정 단계가 있는 유기금속 광패턴가능 층을 사용한 다중 패터닝
CN111933580B (zh) * 2020-09-25 2021-02-19 晶芯成(北京)科技有限公司 一种半导体结构的制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020016073A1 (en) * 2000-08-04 2002-02-07 Hitachi, Ltd. Methods of polishing, interconnect-fabrication, and producing semiconductor devices
US20020110665A1 (en) * 2000-04-24 2002-08-15 Shipley Company, L.L.C. Aperture fill
US20030054616A1 (en) * 2001-08-29 2003-03-20 Honeywell International Inc. Electronic devices and methods of manufacture
US20060197678A1 (en) * 2003-05-20 2006-09-07 David Silvers Wireless well communication system and method

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4260675A (en) * 1979-05-10 1981-04-07 Sullivan Donald F Photoprinting plate and method of preparing printed circuit board solder masks therewith
US5091047A (en) 1986-09-11 1992-02-25 National Semiconductor Corp. Plasma etching using a bilayer mask
US5149662A (en) * 1991-03-27 1992-09-22 Integrated System Assemblies Corporation Methods for testing and burn-in of integrated circuit chips
US5455459A (en) * 1992-03-27 1995-10-03 Martin Marietta Corporation Reconstructable interconnect structure for electronic circuits
US5476816A (en) 1994-03-28 1995-12-19 Motorola, Inc. Process for etching an insulating layer after a metal etching step
US5827781A (en) * 1996-07-17 1998-10-27 Micron Technology, Inc. Planarization slurry including a dispersant and method of using same
US6015520A (en) 1997-05-15 2000-01-18 International Business Machines Corporation Method for filling holes in printed wiring boards
US6008540A (en) * 1997-05-28 1999-12-28 Texas Instruments Incorporated Integrated circuit dielectric and method
JPH1158056A (ja) * 1997-08-12 1999-03-02 Nec Corp レーザテクスチャー加工装置
JPH1184688A (ja) * 1997-09-05 1999-03-26 Tokyo Ohka Kogyo Co Ltd リソグラフィー用リンス液及びそれを用いた基板の処理方法
JP3107047B2 (ja) * 1998-05-28 2000-11-06 日本電気株式会社 半導体装置の製造方法
US6165892A (en) * 1998-07-31 2000-12-26 Kulicke & Soffa Holdings, Inc. Method of planarizing thin film layers deposited over a common circuit base
US6407009B1 (en) 1998-11-12 2002-06-18 Advanced Micro Devices, Inc. Methods of manufacture of uniform spin-on films
US6225240B1 (en) 1998-11-12 2001-05-01 Advanced Micro Devices, Inc. Rapid acceleration methods for global planarization of spin-on films
US6162587A (en) 1998-12-01 2000-12-19 Advanced Micro Devices Thin resist with transition metal hard mask for via etch application
US6165695A (en) 1998-12-01 2000-12-26 Advanced Micro Devices, Inc. Thin resist with amorphous silicon hard mask for via etch application
US6127070A (en) 1998-12-01 2000-10-03 Advanced Micro Devices, Inc. Thin resist with nitride hard mask for via etch application
US6156658A (en) 1998-12-02 2000-12-05 Advanced Micro Devices, Inc. Ultra-thin resist and silicon/oxide hard mask for metal etch
US6306560B1 (en) 1998-12-02 2001-10-23 Advanced Micro Devices, Inc. Ultra-thin resist and SiON/oxide hard mask for metal etch
US6171763B1 (en) 1998-12-02 2001-01-09 Advanced Micro Devices, Inc. Ultra-thin resist and oxide/nitride hard mask for metal etch
US6200907B1 (en) 1998-12-02 2001-03-13 Advanced Micro Devices, Inc. Ultra-thin resist and barrier metal/oxide hard mask for metal etch
US6020269A (en) 1998-12-02 2000-02-01 Advanced Micro Devices, Inc. Ultra-thin resist and nitride/oxide hard mask for metal etch
US6309926B1 (en) 1998-12-04 2001-10-30 Advanced Micro Devices Thin resist with nitride hard mask for gate etch application
TW406369B (en) * 1998-12-18 2000-09-21 United Microelectronics Corp Method for manufacturing damascene
JP4082812B2 (ja) * 1998-12-21 2008-04-30 富士通株式会社 半導体装置の製造方法および多層配線構造の形成方法
US6107177A (en) * 1999-08-25 2000-08-22 Siemens Aktienesellschaft Silylation method for reducing critical dimension loss and resist loss
KR100708491B1 (ko) 1999-08-26 2007-04-16 브레우어 사이언스 인코포레이션 듀얼 다마신 공정을 위한 개선된 충전 조성물을 포함하는 기판구조체, 충전조성물의 도포방법, 충전조성물의 적합성 결정방법, 및 전구체 구조체
TW439118B (en) 2000-02-10 2001-06-07 Winbond Electronics Corp Multilayer thin photoresist process
US6477031B1 (en) 2000-03-22 2002-11-05 Tdk Corporation Electronic component for high frequency signals and method for fabricating the same
US6606793B1 (en) 2000-07-31 2003-08-19 Motorola, Inc. Printed circuit board comprising embedded capacitor and method of same
US6323123B1 (en) 2000-09-06 2001-11-27 United Microelectronics Corp. Low-K dual damascene integration process
US6455416B1 (en) 2000-10-24 2002-09-24 Advanced Micro Devices, Inc. Developer soluble dyed BARC for dual damascene process
US6451712B1 (en) * 2000-12-18 2002-09-17 International Business Machines Corporation Method for forming a porous dielectric material layer in a semiconductor device and device formed
US6486059B2 (en) * 2001-04-19 2002-11-26 Silicon Intergrated Systems Corp. Dual damascene process using an oxide liner for a dielectric barrier layer
US6680252B2 (en) * 2001-05-15 2004-01-20 United Microelectronics Corp. Method for planarizing barc layer in dual damascene process
US6815331B2 (en) * 2001-05-17 2004-11-09 Samsung Electronics Co., Ltd. Method for forming metal wiring layer of semiconductor device
US6458705B1 (en) 2001-06-06 2002-10-01 United Microelectronics Corp. Method for forming via-first dual damascene interconnect structure
US6624068B2 (en) 2001-08-24 2003-09-23 Texas Instruments Incorporated Polysilicon processing using an anti-reflective dual layer hardmask for 193 nm lithography
JP3813562B2 (ja) * 2002-03-15 2006-08-23 富士通株式会社 半導体装置及びその製造方法
JP2003303883A (ja) * 2002-04-12 2003-10-24 Sharp Corp 配線の形成方法
US6852619B2 (en) * 2002-05-31 2005-02-08 Sharp Kabushiki Kaisha Dual damascene semiconductor devices
US6638853B1 (en) 2002-07-03 2003-10-28 Taiwan Semiconductor Manufacturing Co. Ltd. Method for avoiding photoresist resist residue on semioconductor feature sidewalls
JP2004265990A (ja) * 2003-02-28 2004-09-24 Matsushita Electric Ind Co Ltd 配線の形成方法
US6858528B2 (en) 2003-03-20 2005-02-22 Intel Corporation Composite sacrificial material
US6913994B2 (en) * 2003-04-09 2005-07-05 Agency For Science, Technology And Research Method to form Cu/OSG dual damascene structure for high performance and reliable interconnects
US6846748B2 (en) * 2003-05-01 2005-01-25 United Microeletronics Corp. Method for removing photoresist

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020110665A1 (en) * 2000-04-24 2002-08-15 Shipley Company, L.L.C. Aperture fill
US20020016073A1 (en) * 2000-08-04 2002-02-07 Hitachi, Ltd. Methods of polishing, interconnect-fabrication, and producing semiconductor devices
US20030054616A1 (en) * 2001-08-29 2003-03-20 Honeywell International Inc. Electronic devices and methods of manufacture
US20060197678A1 (en) * 2003-05-20 2006-09-07 David Silvers Wireless well communication system and method

Also Published As

Publication number Publication date
JP5060129B2 (ja) 2012-10-31
US20070123036A1 (en) 2007-05-31
US20050118800A1 (en) 2005-06-02
WO2005029556A3 (en) 2007-05-03
JP2007514291A (ja) 2007-05-31
EP1665389A2 (en) 2006-06-07
TWI360178B (en) 2012-03-11
US7602066B2 (en) 2009-10-13
TW200518222A (en) 2005-06-01
EP1665389A4 (en) 2008-12-24
KR20060061851A (ko) 2006-06-08
EP1665389B1 (en) 2018-01-10
US7348281B2 (en) 2008-03-25
SG146661A1 (en) 2008-10-30
WO2005029556A2 (en) 2005-03-31

Similar Documents

Publication Publication Date Title
KR101103922B1 (ko) 비아-우선 듀얼 다마신 인터커넥트를 형성하는 구조 충전 방법
US7026237B2 (en) Fill material for dual damascene processes
US7192863B2 (en) Method of eliminating etch ridges in a dual damascene process
US6319821B1 (en) Dual damascene approach for small geometry dimension
US6184142B1 (en) Process for low k organic dielectric film etch
CA1244145A (en) Process for forming planar chip-level wiring
JP2000260870A (ja) ドライエッチングを用いた半導体装置の製造方法
US6680252B2 (en) Method for planarizing barc layer in dual damascene process
US6362093B1 (en) Dual damascene method employing sacrificial via fill layer
JP2005328065A (ja) デュアルダマシン配線の形成方法
US20070004193A1 (en) Method for reworking low-k dual damascene photo resist
US6861376B1 (en) Photoresist scum free process for via first dual damascene process
US7196002B2 (en) Method of making dual damascene with via etch through
US20040097069A1 (en) Gap-filling process
US7998318B2 (en) Crosslinkable fill compositions for uniformly protecting via and contact holes
JP3941485B2 (ja) 多層配線形成方法及び半導体素子の製造方法
US7135406B2 (en) Method for damascene formation using plug materials having varied etching rates
KR100364812B1 (ko) 반도체 소자의 제조방법
KR100290466B1 (ko) 반도체소자의 제조방법
US10340182B2 (en) Enhanced via fill material and processing for dual damscene integration
KR100481889B1 (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20141223

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20151217

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20161220

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20171226

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20181220

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20191219

Year of fee payment: 9