JP5060129B2 - ビア・ファースト・デュアルダマシン相互接続配線形成のための構造体充填方法 - Google Patents

ビア・ファースト・デュアルダマシン相互接続配線形成のための構造体充填方法 Download PDF

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Description

本願は２００３年９月１９日に出願した仮出願である出願番号第６０／５０４３６８号、発明の名称"METHOD OF FILLING STRUCTURES FOR FORMING VIA-FIRST DUAL DAMASCENE INTERCONNECTS" を基に優先権主張するものである。
本発明は部分硬化工程、溶剤エッチング工程、および最終硬化工程を用いた新規デュアルダマシンプロセスに関するものである。これらの方法により起伏に富んだ表面上でも偏向の小さい、極めて薄い硬化処理層が得られる。
集積回路デバイスの微細化に伴い、より微小でパターン完成度の向上した多層相互接続への需要が高まっている。デザインルールにより集積回路素子が益々微細化する中で、ダマシン集積法は基板上に、より高度のチップ密度を実現するための一手段である。ダマシンプロセスでは、相互接続のための金属層をエッチングする必要がなく、より高密度の配線が可能となり、また誘電充填材も不要となる。
ダマシンプロセスは大きくシングルダマシンとデュアルダマシンの２つに分類される。シングルダマシンプロセスでは、導電プラグを誘電層を貫通して形成し、その下の導電層に通電するよう構成することにより相互接続を構築する。このとき、誘電層がもうひとつ形成され、実際の相互接続配線の金属被覆は第2の層にパターン形成される。デュアルダマシンプロセスではシングルダマシンプロセスに比べ、より小さい多層相互接続が構築される。ビアおよびトレンチパターンは単一の誘電層にまとめて形成され、金属等の導電材が一工程で充填される。デュアルダマシンプロセスでは工程数が少なくより小型でより複雑な集積回路デバイスの形成が可能となり、製造が簡素化され、製造費も低減される。
デュアルダマシンプロセスには上記の長所があるが、パターン表面形状とより複雑な積層のため、パターン工程とエッチング工程がより困難となっている。このような問題に対処するため自己整合デュアルダマシン、トレンチファーストデュアルダマシンおよびビア・ファースト・デュアルダマシンプロセスなどの技術が開発されている。自己整合デュアルダマシンは、反射防止層として機能する厚い中間層、完全に近いトレンチ（配線溝）とビア（配線接続孔）の相互位置決め、誘電層とエッチストップ層間に極めて高度の選択性が要求されるため、その応用には限界がある。トレンチファーストデュアルダマシンでは先ずトレンチのマスキングとエッチングが行なわれ、続いて新たにエッチングされたトレンチに対しビアパターンの位置決めが行われる。トレンチファーストデュアルダマシンを順調に行うには、トレンチが極めて均一であることと、ビアの厳格な寸法維持が要求され、ひいては誘電層とエッチストップ層間の選択性も高くなる。エッチストップ層を用いるということから誘電体の誘電率を高めることもあり、これがデバイスの不具合につながる可能性もある。
ビア・ファースト・デュアルダマシンは、ビアが総積層の最上面に形成されるため、幾分か簡素な技術である。ビアがエッチングされるとリソグラフィー工程を経て、トレンチパターンが形成される。ビア・ファースト・デュアルダマシンではトレンチエッチング工程時ビア底部を保護し、表面を平坦化してトレンチパターン形成を容易にする充填組成物が要求される。一般的にビア・ファースト・デュアルダマシンプロセスでは部分充填と完全充填の２つの技術が用いられる。部分充填工程では間隙充填材はビア孔の底部だけを保護するため、被覆と深度の恒常的な管理が要求される。完全充填工程ではビアは完全に充填され、層は平坦化される。エッチング工程は最上層で行われる。フォトレジストパターン形成時、下層に在る部材からの反射を反射防止膜により制御し、フォトレジストパターンの歪みを防止することが必要である。間隙充填材に適度の光吸収特性が欠けている場合、通常トレンチパターン形成にはフォトレジストを塗布する前にハードマスク層内に反射防止膜を組み込むか、間隙充填材を反射防止膜で覆うことが要求される。これらの追加層のために作業工程が複雑になり、製造コストは増加する。
典型的なビア・ファースト・デュアルダマシンプロセスを図１に示す。誘電層１０が導電層１４を有する基板１２に載置されている。ビア１７は光吸収特性のない間隙充填材１６でほぼ充填されている。ハードマスク層１８と底部反射防止膜２０が反射制御のために追加され、パターン形成されたフォトレジスト２２によりトレンチが誘電層１０にエッチングされる。
光吸収特性と平坦化特性がよい間隙充填材を使用すると作業工程が簡素化するが、従来の有機底部反射防止膜にはこのような特性はない。底部反射防止膜の被覆特性はパターンの密度と寸法により異なる。パターン密度が相違すると結果的に底部反射防止膜が高密度デバイスパターンより低密度デバイスパターンでより深くなるような低密度・高密度間偏向となる。極めて厚い底部反射防止膜を用いてこの問題に対処することも可能であるが、フォトレジスト層への塗布とパターン形成が可能となるまで層を平坦化し、より使用に適した厚さまで薄くするための煩雑なブランケットエッチング工程が必要となる。また製造工程も増え、ウェハをエッチングベイとリソグラフィベイの間で移送することが必要になることもある。また被膜が厚いと、フォトレジストと底部反射膜との間の高いエッチ選択性が要求されるが、これはエッチの化学特性あるいはフォトレジストと底部反射防止膜の化学特性により達成できない場合がある。図２は導電層３０のある基板２８上に形成された、ビア孔２６を有する誘電層２４を示し、従来の間隙充填・底部反射防止膜３２で被覆されている。同図は高密度領域での不完全充填、不均一充填３４および底部反射防止膜３６内の空洞を示している。
ブランケットエッチ工程ではエッチング工程の後、素子パターンにデブリが残ることがあり、これにより導電性の低下や素子の不具合が生じることもある。そのようなデブリを除去するには時間のかかる水洗いが必要となるが、それでも除去しきれないこともある。また底部反射防止膜が厚いとトレンチとビアに境界問題が生じることもある。底部反射防止膜と誘電材は相互に接触すると化学反応を起こし、ビア内部に薄い残留物が形成される。残留物によりトレンチのエッチングが不完全となりデバイスパターンの完成度が低下する。ビア・ファースト・デュアルダマシンプロセスにはこのような問題点があるため、製造工数を低減し、デブリと境界の問題を解決し、高密度および低密度デバイスパターンの充填がより均一な底部反射防止膜の使用方法の需要が高まっている。
本発明はデュアルダマシン構造を形成するための新規な方法に関するものである。本発明の方法は組成物を基板に塗布（スピン塗布などにより）し、基板表面に同組成物の層を形成することを含む。続いて組成物層を部分的に硬化し、溶剤を部分硬化層上に付加する。溶剤を部分硬化層から（スピンなどにより）除去し、同層を更に硬化させ、偏向が極めて小さい薄層を生成する。
より詳細には、使用する基板には（例えば接点孔、ビア孔、隆起したパターン、トレンチなどの）表面形状があることが望ましい。この表面形状は直接基板表面上にあるか、あるいは基板表面上に形成された別の材質の単数若しくは複数の層にあればよい。基板は超小型電子基板であればいずれでもよいが、好ましい基板としてはデュアルダマシン構造体に一般的に使用される基板が含まれ、特に好ましい基板はシリコン、アルミニウム、タングステン、ケイ化タングステン、ガリウム砒素、ゲルマニウム、タンタル、亜硝酸タンタルおよびシリコンゲルマニウムから成るグループから選択される。
使用する組成物は従来の反射防止膜および/または間隙充填組成物を含み、適した架橋結合組成物であればいずれでもよい。一般的にこれらの組成物には高分子接着剤、架橋結合剤（分離した組成物として、あるいは高分子接着剤に組み込んで）、触媒、および溶剤系に溶解あるいは分散したその他任意の構成成分が含まれる。この組成物は最終的な用途に応じて任意の平均厚さで基板に塗布することができるが、最初は一般的には約２００〜３００ｎｍの厚さで塗布する。
基板に塗布した後、組成物を部分的に硬化する。即ち、組成物を９０％未満硬化するが、好ましくは４０〜６０％硬化する。これは一般的には組成物を加熱することにより行う。最も好ましい硬化方法では組成物を組成物の硬化温度の約６５〜９５％で加熱し、好ましくは約７０％〜９０％で、更により好ましくは約７８〜８８％で加熱する。現在入手可能な組成物の多くは、この温度は約１４０〜１８０℃であるが、好ましくは約１５０〜１６５℃である。加熱工程は好ましくは約１５〜９０秒間行い、より好ましくは約３０〜８０秒間、更により好ましくは約５０〜７０秒間行う。
組成物層を部分的に硬化した後、同層を冷却することが望ましい。この冷却は同層を好ましくは約２０〜４０秒間、より好ましくは約２５〜３５秒間、室温（例えば２０〜２５℃）にさらして行うことが望ましい。
続いて溶剤を同層上に付加する。好ましい溶剤には乳酸エチル、プロピレン・グリコール・モノメチル・エーテル（ＰＧＭＥ）、プロピレン・グリコール・モノメチル・エーテル・アセテート（ＰＧＭＥＡ）、およびこれらの混合物が含まれる。溶剤は同層に約１０〜６０秒間、好ましくは約１５〜５５秒間、更により好ましくは約２０〜４５秒間接触させることが望ましい。次に溶剤を好ましくは約１，５００〜２，５００ｒｐｍで約２０〜４０秒間回転させて基板から除去することが望ましい。
溶剤を除去した後、組成物層を最終硬化工程で処理する。同工程では、層は充分な時間をかけて、充分な温度まで加熱し、少なくとも実質的に（即ち少なくとも約９８％）、好ましくは完全に層を硬化する。一般的にこの工程では、層を約１９５〜２５０℃の温度まで、より好ましくは約２０５〜２２５℃まで加熱する。一般的な加熱時間は約３０〜９０秒、より好ましくは４０〜８０秒、更により好ましくは５５〜６５秒である。
部分硬化後、溶剤との接触前の層の厚さを最終硬化処理後の層の厚さと比較すると溶剤との接触により組成物が少なくとも部分的に除去されたことがわかる。溶剤接触工程では溶剤接触1秒当たり約４０〜８０Åの厚さで、より好ましくは溶剤接触１秒当たり約５０〜７０Åの厚さで組成物をエッチングすることが望ましい。
本発明の方法は部分充填（即ち孔の深さの約３５〜６５％が組成物で充填される）と完全充填（即ち少なくとも孔の深さの約９５％、好ましくは約１００％が組成物で充填される）の双方に利用することができる。更に本発明の方法はこれまで達成されなかった特性を有するデュアルダマシン構造を形成するのに用いることができる。例えば本発明の方法により生成した構造体は極薄の組成物層でも偏向が小さい。具体的には本発明の方法によれば、各層の偏向は約８０ｎｍ未満、好ましくは約６５ｎｍ未満、より好ましくは約５０ｎｍ未満、更により好ましくは約０〜３５ｎｍとなる。更に各層の平均の厚さは約１００ｎｍ未満、より好ましくは約８０ｎｍ未満、更により好ましくは約７０ｎｍ未満となる。従来の方法と異なり、同じ組成物を用いてこれらの特性を得ることが可能である。即ち基板表面上に層を形成するのに用いるのと同じ組成物を用いて接点およびビア孔を充填することができる。これにより処理条件を著しく改善することができる。
本願においては層の平均厚さは１）相互の間に介在するパターンにより分離されておらず（２）相互の境界が相互から１，０００ｎｍ以内の距離にある２つのビア孔の中間付近の層厚さを（偏光解析器またはその他の従来装置を用いて）計測することにより決定する。これらの計測はひとつのウェハ（または本明細書で定義するその他の領域）に対し繰り返し４９回行い、計測値を平均して層の平均厚さを決定する。
本願においては、偏向は高密度領域での層の平均厚さを同層の低密度領域の平均厚さから差し引いた値である。高密度領域とは表面積の少なくとも約５０％がビア孔で充填されている基板部分であり、低密度領域とは表面積の少なくとも約２０％未満がビア孔で充填されている基板部分のことである。
本発明はトレンチパターン形成のためにより平坦な表面形状を造り、またトレンチエッチ工程においてビア孔の底部を損傷から保護するために用いることができる。
図３ａ−３ｉは本発明の実施形態をより詳細に示すものである。図３ａは導電構造４０を有する基板３８を示す。基板３８は相互接続を必要とするデバイス処理工程の任意の段階における任意の半導体材である。導電材４０は電気接点が要求される任意の構造体（例えば金属線）である。オプションのキャップ層４２が基板３８上に形成されていて、金属がその上層に拡散するのを防止している。誘電層４４，４６にはオプションの、適当な材料（例えば窒化ケイ素）のエッチストップ層４８が介在している。エッチストップ層４８はトレンチエッチを停止する働きをする。誘電層は適宜、任意の材料（例えば二酸化ケイ素）で形成する。別の実施形態ではエッチストップ層４８はなく、誘電層はひとつだけ基板３８上に形成され、デュアルダマシン構造を構築している。第１のキャップ層４２と同材料のオプションのキャップ層５０を最上層の誘電層４６上に載置し、その下の各層に金属が拡散するのを防ぐようにしてもよい。この層は部分ビア充填の際のハードマスクあるいはエッチストップとして機能させてもよい。
図３ｂにおいて、パターン形成されたフォトレジスト５２がオプションのキャップ層５０上に形成されている。このパターン形成されたフォトレジスト５２には第１のビア孔５４が規定されている。ビア孔５４の形成後、キャップ層５０、誘電層４６、エッチストップ層４８、および誘電層４４がエッチングされ、図３ｃに示すように、ビア孔５４が各層に転写されキャップ層４２が露出する。またキャップ層４２もエッチングし、その下層の導電層４０が露出するようにしてもよい。別の実施形態では、ビアはキャップ層５０と誘電層４６を貫通してエッチングされ、エッチストップ層４８で止まる。用例によってはエッチストップもエッチングしてもよい。
厚目の間隙充填底部反射防止膜５６を最上のキャップ層５０に付加しビアを充填する。間隙充填底部反射防止膜５６は表面形状を完全に平坦化するのに充分厚いものとし、図３ｄに示すように間隙充填底部反射防止膜５６が約１５０ｎｍより厚ければそれは可能となる。続いて底部反射防止膜５６の部分硬化処理の後、溶剤（例えばＰＧＭＥＡ、乳酸エチル、ＰＧＭＥ）を底部反射防止膜５６に施す。溶剤が膜の一部を除去する。同部分は溶剤が底部反射防止膜５６と接触している時間と部分硬化工程とにより規定される。続いて溶剤が除去され図３ｅに示すように底部反射防止膜が完全に硬化される（５６ｂ）。形成された底部反射防止膜５６ｂのキャップ層５０上の厚さは基板積層に対し最大の反射抑制が得られるように最適化する。別の実施形態では、底部反射防止膜５６は除去されるが、ビアの底部を保護するように一部がビアに残る。次にパターン形成された第２のフォトレジスト５８が完全に硬化した底部反射防止膜５６ｂの上面に形成される。同パターンは図３ｆに示すようにトレンチ６０を形成する。
次にトレンチパターン６０はエッチングによりキャップ層５０と誘電層４６を通貫転写されエッチストップ４８で停止する。間隙充填底部反射防止膜５６ｂも同時にエッチングされ底部反射防止膜５６ｃがトレンチのエッチングの後、ビアに残る。パターン形成されたフォトレジスト５８ｂは部分的に除去するがエッチングの化学特性によって完全に除去してもよい。図３ｇに示すように、キャップ層５０はハードマスクまたはエッチストップとして機能する。
パターン形成した残留フォトレジスト５８ｂおよび底部反射防止膜５６ｃは従来の灰化処理または水洗いで除去し（例えばオゾン処理水、酸浴）、キャップ層４２はエッチングされ導電層４０が露出する。図３ｈに示すようにエッチストップ層４８は同時に除去してもよい。
次に図３ｉに示すようにデュアルダマシン相互接続構造における導電（例えば金属）層６２が誘電層４６内、および誘電層４４内のビア孔内、に形成される。導電層６２は導電層４０と通電する層により形成する。導電層６２はキャップ層５０、またはキャップ層５０が除去される場合は誘電層４６、とともに平坦化される。導電層６２を導入する前に、拡散障壁としてビアの内壁に障壁層（図示せず）を設けてもよい。
以下に示す実施形態は本発明に基づく好ましい方法を示すものである。これらの実施形態は例証であり、本発明の総合的な範囲を限定するものではない。
実施例１
ＰＧＭＥＡを溶剤として用いた完全充填の場合
異なるピッチと直径のエッチング済ビア配列を有するウェハ上をＤＵＶ５２Ｎ（ミズーリー州、ローラ、Brewer Science Inc.社製）で被覆した。被覆したウェハを１４０℃で１３０秒間焼成し、ＤＵＶ５２Ｎ層を部分硬化させた。続いてウェハを２１℃で３０秒間冷却した。ＰＧＭＥＡを３５秒間ウェハ上に付加した後、ウェハを２，０００ｒｐｍで３０秒間回転させ溶剤を除去した。最後に２０５℃で６０秒間焼成し、ＤＵＶ５２Ｎの層を完全に硬化した。図４の走査型電子顕微鏡写真から、溶剤エッチ工程前のＤＵＶ５２Ｎ層の厚さは２５０ｎｍ径、１：１ビア配列では１２０ｎｍ、また２５０ｎｍの低密度ピッチビア配列では１８０ｎｍであり、偏向は６０ｎｍとなった。溶剤エッチ工程後、厚さは高密度配列において６８ｎｍまで、低密度配列においては１２５ｎｍまで薄くなり、偏向は５７ｎｍとなった。
実施例２
ＰＧＭＥを溶剤として用いた部分充填の場合
ＤＵＶ５２Ｎでビア配列を被覆し、１６０℃で６０秒間焼成し、底部反射防止膜に部分硬化処理を施した。次にウェハを２１℃で３０秒間冷却した。引き続きＰＧＭＥを１５秒間ウェハ上に付加した後、ウェハを２，０００ｒｐｍで３０秒間回転させ溶剤を除去し、２０５℃で６０秒間、焼成による最終硬化処理を行った。溶剤エッチ工程前のＤＵＶ５２Ｎの厚さは高密度ビア配列では１７４ｎｍ、低密度ビア配列では１９０ｎｍとなり、偏向は１６ｎｍとなった。溶剤のエッチバックと最終硬化処理工程の後、底部反射防止膜はビアの底部にだけ残った。ビアに残った底部反射防止膜の厚さは高密度ビア配列では５２ｎｍで、低密度ビア配列では１２０ｎｍとなり、偏向は７８ｎｍとなった。
実施例３
ＰＧＭＥを溶剤として用いた部分充填の場合
ＤＵＶ５２Ｎでビア配列を被覆し、１６０℃で６０秒間焼成した。次にウェハを２１℃で３０秒間冷却した。引き続きＰＧＭＥを４５秒間ウェハ上に付加した。ウェハを２，０００ｒｐｍで３０秒間回転させ溶剤を除去し、２０５℃で６０秒間、焼成による最終硬化処理を行った。溶剤エッチ工程前のＤＵＶ５２Ｎの厚さは高密度ビア配列では１７４ｎｍ、低密度ビア配列では１９０ｎｍとなり、偏向は１６ｎｍとなった。溶剤のエッチバックと最終硬化処理工程の後、底部反射防止膜はビアの底部にだけ残った。ビアに残った底部反射防止膜の厚さは高密度ビア配列では３０ｎｍで、低密度ビア配列では９０ｎｍとなり、偏向は６０ｎｍとなった。
実施例４
比較のためのビア充填材
ＤＵＶ５２（ミズーリー州、ローラ、Brewer Science Inc.社製）をビア配列に塗布し、溶剤エッチバック工程の後、ＤＵＶ５２Ｎと同じ厚さ（１４０ｎｍ）の層を得た。完全充填工程ではＤＵＶ５２の厚さは低密度ビア配列で１２８ｎｍ、高密度配列では１２ｎｍとなった。偏向は１１６ｎｍであり、実施例１の完全充填溶剤エッチバック工程の偏向である５７ｎｍより遥かに大きい値となった。完全ビア充填工程においては溶剤エッチバック工程によりビア配列の厚さ偏向は少なくとも５０％減少した。部分充填工程では、ＤＵＶ５２の低密度・高密度配列間偏向は酸化物面上では８１ｎｍ、ビア内では２７４ｎｍであった。従来の底部反射防止膜ビア充填法に比べ、本願実施例２の方法では低密度・高密度ビア偏向が７２％低減している。
図５はＤＵＶ５２Nが組成物として使用された更に別の比較例を示すものである。溶剤エッチバック処理は行っていないが、ＤＵＶ５２Nを２０５℃で６０秒間焼成した。ビア深さは７００ｎｍでその直径は２５０ｎｍであった。偏向は約２０ｎｍで厚さは１８０ｎｍより大きい値となった。
実施例５
ここでは溶剤エッチバック処理において異なる溶剤（ＰＧＭＥ，ＧＭＥＡ，乳酸エチル）を用いて比較した。溶剤が異なるとエッチング率が著しく変わるかどうかを確認するため、各溶剤に対し部分硬化処理のための焼成マトリックスを行った。最終焼成は２０５℃で行った。この工程においては２度の焼成の時間はそれぞれ６０秒に固定し、溶剤付加時間は３０秒に固定して行った。ウェハは溶剤接触の前に２１℃で３０秒間冷却し、溶剤接触の後、３０秒間かけて２，０００ｒｐｍで溶剤を除去した。図６の高密度ビア充填率を示す実線から、ビア内のエッチ率は極めて類似しており、ほぼ同一であることがわかる。点線は低密度・高密度間充填偏向をナノメータ単位で表している。溶剤間の偏向は類似しており、典型的に約３０〜４０ｎｍであった。またこれらの結果は部分ビア充填での最も好ましい処理温度帯は約１８０〜１９０℃であることを示している。
実施例６
乳酸エチルを用いた場合
この実施例では焼成時間を焼成温度（１８０〜１９０℃）により１５〜１２０秒の間で変化させ、焼成温度はより細かい区切で切り替えた。組成物はＤＵＶ５２Ｎを用いた。その他の条件として、冷却は２１℃で３０秒、溶剤の付加は３０秒、溶剤の除去は２，０００ｒｐｍで３０秒、最終焼成は２０５℃で６０秒間それぞれ行った。
図７のビア充填率に関しては、同じ結果を得るには、焼成温度が低いほど、材料の焼成時間は長くなる。例えば、完全充填すなわち１００％充填は１９０℃で約３０秒間の焼成で得られたが、１８０℃では約９０秒を要した。
図８は高密度厚さを示す。ウェハ表面上の底部反射防止膜の厚さは焼成温度と焼成時間により異なった。低密度・高密度間偏向が約４０ｎｍ以下で、厚さがわずか約６０ｎｍの場合、エッチ均一性とエッチ偏向が顕著に向上した。また従来のプロセスに比べ偏向が小さいのでリソグラフィーの諸条件がゆるやかとなる。同時に個々の基板に対し最適の厚さを採用することができ、また厚さは使用機器の回転速度制限には無関係に調整することができる。
この例ではデータは乳酸エチルを用いて作成したが、他の溶剤を用いても同様の結果を得ることができる。
先行技術による、光吸収特性のない間隙充填材を用いたビア・ファースト・デュアルダマシン層の概略図である。 先行技術による有機底部反射防止膜の間隙充填特性を示す概念図である。 本発明によるデュアルダマシンプロセスにおける連続工程を示す概念図である。 エッチバック工程前後の実施例１の各サンプルの断面図を示す走査型電子顕微鏡（ＳＥＭ）写真である。 比較参照サンプルの断面図を示す走査型電子顕微鏡（ＳＥＭ）写真である。 本発明の方法において用いられる各溶剤を比較するグラフである。 乳酸エチルを溶剤エッチバック工程に用いた本発明の一方法で得られたビア充填データを示すグラフである。 乳酸エチルを溶剤エッチバック工程に用いた本発明の一方法で得られた厚さデータを示すグラフである。

Claims (26)

  1. ビア・ファースト・デュアルダマシンプロセスを用いてダマシン構造体を製造する方法であって、
    誘電層中にビア孔を有し、高密度領域と低密度領域を形成する複数の表面形状を含む表面を有する基板を作る工程と、
    前記ビア孔の少なくとも一部分に組成物を塗布する工程と、
    前記組成物を部分的に硬化させる工程と、
    部分硬化組成物の一部を除去するように部分硬化組成物に溶剤を接触させる工程と、
    部分硬化組成物を第２の硬化工程で処理する工程を含み、
    前記塗布工程が前記表面形状の少なくともいくつかに前記組成物を塗布することを含み、
    前記第２の硬化工程の後、前記組成物が前記表面形状上でひとつの層の形態となり、高密度領域での層の平均厚みと低密度領域での層の平均厚みとの相違が８０ｎｍ未満となる方法。
  2. 前記基板がシリコン、アルミニウム、タングステン、ケイ化タングステン、ガリウム砒素、ゲルマニウム、タンタル、亜硝酸タンタル、およびシリコンゲルマニウムから成るグループから選択されることを特徴とする請求項１に記載の方法。
  3. 前記組成物が硬化温度を有し、前記部分硬化工程が前記組成物を前記硬化温度の６５〜９５％の温度で加熱することを含むことを特徴とする請求項１に記載の方法。
  4. 前記部分硬化工程で前記組成物を９０％未満だけ硬化することを特徴とする請求項１に記載の方法。
  5. 前記組成物を１５〜９０秒間加熱することを特徴とする請求項３に記載の方法。
  6. 前記組成物を１４０〜１８０℃の温度で加熱することを特徴とする請求項３に記載の方法。
  7. 前記組成物が前記部分硬化工程後に部分硬化層を含み、前記接触工程が前記層上に溶剤を付加することを含むことを特徴とする請求項１に記載の方法。
  8. 前記接触工程が溶剤を前記組成物に１０〜６０秒間接触させることを含むことを特徴とする請求項１に記載の方法。
  9. 前記溶剤が乳酸エチル、プロピレン・グリコール・モノメチル・エーテル、プロピレン・グリコール・モノメチル・エーテル・アセテート、およびこれらの混合物から成るグループから選択されることを特徴とする請求項１に記載の方法。
  10. 前記組成物が前記接触工程前に平均厚さを有する層を含み、前記接触工程により前記層が溶剤接触の１秒当たり４０〜８０Åの率で除去されることを特徴とする請求項１に記載の方法。
  11. 更に前記部分硬化工程の後、前記組成物を冷却する工程を含むことを特徴とする請求項１に記載の方法。
  12. 前記冷却工程が前記組成物を周囲条件内に放置することを含むことを特徴とする請求項１１に記載の方法。
  13. 前記放置は２０〜４０秒間行うことを特徴とする請求項１２に記載の方法。
  14. 前記第２の硬化工程が部分硬化組成物を更に硬化させるために、充分な時間、充分な温度まで加熱することを含むことを特徴とする請求項１に記載の方法。
  15. 前記第２の硬化工程で部分硬化組成物を少なくとも９８％硬化させることを特徴とする請求項１４に記載の方法。
  16. 前記第２の硬化工程が部分硬化組成物を１９５〜２５０℃の温度まで加熱することを含むことを特徴とする請求項１に記載の方法。
  17. 前記第２の硬化工程が部分硬化組成物を３０〜９０秒間加熱することを特徴とする請求項１に記載の方法。
  18. 前記ビア孔のそれぞれが側壁および底部壁を含み、また前記塗布工程が組成物を前記ビア孔側壁と底部壁の少なくとも一部に塗布することを含むことを特徴とする請求項１に記載の方法。
  19. 前記塗布工程の後、前記ビア孔が前記組成物により少なくとも９５％充填されることを特徴とする請求項１８に記載の方法。
  20. 前記層が、１００ｎｍ未満の平均厚さを有することを特徴とする請求項１に記載の方法。
  21. 請求項１に記載された方法によって得られるダマシン構造体であって、
    誘電層中にビア孔を有し、高密度領域と低密度領域とを形成する複数の表面形状を含む表面を有する基板と、前記基板表面に隣接し、１００ｎｍ未満の平均厚さで、高密度領域での層の平均厚みと低密度領域での層の平均厚みとの相違が８０ｎｍ未満となる組成物層とを含むことを特徴とするダマシン構造体。
  22. 前記平均厚さが８０ｎｍ未満であることを特徴とする請求項２１に記載のダマシン構造体。
  23. 前記相違が６５ｎｍ未満であることを特徴とする請求項２１に記載のダマシン構造体。
  24. 前記基板がシリコン、アルミニウム、タングステン、ケイ化タングステン、ガリウム砒素、ゲルマニウム、タンタル、亜硝酸タンタル、およびシリコンゲルマニウムから成るグループから選択されることを特徴とする請求項２１に記載のダマシン構造体。
  25. 前記ビア孔が少なくとも９５％だけ前記組成物により充填されていることを特徴とする請求項２１に記載のダマシン構造体。
  26. 前記層が、硬化組成物よりなる請求項２１に記載のダマシン構造体。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10872808B2 (en) 2018-04-06 2020-12-22 Samsung Electronics., Ltd. Semiconductor device and method of fabricating the same

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005030588B4 (de) * 2005-06-30 2008-10-16 Advanced Micro Devices, Inc., Sunnyvale Technik zum Reduzieren des Ätzschadens während der Herstellung von Kontaktdurchführungen und Gräben in Zwischenschichtdielektrika
KR100600044B1 (ko) * 2005-06-30 2006-07-13 주식회사 하이닉스반도체 리세스게이트를 구비한 반도체소자의 제조 방법
US7368393B2 (en) * 2006-04-20 2008-05-06 International Business Machines Corporation Chemical oxide removal of plasma damaged SiCOH low k dielectrics
US7566652B2 (en) * 2006-07-24 2009-07-28 Texas Instruments Incorporated Electrically inactive via for electromigration reliability improvement
US7838415B2 (en) 2007-01-16 2010-11-23 United Microelectronics Corp. Method of fabricating dual damascene structure
KR100854863B1 (ko) * 2007-06-29 2008-08-28 주식회사 하이닉스반도체 반도체 소자의 제조방법
US20090023283A1 (en) * 2007-07-17 2009-01-22 United Microelectronics Corp. Interconnection process
KR101616044B1 (ko) * 2009-07-03 2016-04-28 삼성전자주식회사 무전해 도금에 의해 형성된 랜딩 패드를 포함한 반도체 소자
US8912093B2 (en) * 2013-04-18 2014-12-16 Spansion Llc Die seal layout for VFTL dual damascene in a semiconductor device
US9093387B1 (en) * 2014-01-08 2015-07-28 International Business Machines Corporation Metallic mask patterning process for minimizing collateral etch of an underlayer
US9281192B2 (en) 2014-03-13 2016-03-08 Taiwan Semiconductor Manufacturing Co., Ltd. CMP-friendly coatings for planar recessing or removing of variable-height layers
US9236446B2 (en) * 2014-03-13 2016-01-12 Taiwan Semiconductor Manufacturing Co., Ltd. Barc-assisted process for planar recessing or removing of variable-height layers
US9583485B2 (en) 2015-05-15 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistor (FinFET) device structure with uneven gate structure and method for forming the same
US9536964B2 (en) * 2015-05-29 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming via profile of interconnect structure of semiconductor device structure
US9595473B2 (en) 2015-06-01 2017-03-14 International Business Machines Corporation Critical dimension shrink through selective metal growth on metal hardmask sidewalls
SG10201912718SA (en) 2015-06-22 2020-02-27 Brewer Science Inc Superplanarizing spin-on carbon materials
KR102421731B1 (ko) 2015-07-31 2022-07-18 삼성전자주식회사 반도체 소자의 배선 형성 방법
KR102394042B1 (ko) 2016-03-11 2022-05-03 인프리아 코포레이션 사전패터닝된 리소그래피 템플레이트, 상기 템플레이트를 이용한 방사선 패터닝에 기초한 방법 및 상기 템플레이트를 형성하기 위한 방법
US9859208B1 (en) 2016-09-18 2018-01-02 International Business Machines Corporation Bottom self-aligned via
CN109037040B (zh) * 2018-07-13 2021-02-02 上海华力集成电路制造有限公司 提高双大马士革刻蚀次沟槽工艺窗口的方法
US10832945B2 (en) 2019-02-15 2020-11-10 International Business Machines Corporation Techniques to improve critical dimension width and depth uniformity between features with different layout densities
US11171052B2 (en) 2019-04-29 2021-11-09 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of forming interconnect structures with selectively deposited pillars and structures formed thereby
US11024533B2 (en) * 2019-05-16 2021-06-01 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of forming interconnect structures using via holes filled with dielectric film
KR20230005970A (ko) 2020-05-06 2023-01-10 인프리아 코포레이션 중간 고정 단계가 있는 유기금속 광패턴가능 층을 사용한 다중 패터닝
CN111933580B (zh) * 2020-09-25 2021-02-19 晶芯成(北京)科技有限公司 一种半导体结构的制备方法

Family Cites Families (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4260675A (en) * 1979-05-10 1981-04-07 Sullivan Donald F Photoprinting plate and method of preparing printed circuit board solder masks therewith
US5091047A (en) 1986-09-11 1992-02-25 National Semiconductor Corp. Plasma etching using a bilayer mask
US5149662A (en) * 1991-03-27 1992-09-22 Integrated System Assemblies Corporation Methods for testing and burn-in of integrated circuit chips
US5455459A (en) * 1992-03-27 1995-10-03 Martin Marietta Corporation Reconstructable interconnect structure for electronic circuits
US5476816A (en) * 1994-03-28 1995-12-19 Motorola, Inc. Process for etching an insulating layer after a metal etching step
US5827781A (en) * 1996-07-17 1998-10-27 Micron Technology, Inc. Planarization slurry including a dispersant and method of using same
US6015520A (en) * 1997-05-15 2000-01-18 International Business Machines Corporation Method for filling holes in printed wiring boards
US6008540A (en) * 1997-05-28 1999-12-28 Texas Instruments Incorporated Integrated circuit dielectric and method
JPH1158056A (ja) * 1997-08-12 1999-03-02 Nec Corp レーザテクスチャー加工装置
JPH1184688A (ja) * 1997-09-05 1999-03-26 Tokyo Ohka Kogyo Co Ltd リソグラフィー用リンス液及びそれを用いた基板の処理方法
JP3107047B2 (ja) * 1998-05-28 2000-11-06 日本電気株式会社 半導体装置の製造方法
US6165892A (en) * 1998-07-31 2000-12-26 Kulicke & Soffa Holdings, Inc. Method of planarizing thin film layers deposited over a common circuit base
US6225240B1 (en) 1998-11-12 2001-05-01 Advanced Micro Devices, Inc. Rapid acceleration methods for global planarization of spin-on films
US6407009B1 (en) 1998-11-12 2002-06-18 Advanced Micro Devices, Inc. Methods of manufacture of uniform spin-on films
US6165695A (en) * 1998-12-01 2000-12-26 Advanced Micro Devices, Inc. Thin resist with amorphous silicon hard mask for via etch application
US6127070A (en) * 1998-12-01 2000-10-03 Advanced Micro Devices, Inc. Thin resist with nitride hard mask for via etch application
US6162587A (en) * 1998-12-01 2000-12-19 Advanced Micro Devices Thin resist with transition metal hard mask for via etch application
US6200907B1 (en) * 1998-12-02 2001-03-13 Advanced Micro Devices, Inc. Ultra-thin resist and barrier metal/oxide hard mask for metal etch
US6020269A (en) * 1998-12-02 2000-02-01 Advanced Micro Devices, Inc. Ultra-thin resist and nitride/oxide hard mask for metal etch
US6156658A (en) * 1998-12-02 2000-12-05 Advanced Micro Devices, Inc. Ultra-thin resist and silicon/oxide hard mask for metal etch
US6171763B1 (en) * 1998-12-02 2001-01-09 Advanced Micro Devices, Inc. Ultra-thin resist and oxide/nitride hard mask for metal etch
US6306560B1 (en) * 1998-12-02 2001-10-23 Advanced Micro Devices, Inc. Ultra-thin resist and SiON/oxide hard mask for metal etch
US6309926B1 (en) * 1998-12-04 2001-10-30 Advanced Micro Devices Thin resist with nitride hard mask for gate etch application
TW406369B (en) * 1998-12-18 2000-09-21 United Microelectronics Corp Method for manufacturing damascene
JP4082812B2 (ja) * 1998-12-21 2008-04-30 富士通株式会社 半導体装置の製造方法および多層配線構造の形成方法
US6107177A (en) * 1999-08-25 2000-08-22 Siemens Aktienesellschaft Silylation method for reducing critical dimension loss and resist loss
CN1658375B (zh) * 1999-08-26 2011-03-30 布鲁尔科技公司 改进的用于双金属镶嵌方法中的填充物料
TW439118B (en) * 2000-02-10 2001-06-07 Winbond Electronics Corp Multilayer thin photoresist process
US6477031B1 (en) 2000-03-22 2002-11-05 Tdk Corporation Electronic component for high frequency signals and method for fabricating the same
US6461717B1 (en) * 2000-04-24 2002-10-08 Shipley Company, L.L.C. Aperture fill
US6606793B1 (en) * 2000-07-31 2003-08-19 Motorola, Inc. Printed circuit board comprising embedded capacitor and method of same
JP2002050595A (ja) * 2000-08-04 2002-02-15 Hitachi Ltd 研磨方法、配線形成方法及び半導体装置の製造方法
US6323123B1 (en) * 2000-09-06 2001-11-27 United Microelectronics Corp. Low-K dual damascene integration process
US6455416B1 (en) * 2000-10-24 2002-09-24 Advanced Micro Devices, Inc. Developer soluble dyed BARC for dual damascene process
US6451712B1 (en) * 2000-12-18 2002-09-17 International Business Machines Corporation Method for forming a porous dielectric material layer in a semiconductor device and device formed
US6486059B2 (en) * 2001-04-19 2002-11-26 Silicon Intergrated Systems Corp. Dual damascene process using an oxide liner for a dielectric barrier layer
US6680252B2 (en) * 2001-05-15 2004-01-20 United Microelectronics Corp. Method for planarizing barc layer in dual damascene process
US6815331B2 (en) * 2001-05-17 2004-11-09 Samsung Electronics Co., Ltd. Method for forming metal wiring layer of semiconductor device
US6458705B1 (en) * 2001-06-06 2002-10-01 United Microelectronics Corp. Method for forming via-first dual damascene interconnect structure
US6624068B2 (en) * 2001-08-24 2003-09-23 Texas Instruments Incorporated Polysilicon processing using an anti-reflective dual layer hardmask for 193 nm lithography
US20030054616A1 (en) * 2001-08-29 2003-03-20 Honeywell International Inc. Electronic devices and methods of manufacture
JP3813562B2 (ja) * 2002-03-15 2006-08-23 富士通株式会社 半導体装置及びその製造方法
JP2003303883A (ja) * 2002-04-12 2003-10-24 Sharp Corp 配線の形成方法
US6852619B2 (en) * 2002-05-31 2005-02-08 Sharp Kabushiki Kaisha Dual damascene semiconductor devices
US6638853B1 (en) 2002-07-03 2003-10-28 Taiwan Semiconductor Manufacturing Co. Ltd. Method for avoiding photoresist resist residue on semioconductor feature sidewalls
JP2004265990A (ja) * 2003-02-28 2004-09-24 Matsushita Electric Ind Co Ltd 配線の形成方法
US6858528B2 (en) * 2003-03-20 2005-02-22 Intel Corporation Composite sacrificial material
US6913994B2 (en) * 2003-04-09 2005-07-05 Agency For Science, Technology And Research Method to form Cu/OSG dual damascene structure for high performance and reliable interconnects
US6846748B2 (en) * 2003-05-01 2005-01-25 United Microeletronics Corp. Method for removing photoresist
US20060197678A1 (en) * 2003-05-20 2006-09-07 David Silvers Wireless well communication system and method

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10872808B2 (en) 2018-04-06 2020-12-22 Samsung Electronics., Ltd. Semiconductor device and method of fabricating the same

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