KR102421731B1 - 반도체 소자의 배선 형성 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판 상에 하부 절연층 및 하부 배선을 형성하는 단계; 상기 하부 배선의 상면에 절연 패턴층을 자기 조립(self-assembly)에 의하여 형성하는 단계; 상기 절연 패턴층 상에 층간 절연층 및 트렌치 마스크를 형성하는 단계; 상기 트렌치 마스크 상에 상기 층간 절연층의 일부를 노출시키는 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 이용하여 상기 층간 절연층의 일부를 제거하여, 상기 절연 패턴층을 노출시키는 예비 비아홀을 형성하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 상기 포토레지스트 패턴을 제거한 후 노출된 상기 트렌치 마스크를 이용하여 상기 층간 절연층을 식각하여 트렌치를 형성하는 단계; 상기 예비 비아홀 내의 상기 절연 패턴층을 선택적으로 식각하여 상기 하부 배선을 노출시키는 비아홀을 형성하는 단계; 및 상기 트렌치 및 상기 비아홀을 배선물질로 채우는 단계;를 포함할 수 있다.

Description

반도체 소자의 배선 형성 방법{METHODS OF MANUFACTURING INTERCONNECTS FOR SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자의 배선 형성 방법에 관한 것이다.
CMOS(Complementary Metal Oxide Semiconductor) 로직 소자(logic device)의 속도 증가는 주로 게이트의 길이 감소에 의한 게이트 지연(gate delay) 시간을 줄이는 것에 의존하여 왔으나, 현재는 반도체 소자의 고집적화가 진행됨에 따라 BEOL(Back End Of Line)의 금속 배선들에 기인하는 RC(Resistance Capacitance) 지연이 소자 속도를 좌우하게 되었다. 상기 RC 지연을 감소시키기 위하여, 금속 배선 물질로서 알루미늄 보다 낮은 비저항을 가지며, 알루미늄 보다 EM(Electro Migration) 및 SM(Stress induced Migration) 특성에 대한 저항성도 우수한 구리를 사용하게 되었다. 이러한 구리는 그의 식각이 용이하지 않다. 이 때문에, 구리 배선을 형성하기 위하여 다마신(damascene) 공정을 이용하고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 비아(via)가 하부 배선에 자기 정렬되도록 하는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판 상에 하부 절연층 및 하부 배선을 형성하는 단계; 상기 하부 배선의 상면에 절연 패턴층을 자기 조립(self-assembly)에 의하여 형성하는 단계; 상기 절연 패턴층 상에 층간 절연층 및 트렌치 마스크를 형성하는 단계; 상기 트렌치 마스크 상에 상기 층간 절연층의 일부를 노출시키는 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 이용하여 상기 층간 절연층의 일부를 제거하여, 상기 절연 패턴층을 노출시키는 예비 비아홀을 형성하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 상기 포토레지스트 패턴을 제거한 후 노출된 상기 트렌치 마스크를 이용하여 상기 층간 절연층을 식각하여 트렌치를 형성하는 단계; 상기 예비 비아홀 내의 상기 절연 패턴층을 선택적으로 식각하여 상기 하부 배선을 노출시키는 비아홀을 형성하는 단계; 및 상기 트렌치 및 상기 비아홀을 배선물질로 채우는 단계;를 포함할 수 있다.
일 예로, 상기 절연 패턴층을 형성하는 단계는, 상기 하부 배선 및 상기 하부 절연층 상에 블록 공중합체층을 형성하는 단계; 및 상기 블록 공중합체층을 열처리하여, 상기 블록 공중합체층을 상기 하부 배선의 상면에 정렬되는 상기 제1 중합체 블록을 형성된 제1 중합체 패턴층 및 상기 하부 절연층의 상면에 정렬되는 상기 제2 중합체 패턴층으로 상분리하는 단계;를 포함할 수 있다.
일 예로, 상기 제1 중합체 패턴층과 상기 제2 중합체 패턴층은 서로 식각 선택성을 가질 수 있다.
일 예로, 상기 블록 공중합체층은 실리콘-함유 중합체를 포함할 수 있다
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판 상에 하부 절연층 및 하부 배선을 형성하는 단계; 상기 하부 배선의 상면에 절연 패턴층을 자기 조립에 의해 형성하는 단계; 상기 절연 패턴층의 일부를 선택적으로 식각하여 비아홀을 형성하는 단계; 및 상기 비아홀을 배선물질로 채우는 단계;를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 다마신 공정을 이용하여 비아(via)가 하부 배선에 자기 정렬되도록 하는 반도체 소자의 배선 형성 방법이 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 반도체 소자의 배선 구조를 설명하기 위한 도면들이다.
도 3 내지 도 9는 본 발명의 일 실시예에 따른 반도체 소자의 배선 형성 방법을 설명하기 위한 도면들이다.
도 10 및 도 11은 본 발명의 일 실시예에 따른 반도체 소자의 배선 구조를 설명하기 위한 도면들이다.
도 12 내지 도 16은 본 발명의 일 실시예에 따른 반도체 소자의 배선 형성 방법을 설명하기 위한 도면들이다.
도 17 및 도 18은 본 발명의 일 실시예에 따른 반도체 소자의 배선 구조를 설명하기 위한 도면들이다.
도 19 내지 도 22는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 23은 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 저장 장치를 나타낸 블록도이다.
도 24는 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 전자 기기를 나타낸 블록도이다.
도 25는 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 시스템을 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
본 발명의 실시예는 여러 가지 다른 형태로 변형되거나 여러 가지 실시예가 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시예로 한정되는 것은 아니다. 또한, 본 발명의 실시예는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위해 사용된 것이며, 본 발명을 한정하기 위한 것이 아니다. 단수의 표현은 문맥상 명백하게 다르게 지적하는 것이 아니라면, 복수의 표현을 포함한다. 본 명세서에서 사용되는 경우 "포함하다", "구비하다", 또는 "가지다" 등과 같은 용어는 명세서에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들의 조합이 존재함을 특정하려는 것이며, 하나 이상의 다른 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들의 조합의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 해석되어야 한다. 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 반도체 소자의 배선 구조를 설명하기 위한 도면들이다. 도 1은 사시도이고, 도 2(a)는 도 1을 상부에서 바라본 평면도이고, 도 2(b)와 (c)는 각각 도 2(a)의 A-A'선과 B-B'선을 따라 절단한 단면도들이다.
도 1 및 도 2를 참조하면, 기판(101) 상에는 하부 절연층(131) 및 하부 배선(135)이 형성될 수 있다. 그리고 기판(101) 상에는 하부 배선(135)의 상면에 정렬된 제1 중합체 패턴층(140a)와 하부 절연층(131)의 상면에 정렬된 제2 중합체 패턴층(140b)가 형성될 수 있다. 제1 및 제2 중합체 패턴층(140a, 140b) 상에는 층간 절연층(143) 및 배선 금속층(153)이 형성될 수 있다.
기판(101)은 x축 방향과 y축 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체 등을 포함할 수 있다. 예를 들어, 기판(101)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 갈륨비소 기판, SOI(Silicon On Insulator) 기판 또는 SeOI(Semiconductor On Insulator) 기판 등을 포함할 수 있다. 기판(101) 상에는 집적 회로를 구성하는 다수의 능동 소자들(예를 들어, 트랜지스터들) 및 수동 소자들이 구비될 수 있다. 상기 트랜지스터들은 게이트 전극 및 소스/드레인 영역을 포함할 수 있다. 그리고 상기 게이트 전극 및 상기 소스/드레인 영역에 연결되는 콘택 플러그들이 형성될 수 있다. 또한, 콘택 플러그들에 연결되는 금속 패드 및 로컬 배선(local interconnect)들이 형성될 수 있다.
하부 절연층(131)은 상기 능동 및 수동 소자들, 상기 콘택 플러그들, 금속 패드 및 로컬 배선들을 덮도록 형성될 수 있다. RC 신호 지연 및 배선 간의 상호 간섭(crosstalk)을 감소하기 위해서 하부 절연층(131)은 저유전율 물질로 형성될 수 있다. 하부 절연층(131)은 저유전률(Low-k)을 갖는 유기 폴리머 또는 무기물로 형성될 수 있다. 상기 유기 폴리머로 폴리알릴에테르계 수지, 불화 폴리알릴에테르계 수지, 폴리펜타플루오르스티렌(polypentafluorostylene) 수지, 폴리테트라플루오르스티렌계 수지, 불화 폴리이미드 수지, 또는 불화 폴리나프탈렌(polynaphthalene fluride) 수지, Black Diamond™, SiLK™ 등이 사용될 수 있다. 상기 무기물로 USG(Undoped Silicate Glass), TEOS(TetraEthylOrthoSilicate), FSG(Fluorine-doped Silicate Glass), OSG(OrganoSilicateGlass), HSQ(HydrogenSilsesQuioxane), MSQ(Methyl SilsesQuioxane), SiOF, SiOC, SiOCH, 등이 사용될 수 있다.
하부 배선(135)은 BEOL(Back End Of Line) 공정에서 형성된 배선일 수 있다. 하부 배선(135)은 알루미늄(Al), 알루미늄 합금(Al-alloy), 텅스텐(W), 코발트(Co), 구리(Cu), 또는 루테늄(Ru), 금(Au), 은(Ag) 등으로 이루어진 군으로부터 선택된 적어도 하나의 물질을 포함할 수 있다. 하부 배선(135) 상에는 캡핑층이 형성될 수 있다. 상기 캡핑층은 Co, Ru, CoWP 등으로 이루어진 군으로부터 선택된 적어도 하나의 물질을 포함할 수 있다. 하부 배선(135)의 상면은 하부 절연층(131)의 상면과 동일 평면을 이룰 수 있다.
하부 배선(135)의 상면에 정렬된 제1 중합체 패턴층(140a)와 하부 절연층(131)의 상면에 정렬된 제2 중합체 패턴층(140b)는 2 종류의 중합체 블록을 포함하는 블록 공중합체층이 하부 배선(135)의 상면 및 하부 절연층(131)의 상면 특성의 차이(예를 들어, 친수성/소수성)에 의한 유도된 자기 조립 과정에 의해 형성될 수 있다.
제1 및 제2 중합체 패턴층(140a, 104b)는 배선 금속층(153)과 하부 배선(135) 사이의 전기적인 절연을 유지하는 층간 절연층(153)과 동일한 기능을 수행할 수 있다.
층간 절연층(143)은 상술한 하부 절연층(131)과 유사하게, 저유전률(Low-k)을 갖는 유기 폴리머 또는 무기물로 형성될 수 있다.
배선 금속층(153)은 예를 들어 x축 방향으로 연장되는 라인 형태로 형성된 트렌치 내에 형성될 수 있다. 또한, 배선 금속층(153)은 층간 절연층(143)의 일부 및 제1 중합체 패턴층(140a)의 일부가 제거된 개구(비아홀)를 통해 하부 배선(135) 상에도 형성될 수 있다. 즉, 배선 금속층(153)은 듀얼 다마신 배선 구조로 형성될 수 있다. 배선 금속층(153)과 인접층들(층간 절연층(143), 제1 및 제2 중합체 블록(140a, 140b), 사이에 장벽층(151)이 형성될 수 있다. 장벽층(151)은 배선 금속층(153)의 성분(예를 들어, 구리)이 인접층들로 확산하는 것을 방지할 수 있다. 장벽층(151)은 Ti, Ta, W, TiN, TaN, WN, WCN, TiSiN, TaSiN 및 WSiN으로 이루어진 군으로부터 선택된 적어도 하나의 물질을 포함할 수 있다.
도 3 내지 도 9는 본 발명의 일 실시예에 따른 반도체 소자의 배선 형성 방법을 설명하기 위한 도면들이다.
도 3을 참조하면, 반도체 기판(101) 상에 하부 절연층(131)과 하부 배선(135)이 형성될 수 있다. 하부 절연층(131)의 상면은 하부 배선(135)의 상면과 동일 평면을 이룰 수 있다. 하부 배선(135)는 예를 들어, y축 방향으로 연장되는 라인 형태로 형성될 수 있다. 하부 절연층(131)의 상면과 하부 배선(135)의 상면은 서로 다른 화학적 성질을 가질 수 있다. 예를 들어, 하부 절연층(131)의 상면과 하부 배선(135)의 상면 중에 어느 하나는 친수성이고, 나머지 하나는 소수성일 수 있다. 필요에 따라, 하부 절연층(131)의 상면과 하부 배선(135)의 상면이 서로 다른 화학적 성질을 가지도록 표면처리 공정이 수행될 수 있다.
도 4를 참조하면, 하부 절연층(131)과 하부 배선(135) 상에 블록 공중합체층(140)이 형성될 수 있다. 블록 공중합체층(140)은 블록 공중합체를 용매에 녹인 다음, 스핀 코팅 공정을 수행하여 형성될 수 있다.
블록 공중합체층(140)은 적어도 2 종류의 중합체 블록으로 이루어진 블록 공중합체를 포함할 수 있다. 상기 블록 공중합체는 2 종류의 중합체 블록들(polymer blocks)들이 공유결합에 의해 연결된 중합체일 수 있다. 상기 중합체 블록들은 서로 다른 성질을 가질 수 있다. 예를 들면, 어느 하나의 중합체 블록은 친수성을 나타내고, 다른 하나는 소수성을 나타낼 수 있다. 상기 친수성의 중합체 블록은 극성(polarity)을 가질 수 있다. 이러한 성질의 차이로 인해, 블록 공중합체는 자기 조립 과정에 의해 상분리될 수 있다.
상기 블록 공중합체가 2 종류의 중합체 블록으로 이루어진 경우, 상기 블록 공중합체로서, 폴리스티렌-블록-폴리메틸메타크릴레이트 (polystyrene-block-polymethylmethacrylate: PS-b-PMMA),폴리부타디엔-폴리부틸메타크릴레이트 (polybutadiene-block-polybutylmethacrylate), 폴리부타디엔-블록-폴리메틸메타크릴레이트 (polybutadiene-block-polymethylmethacrylate), 폴리부타디엔-블록-폴리비닐피리딘 (polybutadiene-block-polyvinylpyridine), 폴리부틸아크릴레이트-블록-폴리메틸메타크릴레이트 (polybutylacrylate-block-polymethylmethacrylate), 폴리부틸아크릴레이트-블록-폴리비닐피리딘 (polybutylacrylate-block-polyvinylpyridine), 폴리이소프렌-블록-폴리비닐피리딘 (polyisoprene-block-polyvinylpyridine), 폴리이소프렌-블록-폴리메틸메타크릴레이트 (polyisoprene-block-polymethylmethacrylate), 폴리헥실아클리레이트-블록-폴리비닐피리딘(polyhexylacrylate-block-polyvinylpyridine), 폴리이소부틸렌-블록-폴리부틸메타크릴레이트(polyisobutylene-block-polybutylmethacrylate), 폴리이소부틸렌-블록-폴리메틸메타크릴레이트(polyisobutylene-block-polymethylmethacrylate), 폴리이소부틸렌-블록-폴리부틸메타크릴레이트(polyisobutylene-block-polybutylmethacrylate), 폴리부틸메타크릴레이트-블록-폴리부틸아크릴레이트 (polybutylmethacrylate-block-polybutylacrylate), 폴리에틸에틸렌-블록-폴리메틸메타크릴레이트 (polyethylethylene-block-polymethylmethacrylate), 폴리스티렌-블록-폴리부틸메타크릴레이트 (polystyrene-block-polybutylmethacrylate), 폴리스티렌-블록-폴리부타디엔 (polystyrene-block-polybutadiene), 폴리스티렌-블록-폴리이소프렌 (polystyrene-block-polyisoprene), 폴리스티렌-블록-폴리비닐피리딘 (polystyrene-block-polyvinylpyridine), 폴리에틸에틸렌-블록-폴리비닐피리딘 (polyethylethylene-block-polyvinylpyridine), 폴리에틸렌-블록-폴리비닐피리딘 (polyethylene-block-polyvinylpyridine), 폴리비닐피리딘-블록-폴리메틸메타크릴레이트 (polyvinylpyridine-block-polymethylmethacrylate), 폴리에틸렌옥사이드-블록-폴리이소프렌 (polyethyleneoxide-block-polyisoprene), 폴리에틸렌옥사이드-블록-폴리부타디엔 (polyethyleneoxide-block-polybutadiene), 폴리에틸렌옥사이드-블록-폴리스티렌 (polyethyleneoxide-block-polystyrene), 또는 폴리에틸렌옥사이드-블록-폴리메틸메타크릴레이트 (polyethyleneoxide-block-polymethylmethacrylate) 등을 사용할 수 있다.
또한, 상기 블록 공중합체로 2 종류의 중합체 블록 중 어느 하나가 실리콘-함유 중합체인 블록 공중합체를 사용할 수 있다. 예를 들어, 상기 블록 공중합체는 폴리부타디엔-블록-폴리디메틸실록산 (polybutadiene-block-polydimethylsiloxane), 폴리스티렌-블록-폴리디메틸실록산 (polystyrene-block-polydimethylsiloxane), 폴리이소부틸렌-블록-폴리디메틸실록산 (polyisobtylene-block-polydimethylsiloxane), 폴리스티렌-블록-폴리페로세닐디메틸실란 (polystyrene-block-polyferrocenyldimethylsilane), 또는 폴리스티렌-블록-폴리페로세닐에틸메틸실란 (polystyrene-block-polyferrocenylethylmethylsilaneFEMS) 등을 사용할 수 있다. 그러나, 본 발명에서 사용 가능한 블록 공중합체가 상기 예시된 것들에만 제한되는 것은 아니며, 본 발명의 사상의 범위 내에서 다양한 블록 공중합체들을 사용할 수 있다.
도 5를 참조하면, 블록 공중합체층(140, 도 4 참조)를 열처리하여, 블곡 공중합체층(140)을 제1 중합체 패턴층(140a)와 제2 중합체 패턴층(140b)로 상분리할 수 있다. 제1 중합체 패턴층(140a)는 하부 배선(135)의 상면에 정렬되고, 제2 중합체 패턴층(140b)는 하부 절연층(131)의 상면에 정렬될 수 있다. 이러한 상분리는 서로 다른 화학적 성질을 가지는 하부 배선(135)의 상면과 하부 절연층(131)의 상면에 의해 유도된 블록 공중합체층(140)의 자기 조립에 의한 것이다. 예를 들어, 블록 공중합체층(140)은 소수성인 제1 중합체 블록과 친수성인 제2 중합체 블록을 포함하고, 하부 배선(135)의 상면이 소수성이고, 하부 절연층(131)의 상면은 친수성인 경우에, 열처리에 의해, 상기 제1 중합체 블록은 하부 배선(135)의 상면에 정렬되어 제1 중합체 패턴층(140a)을 형성하고, 상기 제2 중합체 블록은 하부 절연층(131)의 상면에 정렬되어 제2 중합체 패턴층(140b)을 형성할 수 있다. 본 명세서에서, 제1 중합체 패턴층(140a)은 절연 패턴층으로도 지칭될 수 있다.
상기 열처리는 상기 블록 공중합체의 Tg(유리전이온도) 이상에서 수행될 수 있다. 상기 열처리는 약 100℃ 내지 350℃ 사이에서 수행될 수 있다.
도 6을 참조하면, 제1 및 제2 중합체 패턴층(140a, 140b) 상에 층간 절연층(143) 및 트렌치 마스크(145)이 형성될 수 있다.
먼저, 제1 및 제2 중합체 패턴층(140a, 140b) 상에 층간 절연층(143)이 형성될 수 있다. 층간 절연층(143)은 상술한 하부 절연층(131)과 유사하게, 저유전률(Low-k)을 갖는 유기 폴리머 또는 무기물로 형성될 수 있다. 층간 절연층(143)의 형성방법은 PECVD(Plasma Enhanced CVD), HDP-CVD(High Density Plasma CVD), APCVD(Atmospheric Pressure CVD), 스핀 코팅(spin coating) 등을 사용할 수 있다.
다음으로, 층간 절연층(143) 상에 트렌치 마스크(145)이 형성될 수 있다. 층간 절연층(143) 상에 하드 마스크층을 형성한 다음, 예를 들어, x축 방향으로 연장되는 라인 형태의 개구부를 갖는 포토레지스트 패턴을 이용하여 상기 하드 마스크층을 라인 형태로 건식 식각함으로써 트렌치 마스크(145)가 형성될 수 있다. 이 때, 층간 절연층(143)의 일부가 함께 제거될 수 있다. 상기 하드 마스크층은 예를 들어, TiN을 포함할 수 있다. 상기 포토레지스트 패턴은 트렌치 마스크(145)가 형성된 후에 제거될 수 있다.
도 7을 참조하면, 제1 중합체 패턴층(140a)을 노출시키는 예비 비아홀(V1)이 형성될 수 있다.
먼저, 트렌치 마스크(145) 및 층간 절연층(143) 상에 층간 절연층(143)의 일부를 노출시키는 포토레지스트 패턴(147)을 형성할 수 있다. 포토레지스트 패턴(147)은 후속 공정에서 제거하려는 제1 중합체 패턴층(140a)의 위치에 대응되는 위치에 정렬된 개구부를 포함할 수 있다. 오정렬을 고려하여, 상기 개구부는 예를 들어, x축 방향으로 제1 중합체 패턴층(140a)의 선폭보다 더 큰 폭으로 형성될 수 있고, y축 방향으로 트렌치 마스크(145)가 일부 노출되는 정도의 폭으로 형성될 수 있다.
다음으로, 포토레지스트 패턴(147)을 이용하여 층간 절연층(143)의 일부를 제거하여, 제1 중합체 패턴층(140a)을 노출시키는 예비 비아홀(V1)을 형성할 수 있다. 층간 절연층(143)은 건식 식각 공정을 통해 제거될 수 있고, 제1 중합체 패턴층(140a)는 식각 정지층으로서의 역할을 할 수 있다. 형성된 예비 비아홀(V1)을 통해 제2 중합체 패턴층(140b)의 일부도 함께 노출될 수 있다.
다음으로, 제2 중합체 패턴층(140b)에 대해 제1 중합체 패턴층(140a)의 일부를 선택적으로 제거할 수 있다. 서로 상이한 중합체 블록으로 이루어져 있으므로, 제2 중합체 패턴층(140b)는 제1 중합체 패턴층(140a)와 식각 선택성을 가질 수 있다. 즉, 특정 식각 조건에 대해, 제1 중합체 패턴층(140a)는 제2 중합체 패턴층(140b)에 비해 식각률이 더 빠를 수 있다. 예를 들어, 제1 중합체 패턴층(140a)이 실리콘-함유 중합체인 경우에는 불소를 함유한 식각 가스(CxFy 등)를 이용하여 제1 중합체 패턴층(140a)를 선택적으로 제거할 수 있다. 본 단계에서는 하부 배선(135)가 노출되지 않도록 제1 중합체 패턴층(140a)의 일부를 잔존시킨다. 이는 후속되는 포토레지스트 패턴(147)의 제거 공정 동안에 하부 배선(135)이 노출될 경우, 하부 배선(135)이 소모되거나 오염되어 듀얼 다마신 배선의 신뢰성을 떨어뜨릴 수 있기 때문이다. 실시예에 따라, 이 단계는 생략되고, 나중에 트렌치를 형성하고 난 뒤에 한꺼번에 제1 중합체 패턴층(140a)가 제거될 수 있다.
이후, 포토레지스트 패턴(147)은 애싱 및 스트립 공정에 의해 제거될 수 있다.
도 8을 참조하면, 트렌치(T) 및 비아홀(V2)이 형성될 수 있다.
포토레지스트 패턴(147)을 제거한 후 노출된 트렌치 마스크(145)를 이용하여 층간 절연층(143)을 제거하여 트렌치(T)를 형성할 수 있다.
트렌치(T)의 깊이는 제1 및 제2 중합체 패턴층(140a, 140b) 상에 층간 절연층(143)의 일부가 남아 있도록 형성될 수 있다. 도시된 바와 달리, 제1 및 제2 중합체 패턴층(140a, 140b)의 상면이 노출되도록 트렌치(T)가 형성될 수 있다.
이어서, 예비 비아홀(V1, 도 7 참조) 내의 제1 중합체 패턴층(140a)를 선택적으로 제거하여 하부 배선(135)를 노출시키는 비아홀(V2)을 형성할 수 있다.
도 9를 참조하면, 트렌치(T) 및 비아홀(V2)의 측벽 및 바닥에 그리고 트렌치 마스크(145) 상에 장벽층(151)을 순차적으로 형성할 수 있다.
장벽층(151)은 Ti, Ta, W, TiN, TaN, WN, WCN, TiSiN, TaSiN 및 WSiN으로 이루어진 군으로부터 선택된 적어도 하나의 물질을 포함할 수 있다. 장벽층(151)의 형성 방법으로는 PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition), ALD(Atomic Layer Deposition) 중에서 선택된 어느 하나의 방법을 사용할 수 있다.
다음으로, 트렌치(T) 및 비아홀(V2)을 충전하도록 장벽층(151) 상에 배선 금속층(153)을 형성한 후, 층간 절연층(143)이 드러나도록 평탄화하는 공정을 수행함으로써, 도 1 및 도 2에 도시된 듀얼 다마신 배선 구조을 형성할 수 있다.
배선 금속층(153)은 알루미늄(Al), 알루미늄 합금(Al-alloy), 구리(Cu), 금(Au), 은(Ag), 텅스텐(W) 및 몰리브데늄(Mo)으로 이루어진 군에서 선택된 적어도 어느 하나로 이루어질 수 있다. 그리고, 배선 금속층(153)을 형성하는 방법은 스퍼터링(Sputtering)법으로 형성한 후 리플로우(reflow)하는 방법, CVD(Chemical Vapor Deposition)법, 전기도금법(Electroplating) 중에서 선택된 어느 하나의 방법으로 형성할 수 있다. 전기도금법을 이용하는 경우에는 전해 시에 전류를 흘리기 위하여 시드층(seed layer)을 형성할 필요가 있다.
도 10 및 도 11은 본 발명의 일 실시예에 따른 반도체 소자의 배선 구조를 설명하기 위한 도면들이다. 도 10은 사시도이고, 도 11(a)는 평면도이고, 도 11(b)와 (c)는 각각 도 11(a)의 A-A'선과 B-B'선을 따라 절단한 단면도들이다.
도 10 및 도 11에 도시된 반도체 소자의 배선 구조는 하부 배선(135) 상에 절연 패턴층(240)이 형성되어 있고, 하부 절연층(131) 상에 직접 층간 절연층(143)이 형성되어 있는 것 이외에는 도 1 및 도 2를 참조하여 설명한 내용과 동일하므로 중복되는 설명은 생략한다.
도 10 및 도 11을 참조하면, 기판(101) 상에는 하부 절연층(131) 및 하부 배선(135)이 형성될 수 있다. 그리고 기판(101) 상에는 하부 배선(135)의 상면에 정렬된 절연 패턴층(240)이 형성될 수 있다. 절연 패턴층(240) 상에는 층간 절연층(143) 및 배선 금속층(153)이 형성될 수 있다. 층간 절연층(143)은 하부 절연층(131) 상에도 형성될 수 있다.
절연 패턴층(240)은 자기 조립 단분자층(self-assembled monolayer; SAM)으로 형성될 수 있다. 자기 조립 단분자층(SAM)은 유기 자기 조립 단분자층(organic SAM)이나 표면 기능화된 나노 입자(Functionalized Nanoparticle; FNP)일 수 있다. 상기 자기 조립 단분자층(SAM)은 반응기와 작용기를 가지고 있으며, 상기 반응기가 친수성인지 또는 소수성인지에 따라 하부 구조물의 특정 부분에만 정렬될 수 있다. 상기 표면 기능화된 나노 입자(FNP)는 표면에 캡핑된 물질이 친수성인지 또는 소수성인지에 따라 하부 구조물의 특정 부분에만 정렬될 수 있다.
도 12 내지 도 16은 본 발명의 일 실시예에 따른 반도체 소자의 배선 형성 방법을 설명하기 위한 도면들이다. 도 12 내지 도 16를 참조하여, 도 10 및 도 11에 도시된 반도체 소자의 배선을 형성하는 방법을 설명함에 있어서, 도 3 내지 도 9를 참조하여 설명한 내용과 중복되는 설명은 간략히 설명한다.
도 12를 참조하면, 기판(101) 상에 하부 절연층(131)과 하부 배선(135)이 형성될 수 있다. 하부 절연층(131)의 상면은 하부 배선(135)의 상면과 동일 평면을 이룰 수 있다. 하부 배선(135)는 예를 들어, y축 방향으로 연장되는 라인 형태로 형성될 수 있다. 하부 절연층(131)의 상면과 하부 배선(135)의 상면 중에 어느 하나는 친수성이고, 나머지 하나는 소수성일 수 있다. 하부 배선(135)의 상면에 정렬된 절연 패턴층(240)이 형성될 수 있다. 자기 조립 단분자층을 형성할 수 있는 물질(유기 SAM 또는 FNP)이 희석된 용액에 기판(101)을 침지시켜 하부 배선(135)의 상면에만 흡착된 자기 조립 단분자층을 형성함으로써 절연 패턴층(240)이 형성될 수 있다.
도 13을 참조하면, 절연 패턴층(240) 및 하부 절연층(131) 상에 층간 절연층(143)이 형성될 수 있다. 그리고, 층간 절연층(143) 상에 트렌치 마스크(145)이 형성될 수 있다.
층간 절연층(143)은 상술한 하부 절연층(131)과 유사하게, 저유전률(Low-k)을 갖는 유기 폴리머 또는 무기물로 형성될 수 있다. 층간 절연층(143)의 형성방법은 PECVD(Plasma Enhanced CVD), HDP-CVD(High Density Plasma CVD), APCVD(Atmospheric Pressure CVD), 스핀 코팅(spin coating) 등을 사용할 수 있다.
다음으로, 층간 절연층(143) 상에 하드 마스크층을 형성한 다음, 예를 들어, x축 방향으로 연장되는 라인 형태의 개구부를 갖는 포토레지스트 패턴을 이용하여 상기 하드 마스크층을 라인 형태로 건식 식각함으로써 트렌치 마스크(145)가 형성될 수 있다.
도 14를 참조하면, 절연 패턴층(240)을 노출시키는 예비 비아홀(V1)이 형성될 수 있다.
먼저, 트렌치 마스크(145) 및 층간 절연층(143) 상에 층간 절연층(143)의 일부를 노출시키는 포토레지스트 패턴(147)을 형성할 수 있다. 다음으로, 포토레지스트 패턴(147)을 이용하여 층간 절연층(143)의 일부를 제거하여, 절연 패턴층(240)을 노출시키는 예비 비아홀(V1)을 형성할 수 있다. 층간 절연층(143)은 건식 식각 공정을 통해 제거될 수 있고, 절연 패턴층(240)는 식각 정지층으로서의 역할을 할 수 있다. 형성된 예비 비아홀(V1)을 통해 층간 절연층(143)의 일부도 함께 노출될 수 있다.
다음으로, 층간 절연층(240)에 대해 절연 패턴층(240)의 일부를 선택적으로 제거할 수 있다. 서로 상이한 물질로 이루어져 있으므로, 층간 절연층(143)은 절연 패턴층(240)과 식각 선택성을 가질 수 있다. 즉, 특정 식각 조건에 대해, 절연 패턴층(240)은 층간 절연층(143)에 비해 식각률이 더 빠를 수 있다. 본 단계에서는 하부 배선(135)가 노출되지 않도록 절연 패턴층(240)의 일부를 잔존시킨다. 실시예에 따라, 이 단계는 생략되고, 나중에 트렌치를 형성하고 난 뒤에 한꺼번에 절연 패턴층(240)이 제거될 수 있다.
이후, 포토레지스트 패턴(147)은 애싱 및 스트립 공정에 의해 제거될 수 있다.
도 15를 참조하면, 트렌치(T) 및 비아홀(V2)이 형성될 수 있다.
포토레지스트 패턴(147)을 제거한 후 노출된 트렌치 마스크(145)를 이용하여 층간 절연층(143)을 제거하여 트렌치(T)를 형성할 수 있다.
트렌치(T)의 깊이는 절연 패턴층(240) 상에 층간 절연층(143)의 일부가 남아 있도록 형성될 수 있다. 도시된 바와 달리, 절연 패턴층(240)의 상면이 노출되도록 트렌치(T)가 형성될 수 있다.
이어서, 예비 비아홀(V1, 도 14 참조) 내의 절연 패턴층(240)를 선택적으로 제거하여 하부 배선(135)를 노출시키는 비아홀(V2)을 형성할 수 있다.
도 16을 참조하면, 트렌치(T) 및 비아홀(V2)의 측벽 및 바닥에 그리고 트렌치 마스크(145) 상에 장벽층(151)을 순차적으로 형성할 수 있다.
다음으로, 트렌치(T) 및 비아홀(V2)을 충전하도록 장벽층(151) 상에 배선 금속층(153)을 형성한 후, 층간 절연층(143)이 드러나도록 평탄화하는 공정을 수행함으로써, 도 10 및 도 11에 도시된 듀얼 다마신 배선 구조를 형성할 수 있다.
도 17 및 도 18은 본 발명의 일 실시예에 따른 반도체 소자의 배선 구조를 설명하기 위한 도면들이다. 도 17은 사시도이고, 도 18(a)는 도 17을 상부에서 바라본 평면도이고, 도 18(b)와 (c)는 각각 도 18(a)의 C-C'선과 D-D'선을 따라 절단한 단면도들이다. 본 실시예는 싱글 다마신 공정으로 로컬 배선에 자기 정렬되는 비아를 형성한 구조에 대한 것이다.
도 17 및 도 18을 참조하면, 기판(301) 상에는 제2 하부 절연층(333) 및 하부 배선(335)이 형성될 수 있다. 그리고 기판(301) 상에는 하부 배선(335)의 상면에 정렬된 제1 중합체 패턴층(340)와 제2 하부 절연층(333)의 상면에 정렬된 제2 중합체 패턴층(342)이 형성될 수 있다. 제1 및 제2 중합체 패턴층(340, 342)에 둘러싸인 비아 금속층(353)이 형성될 수 있다.
기판(301)은 x축 방향과 y축 방향으로 연장되는 상면을 가질 수 있다. 예를 들어, 기판(301)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 갈륨비소 기판, SOI(Silicon On Insulator) 기판 또는 SeOI(Semiconductor On Insulator) 기판 등을 포함할 수 있다. 기판(301) 상에는 집적 회로를 구성하는 다수의 능동 소자들(예를 들어, 트랜지스터들) 및 수동 소자들이 구비될 수 있다. 상기 트랜지스터들은 게이트 구조(320) 및 소스/드레인 영역을 포함할 수 있다. 그리고 게이트 구조(320)는 게이트 전극과 게이트 절연층을 포함할 수 있다. 기판(301)에는 활성 영역을 정의하는 소자 분리막(305)이 형성될 수 있다. 게이트 구조(320)의 측벽에는 스페이서(325)가 형성될 수 있다. 상기 소스/드레인 영역에 연결되는 콘택 플러그들(327)이 형성될 수 있다. 상기 트랜지스터를 덮는 제1 하부 절연층(331)이 형성될 수 있다. 또한, 콘택 플러그들에 연결되는 하부 배선(335) 및 제2 하부 절연층(333)이 형성될 수 있다.
제1 및 제2 하부 절연층(331, 333)은 RC 신호 지연 및 배선 간의 상호 간섭(crosstalk)을 감소하기 위해서 저유전율 물질로 형성될 수 있다. 제1 및 제2 하부 절연층(331, 333)은 저유전률(Low-k)을 갖는 유기 폴리머 또는 무기물로 형성될 수 있다.
하부 배선(335)은 MOL(Middle Of Line) 공정에서 형성된 금속 패드 및 로컬 배선일 수 있다. 하부 배선(335)은 알루미늄(Al), 알루미늄 합금(Al-alloy), 텅스텐(W), 코발트(Co), 구리(Cu), 또는 루테늄(Ru), 금(Au), 은(Ag) 등으로 이루어진 군으로부터 선택된 적어도 하나의 물질을 포함할 수 있다. 하부 배선(335) 상에는 캡핑층이 형성될 수 있다. 상기 캡핑층은 Co, Ru, CoWP 등으로 이루어진 군으로부터 선택된 적어도 하나의 물질을 포함할 수 있다. 하부 배선(335)의 상면은 제2 하부 절연층(333)의 상면과 동일 평면을 이룰 수 있다.
하부 배선(335)의 상면에 정렬된 제1 중합체 패턴층(340)와 제2 하부 절연층(333)의 상면에 정렬된 제2 중합체 패턴층(342)는 2 종류의 중합체 블록을 포함하는 블록 공중합체층이 하부 배선(335)의 상면 및 제2 하부 절연층(333)의 상면 특성의 차이에 의해 유도된 자기 조립 과정에 의해 형성될 수 있다.
비아 금속층(353)은 제1 중합체 패턴층(340)의 일부가 제거된 비아홀 내에 하부 배선(335) 상에 형성될 수 있다. 비아 금속층(335)와 제1 및 제2 중합체 패턴층(340, 342) 사이에 장벽층(351)이 형성될 수 있다. 장벽층(351)은 비아 금속층(353)의 성분(예를 들어, 구리)이 확산하는 것을 방지할 수 있다.
도 19 내지 도 22는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 19를 참조하면, 기판(301) 상에 제2 하부 절연층(333)과 하부 배선(335)이 형성될 수 있다. 하부 배선(335)는 예를 들어, y축 방향으로 연장되는 라인 형태인 로컬 배선과 사각형 형태인 금속 패드를 포함할 수 있다. 제2 하부 절연층(331)의 상면과 하부 배선(335)의 상면은 서로 다른 화학적 성질을 가질 수 있다. 예를 들어, 제2 하부 절연층(331)의 상면과 하부 배선(335)의 상면 중에 어느 하나는 친수성이고, 나머지 하나는 소수성일 수 있다. 필요에 따라, 제2 하부 절연층(331)의 상면과 하부 배선(335)의 상면이 서로 다른 화학적 성질을 가지도록 표면처리 공정이 수행될 수 있다.
도 20을 참조하면, 하부 배선(335)과 제2 하부 절연층(331) 상에 제1 중합체 패턴층(340)와 제2 중합체 패턴층(342)을 형성할 수 있다.
스핀 코팅 공정을 수행하여 하부 배선(335)과 제2 하부 절연층(331) 상에 블록 공중합체층을 형성한 뒤, 상기 블록 공중합체층을 열처리하여, 제1 중합체 패턴층(340)와 제2 중합체 패턴층(342)로 상분리할 수 있다. 제1 중합체 패턴층(340)는 하부 배선(335)의 상면에 형성되고, 제2 중합체 패턴층(342)는 제2 하부 절연층(333)의 상면에 형성될 수 있다. 이러한 상분리는 서로 다른 화학적 성질(친수성/소수성)을 가지는 하부 배선(335)의 상면과 제2 하부 절연층(333)의 상면에 의해 유도된 상기 블록 공중합체층의 자기 조립에 의한 것이다. 상기 열처리는 상기 블록 공중합체층의 Tg(유리전이온도) 이상에서 수행될 수 있다. 상기 열처리는 약 100℃ 내지 350℃ 사이에서 수행될 수 있다.
도 21을 참조하면, 제1 중합체 패턴층(340)의 일부를 노출시키는 포토레지스트 패턴(347)이 형성될 수 있다. 포토레지스트 패턴(347)은 제거하려는 제1 중합체 패턴층(340)에 대응되는 위치에 정렬된 개구부를 포함할 수 있다. 오정렬을 고려하여, 상기 개구부는 예를 들어, x축 방향 또는 y축 방향으로 제1 중합체 패턴층(340)의 선폭보다 더 큰 폭으로 형성될 수 있다. 따라서, 제2 중합체 패턴층(342)이 상기 개구부를 통해 노출될 수 있다.
도 22를 참조하면, 포토레지스트 패턴(347)을 이용하여 제1 중합체 패턴층(340)을 선택적으로 제거하여 하부 배선(335)을 노출시키는 비아홀(V3)이 형성될 수 있다.
다음으로, 비아홀(V3)의 측벽 및 하부 배선(335)의 상면에 장벽층(351)을 형성하고 및 비아홀(V3)를 충전하도록 장벽층(351) 상에 비아 금속층(353)을 형성한 후, 제2 중합체 패턴층(342)이 드러나도록 평탄화하는 공정을 수행함으로써, 도 17 및 도 18에 도시된 싱글 다마신 비아 구조을 형성할 수 있다.
장벽층(351)은 Ti, Ta, W, TiN, TaN, WN, WCN, TiSiN, TaSiN 및 WSiN으로 이루어진 군으로부터 선택된 적어도 하나의 물질을 포함할 수 있다. 장벽층(351)의 형성 방법으로는 PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition), ALD(Atomic Layer Deposition) 중에서 선택된 어느 하나의 방법을 사용할 수 있다.배선 금속층(353)은 알루미늄(Al), 알루미늄 합금(Al-alloy), 구리(Cu), 금(Au), 은(Ag), 텅스텐(W) 및 몰리브데늄(Mo)으로 이루어진 군에서 선택된 적어도 어느 하나로 이루어질 수 있다. 그리고, 비아 금속층(353)을 형성하는 방법은 스퍼터링(Sputtering)법으로 형성한 후 리플로우(reflow)하는 방법, CVD(Chemical Vapor Deposition)법, 전기도금법(Electroplating) 중에서 선택된 어느 하나의 방법으로 형성할 수 있다. 전기도금법을 이용하는 경우에는 전해 시에 전류를 흘리기 위하여 시드층(seed layer)을 형성할 필요가 있다.
도 23은 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 저장 장치를 나타낸 블록도이다.
도 23을 참조하면, 본 실시예에 따른 저장 장치(1000)는 호스트(HOST)와 통신하는 컨트롤러(1010) 및 데이터를 저장하는 메모리(1020-1, 1020-2, 1020-3)를 포함할 수 있다. 컨트롤러(1010)와 통신하는 호스트(HOST)는 저장 장치(1000)가 장착되는 다양한 전자 기기일 수 있으며, 예를 들어 스마트폰, 디지털 카메라, 데스크 톱, 랩톱, 미디어 플레이어 등일 수 있다. 컨트롤러(1010)는 호스트(HOST)에서 전달되는 데이터 쓰기 또는 읽기 요청을 수신하여 메모리(1020-1, 1020-2, 1020-3)에 데이터를 저장하거나, 메모리(1020-1, 1020-2, 1020-3)로부터 데이터를 인출하기 위한 명령(CMD)을 생성할 수 있다. 컨트롤러(1010) 또는 메모리(1020-1, 1020-2, 1020-3)는, 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 소자의 배선 형성 방법에 의해 제조될 수 있다. 도 19에 도시한 바와 같이, 저장 장치(1000) 내에 하나 이상의 메모리(1020-1, 1020-2, 1020-3)가 컨트롤러(1010)에 병렬로 연결될 수 있다. 복수의 메모리(1020-1, 1020-2, 1020-3)를 컨트롤러(1010)에 병렬로 연결함으로써, SSD(Solid State Drive)와 같이 큰 용량을 갖는 저장 장치(1000)를 구현할 수 있다.
도 24는 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 전자 기기를 나타낸 블록도이다.
도 24를 참조하면, 본 실시예에 따른 전자 기기(2000)는 통신부(2010), 입력부(2020), 출력부(2030), 메모리(2040) 및 프로세서(2050)를 포함할 수 있다.
통신부(2010)는 유/무선 통신 모듈을 포함할 수 있으며, 무선 인터넷 모듈, 근거리 통신 모듈, GPS 모듈, 이동통신 모듈 등을 포함할 수 있다. 통신부(2010)에 포함되는 유/무선 통신 모듈은 다양한 통신 표준 규격에 의해 외부 통신망과 연결되어 데이터를 송수신할 수 있다. 입력부(2020)는 사용자가 전자 기기(2000)의 동작을 제어하기 위해 제공되는 모듈로서, 기계식 스위치, 터치스크린, 음성 인식 모듈 등을 포함할 수 있다. 또한, 입력부(2020)는 트랙 볼 또는 레이저 포인터 방식 등으로 동작하는 마우스, 또는 핑거 마우스 장치를 포함할 수도 있으며, 그 외에 사용자가 데이터를 입력할 수 있는 다양한 센서 모듈을 더 포함할 수도 있다. 출력부(2030)는 전자 기기(2000)에서 처리되는 정보를 음성 또는 영상의 형태로 출력하며, 메모리(2040)는 프로세서(2050)의 처리 및 제어를 위한 프로그램이나, 또는 데이터 등을 저장할 수 있다. 프로세서(2050)는 필요한 동작에 따라 메모리(2040)에 명령어를 전달하여 데이터를 저장 또는 인출할 수 있다. 메모리(2040)는 전자 기기(2000)에 내장되거나 또는 별도의 인터페이스를 통해 프로세서(2050)와 통신할 수 있다. 별도의 인터페이스를 통해 프로세서(2050)와 통신하는 경우, 프로세서(2050)는 SD, SDHC, SDXC, MICRO SD, USB 등과 같은 다양한 인터페이스 규격을 통해 메모리(2040)에 데이터를 저장하거나 또는 인출할 수 있다. 프로세서(2050)는 전자 기기(2000)에 포함되는 각부의 동작을 제어한다. 프로세서(2050)는 음성 통화, 화상 통화, 데이터 통신 등과 관련된 제어 및 처리를 수행하거나, 멀티미디어 재생 및 관리를 위한 제어 및 처리를 수행할 수도 있다. 또한, 프로세서(2050)는 입력부(2020)를 통해 사용자로부터 전달되는 입력을 처리하고 그 결과를 출력부(2030)를 통해 출력할 수 있다. 또한, 프로세서(2050)는 앞서 설명한 바와 같이 전자 기기(2000)의 동작을 제어하는데 있어서 필요한 데이터를 메모리(2040)에 저장하거나 메모리(2040)로부터 인출할 수 있다. 프로세서(2050) 및 메모리(2040) 중 적어도 하나는 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 소자의 배선 형성 방법에 의해 제조될 수 있다.
도 25는 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 시스템을 보여주는 개략도이다.
도 25를 참조하면, 시스템(3000)은 제어기(3100), 입/출력 장치(3200), 메모리(3300) 및 인터페이스(3400)를 포함할 수 있다. 시스템(3000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다. 제어기(3100)는 프로그램을 실행하고, 시스템(3000)을 제어하는 역할을 할 수 있다. 제어기(3100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다. 입/출력 장치(3200)는 시스템(3000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(3000)은 입/출력 장치(3200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(3200)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다. 메모리(3300)는 제어기(3100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(3100)에서 처리된 데이터를 저장할 수 있다. 인터페이스(3400)는 시스템(3000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(3100), 입/출력 장치(3200), 메모리(3300) 및 인터페이스(3400)는 버스(3500)를 통하여 서로 통신할 수 있다. 제어기(3100) 또는 메모리(3300) 중 적어도 하나는 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 소자의 배선 형성 방법에 의해 제조될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101, 301: 기판
131, 333: 하부 절연층
135, 335: 하부 배선
140: 블록 공중합체층
140a, 140b: 제1, 제2 중합체 패턴층
143, 342: 층간 절연층
145: 트렌치 마스크
147, 347: 포토레지스트 패턴
151, 351: 장벽층
153, 353: 배선 금속층
V1: 예비 비아홀
V2, V3: 비아홀
T: 트렌치
240: 자기 조립 단분자층

Claims (10)

  1. 반도체 기판 상에 하부 절연층을 형성하는 단계;
    상기 반도체 기판 상에서, 상기 하부 절연층 내에 매립된 하부 배선을 형성하는 단계;
    상기 하부 배선의 상면에 절연 패턴층을 자기 조립(self-assembly)에 의하여 형성하는 단계;
    상기 절연 패턴층 상에 층간 절연층을 형성하는 단계;
    상기 층간 절연층 상에 트렌치 마스크를 형성하는 단계;
    상기 트렌치 마스크 상에 상기 층간 절연층의 일부를 노출시키는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 이용하여 상기 층간 절연층의 일부를 제거하여, 상기 절연 패턴층을 노출시키는 예비 비아홀을 형성하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계;
    상기 포토레지스트 패턴을 제거한 후 노출된 상기 트렌치 마스크를 이용하여 상기 층간 절연층 및 상기 절연 패턴층을 식각하여, 상기 층간 절연층이 식각되어 형성되는 트렌치 및 상기 절연 패턴층이 식각되어 상기 하부 배선을 노출시키도록 형성되는 비아홀을 형성하는 단계; 및
    상기 트렌치 및 상기 비아홀을 배선물질로 채우는 단계;를 포함하는 반도체 소자의 배선 형성 방법.
  2. 제1 항에 있어서,
    상기 절연 패턴층을 형성하는 단계는,
    상기 하부 배선 및 상기 하부 절연층 상에 블록 공중합체층을 형성하는 단계; 및
    상기 블록 공중합체층을 열처리하여, 상기 블록 공중합체층을 상기 하부 배선의 상면에 정렬되는 제1 중합체 패턴층 및 상기 하부 절연층의 상면에 정렬되는 제2 중합체 패턴층으로 상분리하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  3. 제2 항에 있어서,
    상기 제1 중합체 패턴층과 상기 제2 중합체 패턴층은 서로 식각 선택성을 가지는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  4. 제2 항에 있어서,
    상기 블록 공중합체층은 실리콘-함유 중합체를 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  5. 제1 항에 있어서,
    상기 트렌치 마스크를 형성하는 단계는,
    상기 층간 절연층 상에 하드 마스크층을 형성하는 단계;
    상기 하드 마스크층을 라인 형태로 건식 식각하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  6. 제1 항에 있어서,
    상기 예비 비아홀을 형성하는 단계는,
    상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 절연 패턴층이 노출되도록 상기 층간 절연층의 일부를 건식 식각하는 단계인 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  7. 제1 항에 있어서,
    상기 트렌치 및 상기 비아홀을 배선물질로 채우는 단계는,
    상기 트렌치 및 상기 비아홀의 측벽 및 바닥에 그리고 상기 트렌치 마스크 상에 장벽층을 순차적으로 형성하는 단계;
    상기 트렌치 및 상기 비아홀을 충전하도록 상기 장벽층 상에 배선 금속층을 형성하는 단계; 및
    상기 층간 절연층이 드러나도록 평탄화하는 단계;를 포함하는 반도체 소자의 배선 형성 방법.
  8. 제1 항에 있어서,
    상기 절연 패턴층을 형성하는 단계는,
    상기 하부 배선의 상면에 선택적으로 결합하는 자기조립 단분자층을 형성하는 단계인 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  9. 제1 항에 있어서,
    상기 예비 비아홀에 의해 노출된 상기 절연 패턴층은 상기 예비 비아홀을 형성하는 단계 이후에 상기 절연 패턴층의 일부가 제거되고, 상기 비아홀을 형성하는 단계에서 잔존하는 상기 절연 패턴층의 나머지가 제거되는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  10. 반도체 기판 상에 하부 절연층을 형성하는 단계;
    상기 반도체 기판 상에서, 상기 하부 절연층 내에 매립된 하부 배선을 형성하는 단계;
    상기 하부 배선의 상면에 절연 패턴층을 자기 조립에 의해 형성하는 단계;
    상기 하부 절연층 및 상기 절연 패턴층 상에 층간 절연층을 형성하는 단계;
    상기 층간 절연층의 일부를 식각하여 상기 절연 패턴층을 노출시키는 트렌치를 형성하는 단계;
    상기 트렌치에 의해 노출된 상기 절연 패턴층을 식각하여, 상기 하부 배선을 노출시키는 비아홀을 형성하는 단계; 및
    상기 비아홀 및 상기 트렌치를 동시에 배선물질로 채우는 단계;를 포함하는 반도체 소자의 배선 형성 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017022293A (ja) * 2015-07-13 2017-01-26 キヤノン株式会社 固体撮像装置の製造方法
KR102582668B1 (ko) * 2018-10-01 2023-09-25 삼성전자주식회사 집적회로 소자의 제조 방법
US11227833B2 (en) * 2019-09-16 2022-01-18 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure and method for forming the same
US11637036B2 (en) 2020-01-30 2023-04-25 International Business Machines Corporation Planarization stop region for use with low pattern density interconnects
JP2022023730A (ja) * 2020-07-27 2022-02-08 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法および基板処理装置
US11817373B2 (en) * 2021-03-26 2023-11-14 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and method of making

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090206489A1 (en) 2008-02-20 2009-08-20 International Business Machines Corporation Dual damascene metal interconnect structure having a self-aligned via
US20140117561A1 (en) 2012-06-19 2014-05-01 Taiwan Semiconductor Manufacturing Co., Ltd. Etch damage and esl free dual damascene metal interconnect
US20140273469A1 (en) 2013-03-15 2014-09-18 Globalfoundries Inc Methods of forming trench/via features in an underlying structure using a process that includes a masking layer formed by a directed self-assembly process
US20150093702A1 (en) 2013-09-27 2015-04-02 Paul A. Nyhus Exposure activated chemically amplified directed self-assembly (dsa) for back end of line (beol) pattern cutting and plugging
WO2015047320A1 (en) * 2013-09-27 2015-04-02 Intel Corporation Self-aligned via and plug patterning for back end of line (beol) interconnects

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030000137A (ko) * 2001-06-22 2003-01-06 주식회사 하이닉스반도체 반도체소자의 제조방법
KR20040009252A (ko) * 2002-07-23 2004-01-31 삼성전자주식회사 이중 다마신 공정에 의한 비아홀 및 트렌치 구조 및 이를형성하는 방법
US7348281B2 (en) 2003-09-19 2008-03-25 Brewer Science Inc. Method of filling structures for forming via-first dual damascene interconnects
KR20060076857A (ko) * 2004-12-29 2006-07-05 매그나칩 반도체 유한회사 반도체 소자의 금속 배선 형성 방법
US7553760B2 (en) 2006-10-19 2009-06-30 International Business Machines Corporation Sub-lithographic nano interconnect structures, and method for forming same
KR101027677B1 (ko) * 2008-09-09 2011-04-12 주식회사 하이닉스반도체 반도체 소자의 콘택홀 형성 방법
US8519540B2 (en) 2009-06-16 2013-08-27 International Business Machines Corporation Self-aligned dual damascene BEOL structures with patternable low- K material and methods of forming same
US8900988B2 (en) 2011-04-15 2014-12-02 International Business Machines Corporation Method for forming self-aligned airgap interconnect structures
US8394718B1 (en) 2011-09-12 2013-03-12 International Business Machines Corporation Methods of forming self-aligned through silicon via
WO2013156240A1 (en) 2012-04-20 2013-10-24 Asml Netherlands B.V. Methods for providing spaced lithography features on a substrate by self-assembly of block copolymers
US8779592B2 (en) 2012-05-01 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Via-free interconnect structure with self-aligned metal line interconnections
US8813012B2 (en) 2012-07-16 2014-08-19 Synopsys, Inc. Self-aligned via interconnect using relaxed patterning exposure
US9153477B2 (en) * 2012-09-28 2015-10-06 Intel Corporation Directed self assembly of block copolymers to form vias aligned with interconnects
US9287162B2 (en) 2013-01-10 2016-03-15 Samsung Austin Semiconductor, L.P. Forming vias and trenches for self-aligned contacts in a semiconductor structure
US9219007B2 (en) 2013-06-10 2015-12-22 International Business Machines Corporation Double self aligned via patterning

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090206489A1 (en) 2008-02-20 2009-08-20 International Business Machines Corporation Dual damascene metal interconnect structure having a self-aligned via
US20140117561A1 (en) 2012-06-19 2014-05-01 Taiwan Semiconductor Manufacturing Co., Ltd. Etch damage and esl free dual damascene metal interconnect
US20140273469A1 (en) 2013-03-15 2014-09-18 Globalfoundries Inc Methods of forming trench/via features in an underlying structure using a process that includes a masking layer formed by a directed self-assembly process
US20150093702A1 (en) 2013-09-27 2015-04-02 Paul A. Nyhus Exposure activated chemically amplified directed self-assembly (dsa) for back end of line (beol) pattern cutting and plugging
WO2015047320A1 (en) * 2013-09-27 2015-04-02 Intel Corporation Self-aligned via and plug patterning for back end of line (beol) interconnects

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