JP2000260870A - ドライエッチングを用いた半導体装置の製造方法 - Google Patents

ドライエッチングを用いた半導体装置の製造方法

Info

Publication number
JP2000260870A
JP2000260870A JP11066293A JP6629399A JP2000260870A JP 2000260870 A JP2000260870 A JP 2000260870A JP 11066293 A JP11066293 A JP 11066293A JP 6629399 A JP6629399 A JP 6629399A JP 2000260870 A JP2000260870 A JP 2000260870A
Authority
JP
Japan
Prior art keywords
film
organic silicon
silicon oxide
oxide film
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP11066293A
Other languages
English (en)
Other versions
JP4270632B2 (ja
Inventor
Shoji Seta
渉二 瀬田
Makoto Sekine
誠 関根
Naofumi Nakamura
直文 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP06629399A priority Critical patent/JP4270632B2/ja
Priority to US09/522,175 priority patent/US6352931B1/en
Priority to TW89104437A priority patent/TW468201B/zh
Priority to KR10-2000-0012221A priority patent/KR100401040B1/ko
Publication of JP2000260870A publication Critical patent/JP2000260870A/ja
Priority to US09/995,839 priority patent/US6605542B2/en
Priority to US10/086,556 priority patent/US6849923B2/en
Priority to US10/440,136 priority patent/US20030224611A1/en
Priority to US10/983,746 priority patent/US7169697B2/en
Priority to US11/170,352 priority patent/US20060017162A1/en
Application granted granted Critical
Publication of JP4270632B2 publication Critical patent/JP4270632B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/7681—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving one or more buried masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76835—Combinations of two or more different dielectric layers having a low dielectric constant
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/101—Forming openings in dielectrics
    • H01L2221/1015—Forming openings in dielectrics for dual damascene structures
    • H01L2221/1031—Dual damascene by forming vias in the via-level dielectric prior to deposition of the trench-level dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)
  • Formation Of Insulating Films (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Element Separation (AREA)

Abstract

(57)【要約】 【課題】有機シリコン膜を用いた二重溝配線の層間絶縁
膜、コンタクトホール、深いトレンチマスク等の形成方
法を提供する。 【解決手段】ポリシラン等を形状加工後、二重溝配線の
層間絶縁膜として使用することにより配線溝加工で問題
になる形状及び深さ制御とボーダレスエッチングの回避
を行う。またポリシランと絶縁膜とを積層構造とし、加
工後一体化することにより高アスペクト比のコンタクト
ホール加工を容易にする。またポリシランの表面を選択
的に絶縁膜とし、ドライエッチングのマスクとする。ま
た反射防止膜やエッチングマスクとして用いるポリシラ
ンを酸化膜又は窒化膜に変化して容易に剥離することが
できる。これらを用いて高密度集積回路の素子領域、素
子分離領域形成の平坦化、高歩留まりのセルフアライン
コンタクトホールや配線溝の形成、ゲート電極のパター
ン形成に応用することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はドライエッチングを
用いた半導体装置の製造方法に係り、特にポリシラン等
の有機シリコン膜を用いた二重溝配線の層間絶縁膜の形
成方法、コンタクトホール、配線溝の形成方法、深いト
レンチマスクの形成方法、反射防止膜の剥離方法等に関
するものである。
【０００２】
【従来の技術】多層配線を有する半導体装置の製造工程
において、例えばシリコン酸化膜、シリコン窒化膜等か
らなる多層絶縁膜上にレジストをマスクとしてコンタク
トホール等をパターン形成する工程が多く用いられる。
【０００３】従来、ＲＩＥ(Reactive Ion Etching)等の
ドライエッチングを用いて、このようなシリコン酸化
膜、及びシリコン窒化膜の選択エッチングを行うとき、
レジストとシリコン酸化膜とのエッチング選択比（エッ
チング速度の比）は大きくできるのでシリコン酸化膜の
選択エッチングは容易であるが、レジストとシリコン窒
化膜との間ではエッチング選択比を大きくすることがで
きないため、レジストをマスクとしてシリコン窒化膜を
選択的にエッチングすることは非常に困難であった。
【０００４】また、近年大規模な半導体記憶装置の製造
に当り、極めて多数の微細なトレンチキャパシタを高密
度に集積することが必要となり、このため開口部の寸法
に比べて深さが極めて大きい（以下高アスペクト比と呼
ぶ）トレンチを、異方性ドライエッチングを用いて半導
体基板に形成することが重要な技術の１つとなってい
る。
【０００５】半導体基板に高アスペクト比のトレンチを
形成する際、異方性ドライエッチングの絶縁膜マスクに
も高アスペクト比の開口部を形成しなければならない。
前記絶縁膜マスクの開口部の形成には従来レジストマス
クが使用されてきたが、高アスペクト比の開口部を形成
するためには、大電力の高周波により励起されたガスプ
ラズマを長時間に亘ってレジストに照射する必要があ
る。
【０００６】このためレジスト開口部に凹凸状の変形を
生じ、半導体基板に内面が平滑で加工精度の高い多数の
トレンチを高い歩留まりで形成することはいちじるしく
困難であった。
【０００７】また微細加工技術の進展に伴い、リソグラ
フィー工程の解像度を高めるためレジストの膜厚は薄く
しなければならないが、ドライエッチングに際していわ
ゆる膜減りを生じるため前記トレンチの形成はさらに困
難であった。
【０００８】また通常半導体装置の製造方法において、
半導体基板上にパターン形成されたシリコン窒化膜をエ
ッチングマスクとして素子分離用の分離溝を形成し、こ
の分離溝を埋め込むように素子分離用の厚いシリコン酸
化膜を形成し、シリコン窒化膜をストッパー（抑制層）
として表面研磨することにより、分離溝が酸化膜で満た
されるように平坦化する素子領域平坦化工程が用いられ
てきた。
【０００９】表面研磨による素子領域平坦化工程におい
て、素子領域が密な部分ではシリコン窒化膜ストッパー
が多く存在するので、分離溝が丁度シリコン酸化膜で満
たされるように良好な表面平坦化がなされるが、素子領
域が疎な部分では窒化膜のストッパーが少ないので、平
坦化工程においてシリコン酸化膜が過剰に研磨されて凹
状となり、素子領域の平坦化形成がウエハ全面に亘って
均一に行われないという問題があった。
【００１０】このため、全面にさらにポリシリコン膜を
堆積して平坦化加工を行い、エッチングマスクとして疎
部分にポリシリコン膜を残留させる等の対策がとられ
る。しかし、この平坦化工程で疎部分のシリコン酸化膜
に割れを生じることがあり、後に素子領域上の前記シリ
コン窒化膜ストッパーと前記ポリシリコンマスクとを剥
離する際、シリコン基板が深くえぐられるという問題を
生じていた。
【００１１】また従来ゲート電極加工に際して、ゲート
電極形成用の金属膜の上にシリコン窒化膜を形成し、シ
リコン窒化膜上のゲート電極形成領域にレジストをパタ
ーン形成し、このレジストをマスクとして窒化膜をパタ
ーン形成し、レジストマスク剥離の後パターン形成され
たシリコン窒化膜をマスクとして、前記金属膜をゲート
電極として加工する方法がとられてきた。
【００１２】このときウエハー面内に凹凸があれば、シ
リコン窒化膜マスクをパターン形成する際、ウエーハの
表面の凸部ではパターン形成のエッチングが過剰となっ
て下地の金属膜にまでエッチングが及び、良好なゲート
電極加工ができなくなるという問題があった。
【００１３】また自己整合型コンタクト（以下ＳＡＣ;
Self-Align Contactと呼ぶ）形成のエッチング工程で
は、ゲート電極間を埋める層間絶縁膜にコンタクトホー
ルの開口を行うが、このとき、コンタクトホール開口部
の下部にゲート電極の上面と側面とが交わる稜線が露出
するようになる。
【００１４】シリコン酸化膜からなる層間絶縁膜にコン
タクトホールを開口するエッチング工程において、ゲー
ト電極がエッチングされるのを防止するため、ゲート電
極は通常シリコン酸化膜とのエッチング選択比が大きい
シリコン窒化膜（エッチングストッパー）で被覆され
る。しかし、シリコン窒化膜の酸化膜に対するエッチン
グ選択比は平坦部では高い値が得られるが、稜線部では
平坦部の約１／３に低下する。
【００１５】このため従来ＳＡＣ形成工程において、コ
ンタクトホール開口時にゲート電極の稜線部がエッチン
グされてゲート金属が露出し、コンタクトホールに配線
用の金属を埋め込む際、ゲート電極の短絡不良を生じる
原因となっていた。このため特にゲート電極のアスペク
ト比（ゲート長とゲート高さとの比）が大きいＥ2 ＰＲ
ＯＭの製造工程では、ＳＡＣの形成はいちじるしく困難
であることが知られている。
【００１６】近年微細加工技術の進展に伴い、層間絶縁
膜の高アスペクト比のエッチングが多く要求されるが、
このときシリコン窒化膜との間でエッチング選択比がと
れる条件でシリコン酸化膜の高アスペクト比のドライエ
ッチングを行えば、エッチングの進行中にフロロカーボ
ン等の残渣が開口部に残留して、エッチングが途中で停
止することが知られている。
【００１７】また多層配線の形成技術として、２層の溝
配線（この分野でDual-Damascene構造と呼ばれる。Dama
scene は象眼加工を意味する。）が多く用いられるよう
になったが、２層溝配線の層間絶縁膜の加工には２層の
金属配線を埋め込むための溝加工と、２層の金属配線間
を接続するコンタクトホール形成とを組み合わせた高ア
スペクト比で、かつ、微細なドライエッチング加工技術
が求められる。
【００１８】従来、層間絶縁膜の溝加工において、ウエ
ーハ面内の溝の深さを一定値に制御することがいちじる
しく困難であり、これを実現するためにはシリコン酸化
膜からなる層間絶縁膜中にシリコン窒化膜を挿入して、
このシリコン窒化膜をドライエッチングのストッパーと
する方法がとられてきた。特に加工形状が複雑な２重溝
配線ではコンタクトホール形成後、上層の溝配線の深さ
制御を行うためにもシリコン窒化膜のストッパーが必要
であった。
【００１９】しかし、このようにすれば、配線の近傍に
シリコン酸化膜に比べて誘電率の値が大きいシリコン窒
化膜が含まれるため、配線容量が大きくなり半導体装置
の動作速度を低下させる。また溝加工の際、シリコン酸
化膜からなる層間絶縁膜の部分エッチングを生じ、イオ
ンが溝の底部の角の部分に集中し、溝の角にトレンチン
グと呼ばれる形状を発生させる。このため配線溝への配
線金属の埋め込みが困難になっていた。
【００２０】また、従来ＤＲＡＭ(Dynamic Random Acce
ss Memory)とロジックとを１チップ上に混載したＬＳＩ
では、ＤＲＡＭ部とロジック部とのデザインルールの相
違から、ロジック部の合わせ幅（フリンジ）がＤＲＡＭ
部の合わせ幅の１／４程度となっている。
【００２１】例えば２重溝配線の層間絶縁膜にコンタク
トホールを形成するとき、下層溝配線の上部のシリコン
窒化膜エッチングストッパーに対して高い選択制を示す
ドライエッチング条件を用いて、シリコン酸化膜からな
る層間絶縁膜にコンタクトホールを形成し、シリコン窒
化膜を除去した後、コンタクトホール及び上層の配線溝
に配線用の金属を埋め込む工程が行われる。
【００２２】このとき、特に合わせマージンの小さいロ
ジック部では、コンタクトホールの開口の一部が下層配
線上を覆うシリコン窒化膜ストッパーの外部に外れるこ
とがあり、このため、下層配線の側面を埋めるシリコン
酸化膜からなる層間絶縁膜が、コンタクトホール形成工
程で削られるボーダーレスエッチングを生じ易く、配線
金属の埋め込み不良や短絡不良を生じる欠点があった。
【００２３】また従来リソグラフィー工程において、レ
ジストの下に反射防止膜としてポリシランが用いられる
が、パターン形成後Ｏ2 アッシングを用いてレジストを
剥離する際、ポリシランが酸化して剥離し難くなるとい
う現象があった。
【００２４】
【発明が解決しようとする課題】上記したように、従来
のドライエッチングを用いた半導体装置の製造方法には
高アスペクト比のエッチングが困難であること、素子領
域に粗密がある場合にウエハ全面に亘って平坦化するこ
とが困難であること、微細なゲート電極形成に際して表
面の凹凸が加工不良の原因になること、ＳＡＣのコンタ
クトホール形成において、ゲート電極の稜線部で短絡不
良を生じやすいこと等の問題があった。
【００２５】このほか、層間絶縁膜の高アスペクト比の
エッチングの際、ドライエッチングの残渣によりエッチ
ングが途中で停止する欠点があること、２重溝配線の層
間絶縁膜形成において、溝加工の深さの均一化やボーダ
レスエッチング回避のためエッチングストッパーとして
シリコン窒化膜を積層する必要があり、これが半導体装
置の動作速度を低下させる原因になること、また溝加工
に際してトレンチングを生じ、配線金属の埋め込み不良
の原因になること、メモリ・ロジック混載ＬＳＩの製造
に際してロジック部分の合わせマージンが小さいため、
特にボーダーレスエッチングを生じやすいこと、レジス
トの反射防止膜として用いるポリランの剥離が困難であ
ること等、多くの課題が含まれていた。
【００２６】本発明は上記の課題を解決すべくなされた
もので、ポリシラン等の有機シリコン膜を用いた半導体
基板上の多層絶縁膜の形成方法、剥離方法、及びエッチ
ングマスクの形成方法を提供することことにより、上記
の課題を解決することを目的としている。
【００２７】
【課題を解決するための手段】本発明のドライエッチン
グを用いた半導体装置の製造方法は、塗布することによ
り容易に平坦面を形成することができ、かつドライエッ
チング加工、及び平坦化加工が容易なポリシラン等の有
機シリコン膜をシリコン酸化膜やシリコン窒化膜等の絶
縁膜、配線に用いる金属膜等と積層し、又はこれらの構
成要素の一部をなすように半導体基板上に形成し、前記
絶縁膜部分を加工形状を改善するエッチングの抑制層等
として役立てながら、有機シリコン膜を微細加工するこ
とにより、例えば構造の複雑な２重溝配線の層間絶縁膜
の加工部分を形成し、その後この有機シリコン膜に例え
ば酸素を導入することにより、有機シリコン膜を有機シ
リコン酸化膜等からなる絶縁膜に変化させ、所望の半導
体装置の構成要素を提供しようとするものである。
【００２８】このようにして、従来のドライエッチング
で困難であった配線溝の形状や深さの制御、高アスペク
ト比のコンタクトホール形成、ボーダレスエッチングの
回避、平坦化工程における問題点の改善、反射防止膜と
して用いたポリシランの新たな剥離方法を提供すること
を特徴とする。
【００２９】具体的には本発明のドライエッチングを用
いた半導体装置の製造方法は、シリコンとシリコンとの
結合を主鎖に有する有機シリコン膜を半導体基板上に形
成し、前記有機シリコン膜をドライエッチングして、前
記ドライエッチングされた有機シリコン膜を絶縁膜に変
化させて半導体装置の絶縁物からなる部分を形成するこ
とを特徴とする。
【００３０】好ましくは、本発明のドライエッチングを
用いた半導体装置の製造方法は、前記有機シリコン膜を
ドライエッチングした後、少なくとも酸素、窒素、水
素、及び炭素のいずれかの元素を前記有機シリコン膜に
導入することにより、前記有機シリコン膜を有機シリコ
ン酸化膜、無機シリコン酸化膜、シリコン酸化膜、及び
シリコン窒化膜のいずれかに変化することを特徴とす
る。
【００３１】また、好ましくは前記少なくとも酸素、窒
素、水素、及び炭素のいずれかの元素を前記有機シリコ
ン膜に導入する工程は、これらの元素又はその混合物か
らなるイオンを用いた反応性イオンエッチング法、アッ
シング法、及びイオン注入法のいずれかの方法を用いて
行うことを特徴とする。
【００３２】また、好ましくは前記少なくとも酸素、窒
素、水素、及び炭素のいずれかの元素を前記有機シリコ
ン膜に導入する工程は、前記元素、又は、その混合物か
らなるガス雰囲気中で熱処理することにより行うことを
特徴とする。
【００３３】また、好ましくは前記半導体装置の絶縁物
からなる部分は、少なくとも前記半導体基板表面と二重
溝配線における下の配線層との間、及び前記二重溝配線
の上下の各配線層における金属配線の間、及び前記二重
溝配線の上下の配線層の間のいずれかであることを特徴
とする。
【００３４】また、好ましくは前記有機シリコン膜は絶
縁膜に積層して形成され、前記有機シリコン膜のドライ
エッチングにおいて、前記絶縁膜が前記ドライエッチン
グの抑制層として用いられることを特徴とする。
【００３５】また、好ましくは前記半導体装置の絶縁物
からなる部分は、前記半導体基板上に形成する二重溝配
線のコンタクトホール、及び前記二重溝配線の上下の各
配線層における配線溝を含む層間絶縁膜であることを特
徴とする。
【００３６】また、好ましくは前記コンタクトホールを
形成する工程は、前記下の配線層の上部全面に前記有機
シリコン膜を塗布する工程と、この有機シリコン膜を選
択的にドライエッチングすることにより前記有機シリコ
ン膜に前記下の配線層における金属配線の上面に達する
コンタクトホールを形成する工程と、前記コンタクトホ
ール形成後の有機シリコン膜を有機シリコン酸化膜、無
機シリコン酸化膜、シリコン酸化膜、及びシリコン窒化
膜のいずれかからなる絶縁膜に変化させる工程とを含む
ことを特徴とする。
【００３７】また、好ましくは前記下の配線層は、半導
体基板上の絶縁膜に埋め込まれた溝配線からなり、前記
コンタクトホールの形成の際、前記絶縁膜の上面がボー
ダレスエッチングを抑制することを特徴とする。
【００３８】また、好ましくは前記配線溝を形成する工
程は、半導体基板上の絶縁膜の上部全面に有機シリコン
膜を塗布する工程と、前記有機シリコン膜を選択的にド
ライエッチングすることにより前記有機シリコン膜の配
線溝の形成部分を除去する工程と、前記除去工程後の有
機シリコン膜を有機シリコン酸化膜、無機シリコン酸化
膜、シリコン酸化膜、及びシリコン窒化膜のいずれかか
らなる絶縁膜に変化させる工程とを含むことを特徴とす
る。
【００３９】また、好ましくは前記層間絶縁膜を形成す
る工程は、半導体基板上の絶縁膜にコンタクトホールを
形成する工程と、前記コンタクトホールを埋め込むよう
に前記絶縁膜の上部全面に有機シリコン膜を塗布する工
程と、前記有機シリコン膜を選択的にドライエッチング
することにより、前記コンタクトホールの開口部を含む
前記上の配線層の配線溝形成部分、及び前記コンタクト
ホールの内部における前記有機シリコン膜を除去する工
程と、前記除去工程後の有機シリコン膜を有機シリコン
酸化膜、無機シリコン酸化膜、シリコン酸化膜、及びシ
リコン窒化膜のいずれかからなる絶縁膜に変化させる工
程とを含むことを特徴とする。
【００４０】また、好ましくは前記有機シリコン膜の除
去工程において、前記半導体基板上の絶縁膜の上面が前
記ドライエッチングを制御することにより前記有機シリ
コン膜が選択的にエッチングされることを特徴とする。
【００４１】また、好ましくは前記層間絶縁膜を形成す
る工程は、前記下の配線層が形成された半導体基板上の
第１の絶縁膜の上部全面に前記有機シリコン膜を塗布す
る工程と、前記有機シリコン膜に前記下の配線層におけ
る金属配線の上面に達するコンタクトホールを形成する
第１の選択的ドライエッチング工程と、前記コンタクト
ホールを備えた有機シリコン膜を有機シリコン酸化膜、
無機シリコン酸化膜、シリコン酸化膜、及びシリコン窒
化膜のいずれかからなる第２の絶縁膜に変化させる工程
と、前記コンタクトホールを埋め込むように前記第２の
絶縁膜の上部全面に有機シリコン膜を塗布する工程と、
前記コンタクトホールの開口部を含む前記上の配線層の
配線溝形成部分、及び前記コンタクトホールの内部にお
ける前記有機シリコン膜を除去することにより、前記第
２の絶縁膜に形成されたコンタクトホールに接続された
上の配線層の配線溝を形成する第２の選択的ドライエッ
チング工程と、前記上の配線層の配線溝を備えた有機シ
リコン膜を有機シリコン酸化膜、無機シリコン酸化膜、
シリコン酸化膜、及びシリコン窒化膜のいずれかからな
る第３の絶縁膜に変化させる工程とを含むことを特徴と
する。
【００４２】また、好ましくは本発明のドライエッチン
グを用いた半導体装置の製造方法は、前記第１の絶縁膜
が前記第１のドライエッチング工程における前記下の配
線層周辺部分に生じるボーダレスエッチングを抑制し、
前記第２の絶縁膜が前記上の配線層の配線溝を形成する
第２の選択的ドライエッチング工程を制御することを特
徴とする。
【００４３】また、好ましくは前記層間絶縁膜を形成す
る工程は、前記下の配線層が形成された半導体基板上の
絶縁膜の上に第１の有機シリコン酸化膜、あるいは無機
シリコン酸化膜、あるいはシリコン酸化膜のいずれかを
形成する工程と、前記第１の有機シリコン酸化膜、ある
いは無機シリコン酸化膜、あるいはシリコン酸化膜のい
ずれかの上に有機シリコン膜からなるドライエッチング
のストッパーを形成する工程と、前記ストッパーに前記
下の配線層に達するコンタクトホールを形成するための
開口部を設ける工程と、前記開口部を設けた前記ストッ
パーを埋め込むように第２の有機シリコン酸化膜、ある
いは無機シリコン酸化膜、あるいはシリコン酸化膜のい
ずれかを形成する工程と、前記開口部に合わせて上の配
線層の配線溝を形成するためのエッチングマスクを形成
する工程と、前記エッチングマスクと前記開口部を設け
た前記ストッパーとを用いて前記第１、第２の有機シリ
コン酸化膜、あるいは無機シリコン酸化膜、あるいはシ
リコン酸化膜のいずれかを引き続き選択的にドライエッ
チングする工程とを含むことを特徴とする。
【００４４】また、好ましくは前記有機シリコン膜から
なるドライエッチングのストッパは、前記第１、第２の
有機シリコン酸化膜、あるいは無機シリコン酸化膜、あ
るいはシリコン酸化膜のいずれかを引き続き選択的にド
ライエッチングする工程を経た後有機シリコン酸化膜に
変化され、前記層間絶縁膜の一部として一体化される工
程を含むことを特徴とする。
【００４５】本発明のドライエッチングを用いた半導体
装置の製造方法は、少なくともシリコンとシリコンとの
結合を主鎖に有する有機シリコン膜を半導体基板上に形
成し、少なくとも前記有機シリコン膜の表面に、選択的
に酸素、窒素、水素、及び炭素のいずれかの元素を導入
する工程と、前記有機シリコン膜の表面をマスクとして
選択的にドライエッチングすることにより、前記半導体
装置の絶縁物からなる部分を形成する工程と、前記有機
シリコン膜をドライエッチングした後、少なくとも酸
素、窒素、水素、及び炭素のいずれかの元素を前記有機
シリコン膜の内部に導入することにより、前記有機シリ
コン膜の表面と前記有機シリコン膜の内部とを共に有機
シリコン酸化膜、無機シリコン酸化膜、シリコン酸化
膜、及びシリコン窒化膜のいずれかとして一体化する工
程とを含むことを特徴とする。
【００４６】好ましくは、本発明のドライエッチングを
用いた半導体装置の製造方法は、前記有機シリコン膜の
表面をマスクとして選択的にドライエッチングすること
により、前記マスクの開口部周辺の縁が丸く加工される
ことを特徴とする。
【００４７】また、本発明のドライエッチングを用いた
半導体装置の製造方法は、少なくともシリコンとシリコ
ンとの結合を主鎖に有する有機シリコン膜を半導体基板
上に形成し、少なくとも前記有機シリコン膜の表面に、
選択的に酸素、窒素、水素、及び炭素のいずれかの元素
を導入する工程と、前記有機シリコン膜の表面をマスク
として選択的にドライエッチングすることにより前記半
導体装置の絶縁物からなる部分を形成する工程と、前記
有機シリコン膜をドライエッチングした後、少なくとも
酸素、窒素、水素、及び炭素のいずれかの元素を前記有
機シリコン膜の内部に導入することにより前記有機シリ
コン膜の表面と前記有機シリコン膜の内部とを互いに異
種の有機シリコン酸化膜、無機シリコン酸化膜、シリコ
ン酸化膜、及びシリコン窒化膜のいずれかとする工程
と、前記有機シリコン膜の表面と内部との選択比エッチ
ングを用いて前記マスクを除去する工程とを含むことを
特徴とする。
【００４８】好ましくは、本発明のドライエッチングを
用いた半導体装置の製造方法は、有機シリコン膜を用い
て半導体基板上の絶縁膜の上面にフォトリソグラフィー
工程における反射防止膜を形成し、前記フオトリソグラ
フィー工程の後、前記有機シリコン膜に酸素、窒素、水
素、及び炭素のいずれかの元素を導入することにより前
記反射防止膜を有機シリコン酸化膜、無機シリコン酸化
膜、シリコン酸化膜、及びシリコン窒化膜のいずれかと
し、前記反射防止膜を前記絶縁膜と一体化することを特
徴とする。
【００４９】また、本発明のドライエッチングを用いた
半導体装置の製造方法は、有機シリコン膜を用いて半導
体基板上の絶縁膜の上面にフォトリソグラフィー工程に
おける反射防止膜を形成し、前記フオトリソグラフィー
工程の後、前記有機シリコン膜に酸素、窒素、水素、及
び炭素のいずれかの元素を導入することにより前記反射
防止膜を有機シリコン酸化膜、無機シリコン酸化膜、シ
リコン酸化膜、及びシリコン窒化膜のいずれかとし、前
記工程後の反射防止膜と前記絶縁膜との選択的なエッチ
ングを用いて前記反射防止膜をエッチング除去すること
を特徴とする。
【００５０】また、本発明のドライエッチングを用いた
半導体装置の製造方法は、半導体基板上に熱酸化膜を形
成する工程と、前記熱酸化膜上に有機シリコン膜を塗布
し前記有機シリコン膜上にシリコン酸化膜を形成する工
程と、前記シリコン酸化膜と有機シリコン膜とからなる
多層膜に前記半導体基板表面に達する開口部を形成する
工程と、前記工程後の前記有機シリコン膜に窒素を導入
することにより前記有機シリコン膜をシリコン窒化膜に
変化させる工程と、前記シリコン酸化膜と前記シリコン
窒化膜とからなる多層膜をマスクとして前記半導体基板
にトレンチを形成する工程とを含むことを特徴とする。
【００５１】また、本発明のドライエッチングを用いた
半導体装置の製造方法は、半導体基板上に有機シリコン
膜を塗布し、レジストをマスクとして前記半導体基板上
の素子領域を覆うように前記有機シリコン膜をパターン
形成する工程と、前記パターン形成された有機シリコン
膜と前記レジストとをマスクとして半導体基板に分離溝
を形成し、前記有機シリコン膜に窒素を導入することに
より前記有機シリコン膜をシリコン窒化膜に変化する工
程とを含むことを特徴とする。
【００５２】好ましくは、本発明のドライエッチングを
用いた半導体装置の製造方法は、前記分離溝が形成され
た半導体基板の上部全面に前記分離溝を埋め込むように
前記有機シリコン膜をさらに塗布する工程と、前記シリ
コン窒化膜を抑制層として前記有機シリコン膜の表面を
平坦化する工程と、前記分離溝を埋め込む有機シリコン
膜に酸素を導入することにより、前記有機シリコン膜を
シリコン酸化膜、有機シリコン酸化膜、及び無機シリコ
ン酸化膜のいずれかに変化する工程とを含むこと特徴と
する。
【００５３】また、本発明のドライエッチングを用いた
半導体装置の製造方法は、半導体基板上にゲート絶縁膜
を形成し、前記ゲート絶縁膜上に少なくとも１層の金属
膜を形成する工程と、前記金属膜上に有機シリコン膜を
塗布し、レジストをマスクとして前記金属膜で覆われた
半導体基板上のゲート電極形成領域に前記有機シリコン
膜をパターン形成する工程と、前記パターン形成された
有機シリコン膜と前記レジストとをマスクとして、前記
ゲート電極形成領域に前記金属膜からなるゲート電極を
パターン形成する工程と、前記有機シリコン膜に窒素を
導入することにより前記パターン形成された有機シリコ
ン膜を窒化膜とする工程とを含むことを特徴とする。
【００５４】また、本発明のドライエッチングを用いた
半導体装置の製造方法は、半導体基板上にゲート絶縁膜
を形成し、前記ゲート絶縁膜上に少なくとも１層の金属
膜を形成し、前記金属膜で覆われた半導体基板のゲート
電極形成領域に前記金属膜からなるゲート電極をパター
ン形成する工程と、前記ゲート電極をシリコン窒化膜で
被覆し、前記半導体基板の上部全面に前記ゲート電極を
埋め込むように第１の絶縁膜を堆積する工程と、前記第
１の絶縁膜の表面を平坦化し、この平坦化された第１の
絶縁膜上に有機シリコン膜を塗布する工程と、前記ゲー
ト電極に隣接するソース又はドレイン形成領域のいずれ
かと前記ゲート電極の前記ソース又はドレイン側の一部
とを覆う前記有機シリコン膜を、レジストをマスクとす
るドライエッチングを用いて選択的に除去することによ
り、前記第１の絶縁膜に達するコンタクトホールを前記
有機シリコン膜に形成する工程と、前記レジストと前記
有機シリコン膜とをマスクとするドライエッチングを用
いて前記第１の絶縁膜をさらにエッチングすることによ
り、前記コンタクトホールの底部に前記シリコン窒化膜
を露出する工程と、前記エッチングをさらに進めて前記
シリコン窒化膜とゲート絶縁膜とを除去することによ
り、前記半導体基板上のソース又はドレイン形成領域の
いずれかの表面を自己整合的に露出する工程と、前記有
機シリコン膜を有機シリコン酸化膜、無機シリコン酸化
膜、シリコン酸化膜、及びシリコン窒化膜のいずれかか
らなる第２の絶縁膜に変化させることにより前記有機シ
リコン膜を前記第１の絶縁膜と一体化し、前記コンタク
トホールを配線の接続に用いる工程とを含むことを特徴
とする。
【００５５】また、本発明のドライエッチングを用いた
半導体装置の製造方法は、半導体基板上にゲート絶縁膜
を形成し、前記ゲート絶縁膜上に少なくとも１層の金属
膜を形成し、前記金属膜で覆われた半導体基板のゲート
電極形成領域に前記金属膜からなるゲート電極をパター
ン形成する工程と、前記ゲート電極をシリコン窒化膜で
被覆し、前記シリコン窒化膜に積層して第１のシリコン
酸化膜をさらに被覆する工程と、前記半導体基板の上部
全面に有機シリコン膜を塗布し、前記ゲート電極に隣接
するソース又はドレイン形成領域と前記ゲート電極の前
記ソース又はドレイン形成領域側の一部とを覆う前記有
機シリコン膜を、レジストをマスクとするドライエッチ
ングを用いて選択的に除去することにより、前記有機シ
リコン膜に前記第１のシリコン酸化膜に達するコンタク
トホールを形成する工程と、前記有機シリコン膜に酸素
を導入することにより、前記有機シリコン膜を第２のシ
リコン酸化膜に変化し、前記第２のシリコン酸化膜をマ
スクとしてドライエッチングすることにより前記コンタ
クトホールの底面に露出した前記第１のシリコン酸化膜
を除去する工程と、前記第１のシリコン酸化膜の除去に
より露出した前記シリコン窒化膜と前記ゲート絶縁膜と
をさらに除去することにより、前記半導体基板上に形成
されたソース又はドレイン形成領域のいずれかの表面を
自己整合的に露出し、前記コンタクトホールを配線の接
続に用いる工程とを含むことを特徴とする。
【００５６】また、本発明のドライエッチング方法は、
半導体装置の絶縁物からなる部分を形成するドライエッ
チング方法であって、少なくともシリコンとシリコンと
の結合を主査に有する有機シリコン膜を半導体基板上に
形成し、少なくとも前記有機シリコン膜をドライエッチ
ングすることにより前記半導体装置の絶縁物からなる部
分を形成する工程と、前記工程後の有機シリコン膜を、
少なくともＯ2 又はＮ 2 又はＨ2 ガス中における熱処
理、Ｏ2 又はＮ2 又はＨ2 プラズマ中における熱処理、
Ｏ2 又はＮ2 又はＨ2 イオンの注入と熱処理のいずれか
の方法を用いて処理することにより、前記加工部分を有
機シリコン酸化膜、無機シリコン酸化膜、シリコン酸化
膜、シリコン窒化膜のいずれかからなる絶縁膜に変化さ
せることを特徴とする。
【００５７】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１乃至図３を用いて本発
明の第１の実施の形態を説明する。図１乃至図３は、二
重溝配線の形成に必要なコンタクトホールを含む層間絶
縁膜の構造と、ドライエッチングによる形成方法、及び
その問題点を説明する図である。
【００５８】ここで二重溝配線の層間絶縁膜には、第１
層の溝配線を形成するための第１の溝加工と、第２層の
溝配線を形成するための第２の溝加工と、第１、第２の
溝加工部分を相互に接続するコンタクトホール加工とが
施される。以下、層間絶縁膜における溝加工部分を配線
溝とよぶことにする。
【００５９】図１（ａ）に示すように、シリコン基板１
の上に絶縁膜２を形成し、絶縁膜２に設けた第１の配線
溝を埋め込むように、シリコン窒化膜４で周辺を被覆し
た金属配線３が形成される。絶縁膜２の材料には通常シ
リコン酸化膜が用いられる。絶縁膜２の表面は、シリコ
ン窒化膜４をストッパー（研磨工程の抑制層）としてＣ
ＭＰ(Chemical Mechanical Polish)により平坦化する。
なお、図１（ａ）に示す第１層の溝配線の形成工程につ
いては、第１の実施の形態とは直接関連しないので詳細
な説明を省略する。
【００６０】次に図１（ｂ）に示すように、平坦化され
た絶縁膜２の上にさらに同じ絶縁材料からなる絶縁膜を
積層してその表面を平坦化し、ＲＩＥによる異方性エッ
チングを用いてコンタクトホール５を形成する。このと
きシリコン窒化膜４はエッチングストッパー（エッチン
グの抑制層）となる。
【００６１】次に図１（ｃ）に示すように、全面にポリ
シラン６を塗布する。このポリシラン６の厚さは第２の
配線溝の深さと等しくなるようにする。ポリシラン６は
流動性があるので、コンタクトホール５の内部はポリシ
ラン６で埋め込まれ、また塗布工程でポリシラン６の表
面は十分に平坦化され、ウエハ全面に亘って第２の配線
溝の深さを一定にすることができる。
【００６２】次に、ポリシラン６に第２の配線溝を形成
するためレジスト７を塗布し、第２の配線溝を形成する
ための開口部を設ける。このレジスト７をマスクとし
て、絶縁膜２に対するポリシラン６のエッチング選択比
が大きい条件で、ＲＩＥによるポリシラン６の異方性エ
ッチングを行えば、図２（ｄ）に示すように、絶縁膜
２、及びシリコン窒化膜４をエッチングストッパーとし
て、コンタクトホール５の形状に何等の影響を与えるこ
となく第２の配線溝８を形成することができる。
【００６３】このとき用いたＲＩＥのエッチング条件
は、チャンバー内の圧力７５ｍＴｏｒｒ、高周波電力３
００Ｗ、Ｃｌ2 ／Ｏ2 混合ガスの流量比７５／１０ｓｃ
ｃｍであった。この条件で、シリコン酸化膜（Ｓｉ
Ｏ2 ）からなる絶縁膜２とポリシラン６との間に１００
程度の高いエッチング選択比の値が得られた。
【００６４】ポリシラン６は容易に、かつ精密にＲＩＥ
で異方性エッチングされ、またシリコン窒化膜４との間
にも５０程度のエッチング選択比がとれるので、シリコ
ン窒化膜４を残してコンタクトホール５の内部を埋める
ポリシラン６を完全に除去することができる。
【００６５】次に、Ｏ2 アッシング工程を用いてレジス
ト７を除去する。このときシリコン基板１の温度が２５
０℃程度になり、熱拡散によりポリシラン６に酸素が導
入されることによりポリシラン６がシリコン酸化膜に変
化し、絶縁膜２の一部となる。このとき、ポリシランか
ら変化したシリコン酸化膜は、酸化の程度が強ければＳ
ｉＯ2 に近い結晶構造を示すようになり、電気的にもＳ
ｉＯ2 からなる絶縁膜とみなすことができる。
【００６６】このようにして、図２（ｅ）に示すように
ポリシラン６が絶縁膜２の一部となり、コンタクトホー
ル５と第２の配線溝８とを備えた二重溝配線の層間絶縁
膜２が高い精度で形成される。
【００６７】次に図２（ｆ）に示すように、シリコン窒
化膜に対するＲＩＥエッチングの条件で金属配線３の上
部を被覆するシリコン窒化膜４を除去し、コンタクトホ
ール５と第２の配線溝８とを埋め込むように金属配線の
材料を堆積する。金属配線の材料としてはＡｌ−Ｃｕ、
及びＣｕを使用することができる。その後、絶縁膜２を
ストッパーとして、過剰に堆積した金属配線除去部３ａ
をＣＭＰにより除去すれば、加工形状が精密に制御され
た良好な二重溝配線を形成することができる。
【００６８】次に、ここに示した二重溝配線の層間絶縁
膜形成方法の他の重要な利点について、図３を用いて説
明する。図３（ａ）に示すように、絶縁膜２のコンタク
トホール５を形成する際、エッチングマスクの合わせず
れを生じた場合について詳細に説明する。
【００６９】従来、ＳｉＯ2 等からなる絶縁膜の表面を
ＣＭＰにより平坦化する際、例えば、エッチングストッ
パーの面内分布に粗密があれば、ウエハ全面に亘って均
一な平坦化加工を行うことが困難となる。
【００７０】したがって、図３（ａ）までのコンタクト
ホール５の形成工程において、コンタクトホール形成前
の絶縁膜２の厚さには、ある程度のばらつきが含まれ
る。
【００７１】このように、厚さの値にばらつきのある絶
縁膜に対して、金属配線３を被覆する窒化膜４に確実に
到達するようコンタクトホール５を形成するためには、
規定の厚さよりも２０％乃至３０％過剰に異方性ＲＩＥ
を進めなければならない。
【００７２】このため、もしエッチングマスクの合わせ
ずれを生じた場合には、ずれた部分ではシリコン窒化膜
４がエッチングストッパーとして働かないので、図３
（ａ）に示すような過剰なエッチングを生じ、配線不良
の原因となる。このように、コンタクトホールの底部に
生じた過剰なエッチングをボーダーレスエッチングとよ
ぶ。
【００７３】従来、二重溝配線の層間絶縁膜形成方法に
おいて、当初から絶縁膜２の厚さを図２（ｅ）に示す厚
さとし、シリコン窒化膜４が露出するまでコンタクトホ
ール５を異方性ＲＩＥで形成し、さらに第２の配線溝８
を異方性ＲＩＥで形成していた。
【００７４】このため、コンタクトホール５形成時の絶
縁膜２の厚さが厚くなり、したがつて、前記過剰に進め
る異方性ＲＩＥの量も大となる。さらに、配線溝８形成
時の異方性ＲＩＥが加えられるため、ボーダレスエッチ
ングは２回の異方性ＲＩＥを受けることになる。したが
って前記ボーダレスエッチングの発生は、二重溝配線の
層間絶縁膜形成工程における重要な問題点のひとつとな
っていた。
【００７５】ここに示した第１の実施の形態では、第２
の配線溝８がポリシラン６を用いて形成されるため、コ
ンタクトホール５形成時の絶縁膜２の厚さが小さく、し
たがって、図３（ａ）に示す絶縁膜２のボーダレスエッ
チングが抑制される。さらに、配線溝８は、加工の容易
なポリシランを用いて行われ、絶縁膜２との間のエッチ
ング選択比が大きいので、図３（ｂ）に示すようにコン
タクトホール５のポリシランを除去する異方性ＲＩＥ工
程においてボーダレスエッチングが進行する恐れはな
い。
【００７６】次に図３（ｃ）に示すように、Ｏ2 アッシ
ングによるレジスト７の除去とポリシラン６の酸化とを
同時に行い、金属配線の材料を埋め込み平坦化すればボ
ーダレスエッチングの小さい二重溝配線を形成すること
ができる。
【００７７】本第１の実施の形態は、ＤＲＡＭ部分とロ
ジック部分とを１チップ上に搭載したメモリ・ロジック
混載ＬＳＩの製造方法として特に有用である。さきにの
べたように、ロジック部分の合わせマージンはメモリ部
に比べて小さいので、ボーダレスエッチングはロジック
部で生じ易いが、第１の実施の形態を用いれば、この場
合でも高い歩留まりでメモリ・ロジック混載ＬＳＩを製
造することができる。次に、図４、図５に基づき本発明
の第２の実施の形態について説明する。図４（ａ）に示
すように、絶縁膜２に第１層の溝配線を形成し、シリコ
ン窒化膜４をストッパーとして平坦化した後、全面にポ
リシラン６を塗布する。レジスト７と異方性ＲＩＥとを
用いてポリシラン６にコンタクトホール５を形成し、Ｏ
2 アッシングによりレジスト７を除去すると同時に、ポ
リシラン６をシリコン酸化膜からなる絶縁膜２に変化さ
せ、第１の実施の形態で説明した図１（ｂ）に示す絶縁
膜２の形状とする。これを用いて図１（ｃ）以降の工程
を進めることができる。第２の実施の形態において、コ
ンタクトホール５のレジストマスク７を形成する際、合
わせずれを生じた場合を図５に示す。第２の実施の形態
では、図５（ａ）に示すような合わせずれを生じてもコ
ンタクトホール５がポリシラン６に形成されるため、絶
縁膜２との間に十分なエッチング選択比をとることがで
きる。
【００７８】このため、絶縁膜２がエッチングストッパ
ーとなって異方性ＲＩＥの制御性が高められ、ボーダレ
スエッチングを回避することができる。
【００７９】次に図５（ｂ）に示すように、Ｏ2 アッシ
ング工程でレジスト７を剥離すると同時にポリシラン６
をシリコン酸化膜に変化させ、これを絶縁膜２の一部と
した後、金属配線４の上部を覆うシリコン窒化膜４を除
去すれば、図３（ｃ）以降の第１の実施の形態の二重溝
配線の形成工程を引き続き適用することができる。
【００８０】図５（ｂ）では、図３（ｃ）のようなボー
ダレスエッチングが全く生じないことに特徴がある。コ
ンタクトホール５を埋める金属配線の材料と、第１層の
金属配線３との接続面積は小さくなるが、ボーダレスエ
ッチングによる配線不良を大幅に軽減することができ
る。
【００８１】第２の実施の形態を用いれば、メモリ・ロ
ジック混載ＬＳＩにおけるボーダレスエッチングによる
ロジック部の歩留まり低下が大幅に抑制されることはい
うまでもない。
【００８２】なお、第２の実施の形態は二重溝配線のコ
ンタクトホール５の形成方法として説明したが、必ずし
もこれに限定されるものではない。通常の多層配線のコ
ンタクトホール形成においても同様の方法を用いること
ができる。
【００８３】次に、図６を用いて、本発明の第３の実施
の形態について説明する。第３の実施の形態では、図４
（ａ）の絶縁膜２がポリシラン６からなることが、第２
の実施の形態と異なる。
【００８４】図６（ａ）に示すように、シリコン基板１
にポリシラン６を塗布する。このシリコン基板１は、ウ
エハ工程終了後のものであって半導体装置の各種の構成
要素が作り込まれているために、通常その表面には複雑
な段差が形成されている。
【００８５】しかし、ポリシラン６は流動性があるた
め、塗布により段差が埋め込まれると同時に、特に表面
研磨をしなくてもウエハ全面に亘って均一なドライエッ
チング加工を行うに十分な表面の平坦性を備えている。
【００８６】次に、レジスト（図示せず）をマスクとし
て異方性ＲＩＥを行い、第１の配線溝をポリシラン６に
形成する。さきにのべように、ポリシランは異方性ＲＩ
Ｅが容易であり、かつ表面が平坦であるため、特にエッ
チングストッパーがなくても単にＲＩＥ条件を制御する
だけで、実用上均一とみなせる深さの第１の配線溝を形
成することができる。
【００８７】シリコン窒化膜３の被覆工程と金属配線４
の埋め込み工程、及びポリシラン６の上に残留した余分
の金属配線材料とシリコン窒化膜とを除去する工程等を
組み合わせて図６（ａ）に示す第１層の溝配線を形成す
る。
【００８８】なお図６（ａ）において、ポリシラン６は
第１の配線溝のパターン形成に用いたレジスト（図示せ
ず）をＯ2 アッシング除去する工程でシリコン酸化膜に
変化するが、第２の実施の形態との相違を示すためにポ
リシラン６として図示されている。
【００８９】次に図６（ｂ）に示すように、前記シリコ
ン酸化膜からなる絶縁膜２と窒化膜４を被覆した金属配
線３の上にポリシラン６を塗布し、コンタクトホールの
開口位置に合わせてレジスト７をパターン形成する。
【００９０】次に図６（ｃ）に示すように、レジスト７
をマスクとして窒化膜４に達するコンタクトホール５を
ポリシラン６に形成する。Ｏ2 アッシングでレジスト７
を除去すると同時にポリシラン６をシリコン酸化膜から
なる絶縁膜２に変化させ、金属配線３の上の窒化膜４を
除去すれば、図６（ｄ）に示すように、第２の実施の形
態で説明した図４（ｂ）の絶縁膜２の構造を全てポリシ
ラン６を材料として形成することができる。
【００９１】絶縁膜２に変化したポリシラン６は、一体
の絶縁膜２と同様の加工特性を備えているため、図１
（ｃ）以降の第１の実施の形態の製造方法を引き続き適
用することができる。
【００９２】第３の実施の形態において、図６（ａ）の
第１層の溝配線をポリシランで形成する効果は、シリコ
ン基板１の表面に段差があってもポリシランの平坦な表
面が得られることにある。従来のように絶縁膜２を堆積
する方法では、下地に段差があれば絶縁膜２の表面にも
段差を生じるので、幅と深さが均一な第１の配線溝を形
成することができなかった。
【００９３】絶縁膜２を厚く堆積しＣＭＰで平坦化すれ
ば第１の配線溝の形状は改善されるが、研磨に用いるス
トッパーの粗密等の問題が残り、ウエハ全面に亘って平
坦化することは通常困難である。ポリシラン６を塗布す
ればこの問題を極めて容易に回避することができる。な
お本第３の実施の形態において、ボーダレスエッチング
に関し第２の実施の形態と同様の効果が得られることは
いうまでもない。
【００９４】次に、図７乃至図９を用いて本発明の第４
の実施の形態を説明する。従来、高アスペクト比のコン
タクトホール加工、または配線溝加工において、異方性
ＲＩＥのマスクとして用いるレジストの膜減りを生じて
レジストの残膜が薄くなり、マスクとして役立たなくな
ることが問題とされてきた。
【００９５】これを回避するため、レジストを用いてコ
ンタクトホール開口部の逆パターンを形成し、露出した
開口外部のポリシラン表面をＯ2 ＲＩＥまたは、Ｏ2 の
イオン注入によりシリコン酸化膜からなる絶縁膜に変化
させ、この絶縁膜をマスクにしてポリシランを開口する
ことにより、良好なコンタクトホールや配線溝を形成す
ることが可能である。
【００９６】すなわち図７（ａ）に示すように、シリコ
ン基板１の上の絶縁膜２、及び窒化膜４で被覆された金
属配線３からなる第１層の溝配線の上にポリシラン６を
塗布し、コンタクトホールの形成位置を覆うようにレジ
スト７をパターン形成する。次にレジスト７をマスクと
して、Ｏ2 ＲＩＥ装置を用いてＯ2 イオンをポリシラン
６の表面に導入する。引き続きＯ2 アッシングでレジス
ト７を除去すれば、図７（ｂ）に示すように、ポリシラ
ン６の表面にシリコン酸化膜からなる絶縁膜２が形成さ
れる。なお、このレジスト７のＯ2 アッシングは、レジ
スト７の除去に必要な最小限度にとどめ、レジスト７の
下部に覆われていたポリシラン６の表面がシリコン酸化
膜に変化しないようにする。
【００９７】さきにのべたように、絶縁膜２に対するポ
リシラン６のエッチング選択比は大きくすることができ
るため、レジスト７を剥離した後、図７（ｃ）に示すよ
うに、絶縁膜２をマスクとする異方性ＲＩＥを行えば、
窒化膜４をエッチングストッパーとしてポリシラン６に
コンタクトホール５を形成することができる。
【００９８】引き続き、ＲＩＥと同一チャンバー内でＯ
2 アッシングと同様な処理を行えば、ポリシラン６に開
口したコンタクトホール５の内面からＯ2 が導入され、
ポリシラン６全体をシリコン酸化膜からなる絶縁膜に変
化することができる。
【００９９】このようにして、図８（ｄ）に示すよう
に、第１の配線溝の形成に用いた絶縁膜２と、コンタク
トホール５の形成と、エッチングマスクとして用いた絶
縁膜とを、全てシリコン酸化膜からなる一体の絶縁膜２
として形成することができる。このとき、エッチングマ
スクとして用いた絶縁膜２ａの開口部周辺の縁の部分が
異方性ＲＩＥで丸く加工される。この丸い加工部分が過
度に生じて構造上の問題となる場合には、図８（ｄ）に
示すように、ＣＭＰを用いて絶縁膜２ａ部分を研磨除去
すればよい。
【０１００】しかし、図８（ｄ）の絶縁膜２のコンタク
トホールが高アスペクト比である場合には、コンタクト
ホールに金属配線材料を埋め込む際、開口部周辺の縁に
生じた丸い加工部分が埋め込みを円滑化する効果がある
ことに注目しなければならない。
【０１０１】次に図８（ｅ）に示すように、コンタクト
ホールを埋め込むように全面にポリシラン６を塗布し、
レジスト７を用いて、第２の配線溝の開口部を覆うよう
に逆のパターニングを行う。このレジスト７をマスクと
して、Ｏ2 ＲＩＥ装置を用いて酸素をポリシラン６の表
面に導入する。
【０１０２】次に図７（ｂ）、図７（ｃ）の工程を、図
８（ｆ）、図９（ｇ）に示すように繰り返し、引き続き
同一チャンバー内でＯ2 アッシングと同様な処理を行え
ば、図９（ｈ）に示すように、全てシリコン酸化膜から
なる二重溝配線の層間絶縁膜２をシリコン基板１の上に
形成することができる。
【０１０３】次に図９（ｉ）に示すように、金属配線３
の上部のシリコン窒化膜４を除去し、コンタクトホール
５と第２の配線溝８とを埋め込むように金属配線の材料
を堆積する。金属配線の材料としてはＡｌ−Ｃｕ、及び
Ｃｕを使用することができる。その後、絶縁膜２をスト
ッパーとして過剰に堆積した金属配線除去部３ａをＣＭ
Ｐにより除去すれば、加工形状が精密に制御された良好
な二重溝配線を形成することができる。
【０１０４】このとき異方性ＲＩＥにより、エッチング
マスクとして用いた絶縁膜２ａの開口部周辺の縁の丸い
加工部分が過度に生じて構造上の問題となる場合には、
ＣＭＰをさらに進めて絶縁膜除去部２ａを研磨除去すれ
ば良い。
【０１０５】しかし、図９（ｈ）に示す第２の配線溝８
が高アスペクト比である場合には、この配線溝に金属配
線材料を埋め込む際、開口部周辺に生じた図９（ｇ）の
絶縁膜除去部２ａが、前記埋め込み工程を円滑化する効
果があることに注目しなければならない。
【０１０６】次に、図１０を用いて本発明の第５の実施
の形態について説明する。図１０（ａ）において、コン
タクトホール５を埋め込むようにポリシラン６を全面に
塗布する工程までは、図８（ｅ）に示す第４の実施の形
態と同様である。
【０１０７】前記第４の実施の形態では、ポリシラン６
の第２の配線溝８の開口部を覆うようにレジスト７を逆
パターニングにより形成したが、第５の実施の形態で
は、ポリシラン６を全面に塗布した後、レジスト７を用
いて配線溝８の形成位置を開口する通常のパターニング
を行う。
【０１０８】第２層の溝配線が加工の容易なポリシラン
６を用いて形成されるので、異方性ＲＩＥにおけるレジ
ストマスクの膜減りが小さい。このため図１０（ｂ）に
示すように、レジスト７を第２の配線溝形成のエッチン
グマスクとして用いることができる。
【０１０９】図１０（ｃ）に示すように、レジスト７の
Ｏ2 アッシング除去工程と同時にポリシラン６をシリコ
ン酸化膜からなる絶縁膜２に変化させれば、シリコン基
板１の上の二重溝配線の層間絶縁膜２を一体のシリコン
酸化膜からなる絶縁膜にすることができる。
【０１１０】なお異方性ＲＩＥにおいて、レジスト７の
開口周辺の縁に生じる丸い加工部分はレジスト７と共に
除去されるので、丸い部分が加工形状として望ましくな
い場合にはこの方法が有用である。引き続き図２（ｆ）
の金属配線材料の埋め込み工程を付加すれば、二重溝配
線を形成することができる。
【０１１１】前記第１乃至第５の実施の形態では、シリ
コン酸化膜からなる絶縁膜の形成方法としてＯ2 プラズ
マを用いたＲＩＥ、又はＯ2 イオンの注入を用いること
をのべたが、必ずしもこれに限定されるものではない。
【０１１２】その他Ｏ2 雰囲気中における熱酸化、Ｏ3
プラズマを用いたアッシング、紫外線光照射、及び硫酸
と過酸化水素とを混合した水溶液中への浸漬等により、
ポリシランをシリコン酸化膜からなる絶縁膜に変化させ
ることができる。
【０１１３】ポリシラン等の有機シリコン膜は、酸化の
程度により酸化膜中にカーボンが残留した有機シリコン
酸化膜からカーボンは除去されているが、結晶構造はＳ
ｉＯ 2 に比べて不規則性を含み、かつＯＨ基のある無機
シリコン酸化膜から、さらに熱処理が進められて結晶構
造がＳｉＯ2 と同程度にされたシリコン酸化膜まで種々
の段階の絶縁膜に変化させることができる。
【０１１４】例えば第１層の溝配線、及びコンタクトホ
ールを有機シリコン酸化膜を用いて形成した後、有機シ
リコンを塗布して第２の配線溝を形成し、Ｏ2 単体のガ
ス中でアッシングする際、温度制御を行って有機シリコ
ンにカーボンを残すこと、又は、Ｏ2 とＣＯ2 の混合ガ
ス雰囲気中で熱処理することにより、第２の配線溝を形
成する有機シリコンを有機シリコン酸化膜と同程度の誘
電率を有する有機膜系のシリコン酸化膜に変化させるこ
とができる。
【０１１５】また、ポリシラン等の有機シリコンに対し
て、Ｏ2 とＣＯ2 混合ガス雰囲気中での熱処理、又はＣ
Ｏを用いたＲＩＥ、又はＣＯのイオン注入を行うことに
より、有機シリコン酸化膜と同程度の誘電率を有する有
機膜系のシリコン酸化膜を形成することができる。
【０１１６】また、ポリシラン等の有機シリコンに対し
て、Ｈ2 単体のガス、Ｈ2 とＯ2 との混合ガスによるア
ッシング、ＲＩＥ、イオン注入、又は熱処理することに
より無機シリコン酸化膜を形成することができる。
【０１１７】また、ポリシラン等の有機シリコンに対し
て、Ｎ2 単体のガス、Ｎ2 とＯ2 との混合ガス雰囲気中
で熱処理すること、又はこれらのガスを用いてアッシン
グ、ＲＩＥ、又はイオン注入することにより、シリコン
酸化窒化膜、シリコン窒化膜を形成することができる。
【０１１８】これらの各種の有機膜系のシリコン酸化
膜、シリコン酸化窒化膜、シリコン窒化膜は、いずれも
本発明のコンタクトホールや配線溝のドライエッチング
加工等に用いることができる。
【０１１９】次に、図１１を用いて本発明の第６の実施
の形態について説明する。第６の実施の形態では、図１
１（ａ）に示すように、二重溝配線の層間絶縁膜形成に
おいて、第１層の溝配線とコンタクトホール形成までが
有機シリコン酸化膜２ｂを用いて行なわれる。有機シリ
コン酸化膜２ｂの形成方法は、図６（ａ）乃至図６
（ｄ）を用いて第３の実施の形態でのべた方法と同様に
行われるため、詳細な説明を省略する。
【０１２０】図１１（ａ）に示すように、前記有機シリ
コン酸化膜２ｂの上に、コンタクトホールを埋め込むよ
うにポリシラン６を塗布し、レジスト７を用いて第２の
配線溝の形成部分を開口する。次に図１１（ｂ）に示す
ように、レジスト７をエッチグマスクとして異方性ＲＩ
Ｅを用いて、ポリシラン６に第２の配線溝８を形成し、
さらにコンタクトホール５を満たすポリシラン６を窒化
膜４が露出するまで除去する。
【０１２１】引き続きＯ2 とＣＯ2 との混合ガスを用い
たアッシングを行い、レジスト７を除去すると同時に、
ポリシラン６が有機シリコン酸化膜２ｂの一部として等
しい誘電率を持つよう変化させる。このようにして、全
て一体の有機シリコン酸化膜からなる二重溝配線の層間
絶縁膜を形成することができる。
【０１２２】次に、図１２を用いて本発明の第７の実施
の形態について説明する。第７の実施の形態では、第２
の配線溝形成のためのエッチングストッパーとなるポリ
シラン６ａを埋め込むように、二重溝配線の層間絶縁膜
全体が有機シリコン酸化膜２ｂを用いて形成される。
【０１２３】図１２（ａ）に示すように、ポリシラン６
ａからなるエッチングストッパーにはあらかじめ開口部
が設けられ、コンタクトホール形成のためのエッチング
マスクとしても役立てられる。さらに有機シリコン酸化
膜２ｂの上に反射防止膜としてポリシラン６を塗布し、
レジスト７を用いて第２の配線溝の形成領域に開口部を
設ける。
【０１２４】次に図１２（ｂ）に示すように、ＲＩＥを
用いてポリシラン６からなる反射防止膜を除去し、引き
続き有機シリコン酸化膜２ｂに対するＲＩＥ条件を用い
て窒化膜４に達する異方性エッチングを行えば、１回の
ＲＩＥ工程でコンタクトホール５と配線溝８とを形成す
ることができる。
【０１２５】このとき、Ｃ4 Ｆ8 ／ＣＯ／Ａｒ／Ｏ2 混
合ガスの流量比を１０／５０／２００／８ｓｃｃｍと
し、圧力４０ｍＴｏｒｒ、高周波電力１４００Ｗ印加の
ＲＩＥ条件で異方性エッチングすれば、ポリシラン６の
有機シリコン酸化膜に対するエッチング選択比を１０以
上とすることができるので、ポリシラン６をコンタクト
ホール５のエッチングマスクとすると同時に、第２の配
線溝８形成のエッチングストッパーとして用いることが
できる。
【０１２６】次に図１２（ｃ）に示すように、金属配線
３の上部を被覆するシリコン窒化膜４を除去した後、Ｏ
2 とＣＯ2 との混合ガスを用いてアッシングを行い、レ
ジスト７を除去すると同時にポリシラン６、６ａが有機
シリコン酸化膜２ｂの一部として等しい誘電率を示すよ
うに変化させる。このようにして、全て一体の有機シリ
コン酸化膜からなる二重溝配線の層間絶縁膜を形成する
ことができる。
【０１２７】上記第７の実施の形態において、ポリシラ
ン６ａを埋め込むように有機シリコン酸化膜２ｂを形成
しなければならない。すなわち、有機シリコン酸化膜２
ｂの形成過程でポリシラン６ａの酸化を防ぐ必要があ
る。ポリシラン６ａの酸化防止のためには、例えばポリ
シラン６ａの表面を薄いプラズマＳｉＯ2 膜で覆う等の
中間処理を加えてＯ2 の侵入に対するバリアを形成すれ
ばよい。
【０１２８】薄いＳｉＯ2 膜は、図１２（ｂ）の工程で
ポリシラン６ａの表面から除去されるので、図１２
（ｃ）の工程でポリシラン６ａが有機シリコン酸化膜の
一部に変化する妨げにはならない。
【０１２９】第７の実施の形態では、層間絶縁膜の材料
として有機シリコン酸化膜を用いる場合について説明し
たが、必ずしも有機シリコン酸化膜に限定されるもので
はない。層間絶縁膜の材料として無機シリコン酸化膜、
シリコン酸化膜を用いる際、同様にポリシラン６ａをエ
ッチングストッパー及びエッチングマスクとして使用す
ることができる。
【０１３０】このとき、反射防止膜６としてポリシラン
を用いるが、必ずしもポリシランに限定されるものでは
なく、例えば有機膜系の反射防止膜を用いてもよい。有
機膜系の反射防止膜を用いればレジスト７をアッシング
により除去する際、反射防止膜も共に除去することがで
きる。
【０１３１】次に、図１３を用いて、本発明の第８の実
施の形態について説明する。第８の実施の形態では、ポ
リシランをシリコン窒化膜に変化させ、高アスペクト比
のコンタクトホール形成のマスクとして用いる。
【０１３２】図１３（ａ）に示すように、第１層の溝配
線を絶縁膜２を用いて形成し、その上に再度、絶縁膜２
を堆積して、第１の溝配線を厚い絶縁膜２で埋め込み、
表面を平坦化する。次にポリシラン６を塗布し、その上
に高アスペクト比のコンタクトホール開口用のレジスト
７をパターン形成する。ポリシラン６はレジスト７を開
口するリソグラフィー工程の露光の反射防止膜である。
【０１３３】次に、レジスト７をエッチングマスクとし
て、異方性ＲＩＥにより絶縁膜２にコンタクトホール５
を形成し、金属配線３を被覆する窒化膜４を露出させ
る。このとき窒化膜４は異方性ＲＩＥのストッパーとな
る。
【０１３４】引き続き図１３（ｂ）に示すように、レジ
ストマスク７をＮ2 アッシングにより除去すると同時に
ポリシラン６からなる反射防止膜をシリコン窒化膜４に
変化させる。このシリコン窒化膜４と金属配線３を被覆
するシリコン窒化膜４とをホット燐酸処理、あるいはＣ
ＤＥ(Chimical Dry Etching)によりエッチング除去すれ
ば、図１３（ｃ）に示すように、第１層の金属配線３に
達する高アスペクト比のコンタクトホール５が得られ
る。
【０１３５】第８の実施の形態は、従来Ｏ2 アッシング
でレジスト７を除去する際、表面に残留して除去が困難
であったポリシラン６からなる反射防止膜を、Ｎ2 アッ
シングでレジスト７を除去すると同時にシリコン窒化膜
に変化し、ウエットエッチング、あるいはＣＤＥにより
容易に除去する点に特徴がある。
【０１３６】次に、図１４を用いて本発明の第９の実施
の形態について説明する。第９の実施の形態は第８の実
施の形態の変形例であり、高アスペクト比のコンタクト
ホールを直接シリコン基板１に達するように形成する場
合を示している。
【０１３７】図１４（ａ）に示すように、シリコン基板
１の上に直接厚い絶縁膜２を形成し、ポリシラン６から
なる反射防止膜を塗布し、その上にコンタクトホールの
開口部を設けたレジスト７をパターン形成する。
【０１３８】このレジスト７をエッチングマスクとし
て、異方性ＲＩＥを用いてシリコン基板１の表面に達す
るコンタクトホール５を形成し、引き続き図１４（ｂ）
に示すように、Ｎ2 アッシングによりレジスト７を除去
し、同時にポリシラン６からなる反射防止膜を窒化膜４
に変化する。
【０１３９】窒化膜４に変化した反射防止膜をホット燐
酸処理で除去すれば、図１４（ｃ）に示すシリコン基板
の表面に達する高アスペクト比のコンタクトホールを形
成することができる。
【０１４０】次に、図１５を用いて本発明の第１０の実
施の形態について説明する。第１０の実施の形態はコン
タクトホール５を形成後、ポリシラン６からなる反射防
止膜を絶縁膜２の一部とする点が第８の実施の形態と異
なる。
【０１４１】図１５（ａ）に示すように、シリコン基板
１の上に直接厚い絶縁膜２を形成し、ポリシラン６から
なる反射防止膜を塗布し、その上にコンタクトホールの
開口部を設けたレジスト７をパターン形成する。
【０１４２】このレジスト７をエッチングマスクとし
て、異方性ＲＩＥを用いてシリコン基板１の表面に達す
るコンタクトホール５を開口し、引き続き図１５（ｂ）
に示すように、Ｏ2 アッシングによりレジスト７を除去
すると同時にポリシラン６をシリコン酸化膜に変化すれ
ば、反射防止膜を絶縁膜２の一部とすることができる。
第１０の実施の形態において、はじめにシリコン基板１
の上に形成する絶縁膜２として、ポリシランを酸化した
絶縁膜を用いれば、図１５（ｂ）におけるシリコン基板
１に達するコンタクトホールが反射防止膜を含めて一体
のシリコン酸化膜からなる絶縁膜として形成することが
できる。
【０１４３】なお、シリコン基板１の上に形成する絶縁
膜２としてポリシランから変化したシリコン窒化膜を用
い、レジスト７をＮ2 アッシングにより除去すれば、反
射防止膜として用いたポリシラン６がシリコン窒化膜に
変化するので、前記コンタクトホールを反射防止膜を含
めて一体のシリコン窒化膜からなる絶縁膜として形成す
ることができる。
【０１４４】第１０の実施の形態では、シリコン基板１
に達するコンタクトホールを形成する場合について説明
したが、同様にして第１層の溝配線へのコンタクトホー
ルを形成することができる。
【０１４５】次に、図１６を用いて本発明の第１１の実
施の形態について説明する。図１６（ａ）に示すよう
に、シリコン基板１の上に厚い絶縁膜２を形成し、ポリ
シラン６からなる反射防止膜を塗布し、コンタクトホー
ルの開口部を設けたレジスト７をパターン形成した後、
レジスト７をマスクとして異方性ＲＩＥによりポリシラ
ン６を開口する。引き続き図１６（ｂ）に示すように、
Ｎ2 アッシングを行ってレジスト７を除去すると同時
に、ポリシラン６をシリコン窒化膜に変化させる。次
に、図１６（ｃ）に示すように、シリコン窒化膜４をマ
スクとして異方性ＲＩＥによりシリコン基板１に達する
高アスペクト比のコンタクトホールを形成する。
【０１４６】直接レジストマスクを用いて、異方性ＲＩ
Ｅによる高アスペクト比のコンタクトホール加工を行え
ばレジストマスクの膜減りを生じるが、第１１の実施の
形態に示すように、シリコン窒化膜４を異方性ＲＩＥの
マスクとして用いればＳｉＯ 2 等からなる絶縁膜２との
間で高いエッチング選択比がとれるので、前記膜減りの
問題を回避することができる。
【０１４７】図１６（ｃ）において、絶縁膜２の上のシ
リコン窒化膜４はホット燐酸で除去してもよいし、絶縁
膜２をポリシランから変化したシリコン窒化膜として絶
縁膜２の一部として一体化してもよい。このときシリコ
ン窒化膜４の開口部周辺に生じた丸い加工部分は、コン
タクトホール５に金属配線材料を円滑に埋め込むのに役
立つ。
【０１４８】次に、図１７を用いて本発明の第１２の実
施の形態について説明する。図１７（ａ）に示すよう
に、シリコン基板１に厚いシリコン酸化膜からなる絶縁
膜２を形成し、その上にポリシラン６からなる反射防止
膜を塗布する。レジスト７を用いて、コンタクトホール
開口部を覆うようにレジスト７の逆パターンを形成す
る。次にＮ2 を用いたＲＩＥにより、ポリシラン４の露
出した表面をシリコン窒化膜４に変化させた後、レジス
ト７を除去する。
【０１４９】次に図１７（ｂ）に示すように、シリコン
窒化膜４をマスクとして異方性ＲＩＥを行い、ポリシラ
ン６とシリコン酸化膜からなる絶縁膜２にシリコン基板
１に達するコンタクトホールを開口する。
【０１５０】引き続きＯ2 アッシングと同様な処理を行
って、ポシラン６をシリコン酸化膜に変化させれば、図
１７（ｃ）に示すように、ポリシラン６は前記絶縁膜２
の一部として一体化される。
【０１５１】ホット燐酸を用いてマスクとして用いたシ
リコン窒化膜４を除去すれば、シリコン酸化膜からなる
絶縁膜２にシリコン基板１に達する高アスペクト比のコ
ンタクトホールが形成される。第１２の実施の形態で
も、高アスペクト比のコンタクトホールのエッチングマ
スクとしてシリコン窒化膜が使用されるので、膜減りの
問題を生じる恐れはない。
【０１５２】次に、図１８を用いて本発明の第１３の実
施の形態について説明する。図１８（ａ）に示すよう
に、シリコン基板１の上に厚い有機シリコン酸化膜２ｂ
を形成し、ポシラン６からなる反射防止膜とコンタクト
ホール５の形成部を開口したレジスト７とを設ける。引
き続きレジスト７を異方性ＲＩＥのマスクとして、シリ
コン基板１に達するコンタクトホールを形成した後、図
１８（ｂ）に示すようにＯ2 アッシングによりレジスト
７を除去する。
【０１５３】このＯ2 アッシング工程で、ポリシラン６
はシリコン酸化膜からなる絶縁膜２に変化する。このと
き有機シリコン酸化膜２ｂとシリコン酸化膜からなる絶
縁膜２との間には、希弗酸に対するエッチング選択性が
あるので、図１８（ｃ）に示すように、ポリシラン６か
ら変化したシリコン酸化膜からなる絶縁膜２のみを希弗
酸を用いて容易に除去することができる。
【０１５４】前記第１１乃至第１３の実施の形態では、
シリコン基板１に達するコンタクトホールを形成する場
合について説明したが、同様にして第１層の溝配線への
コンタクトホールが形成されることはいうまでもない。
【０１５５】以上の第１乃至第１３の実施の形態におい
ては、主として二重溝配線の層間絶縁膜やコンタクトホ
ールの加工部分にポリシラン等の有機シリコン膜を用る
方法について説明したが、必ずしもこれに限定されるも
のではない。ポリシラン等の有機シリコン膜は、ドライ
エッチングを用いた半導体装置の製造方法としてさらに
広く適用し得ることを以下の実施の形態を例として説明
する。
【０１５６】図１９、図２０を用いて第１４の実施の形
態について説明する。第１４の実施の形態は、素子分離
領域と素子領域との平坦化形成工程にポリシランを用い
た例である。
【０１５７】図１９（ａ）に示すように、シリコン基板
１にポリシラン６を塗布し、ＭＯＳ(Metal-Oxide-Semic
onductor) トランジスタ等を形成する素子領域を覆うよ
うにレジスト７をパターン形成する。次に、流量７５ｓ
ｃｃｍのＣｌ2 と、流量１０ｓｃｃｍのＯ2 との混合ガ
スを用いて、圧力７５ｍＴｏｒｒ、高周波電力３００Ｗ
印加の条件で、図１９（ｂ）に示すように、レジスト７
をマスクとする異方性ＲＩＥによりポリシラン６とシリ
コン基板１とをエッチングする。
【０１５８】引き続き図１９（ｃ）に示すように、Ｎ2
アッシングを行ってレジスト７を除去すると同時に、ポ
リシラン６をシリコン窒化膜４に変化させる。次に図２
０（ｄ）に示すように、シリコン基板１に形成された素
子分離用の分離溝を埋め込むように全面にポリシラン６
を塗布する。
【０１５９】ポリシラン６は流動性があるので、塗布に
よりポリシラン６の表面は平坦化されるが、さらにＣＭ
Ｐによりシリコン窒化膜４をストッパーとしてシリコン
窒化膜の上の過剰のポリシラン６を除去し、前記分離溝
の開口部が丁度ポリシランで平坦に満たされるようにす
る。
【０１６０】次に図２０（ｅ）に示すように、Ｏ2 アッ
シングと同様な処理をすれば、分離溝を満たすポリシラ
ン６をシリコン酸化膜からなる絶縁膜２に変化すること
ができる。上記の例では分離溝の埋め込みにポリシラン
を用いたが、必ずしもポリシランに限定されるものでは
ない。塗布により成膜される有機、及び無機シリコン酸
化膜でも同様に分離溝の埋め込みに用いることができ
る。
【０１６１】さきにのべたように、従来、分離溝の形成
工程には、ポリシランに比べて加工が困難なＳｉＯ2 か
らなる絶縁膜を厚く堆積し、分離溝に沿って大きな凹凸
面となった絶縁膜の表面をＳｉ3 Ｎ4 からなるシリコン
窒化膜をストッパーとしてＣＭＰにより平坦化する方法
が用いられてきた。したがってストッパーで覆われた素
子領域の分布の粗密により、例えばストッパーが粗に分
布するフイールド領域では研磨が過度に進行し、表面が
凹面状になるという問題を生じていた。
【０１６２】しかし、第１４の実施の形態では、ＳｉＯ
2 の代わりに極めて研磨容易なポリシランを塗布するこ
とにより、その表面を当初から平坦にすることができ、
またシリコン窒化膜上に僅かに残留する薄膜状のポリシ
ランのみをＣＭＰにより除去すればよいのでＣＭＰ後の
表面平坦性は従来の方法に比べて大幅に改善される。次
に、図２１を用いて本発明の第１５の実施の形態につい
て説明する。第１５の実施の形態は、シリコン基板１に
形成されたＭＯＳトランジスタのゲート電極間に設けら
れた、ソース／ドレイン拡散層９に達するコンタクトホ
ールを自己整合的に形成するＳＡＣのドライエッチング
加工部分に、本発明のポリシランを用いる方法を示すも
のである。
【０１６３】図２１（ａ）に示すように、ＭＯＳトラン
ジスタのソース／ドレイン拡散層９が形成されたシリコ
ン基板１の上にゲート酸化膜１０を形成し、このゲート
酸化膜１０の上にポリシリコン１１とタングステン１２
とシリコン窒化膜４とを積層し、パターン形成すること
によりＭＯＳトランジスタのゲート電極を形成し、この
ゲート電極の周囲をシリコン窒化膜４で被覆する。
【０１６４】次に、前記ゲート電極が形成されたシリコ
ン基板１の全面に、例えばＳｉＯ2からなる絶縁膜２を
堆積し、ＣＭＰによりその表面を平坦化する。この平坦
化された絶縁膜上にさらにポリシラン６を塗布し、セル
フアラインコンタクトホールの形成部分を開口したレジ
スト７をパターン形成する。
【０１６５】次に図２１（ｂ）に示すように、異方性Ｒ
ＩＥによりレジスト７をマスクとしてポリシラン６を開
口する。さらに図２１（ｃ）に示すように、ゲート電極
周囲を被覆するシリコン窒化膜４からなるエッチングス
トッパーに達するまで、セルフアラインコンタクトホー
ル１３を異方性ＲＩＥにより形成する。
【０１６６】このとき、セルフアラインコンタクトホー
ル１３の内部に露出したゲート電極の稜線部分では、前
記ゲート電極の周囲を覆う窒化膜４のシリコン酸化膜２
に対するエッチング選択比が低下するため、セルフアラ
インコンタクトホール１３の異方性ＲＩＥで、図２１
（ｃ）に示すように、前記窒化膜４の稜線部分の角が削
られるようになる。
【０１６７】このゲート電極の角の削れは、ゲート電極
最上層のシリコン窒化膜ストッパー４により保護される
ので、ポリシラン６に比べて加工困難な絶縁膜２のエッ
チング深さが小さい場合には問題とならない。
【０１６８】すなわち、第１５の実施の形態において、
絶縁膜２を薄くしてその上にポリシラン６を積層するこ
とにより、ゲート電極の稜線部が露出するまでの絶縁膜
２のエッチング深さを最小にしている。
【０１６９】第１５の実施の形態では、図２１（ｄ）に
示すように、Ｏ2 アッシングによりレジスト７を除去す
ると同時にポリシラン６をシリコン酸化膜として絶縁膜
２の一部となるように変化させ、ソース／ドレイン拡散
層９を覆うシリコン窒化膜４とゲート酸化膜１０とを除
去し、金属配線材料をセルフアラインコンタクトホール
１３に埋め込むことにより、ソース／ドレイン拡散層９
に接続されたＳＡＣが形成される。
【０１７０】ここで、図２１（ａ）に示す絶縁膜２の厚
さが従来のようにポリシラン６との合計値まで厚くされ
れば、ポリシラン６に比べて絶縁膜２をエッチングする
のにより強力な異方性ＲＩＥが必要となるので、ゲート
電極の稜線部の削れ量が増加しゲート電極のポリシリコ
ン１２が露出すれば、金属配線材料をセルフアラインコ
ンタクトホール１３に埋め込む工程でゲート電極とソー
ス／ドレイン拡散層９とが短絡することになる。
【０１７１】すなわち第１５の実施の形態では、絶縁膜
２とポリシラン６とを積層し、後にポリシラン６を絶縁
膜２の一部となるよう変化させ、実質的に絶縁膜２の異
方性ＲＩＥによる加工量を減少させ、ゲート電極とソー
ス／ドレイン拡散層９とが短絡するのを回避して半導体
装置の歩留まりを向上させることに特徴がある。
【０１７２】次に、図２２、図２３を用いて本発明の第
１６の実施の形態について説明する。図２２（ａ）に示
すように、ソース／ドレイン拡散層９を備えたシリコン
基板１の上にゲート酸化膜１０を形成し、ポリシリコン
１１、タングステン１２、シリコン窒化膜４を積層した
ゲート電極をパターン形成した後、ゲート電極の周囲を
シリコン窒化膜４で被覆する。ここまでの工程は前記図
２１（ａ）と同様である。
【０１７３】次に図２２（ｂ）に示すように、ゲート電
極を被覆するシリコン窒化膜４の上にさらにシリコン酸
化膜１０を被覆する。この工程後のシリコン基板１の上
部全面にポリシラン６を厚く塗布する。第１６の実施の
形態では、ゲート電極を埋め込む絶縁膜がほぼポリシラ
ン６からなることに特徴がある。
【０１７４】セルフアラインコンタクトの形成位置に、
レジスト７の開口部をパターン形成し、レジスト７をマ
スクとして、厚いポリシラン膜６にセルフアラインコン
タクトホール１３を開口する。このとき、ポリシラン６
は、異方性ＲＩＥにより容易に除去できるので、ゲート
電極を被覆するシリコン酸化膜１０がストッパーとな
り、ゲート電極稜線部の削れを完全に回避し、半導体装
置の歩留まりを向上することができる。
【０１７５】次に図２２（ｃ）に示すように、Ｏ2 アッ
シングによりレジスト７を除去すると同時にポリシラン
６をシリコン酸化膜に変化させる。
【０１７６】次に図２３（ｄ）に示すように、ゲート電
極を被覆する酸化膜１０をエッチングにより除去する。
このときゲート電極を被覆するシリコン窒化膜４の稜線
部の削れを最大限に抑制するため、シリコン酸化膜エッ
チングはシリコン窒化膜との選択比が高いＲＩＥ条件で
行う。なおポリシラン６から変化した絶縁膜２とゲート
電極を被覆する酸化膜１０との間にはエッチング選択比
がとれるので、このようにして前記酸化膜１０のみをエ
ッチング除去することができる。
【０１７７】さらに図２３（ｅ）に示すように、異方性
ＲＩＥを用いてソース／ドレイン拡散層を覆うシリコン
窒化膜４とゲート酸化膜１０とを除去する。このときゲ
ート電極の稜線部分を覆うシリコン窒化膜に多少の削れ
を生じるが、ドライエッチング量が僅かであるため、ゲ
ート電極とソース／ドレイン拡散層９との間に短絡不良
を生じる恐れはない。
【０１７８】次に、図２４を用いて本発明の第１７の実
施の形態を説明する。第１７の実施の形態は第１６の実
施の形態の変形例である。図２４（ａ）に示すように、
図２２（ａ）の工程を経たシリコン基板１の上のゲート
電極に、さらに厚いシリコン酸化膜１０を被覆し、図２
４（ｂ）に示すように、異方性ＲＩＥを用いてエッチバ
ックすることによりゲート側壁の酸化膜１０を形成す
る。
【０１７９】次に、図２４（ｃ）に示すように厚いポリ
シラン６を塗布し、セルフアラインコンタクト形成部分
を開口したレジスト７をパターン形成する。このレジス
ト７をマスクとして異方性ＲＩＥを用いてポリシラン６
にセルフアラインコンタクトホール１３を形成する。こ
のポリシランの異方性ＲＩＥにおいて、ゲート側壁の酸
化膜がエッチングストッパーとなるのでゲート電極稜線
部の削れは生じない。次にＯ2 アッシングにより、レジ
スト７を除去すると同時にポリシラン６をシリコン酸化
膜からなる絶縁膜２に変化する。その後の工程は図２２
（ｃ）以降と同様にして、ソース／ドレイン拡散層９に
接続されたＳＡＣが形成される。
【０１８０】なお上記の説明では、図２４（ｂ）におい
てゲート電極を覆う厚いシリコン酸化膜１０をエッチバ
ックして、図２４（ｂ）のゲート側壁のシリコン酸化膜
１０としたが、必ずしもエッチバックする必要はなく、
エッチング条件を最適化すれば、厚いシリコン酸化膜１
０のままでも同様の効果を得ることができる。
【０１８１】次に、図２５を用いて本発明の第１８の実
施の形態について説明する。第１８の実施の形態では、
ポリシランを配線溝の加工に適用する例を示す。図２５
（ａ）に示すように、シリコン基板１の上にシリコン酸
化膜からなる絶縁膜２を形成し、この絶縁膜２の上にポ
リシラン６を塗布する。
【０１８２】ポリシラン６の上の配線溝の形成位置にレ
ジスト７を開口し、このレジスト７をマスクとして、図
２５（ｂ）に示すように、異方性ＲＩＥを用いて配線溝
８を形成する。このときシリコン酸化膜からなる絶縁膜
２に対するポリシラン６のエッチング選択比が非常に高
いことから、絶縁膜２は異方性ＲＩＥのストッパーとな
り、一定深さの配線溝８が形成される。
【０１８３】次に図２５（ｃ）に示すように、Ｏ2 アッ
シングを行ってレジスト７を除去すると同時に、ポリシ
ラン６をシリコン酸化膜からなる絶縁膜２の一部に変化
させる。さきにのべたようにポリシラン６は塗布により
平坦化し、異方性ＲＩＥの条件を制御すれば、必ずしも
絶縁膜２からなるエッチングストッパーがなくてもポリ
シラン６に配線溝８を形成することができる。
【０１８４】しかし、一般に第１層の溝配線はもっとも
微細化が要求され、また一定以上のアスペクト比（配線
幅と高さとの比）が必要な場合には、第１８の実施の形
態に示すようにエッチングストッパーとして絶縁膜２を
用いた方が良好な結果が得られる。
【０１８５】なお第１８の実施の形態において、エッチ
ングストッパーとしてシリコン酸化膜を用いたが、有機
シリコン酸化膜、無機シリコン酸化膜を用いても同様な
結果がえられる。このとき下地に合わせてポリシランの
種類を選択すればさらに良好な結果が得られる。
【０１８６】次に、図２６、図２７を用いて、本発明の
第１９の実施の形態について説明する。第１９の実施の
形態は、シリコン基板への深いシリコントレンチ形成に
用いる高アスペクト比の絶縁膜マスクの開口部形成方法
を示すものである。
【０１８７】図２６（ａ）に示すように、シリコン基板
１の上にエッチングストッパーとして熱酸化膜１０を形
成し、その上に下層のポリシラン６を塗布する。下層の
ポリシラン６に上に、例えばシリコン酸化膜からなる絶
縁膜２を堆積した後、反射防止膜として再度上層のポリ
シラン６を塗布し、深いトレンチの形成位置を覆うよう
にレジスト７の逆パターンを形成する。このレジスト７
をマスクとしてＮ2 ＲＩＥ又はＮ2 イオン注入を行い、
露出した上層のポリシラン６の表面をシリコン窒化膜４
に変化させる。
【０１８８】レジスト７の除去後、シリコン窒化膜４を
マスクとしてシリコン窒化膜に対するポリシランのエッ
チング選択比が高い、Ｃｌ2 ／Ｏ2 の流量比７５／１０
ｓｃｃｍ、圧力７５ｍＴｏｒｒ、高周波電力３００Ｗ印
加の条件で異方性ＲＩＥを行い、まず反射防止膜となる
上層のポリシラン６を開口する。
【０１８９】引き続きシリコン窒化膜４に対して、シリ
コン酸化膜からなる絶縁膜２のエッチング選択比が高い
Ｃ4 Ｆ8 ／ＣＯ／Ａｒの流量比１０／５０／２００ｓｃ
ｃｍ、圧力４０ｍＴｏｒｒ、高周波電力１４００Ｗ印加
の条件で異方性ＲＩＥを行い、図２６（ｂ）に示すよう
に下層のポリシラン６までのトレンチ１４ａを形成す
る。
【０１９０】このエッチング条件ではポリシラン６との
エッチング選択比がとれるので、下層のポリシラン６が
エッチングストッパーとなり、トレンチ１４ａを制御性
良く形成することができる。
【０１９１】次に、シリコン窒化膜４及びシリコン酸化
膜１０に対する下層のポリシラン６のエッチング選択比
が高い条件で、図２６（ｃ）に示すように、シリコン熱
酸化膜１０をエッチングストッパーとしてトレンチ１４
ｂを形成する。
【０１９２】引き続き前記シリコン窒化膜に対するシリ
コン熱酸化膜１０のエッチング選択比が高い条件を用い
て、図２７（ｄ）に示すように、シリコン熱酸化膜１０
を除去する。このときシリコン基板１の表面がストッパ
ーとなり、シリコン表面までのトレンチ１４ｃを制御性
良く形成することができる。
【０１９３】最後に図２７（ｅ）に示すように、Ｎ2 雰
囲気中の熱処理により上層と下層のポリシラン６をシリ
コン窒化膜４に変化させる。このようにしてシリコン基
板１の上に、熱酸化膜１０を介して上下に窒化膜４で挟
まれた絶縁膜２に高アスペクト比のトレンチが形成され
た深いトレンチマスク１４を形成することができる。な
おこの最後の処理は、シリコン熱酸化膜１０の除去前に
行うことも可能である。また上層のシリコン窒化膜４は
除去してもよい。
【０１９４】第１９の実施の形態に示した深いトレンチ
マスクの形成方法は、異方性ＲＩＥの途中で、数回のエ
ッチングストッパーによる加工制御が行われる点に特徴
がある。この方法によれば、従来不可能であった深さま
で高い精度でエッチングマスクにトレンチ加工を施すこ
とができる。
【０１９５】なお最後に行うＮ2 雰囲気中の熱処理に代
えて、異方性ＲＩＥに用いた条件をＮ2 流量１００ｓｃ
ｃｍ、圧力１５０ｍＴｏｒｒ、高周波電力１００Ｗ印加
に変更し、Ｎ2 ラジカルの多い条件にして引き続き処理
すればポリシラン６がシリコン窒化膜に変化し、工程数
の削減に役立てることができる。
【０１９６】次に、図２８を用いて本発明の第２０の実
施の形態について説明する。図２８（ａ）に示すよう
に、シリコン基板１の上にエッチングストッパーとして
熱酸化膜１０を形成し、下層のポリシラン６を塗布し、
シリコン酸化膜からなる絶縁膜２を堆積する。さらに反
射防止膜として上層のポリシラン６を塗布し、トレンチ
の形成部分を開口したレジスト７をパターン形成する。
次にレジスト７をエッチングマスクとして反射防止膜と
なる上層のポリシラン６を開口する。
【０１９７】引き続き図２８（ｂ）に示すように、Ｎ2
アッシングによりレジスト７を除去すると同時に上層の
ポリシラン６をシリコン窒化膜４に変化させ、この窒化
膜４をマスクとして異方性ＲＩＥにより下層のポリシラ
ン６に達するトレンチ１４ａを形成する。
【０１９８】次に図２８（ｃ）に示すように、異方性Ｒ
ＩＥの条件を切り換えて熱酸化膜１０をエッチングスト
ッパーとして下層のポリシラン６にトレンチ１４ｂを形
成する。引き続きＮ2 アッシングと同様な処理を行い、
下層のポリシラン６をシリコン窒化膜に変化させる。最
後にシリコン熱酸化膜１０を除去すればシリコン基板１
の表面に達する深いトレンチマスクを形成することがで
きる。なお、ここでＮ 2 アッシングはシリコン熱酸化膜
１０の除去後に行ってもよい。
【０１９９】第２０の実施の形態において、ドライエッ
チング条件の切替えは第１９の実施の形態に準じて行う
ことができる。また各層がエッチングストッパーとして
働くために、第１９の実施の形態と同様に、高い制御性
で高アスペクト比のエッチングマスクを形成することが
できる。
【０２００】次に、図２９を用いて本発明の第２１の実
施の形態について説明する。第２１の実施の形態は、半
導体基板１の上にＭＯＳトランジスタのゲート電極をパ
ターン形成する際、ポリシラン６を用いる工程を示すも
のである。
【０２０１】図２９（ａ）に示すように、シリコン基板
１の表面に熱酸化膜１０からなるゲート絶縁膜を形成
し、その上にゲート電極材料としてポリシリコン１１と
タングステン１２からなる膜を形成する。その全面にポ
リシラン６を塗布し、さらにゲート電極形成部分を覆う
ようにレジスト７をパターン形成する。
【０２０２】次に図２９（ｂ）に示すように、このレジ
スト７をエッチングマスクとして異方性ＲＩＥを行い、
ポリシリコン１１とタングステン１２とポリシラン６と
からなる積層膜をゲート電極としてパターン形成する。
【０２０３】引き続き図２９（ｃ）に示すように、Ｎ2
アッシングを行ってレジスト７を除去すると同時にゲー
ト電極の最上層にパターン形成されたポリシラン６をシ
リコン窒化膜４に変化させる。このシリコン窒化膜４を
備えたゲート電極マスクとして、イオン注入と熱処理に
よりソース／ドレイン拡散層９を自己整合的に形成し、
シリコン基板上のＭＯＳトランジスタを得ることができ
る。なおゲート電極のポリシリコン１１とタングステン
１２とは、熱処理によりタングステンシリサイドとされ
る。
【０２０４】従来ポリシリコンとタングステンとシリコ
ン窒化膜とからなる積層膜をゲート電極としてパターン
形成するには、まずレジストをマスクとしてシリコン窒
化膜をパターン形成し、次にこのシリコン窒化膜をマス
クとしてタングステンとポリシリコンとパターン形成す
るという２段階の工程が必要であった。
【０２０５】第２１の実施の形態ではＣｌ2 ／Ｏ2 の流
量比７５／１０ｓｃｃｍ、圧力７５ｍＴｏｒｒ、高周波
電力３００Ｗ印加のポリシラン６に対するエッチング条
件で、同時にタングステン１２とポリシリコン１１とを
パターン形成することができるので工程数の削減にな
り、制御性よくゲート電極を加工することができる。こ
のときタングステンシリサイドの形成を先に行って、ポ
リシリコンとタングステンシリサイドとを同時にパター
ン形成することも可能である。
【０２０６】以上の各実施の形態におけるＲＩＥやアッ
シング工程に使用したドライエッチング装置の構成を図
３０に示す。このドライエッチング装置は真空チャンバ
ー１５と、シリコンウエハ等の被処理物１６と、この被
処理物の載置台１７と、対向電極１８と、ガス導入管１
９と、排気口２０と、高周波源２１と、磁石２２とから
構成される。
【０２０７】載置台１７は温度調節機構を有し、被処理
物１６の温度を制御することができる。また対向電極１
８をなす真空チャンバーの天壁にはガス導入管１９が接
続されている。ガス導入管１９から真空チャンバーにガ
スが導入され、排気口２０の弁により圧力が調整され
る。
【０２０８】圧力が安定化した後、載置台１７下の高周
波源１７から高周波を印可し、真空チャンバー内にプラ
ズマを発生させる。また真空チャンバーの外周部には磁
石２２が設けられ、真空中に高密度な磁界を作ると同時
にプラズマ中のイオンに異方性を付与し被処理物１６を
エッチングする。
【０２０９】図２９に示すドライエッチング装置はマグ
ネトロンＲＩＥ装置であるが、これほかＥＣＲ(Electro
n Cycrotron Resonance)、ヘリコン、誘導結合型プラズ
マ等の他のドライエッチング装置を使用することも可能
である。
【０２１０】最後にポリシラン等を用いた塗布法による
有機シリコン膜の形成方法について詳細に説明する。ま
ずシリコンとシリコンとの結合を主鎖とする有機シリコ
ン化合物（請求項において有機シリコンと総称する）を
有機溶剤に溶解して溶液材料を作成する。
【０２１１】シリコンとシリコンとの結合を主鎖とする
有機シリコン化合物としては、例えば一般式（ＳｉＲ11
Ｒ12）で表わされるポリシランがあげられる。ここでＲ
11、Ｒ12は水素原子または炭素数１乃至２０の置換もし
くは非置換の脂肪族炭化水素、又は芳香族炭化水素等を
示す。
【０２１２】ポリシランは単独重合体又は共重合体のい
ずれでもよい。また２種以上のポリシランが酸素原子、
窒素原子、脂肪族基、芳香族基を介して互いに結合した
構造を有するものでもよい。有機シリコン化合物の具体
例を化１乃至化１５に示す。
【０２１３】
【化１】
【０２１４】
【化２】
【０２１５】
【化３】
【０２１６】
【化４】
【０２１７】
【化５】
【０２１８】
【化６】
【０２１９】
【化７】
【０２２０】
【化８】
【０２２１】
【化９】
【０２２２】
【化１０】
【０２２３】
【化１１】
【０２２４】
【化１２】
【０２２５】
【化１３】
【０２２６】
【化１４】
【０２２７】
【化１５】
【０２２８】なお式中のｍ、ｎは正の整数である。これ
らの化合物の重量平均分子量の値は特に限定されるもの
ではないが、２００乃至１００，０００の範囲内である
ことが望ましい。その理由は、分子量が２００未満では
有機シリコン膜がレジストの溶剤に溶解してしまい、一
方１００，０００を超えれば有機溶剤に溶解し難く溶液
材料の作成が困難になるためである。
【０２２９】有機シリコン化合物は一種類に限定される
ものではなく、数種類の化合物を混合して用いてもよ
い。また必要に応じて貯蔵安定性をはかるために、熱重
合防止剤、シリコン系絶縁膜への密着性を向上させるた
めの密着性向上剤、シリコン系絶縁膜からレジスト膜中
ヘの反射光の防止に役立つ紫外光の吸収染料、ポリサル
フォン、ポリベンズイミダゾールなどの紫外光を吸収す
るポリマー、導電性物質、光、熱で導電性が生じる物
質、又は有機シリコン化合物を架橋させる架橋剤を添加
してもよい。
【０２３０】導電性物質としては、例えば有機スルフォ
ン酸、有機カルボン酸、多価アルコール、多価チオール
（例えばヨウ素、臭素）、ＳｂＦ5 、ＰＦ5 、ＢＦ5 、
ＳｎＦ5 などがあげられる。
【０２３１】光、熱等のエネルギーで導電性が生じる物
質としては、炭素クラスタ（Ｃ60、Ｃ70）、シアノアン
トラセン、ジシアノアントラセン、トリフェニルピリウ
ム、テトラフルオロボレート、テトラシアノキノジメタ
ン、テトラシアノエチレン、フタルイミドトリフレー
ト、パークロロペンタシクロドデカン、ジシアノベンゼ
ン、ベンゾニトリル、トリクロロメチルトリアジン、ベ
ンゾイルペルオキシド、ベンゾフエノンテトラカルボン
酸、ｔ−ブチルペオキシドなどがあげられる。具体的に
は次の化合物があげられる。
【０２３２】
【化１６】
【０２３３】
【化１７】
【０２３４】
【化１８】
【０２３５】
【化１９】
【０２３６】
【化２０】
【０２３７】
【化２１】
【０２３８】
【化２２】
【０２３９】
【化２３】
【０２４０】
【化２４】
【０２４１】
【化２５】
【０２４２】架橋剤としては、例えば多重結合を有する
有機ケイ素化合物や、アクリル系の不飽和化合物があげ
られる。溶剤としては、極性の有機溶剤でも無極性の有
機溶剤でもよく、具体的には乳酸エチル（ＥＬ）、エチ
ル−３−エトキシプロピオネート（ＥＥＰ）、プロピレ
ングリコールモノメチルエーテルアセテート （ＰＧＭ
ＥＡ）、プロピレングリコールモノメチルエーテル（Ｐ
ＧＭＥ）等や、シクロヘキサノン、２−ヘプタノン、３
−ヘプタノン、アセチルアセトン、シクロペンタノンな
どのケトン類、プロピレングリコールモノエチルエーテ
ルアセテート、エチルセロソルブアセテート、メチルセ
ロソルブアセテート、メチル−３−メトキシプロピオネ
ート、エチル−３−メトキシプロピオネート、メチル−
３−エトキシプロピオネート、ピルビン酸メチル、ピル
ビン酸エチルなどのエステル類、ジエチレングリコール
ジメチルエーテル、プロピレングリコールジメチルエー
テルなどのエーテル類、乳酸メチル、グリコール酸エチ
ルなどのグリコール酸エステル誘導体などがあげられる
が、これらに限定されるものではない。
【０２４３】以上の方法で塗布材料を作成し、シリコン
系絶縁膜上に、例えばスピンコーティング法等を用いて
溶液材料を塗布した後、加熱して溶剤を気化することに
より有機シリコン膜を形成する。この段階でレジストに
対して十分なエッチング選択比を示すガラス転移温度が
得られればよいが、レジストに対して十分なエッチング
選択比が得られない場合には、さらに塗膜に対して加
熱、又はエネルギービームを照射して塗膜を架橋させ
る。
【０２４４】エネルギービームとしては、例えば、紫外
光、Ｘ線、電子線、イオン線などをあげることができ
る。特に加熱とエネルギービームの照射とを同時に行う
ことにより架橋反応の進行を早め、実用的な処理時間の
範囲内でガラス転移温度をいちじるしく向上させること
ができる。
【０２４５】なお加熱、あるいはエネルギービームの照
射で、シリコンとシリコンとの結合を主鎖とする有機シ
リコン化合物中における主鎖をなすシリコンとシリコン
との結合が開烈し、酸素と結合することにより酸化し易
くなってレジストとシリコン有機膜とのエッチング選択
比が低下する場合が生じる。このような場合には加熱及
びエネルギービームの照射を空気より酸素濃度が低い雰
囲気中で行うことが望ましい。
【０２４６】なお本発明は上記の実施の形態に限定され
ることはない。例えば、以上の説明において、主として
シリコン酸化膜からなる絶縁膜とポリシランとを積層
し、ポリシランをシリコン酸化膜又はシリコン窒化膜に
変化する例について説明したが、同様の方法を組み合わ
せればシリコン窒化膜からなる絶縁膜とポリシランとを
積層し、ポリシランをシリコン酸化膜又はシリコン窒化
膜に変化することによりシリコン窒化膜からなる絶縁膜
の一部にすること、又はポリシランをシリコン酸化膜に
変化することによりシリコン窒化膜からなる絶縁膜から
除去することも可能である。
【０２４７】また第１乃至第６の実施の形態において、
二重溝配線の層間膜の形成にポリシランを用いるドライ
エッチング加工方法を説明したが、必ずしも二重溝配線
の層間膜に限定されるものではない。一般に多重の溝配
線に対して同様な方法が適用可能であることはいうまで
もない。その他本発明の要旨を逸脱しない範囲で、種々
変形して実施することができる。
【０２４８】
【発明の効果】上述したように本発明のドライエッチン
グを用いた半導体装置の製造方法によれば、ポリシラン
等からなる有機シリコン膜を半導体装置の絶縁膜の一部
として形成し、この有機シリコン膜からなる加工部分を
ドライエッチングを用いて加工し、その後この加工部分
を酸化物又は窒化物とすることにより前記有機シリコン
膜からな加工部分を絶縁膜の一部として一体化すること
が可能になる。また同様の方法を用いれば、従来困難で
あった反射防止膜の除去を容易にすることができる。
【０２４９】また、前記有機シリコン膜の表面領域を選
択的に酸化物または窒化物に変化し、これをマスクとし
てドライエッチングを行い、その後前記有機シリコン膜
を絶縁膜の一部になるように処理することにより、従来
のレジストマスクに比べて高アスペクト比のコンタクト
ホール等を形成することが可能になる。
【０２５０】これらの有機シリコン膜を組み合わせたド
ライエッチング方法を適用することにより、従来困難で
あった二重溝配線の層間絶縁膜、配線溝、及び二重溝配
線のコンタクトホールの加工を容易にすることができ
る。またシリコン基板への深いトレンチ形成に必要な、
絶縁膜を用いた高アスペクト比のエッチングマスクを形
成することができる。
【０２５１】このほか、高密度の半導体集積回路を高い
歩留まりで製造する際の鍵となる素子領域と素子分離領
域の平坦化加工、ＳＡＣの形成、微細なゲート電極のパ
ターニング等に広く応用することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体装置の製造
方法を示す工程断面図。
【図２】第１の実施の形態の半導体装置の製造方法の続
きを示す工程断面図。
【図３】第１の実施の形態の半導体装置の製造方法の効
果を示す工程断面図。
【図４】本発明の第２の実施の形態の半導体装置の製造
方法を示す工程断面図。
【図５】第２の実施の形態の半導体装置の製造方法の効
果を示す工程断面図。
【図６】本発明の第３の実施の形態の半導体装置の製造
方法を示す工程断面図。
【図７】本発明の第４の実施の形態の半導体装置の製造
方法を示す工程断面図。
【図８】第４の実施の形態の半導体装置の製造方法の続
きを示す工程断面図。
【図９】第４の実施の形態の半導体装置の製造方法の続
きを示す工程断面図。
【図１０】本発明の第５の実施の形態の半導体装置の製
造方法を示す工程断面図。
【図１１】本発明の第６の実施の形態の半導体装置の製
造方法を示す工程断面図。
【図１２】本発明の第７の実施の形態の半導体装置の製
造方法を示す工程断面図。
【図１３】本発明の第８の実施の形態の半導体装置の製
造方法を示す工程断面図。
【図１４】本発明の第９の実施の形態の半導体装置の製
造方法を示す工程断面図。
【図１５】本発明の第１０の実施の形態の半導体装置の
製造方法を示す工程断面図。
【図１６】本発明の第１１の実施の形態の半導体装置の
製造方法を示す工程断面図。
【図１７】本発明の第１２の実施の形態の半導体装置の
製造方法を示す工程断面図。
【図１８】本発明の第１３の実施の形態の半導体装置の
製造方法を示す工程断面図。
【図１９】本発明の第１４の実施の形態の半導体装置の
製造方法を示す工程断面図。
【図２０】第１４の実施の形態の半導体装置の製造方法
の続きを示す工程断面図。
【図２１】本発明の第１５の実施の形態の半導体装置の
製造方法を示す工程断面図。
【図２２】本発明の第１６の実施の形態の半導体装置の
製造方法を示す工程断面図。
【図２３】第１６の実施の形態の半導体装置の製造方法
の続きを示す工程断面図。
【図２４】本発明の第１７の実施の形態の半導体装置の
製造方法を示す工程断面図。
【図２５】本発明の第１８の実施の形態の半導体装置の
製造方法を示す工程断面図。
【図２６】本発明の第１９の実施の形態の半導体装置の
製造方法を示す工程断面図。
【図２７】第１９の実施の形態の半導体装置の製造方法
の続きを示す工程断面図。
【図２８】本発明の第２０の実施の形態の半導体装置の
製造方法を示す工程断面図。
【図２９】本発明の第２１の実施の形態の半導体装置の
製造方法を示す工程断面図。
【図３０】本発明の半導体装置の製造方法に用いたドラ
イエッチング装置を示す図。
【符号の説明】
１…シリコン基板 ２…絶縁膜 ２ａ…絶縁膜除去部 ２ｂ…有機シリコン酸化膜 ３…金属配線 ３ａ…金属配線除去部 ４…シリコン窒化膜 ５…コンタクトホール ６…ポリシラン ７…レジスト ８…配線溝 ９…ソース／ドレイン拡散層 １０…酸化膜 １１…ポリシリコン １２…タングステン １３…セルフアラインコンタクトホール １４…深いトレンチマスク １４ａ…下層ポリシランまでのトレンチ １４ｂ…熱酸化膜までのトレンチ １４ｃ…シリコン表面までのトレンチ １５…真空チャンバー １６…被処理物 １７…載置台 １８…対向電極 １９…ガス導入管 ２０…排気口 ２１…高周波源 ２２…磁石
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 (72)発明者 中村 直文 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 4M104 BB28 CC05 DD02 DD66 EE06 EE18 GG09 HH20 5F004 AA05 AA11 BA04 BA14 BA20 DA00 DA04 DA23 DA24 DA26 DB00 DB03 DB26 EA04 EA15 EA23 EA26 EA33 EB01 EB02 EB03 5F033 HH09 JJ01 JJ09 KK07 MM02 NN17 QQ04 QQ09 QQ10 QQ13 QQ15 QQ16 QQ21 QQ23 QQ25 QQ28 QQ30 QQ35 QQ37 QQ48 QQ60 QQ61 QQ63 QQ64 QQ74 QQ79 QQ89 QQ90 RR04 RR06 RR21 SS21 TT04 VV16 XX01 XX04 XX15 XX31 5F040 EC07 EC13 ED03 FA06 FA18 FC19 FC21 FC27 5F058 AA10 AC03 AD02 AD05 AF04 AG04 AH02 AH05

Claims (28)

    【特許請求の範囲】
  1. 【請求項１】 シリコンとシリコンとの結合を主鎖に有
    する有機シリコン膜を半導体基板上に形成し、 前記有機シリコン膜をドライエッチングして、前記ドラ
    イエッチングされた有機シリコン膜を絶縁膜に変化させ
    て半導体装置の絶縁物からなる部分を形成することを特
    徴とするドライエッチングを用いた半導体装置の製造方
    法。
  2. 【請求項２】 前記有機シリコン膜をドライエッチング
    した後、少なくとも酸素、窒素、水素、及び炭素のいず
    れかの元素を前記有機シリコン膜に導入することによ
    り、前記有機シリコン膜を有機シリコン酸化膜、無機シ
    リコン酸化膜、シリコン酸化膜、及びシリコン窒化膜の
    いずれかに変化することを特徴とする請求項１記載のド
    ライエッチングを用いた半導体装置の製造方法。
  3. 【請求項３】 前記少なくとも酸素、窒素、水素、及び
    炭素のいずれかの元素を前記有機シリコン膜に導入する
    工程は、これらの元素又はその混合物からなるイオンを
    用いた反応性イオンエッチング法、アッシング法、及び
    イオン注入法のいずれかの方法を用いて行うことを特徴
    とする請求項２記載のドライエッチングを用いた半導体
    装置の製造方法。
  4. 【請求項４】 前記少なくとも酸素、窒素、水素、及び
    炭素のいずれかの元素を前記有機シリコン膜に導入する
    工程は、前記元素、又は、その混合物からなるガス雰囲
    気中で熱処理することにより行うことを特徴とする請求
    項２記載のドライエッチングを用いた半導体装置の製造
    方法。
  5. 【請求項５】 前記半導体装置の絶縁物からなる部分
    は、少なくとも前記半導体基板表面と二重溝配線におけ
    る下の配線層との間、及び前記二重溝配線の上下の各配
    線層における金属配線の間、及び前記二重溝配線の上下
    の配線層の間のいずれかであることを特徴とする請求項
    １記載の半導体装置の製造方法。
  6. 【請求項６】 前記有機シリコン膜は絶縁膜に積層して
    形成され、前記有機シリコン膜のドライエッチングにお
    いて、前記絶縁膜が前記ドライエッチングの抑制層とし
    て用いられることを特徴とする請求項５記載のドライエ
    ッチングを用いた半導体装置の製造方法。
  7. 【請求項７】 前記半導体装置の絶縁物からなる部分
    は、前記半導体基板上に形成する二重溝配線のコンタク
    トホール、及び前記二重溝配線の上下の各配線層におけ
    る配線溝を含む層間絶縁膜であることを特徴とする請求
    項１記載のドライエッチングを用いた半導体装置の製造
    方法。
  8. 【請求項８】 前記コンタクトホールを形成する工程
    は、前記下の配線層の上部全面に前記有機シリコン膜を
    塗布する工程と、 この有機シリコン膜を選択的にドライエッチングするこ
    とにより、前記有機シリコン膜に前記下の配線層におけ
    る金属配線の上面に達するコンタクトホールを形成する
    工程と、 前記コンタクトホール形成後の有機シリコン膜を、有機
    シリコン酸化膜、無機シリコン酸化膜、シリコン酸化
    膜、及びシリコン窒化膜のいずれかからなる絶縁膜に変
    化させる工程と、 を含むことを特徴とする請求項７記載のドライエッチン
    グを用いた半導体装置の製造方法。
  9. 【請求項９】 前記下の配線層は、半導体基板上の絶縁
    膜に埋め込まれた溝配線からなり、前記コンタクトホー
    ルの形成の際、前記絶縁膜の上面がボーダレスエッチン
    グを抑制することを特徴とする請求項８記載のドライエ
    ッチングを用いた半導体装置の製造方法。
  10. 【請求項１０】 前記配線溝を形成する工程は、半導体
    基板上の絶縁膜の上部全面に有機シリコン膜を塗布する
    工程と、 前記有機シリコン膜を選択的にドライエッチングするこ
    とにより前記有機シリコン膜の配線溝の形成部分を除去
    する工程と、 前記除去工程後の有機シリコン膜を有機シリコン酸化
    膜、無機シリコン酸化膜、シリコン酸化膜、及びシリコ
    ン窒化膜のいずれかからなる絶縁膜に変化させる工程
    と、 を含むことを特徴とする請求項７記載のドライエッチン
    グを用いた半導体装置の製造方法。
  11. 【請求項１１】 前記層間絶縁膜を形成する工程は、半
    導体基板上の絶縁膜にコンタクトホールを形成する工程
    と、 前記コンタクトホールを埋め込むように前記絶縁膜の上
    部全面に有機シリコン膜を塗布する工程と、 前記有機シリコン膜を選択的にドライエッチングするこ
    とにより、前記コンタクトホールの開口部を含む前記上
    の配線層の配線溝形成部分、及び前記コンタクトホール
    の内部における前記有機シリコン膜を除去する工程と、 前記除去工程後の有機シリコン膜を有機シリコン酸化
    膜、無機シリコン酸化膜、シリコン酸化膜、及びシリコ
    ン窒化膜のいずれかからなる絶縁膜に変化させる工程
    と、 を含むことを特徴とする請求項７記載のドライエッチン
    グを用いた半導体装置の製造方法。
  12. 【請求項１２】 前記有機シリコン膜の除去工程におい
    て、前記半導体基板上の絶縁膜の上面が前記ドライエッ
    チングを制御することにより、前記有機シリコン膜が選
    択的にエッチングされることを特徴とする請求項１１記
    載のドライエッチングを用いた半導体装置の製造方法。
  13. 【請求項１３】 前記層間絶縁膜を形成する工程は、前
    記下の配線層が形成された半導体基板上の第１の絶縁膜
    の上部全面に前記有機シリコン膜を塗布する工程と、 前記有機シリコン膜に、前記下の配線層における金属配
    線の上面に達するコンタクトホールを形成する第１の選
    択的ドライエッチング工程と、 前記コンタクトホールを備えた有機シリコン膜を有機シ
    リコン酸化膜、無機シリコン酸化膜、シリコン酸化膜、
    及びシリコン窒化膜のいずれかからなる第２の絶縁膜に
    変化させる工程と、 前記コンタクトホールを埋め込むように前記第２の絶縁
    膜の上部全面に有機シリコン膜を塗布する工程と、 前記コンタクトホールの開口部を含む前記上の配線層の
    配線溝形成部分、及び前記コンタクトホールの内部にお
    ける前記有機シリコン膜を除去することにより、前記第
    ２の絶縁膜に形成されたコンタクトホールに接続された
    上の配線層の配線溝を形成する第２の選択的ドライエッ
    チング工程と、 前記上の配線層の配線溝を備えた有機シリコン膜を有機
    シリコン酸化膜、無機シリコン酸化膜、シリコン酸化
    膜、及びシリコン窒化膜のいずれかからなる第３の絶縁
    膜に変化させる工程と、 を含むことを特徴とする請求項７記載のドライエッチン
    グを用いた半導体装置の製造方法。
  14. 【請求項１４】 前記第１の絶縁膜が、前記第１のドラ
    イエッチング工程における前記下の配線層周辺部分に生
    じるボーダレスエッチングを抑制し、前記第２の絶縁膜
    が、前記上の配線層の配線溝を形成する第２の選択的ド
    ライエッチング工程を制御することを特徴とする請求項
    １３記載のドライエッチングを用いた半導体装置の製造
    方法。
  15. 【請求項１５】 前記層間絶縁膜を形成する工程は、前
    記下の配線層が形成された半導体基板上の絶縁膜の上に
    第１の有機シリコン酸化膜、あるいは無機シリコン酸化
    膜、あるいはシリコン酸化膜のいずれかを形成する工程
    と、 前記第１の有機シリコン酸化膜、あるいは無機シリコン
    酸化膜、あるいはシリコン酸化膜のいずれかの上に有機
    シリコン膜からなるドライエッチングのストッパーを形
    成する工程と、 前記ストッパーに前記下の配線層に達するコンタクトホ
    ールを形成するための開口部を設ける工程と、 前記開口部を設けた前記ストッパーを埋め込むように第
    ２の有機シリコン酸化膜、あるいは無機シリコン酸化
    膜、あるいはシリコン酸化膜のいずれかを形成する工程
    と、 前記開口部に合わせて上の配線層の配線溝を形成するた
    めのエッチングマスクを形成する工程と、 前記エッチングマスクと前記開口部を設けた前記ストッ
    パーとを用いて前記第１、第２の有機シリコン酸化膜、
    あるいは無機シリコン酸化膜、あるいはシリコン酸化膜
    のいずれかを引き続き選択的にドライエッチングする工
    程と、 を含むことを特徴とする請求項７記載のドライエッチン
    グを用いた半導体装置の製造方法。
  16. 【請求項１６】 前記有機シリコン膜からなるドライエ
    ッチングのストッパは、前記第１、第２の有機シリコン
    酸化膜、あるいは無機シリコン酸化膜、あるいはシリコ
    ン酸化膜のいずれかを引き続き選択的にドライエッチン
    グする工程を経た後、有機シリコン酸化膜に変化され、
    前記層間絶縁膜の一部として一体化される工程を含むこ
    とを特徴とする請求項１５記載のドライエッチングを用
    いた半導体装置の製造方法。
  17. 【請求項１７】 ドライエッチングを用いた半導体装置
    の製造方法において、少なくともシリコンとシリコンと
    の結合を主鎖に有する有機シリコン膜を半導体基板上に
    形成し、少なくとも前記有機シリコン膜の表面に、選択
    的に酸素、窒素、水素、及び炭素のいずれかの元素を導
    入する工程と、 前記有機シリコン膜の表面をマスクとして選択的にドラ
    イエッチングすることにより前記半導体装置の絶縁物か
    らなる部分を形成する工程と、 前記有機シリコン膜をドライエッチングした後、少なく
    とも酸素、窒素、水素、及び炭素のいずれかの元素を前
    記有機シリコン膜の内部に導入することにより、前記有
    機シリコン膜の表面と前記有機シリコン膜の内部とを共
    に有機シリコン酸化膜、無機シリコン酸化膜、シリコン
    酸化膜、及びシリコン窒化膜のいずれかとして一体化す
    る工程と、 を含むことを特徴とするドライエッチングを用いた半導
    体装置の製造方法。
  18. 【請求項１８】 前記有機シリコン膜の表面をマスクと
    して選択的にドライエッチングすることにより前記マス
    クの開口部周辺の縁が丸く加工されることを特徴とする
    請求項１７記載のドライエッチングを用いた半導体装置
    の製造方法。
  19. 【請求項１９】 ドライエッチングを用いた半導体装置
    の製造方法において、少なくともシリコンとシリコンと
    の結合を主鎖に有する有機シリコン膜を半導体基板上に
    形成し、少なくとも前記有機シリコン膜の表面に選択的
    に酸素、窒素、水素、及び炭素のいずれかの元素を導入
    する工程と、 前記有機シリコン膜の表面をマスクとして選択的にドラ
    イエッチングすることにより前記半導体装置の絶縁物か
    らなる部分を形成する工程と、 前記有機シリコン膜をドライエッチングした後、少なく
    とも酸素、窒素、水素、及び炭素のいずれかの元素を前
    記有機シリコン膜の内部に導入することにより、前記有
    機シリコン膜の表面と前記有機シリコン膜の内部とを互
    いに異種の有機シリコン酸化膜、無機シリコン酸化膜、
    シリコン酸化膜、及びシリコン窒化膜のいずれかとする
    工程と、 前記有機シリコン膜の表面と内部との選択比エッチング
    を用いて前記マスクを除去する工程と、 を含むことを特徴とするドライエッチングを用いた半導
    体装置の製造方法。
  20. 【請求項２０】 有機シリコン膜を用いて半導体基板上
    の絶縁膜の上面にフォトリソグラフィー工程における反
    射防止膜を形成し、 前記フオトリソグラフィー工程の後、前記有機シリコン
    膜に酸素、窒素、水素、及び炭素のいずれかの元素を導
    入することにより前記反射防止膜を有機シリコン酸化
    膜、無機シリコン酸化膜、シリコン酸化膜、及び、シリ
    コン窒化膜のいずれかとし、 前記反射防止膜を前記絶縁膜と一体化することを特徴と
    するドライエッチングを用いた半導体装置の製造方法。
  21. 【請求項２１】 有機シリコン膜を用いて半導体基板上
    の絶縁膜の上面にフォトリソグラフィー工程における反
    射防止膜を形成し、 前記フオトリソグラフィー工程の後、前記有機シリコン
    膜に酸素、窒素、水素、及び炭素のいずれかの元素を導
    入することにより前記反射防止膜を有機シリコン酸化
    膜、無機シリコン酸化膜、シリコン酸化膜、及び、シリ
    コン窒化膜のいずれかとし、 前記工程後の反射防止膜と前記絶縁膜との選択的なエッ
    チングを用いて、前記反射防止膜をエッチング除去する
    ことを特徴とするドライエッチングを用いた半導体装置
    の製造方法。
  22. 【請求項２２】 半導体基板上に熱酸化膜を形成する工
    程と、 前記熱酸化膜上に有機シリコン膜を塗布し前記有機シリ
    コン膜上にシリコン酸化膜を形成する工程と、 前記シリコン酸化膜と有機シリコン膜とからなる多層膜
    に前記半導体基板表面に達する開口部を形成する工程
    と、 前記工程後の前記有機シリコン膜に窒素を導入すること
    により、前記有機シリコン膜をシリコン窒化膜に変化さ
    せる工程と、 前記シリコン酸化膜と前記シリコン窒化膜とからなる多
    層膜をマスクとして、前記半導体基板にトレンチを形成
    する工程と、 を含むことを特徴とするドライエッチングを用いた半導
    体装置の製造方法。
  23. 【請求項２３】 半導体基板上に有機シリコン膜を塗布
    し、レジストをマスクとして前記半導体基板上の素子領
    域を覆うように前記有機シリコン膜をパターン形成する
    工程と、 前記パターン形成された有機シリコン膜と前記レジスト
    とをマスクとして半導体基板に分離溝を形成し、前記有
    機シリコン膜に窒素を導入することにより前記有機シリ
    コン膜をシリコン窒化膜に変化する工程と、 を含むことを特徴とするドライエッチングを用いた半導
    体装置の製造方法。
  24. 【請求項２４】 前記分離溝が形成された半導体基板の
    上部全面に、前記分離溝を埋め込むように前記有機シリ
    コン膜をさらに塗布する工程と、 前記シリコン窒化膜を抑制層として前記有機シリコン膜
    の表面を平坦化する工程と、 前記分離溝を埋め込む有機シリコン膜に酸素を導入する
    ことにより、前記有機シリコン膜をシリコン酸化膜、有
    機シリコン酸化膜、及び無機シリコン酸化膜のいずれか
    に変化する工程と、 を含むこと特徴とする請求項２３記載のドライエッチン
    グを用いた半導体装置の製造方法。
  25. 【請求項２５】 半導体基板上にゲート絶縁膜を形成
    し、前記ゲート絶縁膜上に少なくとも１層の金属膜を形
    成する工程と、 前記金属膜上に有機シリコン膜を塗布し、レジストをマ
    スクとして前記金属膜で覆われた半導体基板上のゲート
    電極形成領域に前記有機シリコン膜をパターン形成する
    工程と、 前記パターン形成された有機シリコン膜と前記レジスト
    とをマスクとして、前記ゲート電極形成領域に前記金属
    膜からなるゲート電極をパターン形成する工程と、 前記有機シリコン膜に窒素を導入することにより前記パ
    ターン形成された有機シリコン膜を窒化膜とする工程
    と、 を含むことを特徴とするドライエッチングを用いた半導
    体装置の製造方法。
  26. 【請求項２６】 半導体基板上にゲート絶縁膜を形成
    し、前記ゲート絶縁膜上に少なくとも１層の金属膜を形
    成し、前記金属膜で覆われた半導体基板のゲート電極形
    成領域に前記金属膜からなるゲート電極をパターン形成
    する工程と、 前記ゲート電極をシリコン窒化膜で被覆し、前記半導体
    基板の上部全面に前記ゲート電極を埋め込むように第１
    の絶縁膜を堆積する工程と、 前記第１の絶縁膜の表面を平坦化し、この平坦化された
    第１の絶縁膜上に有機シリコン膜を塗布する工程と、 前記ゲート電極に隣接するソース又はドレイン形成領域
    のいずれかと、前記ゲート電極の前記ソース又はドレイ
    ン側の一部とを覆う前記有機シリコン膜をレジストをマ
    スクとするドライエッチングを用いて選択的に除去する
    ことにより、前記第１の絶縁膜に達するコンタクトホー
    ルを前記有機シリコン膜に形成する工程と、 前記レジストと前記有機シリコン膜とをマスクとするド
    ライエッチングを用いて前記第１の絶縁膜をさらにエッ
    チングすることにより、前記コンタクトホールの底部に
    前記シリコン窒化膜を露出する工程と、 前記エッチングをさらに進めて前記シリコン窒化膜とゲ
    ート絶縁膜とを除去することにより、前記半導体基板上
    のソース又はドレイン形成領域のいずれかの表面を自己
    整合的に露出する工程と、 前記有機シリコン膜を有機シリコン酸化膜、無機シリコ
    ン酸化膜、シリコン酸化膜、及びシリコン窒化膜のいず
    れかからなる第２の絶縁膜に変化させることにより前記
    有機シリコン膜を前記第１の絶縁膜と一体化し、前記コ
    ンタクトホールを配線の接続に用いる工程と、 を含むことを特徴とするドライエッチングを用いた半導
    体装置の製造方法。
  27. 【請求項２７】 半導体基板上にゲート絶縁膜を形成
    し、前記ゲート絶縁膜上に少なくとも１層の金属膜を形
    成し、前記金属膜で覆われた半導体基板のゲート電極形
    成領域に前記金属膜からなるゲート電極をパターン形成
    する工程と、 前記ゲート電極をシリコン窒化膜で被覆し、前記シリコ
    ン窒化膜に積層して第１のシリコン酸化膜をさらに被覆
    する工程と、 前記半導体基板の上部全面に有機シリコン膜を塗布し、
    前記ゲート電極に隣接するソース又はドレイン形成領域
    と前記ゲート電極の前記ソース又はドレイン形成領域側
    の一部とを覆う前記有機シリコン膜を、レジストをマス
    クとするドライエッチングを用いて選択的に除去するこ
    とにより前記有機シリコン膜に前記第１のシリコン酸化
    膜に達するコンタクトホールを形成する工程と、 前記有機シリコン膜に酸素を導入することにより前記有
    機シリコン膜を第２のシリコン酸化膜に変化し、前記第
    ２のシリコン酸化膜をマスクとしてドライエッチングす
    ることにより前記コンタクトホールの底面に露出した前
    記第１のシリコン酸化膜を除去する工程と、 前記第１のシリコン酸化膜の除去により露出した前記シ
    リコン窒化膜と前記ゲート絶縁膜とをさらに除去するこ
    とにより、前記半導体基板上に形成されたソース又はド
    レイン形成領域のいずれかの表面を自己整合的に露出
    し、前記コンタクトホールを配線の接続に用いる工程
    と、 を含むことを特徴とするドライエッチングを用いた半導
    体装置の製造方法。
  28. 【請求項２８】 半導体装置の絶縁物からなる部分を形
    成するドライエッチング方法において、 少なくともシリコンとシリコンとの結合を主査に有する
    有機シリコン膜を半導体基板上に形成し、少なくとも前
    記有機シリコン膜をドライエッチングすることにより前
    記半導体装置の絶縁物からなる部分を形成する工程と、 前記工程後の有機シリコン膜を、少なくともＯ2 又はＮ
    2 又はＨ2 ガス中における熱処理、Ｏ2 又はＮ2 又はＨ
    2 プラズマ中における熱処理、Ｏ2 又はＮ2 又はＨ2 イ
    オンの注入と熱処理のいずれかの方法を用いて処理する
    ことにより、前記加工部分を有機シリコン酸化膜、無機
    シリコン酸化膜、シリコン酸化膜、シリコン窒化膜のい
    ずれかからなる絶縁膜に変化させることを特徴とするド
    ライエッチング方法。
JP06629399A 1999-03-12 1999-03-12 ドライエッチングを用いた半導体装置の製造方法 Expired - Lifetime JP4270632B2 (ja)

Priority Applications (9)

Application Number Priority Date Filing Date Title
JP06629399A JP4270632B2 (ja) 1999-03-12 1999-03-12 ドライエッチングを用いた半導体装置の製造方法
US09/522,175 US6352931B1 (en) 1999-03-12 2000-03-09 Manufacturing method of semiconductor devices by using dry etching technology
TW89104437A TW468201B (en) 1999-03-12 2000-03-10 Dry etching process
KR10-2000-0012221A KR100401040B1 (ko) 1999-03-12 2000-03-11 드라이 에칭법을 이용한 반도체 장치의 제조 방법
US09/995,839 US6605542B2 (en) 1999-03-12 2001-11-29 Manufacturing method of semiconductor devices by using dry etching technology
US10/086,556 US6849923B2 (en) 1999-03-12 2002-03-04 Semiconductor device and manufacturing method of the same
US10/440,136 US20030224611A1 (en) 1999-03-12 2003-05-19 Manufacturing method of semiconductor devices by using dry etching technology
US10/983,746 US7169697B2 (en) 1999-03-12 2004-11-09 Semiconductor device and manufacturing method of the same
US11/170,352 US20060017162A1 (en) 1999-03-12 2005-06-30 Semiconductor device and manufacturing method of the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP06629399A JP4270632B2 (ja) 1999-03-12 1999-03-12 ドライエッチングを用いた半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2000260870A true JP2000260870A (ja) 2000-09-22
JP4270632B2 JP4270632B2 (ja) 2009-06-03

Family

ID=13311642

Family Applications (1)

Application Number Title Priority Date Filing Date
JP06629399A Expired - Lifetime JP4270632B2 (ja) 1999-03-12 1999-03-12 ドライエッチングを用いた半導体装置の製造方法

Country Status (4)

Country Link
US (3) US6352931B1 (ja)
JP (1) JP4270632B2 (ja)
KR (1) KR100401040B1 (ja)
TW (1) TW468201B (ja)

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002078082A2 (en) * 2001-03-23 2002-10-03 International Business Machines Corporation Electronic structure
WO2002099864A1 (en) * 2001-05-31 2002-12-12 Infineon Technologies, Ag Method for removing polysilane from a semiconductor without stripping
US7199049B2 (en) 2004-07-27 2007-04-03 Seiko Epson Corporation Methods for forming contact hole, for manufacturing circuit board and for manufacturing electro-optical device
JP2009111433A (ja) * 2009-02-18 2009-05-21 Fujikura Ltd 貫通電極付き半導体基板の製造方法、貫通電極付き半導体デバイスの製造方法
WO2010021326A1 (ja) * 2008-08-19 2010-02-25 リンテック株式会社 成形体、その製造方法、電子デバイス部材および電子デバイス
WO2010134609A1 (ja) * 2009-05-22 2010-11-25 リンテック株式会社 成形体、その製造方法、電子デバイス用部材および電子デバイス
WO2010134611A1 (ja) * 2009-05-22 2010-11-25 リンテック株式会社 成形体、その製造方法、電子デバイス用部材及び電子デバイス
JP2011009781A (ja) * 2010-09-29 2011-01-13 Fujikura Ltd 貫通電極付き半導体デバイスの製造方法
JP2012204391A (ja) * 2011-03-23 2012-10-22 Sony Corp 半導体装置、半導体装置の製造方法、及び配線基板の製造方法
US8771834B2 (en) 2010-09-21 2014-07-08 Lintec Corporation Formed body, production method thereof, electronic device member and electronic device
US8846200B2 (en) 2010-09-21 2014-09-30 Lintec Corporation Gas-barrier film, process for producing same, member for electronic device, and electronic device
US8865810B2 (en) 2009-03-26 2014-10-21 Lintec Corporation Formed article, method for producing same, electronic device member, and electronic device
US9540519B2 (en) 2010-03-31 2017-01-10 Lintec Corporation Formed article, method for producing same, electronic device member, and electronic device
US9556513B2 (en) 2010-08-20 2017-01-31 Lintec Corporation Molding, production method therefor, part for electronic devices and electronic device
CN111540677A (zh) * 2020-05-28 2020-08-14 绍兴同芯成集成电路有限公司 一种三层阶梯状沟槽晶体管的制造工艺

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6849923B2 (en) * 1999-03-12 2005-02-01 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method of the same
US20060017162A1 (en) * 1999-03-12 2006-01-26 Shoji Seta Semiconductor device and manufacturing method of the same
JP4270632B2 (ja) * 1999-03-12 2009-06-03 株式会社東芝 ドライエッチングを用いた半導体装置の製造方法
US6824879B2 (en) 1999-06-10 2004-11-30 Honeywell International Inc. Spin-on-glass anti-reflective coatings for photolithography
KR100804873B1 (ko) * 1999-06-10 2008-02-20 얼라이드시그날 인코퍼레이티드 포토리소그래피용 ｓｏｇ 반사방지 코팅
US6583060B2 (en) * 2001-07-13 2003-06-24 Micron Technology, Inc. Dual depth trench isolation
JP4381143B2 (ja) * 2001-11-15 2009-12-09 ハネウェル・インターナショナル・インコーポレーテッド フォトリソグラフィー用スピンオン反射防止膜
KR100704469B1 (ko) * 2001-12-14 2007-04-09 주식회사 하이닉스반도체 반도체 소자 제조 방법
AU2002357645A1 (en) * 2002-09-20 2004-04-08 Honeywell International, Inc. Interlayer adhesion promoter for low k materials
JP2004179588A (ja) * 2002-11-29 2004-06-24 Sanyo Electric Co Ltd 半導体装置の製造方法
JP3918933B2 (ja) * 2002-12-06 2007-05-23 Ｊｓｒ株式会社 化学機械研磨ストッパー、その製造方法および化学機械研磨方法
JP3951124B2 (ja) * 2002-12-06 2007-08-01 Ｊｓｒ株式会社 絶縁膜
TWI223870B (en) * 2003-06-27 2004-11-11 Nanya Technology Corp Method of forming capacitors having geometric deep trench
US8053159B2 (en) 2003-11-18 2011-11-08 Honeywell International Inc. Antireflective coatings for via fill and photolithography applications and methods of preparation thereof
US20060255315A1 (en) * 2004-11-19 2006-11-16 Yellowaga Deborah L Selective removal chemistries for semiconductor applications, methods of production and uses thereof
US8642246B2 (en) 2007-02-26 2014-02-04 Honeywell International Inc. Compositions, coatings and films for tri-layer patterning applications and methods of preparation thereof
US8557877B2 (en) 2009-06-10 2013-10-15 Honeywell International Inc. Anti-reflective coatings for optically transparent substrates
US20110020753A1 (en) * 2009-07-27 2011-01-27 International Business Machines Corporation Method for reversing tone of patterns on integrated circuit and patterning sub-lithography trenches
JP2011096829A (ja) * 2009-10-29 2011-05-12 Elpida Memory Inc 半導体装置の製造方法
CN102403219B (zh) * 2010-09-14 2015-10-07 中微半导体设备(上海)有限公司 一种铜制程等离子刻蚀方法
US8864898B2 (en) 2011-05-31 2014-10-21 Honeywell International Inc. Coating formulations for optical elements
JP6803842B2 (ja) 2015-04-13 2020-12-23 ハネウェル・インターナショナル・インコーポレーテッドＨｏｎｅｙｗｅｌｌ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｉｎｃ． オプトエレクトロニクス用途のためのポリシロキサン製剤及びコーティング
US9786753B2 (en) * 2015-07-13 2017-10-10 Diodes Incorporated Self-aligned dual trench device
CN106206283B (zh) * 2016-07-27 2019-05-03 上海华虹宏力半导体制造有限公司 沟槽刻蚀方法及第一金属层制造方法
US10658180B1 (en) * 2018-11-01 2020-05-19 International Business Machines Corporation EUV pattern transfer with ion implantation and reduced impact of resist residue
CN111446166A (zh) * 2020-03-16 2020-07-24 绍兴同芯成集成电路有限公司 一种利用聚合物隔离层生成双沟槽晶体管的工艺方法
TW202403912A (zh) * 2022-07-01 2024-01-16 聯華電子股份有限公司 用於偵測參數行為偏離的錯誤偵測方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4576834A (en) * 1985-05-20 1986-03-18 Ncr Corporation Method for forming trench isolation structures
JPS6329951A (ja) * 1986-07-23 1988-02-08 Nec Corp 微細配線パタ−ン形成法
US4948755A (en) * 1987-10-08 1990-08-14 Standard Microsystems Corporation Method of manufacturing self-aligned conformal metallization of semiconductor wafer by selective metal deposition
JPH01199456A (ja) * 1988-02-04 1989-08-10 Matsushita Electric Ind Co Ltd 半導体集積回路の製造方法
JP2976642B2 (ja) * 1991-11-07 1999-11-10 日本電気株式会社 光結合回路
US5739579A (en) * 1992-06-29 1998-04-14 Intel Corporation Method for forming interconnections for semiconductor fabrication and semiconductor device having such interconnections
US5612254A (en) * 1992-06-29 1997-03-18 Intel Corporation Methods of forming an interconnect on a semiconductor substrate
JPH0794477A (ja) * 1993-09-22 1995-04-07 Hitachi Ltd ドライエッチング方法
JPH09172009A (ja) 1995-12-20 1997-06-30 Toshiba Corp 絶縁膜の形成方法および絶縁膜パターンの形成方法
US5962581A (en) * 1995-04-28 1999-10-05 Kabushiki Kaisha Toshiba Silicone polymer composition, method of forming a pattern and method of forming an insulating film
JPH09232428A (ja) * 1996-02-28 1997-09-05 Hitachi Ltd 半導体装置の製造方法
US5602053A (en) * 1996-04-08 1997-02-11 Chartered Semidconductor Manufacturing Pte, Ltd. Method of making a dual damascene antifuse structure
KR100245180B1 (ko) * 1996-05-29 2000-02-15 니시무로 타이죠 감광성 조성물 및 그를 이용한 패턴 형성방법
US5989998A (en) * 1996-08-29 1999-11-23 Matsushita Electric Industrial Co., Ltd. Method of forming interlayer insulating film
JP2985789B2 (ja) * 1996-08-30 1999-12-06 日本電気株式会社 半導体装置の製造方法
JPH1088176A (ja) * 1996-09-18 1998-04-07 Yushiro Chem Ind Co Ltd 水溶性しごき成形用潤滑剤原液組成物
JP3409984B2 (ja) * 1996-11-14 2003-05-26 東京エレクトロン株式会社 半導体装置及び半導体装置の製造方法
JPH1160735A (ja) * 1996-12-09 1999-03-05 Toshiba Corp ポリシランおよびパターン形成方法
US5893752A (en) * 1997-12-22 1999-04-13 Motorola, Inc. Process for forming a semiconductor device
US6054379A (en) * 1998-02-11 2000-04-25 Applied Materials, Inc. Method of depositing a low k dielectric with organo silane
US6197688B1 (en) * 1998-02-12 2001-03-06 Motorola Inc. Interconnect structure in a semiconductor device and method of formation
US5939788A (en) * 1998-03-11 1999-08-17 Micron Technology, Inc. Copper diffusion barrier, aluminum wetting layer and improved methods for filling openings in silicon substrates with cooper
TW405223B (en) * 1998-07-28 2000-09-11 United Microelectronics Corp Method for avoiding the poisoning at the trench of the dual damascene structure and the dielectric hole
US6110648A (en) * 1998-09-17 2000-08-29 Taiwan Semiconductor Manufacturing Company Method of enclosing copper conductor in a dual damascene process
JP4270632B2 (ja) * 1999-03-12 2009-06-03 株式会社東芝 ドライエッチングを用いた半導体装置の製造方法
US6251781B1 (en) * 1999-08-16 2001-06-26 Chartered Semiconductor Manufacturing Ltd. Method to deposit a platinum seed layer for use in selective copper plating
US6147012A (en) * 1999-11-12 2000-11-14 Lsi Logic Corporation Process for forming low k silicon oxide dielectric material while suppressing pressure spiking and inhibiting increase in dielectric constant

Cited By (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002078082A2 (en) * 2001-03-23 2002-10-03 International Business Machines Corporation Electronic structure
WO2002078082A3 (en) * 2001-03-23 2003-02-27 Ibm Electronic structure
GB2391388A (en) * 2001-03-23 2004-02-04 Ibm Electronic structure
GB2391388B (en) * 2001-03-23 2005-10-26 Ibm Electronic structure
WO2002099864A1 (en) * 2001-05-31 2002-12-12 Infineon Technologies, Ag Method for removing polysilane from a semiconductor without stripping
US6740594B2 (en) 2001-05-31 2004-05-25 Infineon Technologies Ag Method for removing carbon-containing polysilane from a semiconductor without stripping
US7199049B2 (en) 2004-07-27 2007-04-03 Seiko Epson Corporation Methods for forming contact hole, for manufacturing circuit board and for manufacturing electro-optical device
US7459793B2 (en) 2004-07-27 2008-12-02 Seiko Epson Corporation Methods for forming contact hole, for manufacturing circuit board and for manufacturing electro-optical device
JP4944993B2 (ja) * 2008-08-19 2012-06-06 リンテック株式会社 成形体、その製造方法、電子デバイス部材および電子デバイス
US9340869B2 (en) 2008-08-19 2016-05-17 Lintec Corporation Formed article, method for producing the same, electronic device member, and electronic device
KR101502202B1 (ko) * 2008-08-19 2015-03-12 린텍 가부시키가이샤 성형체, 그 제조 방법, 전자 디바이스 부재 및 전자 디바이스
WO2010021326A1 (ja) * 2008-08-19 2010-02-25 リンテック株式会社 成形体、その製造方法、電子デバイス部材および電子デバイス
JP2009111433A (ja) * 2009-02-18 2009-05-21 Fujikura Ltd 貫通電極付き半導体基板の製造方法、貫通電極付き半導体デバイスの製造方法
US8865810B2 (en) 2009-03-26 2014-10-21 Lintec Corporation Formed article, method for producing same, electronic device member, and electronic device
KR101489552B1 (ko) * 2009-05-22 2015-02-03 린텍 가부시키가이샤 성형체, 그 제조 방법, 전자 디바이스용 부재, 및 전자 디바이스
JP5704610B2 (ja) * 2009-05-22 2015-04-22 リンテック株式会社 成形体、その製造方法、電子デバイス用部材および電子デバイス
US9365922B2 (en) 2009-05-22 2016-06-14 Lintec Corporation Formed article, method of producing same, electronic device member, and electronic device
WO2010134609A1 (ja) * 2009-05-22 2010-11-25 リンテック株式会社 成形体、その製造方法、電子デバイス用部材および電子デバイス
CN102439078A (zh) * 2009-05-22 2012-05-02 琳得科株式会社 成型体、其制造方法、电子设备用构件和电子设备
JP5704611B2 (ja) * 2009-05-22 2015-04-22 リンテック株式会社 成形体、その製造方法、電子デバイス用部材及び電子デバイス
WO2010134611A1 (ja) * 2009-05-22 2010-11-25 リンテック株式会社 成形体、その製造方法、電子デバイス用部材及び電子デバイス
US9540519B2 (en) 2010-03-31 2017-01-10 Lintec Corporation Formed article, method for producing same, electronic device member, and electronic device
US9556513B2 (en) 2010-08-20 2017-01-31 Lintec Corporation Molding, production method therefor, part for electronic devices and electronic device
US8846200B2 (en) 2010-09-21 2014-09-30 Lintec Corporation Gas-barrier film, process for producing same, member for electronic device, and electronic device
US8771834B2 (en) 2010-09-21 2014-07-08 Lintec Corporation Formed body, production method thereof, electronic device member and electronic device
JP2011009781A (ja) * 2010-09-29 2011-01-13 Fujikura Ltd 貫通電極付き半導体デバイスの製造方法
JP2012204391A (ja) * 2011-03-23 2012-10-22 Sony Corp 半導体装置、半導体装置の製造方法、及び配線基板の製造方法
CN111540677A (zh) * 2020-05-28 2020-08-14 绍兴同芯成集成电路有限公司 一种三层阶梯状沟槽晶体管的制造工艺
CN111540677B (zh) * 2020-05-28 2023-03-21 绍兴同芯成集成电路有限公司 一种三层阶梯状沟槽晶体管的制造工艺

Also Published As

Publication number Publication date
TW468201B (en) 2001-12-11
US20030224611A1 (en) 2003-12-04
US20020059899A1 (en) 2002-05-23
JP4270632B2 (ja) 2009-06-03
KR100401040B1 (ko) 2003-10-10
KR20000076824A (ko) 2000-12-26
US6352931B1 (en) 2002-03-05
US6605542B2 (en) 2003-08-12

Similar Documents

Publication Publication Date Title
JP4270632B2 (ja) ドライエッチングを用いた半導体装置の製造方法
JP5060129B2 (ja) ビア・ファースト・デュアルダマシン相互接続配線形成のための構造体充填方法
US6627557B2 (en) Semiconductor device and method for manufacturing the same
US6319821B1 (en) Dual damascene approach for small geometry dimension
US6849923B2 (en) Semiconductor device and manufacturing method of the same
JP2003023069A (ja) 半導体素子の金属配線層形成方法
US5930672A (en) Manufacture of semiconductor device having reliable and fine connection hole
US6521542B1 (en) Method for forming dual damascene structure
JP4108228B2 (ja) 半導体装置の製造方法
TW594860B (en) Method for manufacturing semiconductor device
JPWO2007043634A1 (ja) 多層配線の製造方法
US6861376B1 (en) Photoresist scum free process for via first dual damascene process
US6110843A (en) Etch back method for smoothing microbubble-generated defects in spin-on-glass interlayer dielectric
US20060030159A1 (en) Method of making dual damascene with via etch through
JP2000150632A (ja) 半導体装置の製造方法
JP3941485B2 (ja) 多層配線形成方法及び半導体素子の製造方法
JP2000269192A (ja) ドライエッチング方法および半導体装置の製造方法
KR100987871B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100868925B1 (ko) 반도체 소자의 소자분리막 형성방법
US20040115565A1 (en) Method for patterning a layer of a low dielectric constant material
JP3803516B2 (ja) ドライエッチング方法及び半導体装置の製造方法
JPH09260485A (ja) 半導体装置の製造方法
JP3308714B2 (ja) 半導体装置の製造方法
TW396455B (en) Semiconductor process for improving non-uniform etching thickness by providing etch stop layer
JPH0677182A (ja) 凹凸のある絶縁膜の平坦化方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070710

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070910

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081014

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081215

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090217

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090224

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120306

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120306

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130306

Year of fee payment: 4