KR100401040B1 - 드라이 에칭법을 이용한 반도체 장치의 제조 방법 - Google Patents

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Abstract

유기 실리콘 막을 이용한 이중 홈 배선의 층간 절연막, 컨택트 홀, 깊은 트렌치 마스크 등의 형성 방법을 제공한다.
폴리실란 등을 형상 가공한 후, 이중 홈 배선의 층간 절연막으로서 사용함으로써 홈 형성에서 문제가 되는 형상 및 깊이 제어와 보더리스(borderless) 에칭을 회피한다. 또한, 폴리실란과 절연막을 적층 구조로 하여, 이것을 드라이 에칭 가공 후에 일체화함으로써 높은 종횡비의 컨택트 홀의 형성을 용이하게 한다. 또한, 폴리실란의 표면을 선택적으로 절연막으로 하여, 드라이 에칭의 마스크로 한다. 또한, 반사 방지막이나 에칭 마스크로서 이용하는 폴리실란을 산화막 또는 질화막으로 변화시킴으로써, 이들 막의 제거를 용이하게 할 수 있다. 이들을 이용하여 고밀도 집적 회로의 소자 영역, 소자 분리 영역 형성의 평탄화, 높은 수율(high yield)의 셀프 얼라인 컨택트 홀이나 배선 홈의 형성, 게이트 전극의 패턴 형성에 응용할 수 있다.

Description

드라이 에칭법을 이용한 반도체 장치의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICES BY USING DRY ETCHING TECHNOLOGY}
본 발명은 드라이 에칭법을 이용한 반도체 장치의 제조 방법에 관한 것으로,특히 폴리실란(polysilane) 등의 유기 실리콘 막을 이용한 이중 홈 배선에 있어서의 층간 절연막의 형성 방법, 컨택트 홀 및 홈(trench)의 형성 방법, 깊은 트렌치의 마스크 형성 방법, 반사 방지막의 제거 방법 등에 관한 것이다.
다층 배선을 갖는 반도체 장치의 제조 공정에 있어서, 예컨대 실리콘 산화막, 실리콘 질화막 등으로 이루어진 다층 절연막 상에 레지스트를 마스크로 하여 컨택트 홀 등을 패턴 형성하는 공정이 많이 이용된다.
종래, RIE(Reactive Ion Etching의 약칭) 등의 드라이 에칭을 이용하여, 이러한 실리콘 산화막 및 실리콘 질화막의 선택 에칭을 행할 때, 레지스트와 실리콘 산화막과의 에칭 선택비(에칭 속도의 비)를 크게 할 수 있기 때문에 실리콘 산화막의 선택 에칭은 용이하지만, 레지스트와 실리콘 질화막과의 사이에서는 에칭 선택비를 크게 할 수 없기 때문에, 레지스트를 마스크로 하여 실리콘 질화막을 선택적으로 에칭하는 것은 매우 곤란했다.
또한, 최근 대규모의 반도체 기억 장치의 제조에 있어서, 매우 다수의 미세한 트렌치 커패시터를 고밀도로 집적할 필요가 있게 되고, 이 때문에 개구부의 치수에 비해서 깊이가 매우 큰(이하, 높은 종횡비라 함) 트렌치를, 이방성 드라이 에칭을 이용하여 반도체 기판에 형성하는 것이 중요한 기술의 하나가 되고 있다.
반도체 기판에 높은 종횡비의 트렌치를 형성할 때, 이방성 드라이 에칭의 절연막 마스크에도 높은 종횡비의 개구부를 형성하지 않으면 안된다. 상기 절연막 마스크의 개구부의 형성에는 종래 레지스트 마스크가 사용되어 왔지만, 높은 종횡비의 개구부를 형성하기 위해서는 대전력의 고주파에 의해 여기(exite)된 가스 플라즈마를 장시간에 걸쳐 레지스트에 조사(照射)할 필요가 있다.
이 때문에 레지스트 개구부에 요철 형상의 변형을 일으켜, 반도체 기판에 내면이 평활하고 정밀도가 높은 다수의 트렌치를 높은 수율(high yield)로 형성하는 것은 매우 곤란하였다.
또한, 미세 가공 기술의 진전에 따라, 리소그래피(lithography)의 해상도를 높이기 위해 레지스트의 막두께는 얇게 하지 않으면 안되지만, 드라이 에칭시에 있어서 소위 막 엷어짐을 일으키기 때문에 상기 트렌치의 형성은 더욱 곤란했다.
또한, 통상 반도체 장치의 제조 방법에 있어서, 반도체 기판 상에 패턴 형성된 실리콘 질화막을 에칭 마스크로 하여 소자 분리용의 분리 홈을 형성하고, 이 분리 홈을 매립하도록 소자 분리용의 두꺼운 실리콘 산화막을 형성하여, 실리콘 질화막을 스토퍼(억제층)로서 표면 연마함으로써 분리 홈이 산화막으로 채워지도록 평탄화하는 소자 영역의 평탄화 공정이 이용되어 왔다.
표면 연마에 의한 소자 영역 평탄화 공정에 있어서, 소자 영역이 조밀한 부분에서는 실리콘 질화막 스토퍼가 많이 존재하기 때문에, 분리 홈이 알맞게 실리콘 산화막으로 채워지도록 양호한 표면 평탄화가 이루어지지만, 소자 영역이 성긴(疎) 부분에서는 질화막의 스토퍼가 적기 때문에, 평탄화 공정에 있어서 실리콘 산화막이 과도하게 연마되어 오목형으로 되고, 소자 영역의 평탄화 형성이 웨이퍼 전면에 걸쳐 균일하게 행해지지 않는 문제가 있었다.
이 때문에, 전면에 다시 폴리실리콘 막을 퇴적시켜서 평탄화 공정을 행하고, 에칭 마스크로서 성긴 부분에 폴리실리콘 막을 잔류시키는 등의 대책이 채택된다.그러나, 이 평탄화 공정에서 성긴 부분의 실리콘 산화막에 쪼개짐(crack)을 일으키는 경우가 있어, 후에 소자 영역 상의 상기 실리콘 질화막 스토퍼와 상기 폴리실리콘 마스크를 제거할 때에, 실리콘 기판이 깊이 도려내지는 문제를 일으키고 있었다.
또한, 종래 게이트 전극 형성시에 있어서, 게이트 전극 형성용의 금속막 상에 실리콘 질화막을 형성하고, 실리콘 질화막 상의 게이트 전극 형성 영역에 레지스트를 패턴 형성하여, 이 레지스트를 마스크로 하여 질화막을 패턴 형성하고, 레지스트 마스크 박리 후에 패턴 형성된 실리콘 질화막을 마스크로 하여, 상기 금속막을 게이트 전극으로서 가공하는 방법이 채용되어 왔다.
이 때, 웨이퍼면 내부에 요철이 있으면, 실리콘 질화막 마스크를 패턴 형성할 때에 웨이퍼 표면의 볼록부에서는 패턴 형성의 에칭이 과도하게 되어 베이스의 금속막에까지 에칭이 미쳐서 양호한 게이트 전극을 형성할 수 없게 되는 문제가 있었다.
또한, 자기 정합형 컨택트(self-aligned contact)(이하, SAC라 약칭함) 형성의 에칭 공정에서는 게이트 전극 사이를 매우는 층간 절연막에 컨택트 홀의 개구를 행하는데, 이 때, 컨택트 홀 개구부의 하부에 게이트 전극의 상면(上面)과 측면이 교차하는 능선이 노출되게 된다.
실리콘 산화막으로 이루어지는 층간 절연막에 컨택트 홀을 개구하는 에칭 공정에 있어서, 게이트 전극이 에칭되는 것을 방지하기 위해서, 게이트 전극은 통상 실리콘 산화막과의 에칭 선택비가 큰 실리콘 질화막(에칭 스토퍼)으로 피복된다.그러나, 실리콘 질화막의 산화막에 대한 에칭 선택비는 평탄부에서는 높은 값을 얻을 수 있지만, 능선부에서는 평탄부의 약 1/3으로 저하된다.
이 때문에 종래 SAC 형성 공정에 있어서, 컨택트 홀 개구시에 게이트 전극의 능선부가 에칭되어 게이트 금속이 노출되고, 컨택트 홀에 배선용의 금속을 매입할 때, 게이트 전극의 단락 불량을 일으키는 원인이 되고 있었다. 이 때문에 특히 게이트 전극의 종횡비(게이트 길이와 게이트 높이와의 비)가 큰 E2PROM의 제조 공정에서는 SAC의 형성은 매우 곤란하다는 것이 알려져 있다.
최근 미세 가공 기술의 진전에 따라, 층간 절연막의 높은 종횡비의 에칭이 많이 요구되는데, 이 때 실리콘 질화막과의 사이에서 에칭 선택비가 취해지는 조건으로 실리콘 산화막의 높은 종횡비의 드라이 에칭을 행하면, 에칭 진행중에 플루오로카본(fluorocabon) 등의 잔류물이 개구부에 잔류하여, 에칭이 도중에 정지되는 것이 알려져 있다.
또한, 다층 배선의 형성 기술로서, 이중 홈 배선(이 분야에서 dual-damascene structure라 불림)이 많이 이용되게 되었지만, 이중 홈 배선의 층간 절연막의 가공에는 2층의 금속 배선을 매립하기 위한 홈 형성과, 2층의 금속 배선 사이를 접속하는 컨택트 홀 형성을 조합시킨 높은 종횡비로, 또한, 미세한 드라이 에칭 프로세스 기술이 요구된다.
종래, 층간 절연막의 홈 형성에 있어서, 웨이퍼면 내부의 홈의 깊이를 일정치로 억제하는 것이 매우 곤란하며, 이것을 실현하기 위해서는 실리콘 산화막으로 이루어지는 층간 절연막 내에 실리콘 질화막을 삽입하여, 이 실리콘 질화막을 드라이 에칭의 스토퍼로 하는 방법이 채용되어 왔다. 특히 형상이 복잡한 이중 홈 배선에서는 컨택트 홀 형성 후, 상층의 홈 배선의 깊이 제어를 행하기 위해서도 실리콘 질화막의 스토퍼가 필요하였다.
그러나, 이와 같이 하면, 배선 근방에 실리콘 산화막에 비해서 유전율의 값이 큰 실리콘 질화막이 포함되기 때문에, 배선 용량이 커져서 반도체 장치의 동작 속도를 저하시킨다. 또한, 홈의 형성시에 실리콘 산화막으로 이루어지는 층간 절연막의 부분 에칭을 일으켜, 이온이 홈 바닥부의 모퉁이 부분에 집중하여, 홈의 모퉁이에 트렌칭이라 불리는 형상을 발생시킨다. 이 때문에 홈에 배선 금속(wiring metal)을 매립하는 것이 곤란하였다.
또한, 종래 DRAM(Dynamic Random Access Memory)과 로직을 1칩 상에 혼재시킨 LSI에서는 DRAM부와 로직부의 디자인 룰의 상이함으로부터, 로직부의 맞춤 폭(alignment margin)(프린지(fringe))이 DRAM부의 맞춤 폭의 1/4 정도이었다.
예컨대, 이중 홈 배선의 층간 절연막에 컨택트 홀을 형성할 때, 하부 홈 배선 상의 실리콘 질화막 에칭 스토퍼에 대하여 높은 선택성을 보이는 드라이 에칭 조건을 이용하여, 실리콘 산화막으로 이루어지는 층간 절연막에 컨택트 홀을 형성하고, 실리콘 질화막을 제거한 후, 컨택트 홀 및 상부 배선의 홈에 배선용의 금속을 매립하는 공정이 행해진다.
이 때, 특히 맞춤 폭이 작은 로직부에서는 컨택트 홀의 개구의 일부가 하부의 홈 배선을 덮는 실리콘 질화막 스토퍼의 외부로 벗겨지는 경우가 있어, 이 때문에 하부의 홈 배선의 측면을 매우는 실리콘 산화막으로 이루어지는 층간 절연막이컨택트 홀 형성 공정에서 깎이는 보더리스 에칭(borderless etching)을 일으키기 쉬워, 배선 금속의 매립 불량이나 단락 불량을 일으키는 결점이 있었다.
또한, 종래 리소그래피 공정에 있어서, 레지스트 아래에 반사 방지막으로서 폴리실란이 이용되지만, 패턴 형성 후에 O2애싱(ashing)을 이용하여 레지스트를 제거할 때, 폴리실란이 산화되어 제거하기 어렵게 되는 현상이 있었다.
상기한 바와 같이, 종래의 드라이 에칭법을 이용한 반도체 장치의 제조 방법에는 높은 종횡비의 에칭이 곤란하다는 점, 소자 영역에 조밀(粗密)함이 있는 경우에 웨이퍼 전면에 걸쳐 평탄화하는 것이 곤란하다는 점, 미세한 게이트 전극 형성시에 표면의 요철이 가공 불량의 원인이 된다는 점, SAC의 컨택트 홀 형성에서 게이트 전극의 능선부에서 단락 불량을 일으키기 쉽다는 점 등의 문제가 있었다.
이 밖에, 층간 절연막의 높은 종횡비의 에칭시, 드라이 에칭의 잔류물에 의해 에칭이 도중에 정지한다는 결점이 있는 점, 이중 홈 배선의 층간 절연막 형성에 있어서 홈 형성의 깊이의 균일화나 보더리스 에칭 회피를 위해 에칭 스토퍼로서 실리콘 질화막을 적층할 필요가 있어서 이것이 반도체 장치의 동작 속도를 저하시키는 원인이 되는 점, 또한, 홈 형성시에 있어서 트렌칭을 일으켜서 배선 금속의 매립 불량의 원인이 되는 점, 메모리 로직 혼재 LSI의 제조시에 로직 부분의 맞춤 폭이 작기 때문에 특히 보더리스 에칭을 일으키기 쉽다는 점, 레지스트의 반사 방지막으로서 이용하는 폴리실란의 제거가 곤란하다는 점 등 많은 과제를 내포하고 있었다.
본 발명은 상기한 과제를 해결하기 위해 이루어진 것으로, 폴리실란 등의 유기 실리콘 막을 이용한 반도체 기판 상의 다층 절연막의 형성 방법, 제거 방법 및 에칭 마스크의 형성 방법을 제공함으로써, 상기한 과제를 해결하는 것을 목적으로 하고 있다.
도 1a 내지 도 1f는 제1 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도.
도 2a 내지 도 2c는 제1 실시 형태에 따른 반도체 장치의 제조 방법의 효과를 나타내는 공정 단면도.
도 3a, 3b는 제2 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도.
도 4a, 4b는 제2 실시 형태에 따른 반도체 장치의 제조 방법의 효과를 나타내는 공정 단면도.
도 5a 내지 도 5d는 제3 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도.
도 6a 내지 도 6i는 제4 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도.
도 7a 내지 도 7c는 제5 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도.
도 8a 내지 도 8c는 제6 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도.
도 9a 내지 도 9c는 제7 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도.
도 10a 내지 도 10c는 제8 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도.
도 11a 내지 도 11c는 제9 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도.
도 12a, 12b는 제10 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도.
도 13a 내지 도 13c는 제11 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도.
도 14a 내지 도 14c는 제12 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도.
도 15a 내지 도 15c는 제13 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도.
도 16a 내지 도 16e는 제14 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도.
도 17a 내지 도 17d는 제15 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도.
도 18a 내지 도 18e는 제16 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도.
도 19a 내지 도 19d는 제17 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도.
도 20a 내지 도 20c는 제18 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도.
도 21a 내지 도 21e는 제19 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도.
도 22a 내지 도 22c는 제20 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도.
도 23a 내지 도 23c는 제21 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도.
도 24는 본 발명의 반도체 장치의 제조 방법에 이용한 드라이 에칭 장치를 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판
2 : 절연막
3 : 금속 배선
4 : 실리콘 질화막
5 : 컨택트 홀
6 : 폴리실란
7 : 레지스트
8 : 제2 배선 홈
9 : 소스/드레인 확산층
10 : 게이트 산화막
11 : 폴리실리콘
12 : 텅스텐
13 : 셀프 얼라인 컨택트 홀
14 : 트렌치 마스크
15 : 진공 챔버
16 : 피처리물
17 : 적재대
18 : 대향 전극
19 : 가스 도입관
20 : 배기구
21 : 고주파원
22 : 자석
본 발명의 드라이 에칭법을 이용한 반도체 장치의 제조 방법은 도포에 의해 용이하게 평탄면을 형성할 수 있고, 또한, 드라이 에칭 및 평탄화가 용이한 폴리실란 등의 유기 실리콘 막을 실리콘 산화막이나 실리콘 질화막 등의 절연막, 배선에 이용하는 금속막 등과 적층하거나 또는 이들 구성 요소의 일부를 이루도록 반도체 기판 상에 형성하여, 상기 절연막 부분의 가공 형상을 개선하는 에칭의 억제층 등으로서 유용하면서 유기 실리콘 막을 미세 기공함으로써, 예컨대 구조가 복잡한 이중 홈 배선의 층간 절연막으로 이루어지는 부분을 형성하고, 그 후 이 유기 실리콘 막에 예컨대 산소를 도입함으로써, 상기 유기 실리콘 막을 유기 실리콘 산화막 등으로 이루어지는 절연막으로 변화시켜, 원하는 반도체 장치의 구성 요소를 제공하려고 하는 것이다.
여기서, 예컨대 상기 유기 실리콘 막에 있어서, 실리콘과 실리콘의 결합을 주쇄(主鎖)로 하는 것은 반사 방지성을 지니며, 그대로는 반도체 장치의 절연막으로서 이용할 수 없지만, 상기한 바와 같이 산소 등을 도입하는 처리를 실시하면, 이와 같은 유기 실리콘 막을 반도체 장치의 절연막으로서 이용할 수 있다.
이와 같이 하여, 종래의 드라이 에칭에서는 형성하기 곤란했던 배선 홈의 형상이나 깊이의 제어, 높은 종횡비의 컨택트 홀 형성, 보더리스 에칭의 회피, 평탄화 공정에 있어서의 문제점의 개선, 반사 방지막으로서 이용한 폴리실란의 새로운 제거 방법을 제공하는 것을 특징으로 한다.
구체적으로는 본 발명의 드라이 에칭법을 이용한 반도체 장치의 제조 방법은 유기 실리콘 막을 반도체 기판 상에 형성하고, 상기 유기 실리콘 막을 드라이 에칭함으로써, 상기 반도체 장치의 절연막에서 형성해야 할 부분을 상기 유기 실리콘 막을 이용하여 형성한 후, 상기 유기 실리콘 막을 절연막으로 변화시킴으로써, 반도체 장치의 절연막으로 이루어지는 부분을 형성하는 것이다.
바람직하게는, 상기 반도체 장치의 제조 방법은 상기 유기 실리콘 막을 드라이 에칭한 후, 적어도 산소, 질소, 수소 및 탄소 중 어느 한 원소를 상기 유기 실리콘 막에 도입함으로써, 상기 유기 실리콘 막을 유기 실리콘 산화막, 무기 실리콘 산화막, 실리콘 산화막 및 실리콘 질화막 중 어느 하나로 변화시키는 것이다.
또한, 바람직하게는 상기 적어도 산소, 질소, 수소 및 탄소 중 어느 한 원소를 상기 유기 실리콘 막에 도입하는 공정은 이들 원소 또는 그 혼합물로 이루어지는 이온을 이용한 RIE법, 애싱법 및 이온 주입법 중 어느 한 방법을 이용하여 행할 수 있는 것이다.
또한, 바람직하게는 상기 적어도 산소, 질소, 수소 및 탄소 중 어느 한 원소를 상기 유기 실리콘 막에 도입하는 공정은 상기 원소 또는 그 혼합물로 이루어지는 가스 분위기 중에서 열처리함으로써 행해지는 것이다.
상기 바람직하게는 상기 반도체 장치의 절연막으로 이루어지는 부분은 적어도 상기 반도체 기판 표면과 이중 홈 배선에 있어서의 아래의 배선층과의 사이의 층간 절연막 및 상기 이중 홈 배선의 각 배선층 내부에 형성되는 배선 금속의 사이를 매우는 절연막 및 상기 이중 홈 배선에 있어서의 상하 배선층 사이의 층간 절연막의 어느 하나로 이루어지는 것이다.
또한, 바람직하게는 상기 유기 실리콘 막은 절연막에 적층하여 형성되며, 상기 유기 실리콘 막의 드라이 에칭에 있어서, 상기 절연막은 상기 드라이 에칭의 억제층으로서 이용되는 것이다.
또한, 바람직하게는 상기 반도체 장치의 절연막으로 이루어지는 부분은 상기 반도체 기판 상에 형성하는 이중 홈 배선의 컨택트 홀 및 상기 이중 홈 배선의 상하의 각 배선층에 있어서의 홈을 포함하는 층간 절연막으로 이루어지는 것이다.
또한, 바람직하게는 상기 컨택트 홀을 형성하는 공정은 상기 하측 배선층의 상부 전면에 상기 유기 실리콘 막을 도포하는 공정과, 이 유기 실리콘 막을 선택적으로 드라이 에칭함으로써 상기 유기 실리콘 막에 상기 하측 배선층에 있어서의 배선 금속의 상면에 도달하는 컨택트 홀을 형성하는 공정과, 상기 컨택트 홀 형성 후의 유기 실리콘 막을 유기 실리콘 산화막, 무기 실리콘 산화막, 실리콘 산화막 및 실리콘 질화막 중 어느 하나로 이루어지는 절연막으로 변화시키는 공정을 포함하는 것이다.
또한, 바람직하게는 상기 하측 배선층은 반도체 기판 상의 절연막에 매립된 홈 배선으로 이루어지며, 상기 컨택트 홀의 형성시, 상기 절연막의 상면이 보더리스 에칭을 억제하는 것이다.
또한, 바람직하게는 상기 홈을 형성하는 공정은 반도체 기판 상의 절연막의 상부 전면에 유기 실리콘 막을 도포하는 공정과, 상기 유기 실리콘 막을 선택적으로 드라이 에칭함으로써 상기 유기 실리콘 막의 홈 형성 부분을 제거하는 공정과, 상기 제거 공정후의 유기 실리콘 막을 유기 실리콘 산화막, 무기 실리콘 산화막, 실리콘 산화막 및 실리콘 질화막 중 어느 하나로 이루어지는 절연막으로 변화시키는 공정을 포함하는 것이다.
또한, 바람직하게는 상기 층간 절연막을 형성하는 공정은 반도체 기판 상의 절연막에 컨택트 홀을 형성하는 공정과, 상기 컨택트 홀을 매립하도록 상기 절연막의 상부 전면에 유기 실리콘 막을 도포하는 공정과, 상기 유기 실리콘 막을 선택적으로 드라이 에칭함으로써, 상기 컨택트 홀의 개구부를 포함하는 상기 상측 배선층의 홈 형성 부분 및 상기 컨택트 홀의 내부에 있어서의 상기 유기 실리콘 막을 제거하는 공정과, 상기 제거 공정후의 유기 실리콘 막을 유기 실리콘 산화막, 무기 실리콘 산화막, 실리콘 산화막 및 실리콘 질화막 중 어느 하나로 이루어지는 절연막으로 변화시키는 공정을 포함하는 것이다.
또한, 바람직하게는 상기 반도체 장치의 제조 방법은 상기 유기 실리콘 막의 제거 공정에 있어서, 상기 반도체 기판 상의 절연막의 상면이 상기 드라이 에칭을 제어함으로써 상기 유기 실리콘 막이 선택적으로 에칭되는 것이다.
또한, 바람직하게는 상기 층간 절연막을 형성하는 공정은 상기 하측 배선층이 형성된 반도체 기판 상의 제1 절연막의 상부 전면에 상기 유기 실리콘 막을 도포하는 공정과, 상기 유기 실리콘 막에 상기 하측 배선층에 있어서의 금속 배선의상면에 도달하는 컨택트 홀을 형성하는 제1 선택적 드라이 에칭 공정과, 상기 컨택트 홀을 구비한 유기 실리콘 막을 유기 실리콘 산화막, 무기 실리콘 산화막, 실리콘 산화막 및 실리콘 질화막 중 어느 하나로 이루어지는 제2 절연막으로 변화시키는 공정과, 상기 컨택트 홀을 매립하도록 상기 제2 절연막의 상부 전면에 유기 실리콘 막을 도포하는 공정과, 상기 컨택트 홀의 개구부를 포함하는 상기 상측 배선층의 홈 형성 부분 및 상기 컨택트 홀의 내부에 있어서의 상기 유기 실리콘 막을 제거함으로써, 상기 제2 절연막에 형성된 컨택트 홀에 접속된 상측 배선층의 홈을 형성하는 제2 선택적 드라이 에칭 공정과, 상기 상측 배선층의 홈을 구비한 유기 실리콘 막을 유기 실리콘 산화막, 무기 실리콘 산화막, 실리콘 산화막 및 실리콘 질화막 중 어느 하나로 이루어지는 제3 절연막으로 변화시키는 공정을 포함하는 것이다.
또한, 바람직하게는 상기 반도체 장치의 제조 방법에 있어서, 상기 제1 절연막이 상기 제1 드라이 에칭 공정에 있어서의 상기 하측 배선층 주변 부분에 발생하는 보더리스 에칭을 억제하고, 상기 제2 절연막이 상기 상측 배선층의 홈을 형성하는 제2 선택적 드라이 에칭 공정을 제어하는 것이다.
또한, 바람직하게는 상기 층간 절연막을 형성하는 공정은 상기 하측 배선층이 형성된 반도체 기판 상의 절연막 위에 제1 유기 실리콘 산화막 혹은 무기 실리콘 산화막 혹은 실리콘 산화막 중 어느 하나를 형성하는 공정과, 상기 제1 유기 실리콘 산화막 혹은 무기 실리콘 산화막 혹은 실리콘 산화막 중 어느 하나 위에 유기 실리콘으로 이루어지는 드라이 에칭의 스토퍼를 형성하는 공정과, 상기 스토퍼에상기 하측 배선층에 도달하는 컨택트 홀을 형성하기 위한 개구부를 설치하는 공정과, 상기 개구부를 설치한 상기 스토퍼를 매립하도록 상기 제2 유기 실리콘 산화막 혹은 무기 실리콘 산화막 혹은 실리콘 산화막 중 어느 하나를 형성하는 공정과, 상기 개구부에 맞추어 상측 배선층의 홈을 형성하기 위한 에칭 마스크를 형성하는 공정과, 상기 에칭 마스크와 상기 개구부를 설치한 상기 스토퍼를 이용하여 상기 제1, 제2 유기 실리콘 산화막 혹은 무기 실리콘 산화막 혹은 실리콘 산화막 중 어느 하나를 연속해서 선택적으로 드라이 에칭하는 공정을 포함하는 것이다.
또한, 바람직하게는 상기 유기 실리콘 막으로 이루어지는 드라이 에칭의 스토퍼는 상기 제1, 제2 유기 실리콘 산화막 혹은 무기 실리콘 산화막 혹은 실리콘 산화막 중 어느 하나를 연속해서 선택적으로 드라이 에칭하는 공정을 거친 후, 유기 실리콘 산화막으로 변화되어, 상기 층간 절연막의 일부로서 일체화되는 공정을 포함하는 것이다.
본 발명의 드라이 에칭법을 이용한 반도체 장치의 제조 방법은 적어도 실리콘과 실리콘의 결합을 주쇄에 갖는 유기 실리콘 막을 반도체 기판 상에 형성하여, 적어도 상기 유기 실리콘 막의 표면에, 선택적으로 산소, 질소, 수소 및 탄소 중 어느 한 원소를 도입하는 공정과, 상기 유기 실리콘 막의 표면을 마스크로 하여 선택적으로 드라이 에칭함으로써, 상기 반도체 장치의 절연물로 이루어지는 부분을 형성하는 공정과, 상기 유기 실리콘 막을 드라이 에칭한 후, 적어도 산소, 질소, 수소 및 탄소 중 어느 한 원소를 상기 유기 실리콘 막의 내부에 도입함으로써, 상기 유기 실리콘 막의 표면과 상기 유기 실리콘 막의 내부를 함께 유기 실리콘 산화막, 무기 실리콘 산화막, 실리콘 산화막 및 실리콘 질화막 중 어느 하나로서 일체화하는 공정을 포함하는 것이다.
바람직하게는 상기 반도체 장치의 제조 방법은 상기 유기 실리콘 막의 표면을 마스크로 하여 선택적으로 드라이 에칭함으로써, 상기 마스크의 개구부 주변의 에지가 둥글게 되도록 가공되는 것이다.
또한, 본 발명의 드라이 에칭법을 이용한 반도체 장치의 제조 방법은 적어도 실리콘과 실리콘과의 결합을 주쇄에 갖는 유기 실리콘 막을 반도체 기판 상에 형성하여, 적어도 상기 유기 실리콘 막의 표면에, 선택적으로 산소, 질소, 수소 및 탄소 중 어느 한 원소를 도입하는 공정과, 상기 유기 실리콘 막의 표면을 마스크로 하여 선택적으로 드라이 에칭함으로써 상기 반도체 장치의 절연물로 이루어지는 부분을 형성하는 공정과, 상기 유기 실리콘 막을 드라이 에칭한 후, 적어도 산소, 질소, 수소 및 탄소 중 어느 한 원소를 상기 유기 실리콘 막의 내부에 도입함으로써 상기 유기 실리콘 막의 표면과 상기 유기 실리콘 막의 내부를 서로 다른 종류의 유기 실리콘 산화막, 무기 실리콘 산화막, 실리콘 산화막 및 실리콘 질화막 중 어느 하나로 하는 공정과, 상기 유기 실리콘 막의 표면과 내부와의 선택비 에칭을 이용하여 상기 마스크를 제거하는 공정을 포함하는 것이다.
또한, 본 발명의 드라이 에칭법을 이용한 반도체 장치의 제조 방법은 유기 실리콘 막을 이용하여 반도체 기판 상의 절연막의 상면에 포토리소그래피 공정에 있어서의 반사 방지막을 형성하여, 상기 포토리소그래피 공정 후, 상기 유기 실리콘 막에 산소, 질소, 수소 및 탄소 중 어느 한 원소를 도입함으로써 상기 반사 방지막을 유기 실리콘 산화막, 무기 실리콘 산화막, 실리콘 산화막 및 실리콘 질화막 중 어느 하나로 하고, 상기 반사 방지막을 상기 절연막과 일체화하는 것이다.
또한, 본 발명의 드라이 에칭법을 이용한 반도체 장치의 제조 방법은 유기 실리콘 막을 이용하여 반도체 기판 상의 절연막의 상면에 포토리소그래피 공정에 있어서의 반사 방지막을 형성하고, 상기 포토리소그래피 공정 후, 상기 유기 실리콘 막에 산소, 질소, 수소 및 탄소 중 어느 한 원소를 도입함으로써 상기 반사 방지막을 유기 실리콘 산화막, 무기 실리콘 산화막, 실리콘 산화막 및 실리콘 질화막 중 어느 하나로 하고, 상기 공정후의 반사 방지막과 상기 절연막과의 선택적인 에칭을 이용하여 상기 반사 방지막을 에칭 제거하는 것이다.
또한, 본 발명의 드라이 에칭법을 이용한 반도체 장치의 제조 방법은 반도체 기판 상에 열산화막을 형성하는 공정과, 상기 열산화막 상에 유기 실리콘 막을 도포하여 상기 유기 실리콘 막 상에 실리콘 산화막을 형성하는 공정과, 상기 실리콘 산화막과 유기 실리콘 막으로 이루어지는 다층막에 상기 반도체 기판 표면에 도달하는 개구부를 형성하는 공정과, 상기 공정후의 유기 실리콘 막에 질소를 도입함으로써 상기 유기 실리콘 막을 실리콘 질화막으로 변화시키는 공정과, 상기 실리콘 산화막과 상기 실리콘 질화막으로 이루어지는 다층막을 마스크로 하여 상기 반도체 기판에 트렌치를 형성하는 공정을 포함하는 것이다.
또한, 본 발명의 드라이 에칭법을 이용한 반도체 장치의 제조 방법은 반도체 기판 상에 유기 실리콘 막을 도포하고, 레지스트를 마스크로 하여 상기 반도체 기판 상의 소자 영역을 덮도록 상기 유기 실리콘 막을 패턴 형성하는 공정과, 상기패턴 형성된 유기 실리콘 막과 상기 레지시트를 마스크로 하여 반도체 기판에 분리 홈을 형성하고, 상기 유기 실리콘 막에 질소를 도입함으로써 상기 유기 실리콘 막을 실리콘 질화막으로 변화시키는 공정을 포함하는 것이다.
바람직하게는, 상기 반도체 장치의 제조 방법은 상기 분리 홈이 형성된 반도체 기판의 상부 전면에 상기 분리 홈을 매립하도록 상기 유기 실리콘 막을 다시 도포하는 공정과, 상기 실리콘 질화막을 억제층으로 하여 상기 유기 실리콘 막의 표면을 평탄화하는 공정과, 상기 분리 홈을 매립하는 유기 실리콘 막에 산소를 도입함으로써, 상기 유기 실리콘 막을 실리콘 산화막, 유기 실리콘 산화막 및 무기 실리콘 산화막 중 어느 하나로 변화시키는 공정을 포함하는 것이다.
또한, 본 발명의 드라이 에칭법을 이용한 반도체 장치의 제조 방법은 반도체 기판 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 적어도 1층의 금속막을 형성하는 공정과, 상기 금속막 상에 유기 실리콘 막을 도포하고, 레지스트를 마스크로 하여 상기 금속막으로 덮힌 반도체 기판 상의 게이트 전극 형성 영역에 상기 유기 실리콘 막을 패턴 형성하는 공정과, 상기 패턴 형성된 유기 실리콘 막과 상기 레지스트를 마스크로 하여, 상기 게이트 전극 형성 영역에 상기 금속막으로 이루어지는 게이트 전극을 패턴 형성하는 공정과, 상기 유기 실리콘 막에 질소를 도입함으로써 상기 패턴 형성된 유기 실리콘 막을 질소막으로 하는 공정을 포함하는 것이다.
또한, 본 발명의 드라이 에칭법을 이용한 반도체 장치의 제조 방법은 반도체 기판 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 적어도 1층의 금속막을 형성하고, 상기 금속막으로 덮힌 반도체 기판의 게이트 전극 형성 영역에 상기 금속막으로 이루어지는 게이트 전극을 패턴 형성하는 공정과, 상기 게이트 전극을 실리콘 질화막으로 피복하여, 상기 반도체 기판의 상부 전면에 상기 게이트 전극을 매립하도록 제1 절연막을 퇴적하는 공정과, 상기 제1 절연막의 표면을 평탄화하고, 이 평탄화된 제1 절연막 상에 유기 실리콘 막을 도포하는 공정과, 상기 게이트 전극에 인접하는 소스 또는 드레인 형성 영역의 어느 하나와 상기 게이트 전극의 상기 소스 또는 드레인측의 일부를 덮는 상기 유기 실리콘 막을, 레지스트를 마스크로 하는 드라이 에칭을 이용하여 선택적으로 제거함으로써, 상기 제1 절연막에 도달하는 컨택트 홀을 상기 유기 실리콘 막에 형성하는 공정과, 상기 레지스트와 상기 유기 실리콘 막을 마스크로 하는 드라이 에칭을 이용하여 상기 제1 절연막을 다시 에칭함으로써, 상기 컨택트 홀의 바닥부에 상기 실리콘 질화막을 노출하는 공정과, 상기 에칭을 더 진행시켜서 상기 실리콘 질화막과 게이트 절연막을 제거함으로써, 상기 반도체 기판 상의 소스 또는 드레인 형성 영역의 어느 한 표면을 자기 정합적으로 노출하는 공정과, 상기 유기 실리콘 막을 유기 실리콘 산화막, 무기 실리콘 산화막, 실리콘 산화막 및 실리콘 질화막 중 어느 하나로 이루어지는 제2 절연막으로 변화시킴으로써 상기 유기 실리콘 막을 상기 제1 절연막과 일체화하고, 상기 컨택트 홀을 배선의 접속에 이용하는 공정을 포함하는 것이다.
또한, 본 발명의 드라이 에칭법을 이용한 반도체 장치의 제조 방법은 반도체 기판 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 적어도 1층의 금속막을 형성하여, 상기 금속막으로 덮힌 반도체 기판의 게이트 전극 형성 영역에 상기 금속막으로 이루어지는 게이트 전극을 패턴 형성하는 공정과, 상기 게이트 전극을 실리콘 질화막으로 피복하고, 상기 실리콘 질화막에 적층하여 제1 실리콘 산화막을 다시 피복하는 공정과, 상기 반도체 기판의 상부 전면에 유기 실리콘 막을 도포하고, 상기 게이트 전극에 인접하는 소스 또는 드레인 형성 영역과 상기 게이트 전극의 상기 소스 또는 드레인 형성 영역측의 일부를 덮는 상기 유기 실리콘 막을, 드레인을 마스크로 하는 드라이 에칭을 이용하여 선택적으로 제거함으로써, 상기 유기 실리콘 막에 상기 제1 실리콘 산화막에 도달하는 컨택트 홀을 형성하는 공정과, 상기 유기 실리콘 막에 산소를 도입함으로써, 상기 유기 실리콘 막을 제2 실리콘 산화막으로 변화하고, 상기 제2 실리콘 산화막을 마스크로 하여 드라이 에칭함으로써 상기 컨택트 홀의 바닥면에 노출시킨 상기 제1 실리콘 산화막을 제거하는 공정과, 상기 제1 실리콘 산화막의 제거에 의해 노출된 상기 실리콘 질화막과 상기 게이트 절연막을 더 제거함으로써, 상기 반도체 기판 상에 형성된 소스 또는 드레인 형성 영역의 어느 한 표면을 자기 정합적으로 노출하고, 상기 컨택트 홀을 배선의 접속에 이용하는 공정을 포함하는 것이다.
또한, 본 발명의 드라이 에칭 방법은 적어도 실리콘과 실리콘과의 결합을 주쇄에 갖는 유기 실리콘 막을 반도체 기판 상에 형성하고, 적어도 상기 유기 실리콘 막을 드라이 에칭함으로써 상기 반도체 장치의 절연물로 이루어지는 부분을 형성하는 공정과, 상기 공정 후의 유기 실리콘 막을 적어도 O2또는 N2또는 H2가스 중에 있어서의 열처리, O2또는 N2또는 H2플라즈마 중에 있어서의 열처리, O2또는 N2또는 H2이온 주입과 열처리의 어느 한 방법을 이용하여 처리함으로써, 상기 가공 부분을 유기 실리콘 산화막, 무기 실리콘 산화막, 실리콘 산화막, 실리콘 질화막 중 어느 하나로 이루어지는 절연막으로 변화시키는 것이다.
이하, 도면을 참조하여 본 발명의 실시 형태를 상세하게 설명한다. 도 1a 내지 도 1f, 도 2a 내지 도 2c를 이용하여 본 발명의 제1 실시 형태를 설명한다. 도 1a 내지 도 1f는 이중 홈 배선의 형성에 필요한, 컨택트 홀을 포함하는 층간 절연막의 구조를 나타내는 도면이다. 도 2a 내지 도 2c는 드라이 에칭에 의한 이중 홈 배선의 형성 방법과 그 문제점을 설명하는 도면이다.
여기서, 이중 홈 배선의 층간 절연막에는 제1 홈 배선을 형성하기 위한 제1 홈 형성과, 제1, 제2 홈 형성 부분을 서로 접속하는 컨택트 홀 형성이 실시된다.
도 1a에 나타낸 바와 같이, 실리콘 기판(1) 위에 절연막(2)을 형성하고, 절연막(2)에 설치한 제1 홈을 매립하도록 실리콘 질화막(4)으로 주변을 피복한 금속 배선(3)이 형성된다. 절연막(2)의 재료에는 통상 실리콘 산화막이 이용된다. 절연막(2)의 표면은 실리콘 질화막(4)을 스토퍼(연마 공정의 억제층)로서 CMP(Chemical Mechanical Polish)에 의해 평탄화한다. 또한, 도 1a에 나타낸 제1층의 홈 배선 형성 공정에 대해서는 제1 실시 형태와는 직접 관련되지 않기 때문에 상세한 설명은 생략한다.
이어서 도 1b에 나타낸 바와 같이, 평탄화된 절연막(2) 위에 다시 같은 절연 재료로 이루어지는 절연막을 적층하여 그 표면을 평탄화하고, RIE에 의한 이방성 에칭을 이용하여 컨택트 홀(5)을 형성한다. 이 때 실리콘 질화막(4)은 에칭 스토퍼(에칭의 억제층)가 된다.
이어서 도 1c에 나타낸 바와 같이, 전면에 폴리실란(6)을 도포한다. 이 폴리실란(6)의 두께는 제2 홈의 깊이와 같아지도록 한다. 폴리실란(6)은 유동성이기 때문에, 컨택트 홀(5)의 내부는 폴리실란(6)으로 매립되고, 또한, 도포 공정에 의해 폴리실란(6)의 표면은 충분히 평탄화되어, 웨이퍼 전면에 걸쳐 제2 홈의 깊이를 일정하게 할 수 있다.
이어서, 폴리실란(6)에 제2 홈을 형성하기 위해 레지스트(7)를 도포하고, 제2 홈을 형성하기 위한 개구부를 설치한다. 이 레지스트(7)를 마스크로 하여, 절연막(2)에 대한 폴리실란(6)의 에칭 선택비가 큰 조건으로, RIE에 의한 폴리실란(6)의 이방성 에칭을 행하면, 도 1d에 나타낸 바와 같이, 절연막(2) 및 실리콘 질화막(4)을 에칭 스토퍼로 하여 컨택트 홀(5)의 형상에 하등 영향을 주지 않고서 제2 홈(8)을 형성할 수 있다.
이 때 이용한 RIE의 에칭 조건은 챔버 내부의 압력 75 mTorr, 고주파 전력 300 W, Cl2/O2혼합 가스의 유량비 75/10 sccm이었다. 이 조건으로 실리콘 산화막(SiO2)으로 이루어지는 절연막(2)과 폴리실란(6)과의 사이에 100 정도의 높은 에칭 선택비 값을 얻을 수 있었다.
폴리실란(6)은 용이하고 또한 정밀하게 RIE로 이방성 에칭되고, 또한, 실리콘 질화막(4)과의 사이에도 50 정도의 에칭 선택비를 취할 수 있으므로, 실리콘 질화막(4)을 남기고 컨택트 홀(5)의 내부를 매우는 폴리실란(6)을 완전하게 제거할수 있다.
이어서, O2애싱 공정을 이용하여 레지스트(7)를 제거한다. 이 때 실리콘 기판(1)의 온도가 250℃ 정도가 되고, 열확산에 의해 폴리실란(6)에 산소가 도입됨으로써 폴리실란(6)이 실리콘 산화막으로 변화하여, 절연막(2)의 일부가 된다. 이 때, 폴리실란(6)으로부터 변화된 실리콘 산화막은 산화의 정도가 강하면 SiO2에 가까운 결정 구조를 보이게 되고, 전기적으로도 SiO2로 이루어지는 절연막으로 간주할 수 있다.
이와 같은 식으로, 도 1e에 나타낸 바와 같이 폴리실란(6)이 절연막(2)의 일부가 되어, 컨택트 홀(5)과 제2 배선 홈(8)을 구비한 이중 홈 배선의 층간 절연막(2)을 높은 정밀도로 형성된다.
이어서 도 1f에 나타낸 바와 같이, 실리콘 질화막에 대한 RIE 에칭의 조건으로 금속 배선(3)의 상부를 피복하는 실리콘 질화막(4)을 제거하고, 컨택트 홀(5)과 제2 홈(8)을 매립하도록 배선 금속의 재료를 퇴적한다. 배선 금속의 재료로서는 Al-Cu 및 Cu를 사용할 수 있다. 그 후, 절연막(2)을 스토퍼로 하여, 과도하게 퇴적된 금속 배선 제거부(3a)를 CMP에 의해 제거하면 형상이 정밀하게 억제된 양호한 이중 홈 배선을 형성할 수 있다.
이어서 도 2a 내지 도 2c를 이용하여, 상기 이중 홈 배선의 층간 절연막 형성 방법에 있어서의 다른 중요한 이점에 대해서 설명한다. 도 2a에 나타낸 바와 같이, 절연막(2)의 컨택트 홀(5)을 형성할 때, 에칭 마스크의 맞춤어긋남(misalignment)을 일으킨 경우에 대해서 상세하게 설명한다.
종래, SiO2등으로 이루어지는 절연막의 표면을 CMP에 의해 평탄화할 때, 예컨대 에칭 스토퍼의 면 내부 분포에 조밀함이 있으면, 웨이퍼 전면에 걸쳐 균일한 평탄화 가공을 행하는 것이 곤란하게 된다.
따라서, 도 2a까지의 컨택트 홀(5)의 형성 공정에 있어서, 컨택트 홀 형성전의 절연막(2)의 두께에는 어느 정도의 불균일이 포함된다.
이와 같이, 두께의 값에 불균일이 있는 절연막에 대하여, 금속 배선(3)을 피복하는 질화막(4)에 확실하게 도달하도록 컨택트 홀(5)을 형성하려면, 규정의 두께보다도 20% 내지 30% 과도하게 이방성 RIE를 진행시키지 않으면 안된다.
이 때문에, 만일 에칭 마스크의 맞춤 어긋남을 일으킨 경우에는 어긋난 부분에서는 실리콘 질화막(4)이 에칭 스토퍼로서 기능하지 않기 때문에 도 2a에 나타낸 바와 같은 과도한 에칭을 일으켜, 배선 불량의 원인이 된다. 이와 같이, 컨택트 홀의 바닥부에 발생한 과도한 에칭을 보더리스 에칭이라 부른다.
종래, 이중 홈 배선의 층간 절연막 형성 방법에 있어서, 당초부터 절연막(2)의 두께를 도 1f에 나타낸 두께로 하고, 실리콘 질화막(4)이 노출될 때까지 컨택트 홀(5)을 이방성 RIE로 형성하고, 또한 제2 홈(8)을 이방성 RIE로 형성하고 있었다.
이 때문에, 컨택트 홀(5) 형성시의 절연막(2)의 두께가 두껍게 되고, 따라서 상기 과도하게 진행시킨 이방성 RIE의 양도 대량이 된다. 게다가, 제2 홈(8) 형성시의 이방성 RIE가 가해지기 때문에, 보더리스 에칭은 2회의 이방성 RIE를 받게 된다. 따라서, 상기 보더리스 에칭의 발생은 이중 홈 배선의 층간 절연막 형성 공정에 있어서의 중요한 문제점의 하나가 되고 있었다.
상기 제1 실시 형태에서는 제2 홈(8)이 폴리실란(6)을 이용하여 형성되기 때문에, 컨택트 홀(5) 형성시의 절연막(2)의 두께가 작아지고, 따라서, 도 2a에 나타내는 절연막(2)의 보더리스 에칭이 억제된다. 또한, 제2 홈(8)은 가공이 용이한 폴리실란을 이용하여 행해지고, 절연막(2)과의 사이의 에칭 선택비가 크기 때문에, 도 2b에 나타낸 바와 같이, 컨택트 홀(5)의 폴리실란을 제거하는 이방성 RIE 공정에 있어서 보더리스 에칭이 더 진행될 우려는 없다.
이어서 도 2c에 나타낸 바와 같이, O2애싱에 의한 레지스트(7)의 제거와 폴리실란(6)의 산화를 동시에 행하고, 배선 금속을 매립하여 평탄화하면 보더리스 에칭이 작은 이중 홈 배선을 형성할 수 있다.
여기서, 실리콘과 실리콘과의 결합을 주쇄로 하는 폴리실란 등의 유기 실리콘은 그대로는 양호한 층간 절연막의 재료로 할 수 없지만, O2애싱 등의 방법을 이용하여 O2를 재료 중에 도입하면, 폴리실란 등의 유기 실리콘은 전기적으로도, 기계적으로도 SiO2에 가까운 절연 재료로 변화되기 때문에, 이것을 이용하여 양호한 층간 절연막을 형성할 수 있다.
이 제1 실시 형태는 DRAM 부분과 로직 부분을 1칩 상에 탑재한 메모리 로직 혼재 LSI의 제조 방법으로서 특히 유용하다. 앞서 설명한 바와 같이, 로직 부분의 맞춤 폭은 메모리부에 비해서 작기 때문에, 보더리스 에칭은 로직부에서 일어나기 쉽지만, 제1 실시 형태를 이용하면, 이 경우라도 높은 수율로 메모리 로직 혼재LSI를 제조할 수 있다.
다음에 도 3a, 3b 및 도 4a, 4b에 기초하여 본 발명의 제2 실시 형태에 대해서 설명한다. 도 3a에 나타낸 바와 같이, 절연막(2)에 제1층의 홈 배선을 형성하고, 실리콘 질화막(4)을 스토퍼로서 평탄화한 후, 전면에 폴리실란(6)을 도포한다. 레지스트(7)와 이방성 RIE를 이용하여 폴리실란(6)에 컨택트 홀(5)을 형성하고, O2애싱에 의해 레지스트(7)를 제거하는 동시에, 폴리실란(6)을 실리콘 산화막으로 이루어지는 절연막(2)으로 변화시켜, 제1 실시 형태에서 설명한 도 1b에 나타내는 절연막(2)의 형상으로 한다. 이것을 이용하여 도 1c 이후의 공정을 진행시킬 수 있다.
제2 실시 형태에 있어서, 컨택트 홀(5)의 레지스트 마스크(7)를 형성할 때, 맞춤 어긋남을 일으킨 경우를 도 4a, 4b에 나타낸다. 제2 실시 형태에서는 도 4a에 나타낸 바와 같은 맞춤 어긋남을 일으키더라도 컨택트 홀(5)이 폴리실란(6)에 형성되기 때문에, 절연막(2)과의 사이에 충분한 에칭 선택비를 취할 수 있다. 이 때문에, 절연막(2)이 에칭 스토퍼가 되어 이방성 RIE의 제어성이 높아져, 보더리스 에칭을 회피할 수 있다.
이어서, 도 4b에 나타낸 바와 같이, O2애싱 공정에서 레지스트를 제거하는 동시에 폴리실란(6)을 실리콘 산화막으로 변화시켜, 이것을 절연막(2)의 일부로 한 후, 금속 배선(4)의 상부를 덮는 실리콘 질화막(4)을 제거하면, 도 2c 이후의 제1 실시 형태의 이중 홈 배선의 형성 공정을 계속해서 적용할 수 있다.
도 4b에서는 도 2c와 같은 보더리스 에칭을 전혀 일으키지 않는 데에 특징이 있다. 컨택트 홀(5)을 매우는 배선 금속과 제1층의 금속 배선(3)과의 접속 면적은 작아지지만, 보더리스 에칭에 의한 배선 불량을 대폭으로 경감시킬 수 있다.
제2 실시 형태를 이용하면, 메모리 로직 혼재 LSI에 있어서의 보더리스 에칭에 의한 로직부의 수율 저하가 대폭으로 억제되는 것은 말할 필요도 없다.
또한, 제2 실시 형태는 이중 홈 배선의 컨택트 홀(5)의 형성 방법으로서 설명했지만, 반드시 이것에 한정되는 것은 아니다. 통상의 다층 배선의 컨택트 홀 형성에 있어서도 같은 방법을 이용할 수 있다.
이어서, 도 5a 내지 도 5d를 이용하여, 본 발명의 제3 실시 형태에 관해서 설명한다. 제3 실시 형태에서는 도 3a의 절연막(2)이 폴리실란(6)으로 이루어지는 것이 제2 실시 형태와 다르다.
도 5a에 나타낸 바와 같이, 실리콘 기판(1)에 폴리실란(6)을 도포한다. 이 실리콘 기판(1)은 웨이퍼 공정 종료 후의 것으로 반도체 장치의 각종 구성 요소가 들어가 있기 때문에, 통상 그 표면에는 복잡한 단차(段差)가 형성되어 있다.
그러나, 폴리실란(6)은 유동성이 있기 때문에, 도포에 의해 단차가 매립되는 동시에, 특히 표면 연마를 하지 않더라도 웨이퍼 전면에 걸쳐 균일한 드라이 에칭 가공을 행하는 데에 충분한 표면의 평탄화를 갖추고 있다.
다음에, 레지스트(도시하지 않음)를 마스크로 하여 이방성 RIE를 행하여, 제1홈을 폴리실란(6)에 형성한다. 앞서 말한 바와 같이, 폴리실란은 이방성 RIE가 용이하고 또한 표면이 평탄하기 때문에, 특별히 에칭 스토퍼가 없더라도 그저 RIE조건을 제어하는 것만으로 실용상 균일하다고 간주할 수 있는 깊이의 제1홈을 형성할 수 있다.
실리콘 질화막(3)의 피복 공정과 금속 배선(4)의 매립 공정 및 폴리실란(6) 위에 잔류된 여분의 배선 금속과 실리콘 질화막을 제거하는 공정 등을 조합하여 도 5a에 나타내는 제1 홈 배선을 형성한다.
한편 도 5a에 있어서, 폴리실란(6)은 제1 홈의 패턴 형성에 이용한 레지스트(도시하지 않음)를 O2애싱 제거하는 공정에서, 실리콘 산화막으로 변화하는데, 제2 실시 형태와의 상이점을 나타내기 위해서 폴리실란(6)으로서 도시되어 있다.
이어서 도 5b에 나타낸 바와 같이, 상기 실리콘 산화막으로 이루어지는 절연막(2)과 질화막(4)을 피복한 금속 배선(3) 위에 폴리실란(6)을 도포하고, 컨택트 홀의 개구 위치에 맞추어 레지스트(7)를 패턴 형성한다.
이어서 도 5c에 나타낸 바와 같이, 레지스트(7)를 마스크로 하여 질화막(4)에 도달하는 컨택트 홀(5)을 폴리실란(6)에 형성한다. O2애싱으로 레지스트(7)를 제거하는 동시에 폴리실란(6)을 실리콘 산화막으로 이루어지는 절연막(2)으로 변화시켜, 금속 배선(3) 위의 질화막(4)을 제거하면, 도 5d에 나타낸 바와 같이, 제2 실시 형태에서 설명한 도 3b의 절연막(2)의 구조를 모두 폴리실란(6)을 재료로 하여 형성할 수 있다.
절연막(2)으로 변화된 폴리실란(6)은 일체의 절연막(2)과 같은 재료 특성을갖추고 있기 때문에, 도 1c 이후의 제1 실시 형태의 제조 방법을 계속해서 적용할 수 있다.
제3 실시 형태에 있어서, 도 5a의 제1 홈 배선을 폴리실란으로 형성하는 장점은 실리콘 기판(1)의 표면에 단차가 있더라도 폴리실란의 평탄한 표면을 얻을 수 있는 데에 있다. 종래와 같이 절연막(2)을 퇴적하는 방법에서는 베이스에 단차가 있으면 절연막(2)의 표면에도 단차를 일으키기 때문에, 폭과 깊이가 균일한 제1 홈을 형성할 수 없었다.
절연막(2)을 두껍게 퇴적하고, CMP로 평탄화하면, 제1 홈의 형상은 개선되지만, 연마에 사용하는 스토퍼의 조밀함 등의 문제가 남아, 웨이퍼 전면에 걸쳐 평탄화하는 것은 통상 곤란하다. 폴리실란(6)을 도포하면 이 문제를 매우 용이하게 피할 수 있다. 한편, 이 제3 실시 형태에 있어서, 보더리스 에칭에 관하여, 제2 실시 형태와 같은 효과를 얻을 수 있는 것은 말할 필요도 없다.
이어서 도 6a 내지 도 6i를 이용하여 본 발명의 제4 실시 형태를 설명한다. 종래, 높은 종횡비의 컨택트 홀 형성 또는 홈 형성에 있어서, 이방성 RIE의 마스크로서 이용하는 레지스트의 막 엷어짐을 일으켜 레지스트의 잔막(residual film)이 엷어져, 마스크로서 도움이 되지 못하게 되는 것이 문제이었다.
이것을 회피하기 위해서, 레지스트를 이용하여 컨택트 홀 개구부의 역(逆)패턴을 형성하고, 노출한 개구 외부의 폴리실란 표면을 O2RIE 또는 O2이온 주입에 의해 실리콘 산화막으로 이루어지는 절연막으로 변화시켜, 이 절연막을 마스크로 하여 폴리실란을 개구시킴으로써, 양호한 컨택트 홀이나 홈을 형성하는 것이 가능하다.
즉 도 6a에 나타낸 바와 같이, 실리콘 기판(1) 위의 절연막(2) 및 질화막(4)으로 피복된 금속 배선(3)으로 이루어지는 제1 홈 배선 위에 폴리실란(6)을 도포하고, 컨택트 홀의 형성부를 덮도록 레지스트(7)를 패턴 형성한다.
이어서 레지스트(7)를 마스크로 하여, 도 6a에 나타낸 바와 같이, O2RIE 장치를 이용하여 O2이온을 폴리실란(6)의 표면에 도입한다. 계속해서 O2애싱으로 레지스트(7)를 제거하면, 도 6b에 나타낸 바와 같이, 폴리실란(6)의 표면에 실리콘 산화막으로 이루어지는 절연막(2)이 형성된다. 또한, 이 레지스트(7)의 O2애싱은 레지스트(7)의 제거에 필요한 최소 한도에 머물러, 레지스트(7)의 하부에 덮혀 있는 폴리실란(6)의 표면이 실리콘 산화막으로 변화하지 않도록 한다.
앞서 말한 바와 같이, 절연막(2)에 대한 폴리실란(6)의 에칭 선택비는 크게 할 수 있기 때문에, 레지스트(7)를 제거한 후, 도 6c에 나타낸 바와 같이, 절연막(2)을 마스크로 하는 이방성 RIE를 실행하면, 질화막(4)을 에칭 스토퍼로 하여 폴리실란(6)에 컨택트 홀(5)을 형성할 수 있다.
계속해서, RIE와 동일한 챔버 내에서 O2애싱과 같은 처리를 행하면, 폴리실란(6)에 개구된 컨택트 홀(5)의 내면으로부터 O2가 도입되어, 폴리실란(6) 전체를 실리콘 산화막으로 이루어지는 절연막으로 변화시킬 수 있다.
이와 같이 하여, 도 6d에 나타낸 바와 같이, 제1 홈의 형성에 이용한 절연막(2)과, 컨택트 홀(5)의 형성과, 에칭 마스크로서 이용한 절연막을 모두 실리콘 산화막으로 이루어지는 일체의 절연막(2)으로서 형성할 수 있다.
이 때, 에칭 마스크로서 이용한 절연막(2a)의 개구부 주변의 에지 부분이 이방성 RIE에 의해 둥글게 된다. 이 둥근 부분이 과도하게 생겨 구조상의 문제가 되는 경우에는 도 6d에 나타낸 바와 같이, CMP를 이용하여 절연막(2a) 부분을 연마 제거하면 된다.
그러나, 도 6d의 절연막(2)의 컨택트 홀이 높은 종횡비인 경우에는 컨택트 홀에 배선 금속을 매립할 때, 개구부 주변의 에지에 생긴 둥근 가공 부분이 매립을 원활하게 하는 효과가 있는 데에 주목하지 않을 수 없다.
이어서 도 6e에 나타낸 바와 같이, 컨택트 홀을 매립하도록 전면에 폴리실란(6)을 도포하고, 레지스트(7)를 이용하여, 제2 홈의 개구부를 덮도록 반대의 패턴을 실행한다. 이 레지스트(7)를 마스크로 하여, O2RIE 장치를 이용하여 산소를 폴리실란(6)의 표면에 도입한다.
이어서 도 6b 및 6c의 공정을 도 6f 및 6g에 나타낸 것과 같이 반복하고, 계속해서 동일 챔버 내에서 O2애싱과 같은 처리를 행하면, 도 6h에 나타낸 바와 같이, 모두 실리콘 산화막으로 이루어지는 이중 홈 배선의 층간 절연막(2)을 실리콘 기판(1) 위에 형성할 수 있다.
이어서 도 6i에 나타낸 바와 같이, 금속 배선(3)의 상부의 실리콘 산화막(4)을 제거하고, 컨택트 홀(5)과 제2 홈(8)을 매립하도록 배선 금속을 퇴적한다. 배선 금속으로서는 Al-Cu 및 Cu를 사용할 수 있다. 그런 다음, 절연막(2)을 스토퍼로 하여 과도하게 퇴적된 배선 금속 제거부(3a)를 CMP에 의해 제거하면, 형상이 정밀하게 제어된 양호한 이중 홈 배선을 형성할 수 있다.
이 때 이방성 RIE에 의해 에칭 마스크로서 이용한 절연막(2a)의 개구부 주변의 에지가 둥근 부분이 과도하게 생겨 구조상의 문제가 되는 경우에는 CMP를 더 진행시켜 절연막 제거부(2a)를 연마 제거하면 된다.
그러나, 도 6h에 나타내는 제2 홈(8)이 높은 종횡비인 경우에는 이 제2 홈(8)에 배선 금속을 매립할 때, 개구부 주변에 발생한 도 6i의 절연막 제거부(2a)가 상기 매립 공정을 원활하게 하는 효과가 있는 데에 주목하지 않으면 안된다.
이어서, 도 7a 내지 도 7c를 이용하여 본 발명의 제5 실시 형태에 대해서 설명한다. 도 7a에 있어서, 컨택트 홀을 매립하도록 폴리실란(6)을 전면에 도포하는 공정까지는 도 6e에 나타내는 제4 실시 형태와 같은 식이다.
상기 제4 실시 형태에서는 폴리실란(6)의 제2 홈(8)의 개구부를 덮도록 레지스트(7)를 반대 패턴에 의해 형성했지만, 제5 실시 형태에서는 폴리실란(6)을 전면에 도포한 후, 레지스트(7)를 이용하여 제2 홈(8)의 형성 위치를 개구하는 통상의 패터닝을 실행한다.
제2 홈은 가공이 용이한 폴리실란(6)을 이용하여 형성되기 때문에, 이방성 RIE에 있어서의 레지스트 마스크의 막 엷어짐이 적다. 이 때문에 도 7b에 나타낸 바와 같이, 레지스트(7)를 제2 홈(8)의 형성과 컨택트 홀(5)을 채우는 폴리실란을 제거할 때의 에칭 마스크로서 이용할 수 있다.
도 7c에 나타낸 바와 같이, 레지스트(7)의 O2애싱에 의한 제거 공정과 동시에 폴리실란(6)을 실리콘 산화막으로 이루어지는 절연막(2)으로 변화시키면, 실리콘 기판(1) 위의 이중 홈 배선의 층간 절연막(2)을 일체의 실리콘 산화막으로 이루어지는 절연막으로 할 수 있다.
한편 이방성 RIE에 있어서, 레지스트(7)의 개구 주변의 에지에 생기는 둥근 부분은 레지스트(7)와 함께 제거되기 때문에, 둥근 부분이 가공 형상으로서 바람직하지 않은 경우에는 이 방법이 유용하다. 계속해서 도 1f의 금속 배선 재료의 매립 공정을 부가하면, 이중 홈 배선을 형성할 수 있다.
상기 제1 내지 제5 실시 형태에서는 실리콘 산화막으로 이루어지는 절연막의 형성 방법으로서, O2플라즈마를 이용한 RIE 또는 O2이온 주입을 이용하는 것을 설명했지만, 반드시 이에 한정되는 것은 아니다.
그 밖에 O2속에 있어서의 열산화, O3플라즈마를 이용한 애싱, 자외선 광 조사 및 황산과 과산화 수소를 혼합한 수용액 중에의 침지 등에 의해 폴리실란을 실리콘 산화막으로 이루어지는 절연막으로 변화시킬 수 있다.
폴리실란 등의 유기 실리콘 막은 산화의 정도에 따라 산화막 중에 카본이 잔류된 유기 실리콘 산화막으로부터 카본은 제거되지만, 결정 구조는 SiO2에 비해 불규칙성을 지니며, 또한, OH기를 갖는 무기 실리콘 산화막으로부터, 더 열처리가 진행되어 결정 구조가 SiO2와 같은 정도가 된 실리콘 산화막까지 여러 단계의 절연막으로 변화시킬 수 있다.
예컨대 제1층의 홈 배선 및 컨택트 홀을 유기 실리콘 산화막을 이용하여 형성한 후, 유기 실리콘을 도포하여 제2 홈을 형성하고, O2단일체의 가스 중에서 애싱할 때, 온도 제어를 행하여 유기 실리콘에 카본을 남기는 것, 또는 O2와 CO2의 혼합 가스 속에서 열처리함으로써, 제2 홈을 형성하는 유기 실리콘을 유기 실리콘 산화막과 같은 정도의 유전율을 갖는 유기막계의 실리콘 산화막으로 변화시킬 수 있다.
또한, 폴리실란 등의 유기 실리콘 막에 대하여, O2와 CO2혼합 가스 속에서의 열처리, 또는 CO를 이용한 RIE 또는 CO의 이온 주입을 행함으로써, 유기 실리콘 산화막과 같은 정도의 유전율을 갖는 유기막계의 실리콘 산화막을 형성할 수 있다.
또한, 폴리실란 등의 유기 실리콘 막에 대하여, H2단일체의 가스, H2와 O2의 혼합 가스에 의한 애싱, RIE, 이온 주입, 또는 열처리함으로써 무기 실리콘 산화막을 형성할 수 있다.
또한, 폴리실란 등의 유기 실리콘에 대하여, N2단일체의 가스, N2와 O2의 혼합 가스 속에서 열처리하는 것, 또는 이들 가스를 이용하여 애싱, RIE 또는 이온 주입함으로써 실리콘 산화 질화막, 실리콘 질화막을 형성할 수 있다.
이들 각종의 유기막계의 실리콘 산화막, 실리콘 산화 질화막, 실리콘 질화막은 모두 본 발명의 컨택트 홀이나 홈의 드라이 에칭 가공 등에 이용할 수 있다.
이어서, 도 8a 내지 도 8c를 이용하여 본 발명의 제6 실시 형태에 대해서 설명한다. 제6 실시 형태에서는 도 8a에 나타낸 바와 같이, 이중 홈 배선의 층간 절연막 형성에 있어서, 제1층의 홈 배선과 컨택트 홀 형성까지가 유기 실리콘산화막(2b)을 이용하여 행해진다. 유기 실리콘 산화막(2b)의 형성 방법은 도 5a 내지 도 5d를 이용하여 제3 실시 형태에서 말한 방법과 같은 식으로 행하기 때문에, 상세한 설명을 생략한다.
도 8a에 나타낸 바와 같이, 상기 유기 실리콘 산화막(2b) 위에 컨택트 홀을 매립하도록 폴리실란(6)을 도포하고, 레지스트(7)를 이용하여 제2 홈의 형성 부분을 개구한다. 이어서 도 8b에 나타낸 바와 같이, 레지스트(7)를 에칭 마스크로 하여 이방성 RIE를 이용하여, 폴리실란(6)에 제2 홈(8)을 형성하고, 또한 컨택트 홀(5)을 채우는 폴리실란(6)을 질화막(4)이 노출될 때까지 제거한다.
계속해서, 도 8c에 나타낸 바와 같이, O2와 CO2의 혼합 가스를 이용한 애싱을 행하여, 레지스트(7)를 제거하는 동시에, 폴리실란(6)이 유기 실리콘 산화막(2b)의 일부로서 동등한 유전율을 갖도록 변화시킨다. 이와 같이 하여, 모두 일체의 유기 실리콘 산화막으로 이루어지는 이중 홈 배선의 층간 절연막을 형성할 수 있다.
이어서, 도 9a 내지 도 9c를 이용하여 본 발명의 제7 실시 형태에 대해서 설명한다. 제7 실시 형태에서는 제2 홈 형성을 위한 에칭 스토퍼가 되는 폴리실란(6a)을 매립하도록, 이중 홈 배선의 층간 절연막 전체가 유기 실리콘 산화막(2b)을 이용하여 형성된다.
도 9a에 나타낸 바와 같이, 폴리실란(6a)으로 이루어지는 에칭 스토퍼에는 미리 개구부가 설치되어, 컨택트 홀 형성을 위한 에칭 마스크로서도 유용하게 된다. 더욱이 유기 실리콘 산화막(2b) 위에 반사 방지막으로서 폴리실란(6)을 도포하고, 레지스트(7)를 이용하여 제2 홈의 형성 영역에 개구부를 만든다.
다음에 도 9b에 나타낸 바와 같이, RIE를 이용하여 폴리실란(6)으로 이루어지는 반사 방지막을 제거하고, 계속해서 유기 실리콘 산화막(2b)에 대한 RIE 조건을 이용하여 질화막(4)에 도달하는 이방성 에칭을 행하면, 1회의 RIE 공정으로 컨택트 홀(5)과 제2 홈(8)을 형성할 수 있다.
이 때, C4F8/CO/Ar/O2혼합 가스의 유량비를 10/50/200/8 sccm으로 하고, 압력 40 mTorr, 고주파 전력 1400 W 인가의 RIE 조건으로 이방성 에칭하면, 폴리실란(6)의 유기 실리콘 산화막에 대한 에칭 선택비를 10 이상으로 할 수 있기 때문에, 폴리실란(6)을 컨택트 홀(5)의 에칭 마스크로 하는 동시에, 제2 홈(8) 형성의 에칭 스토퍼로서 이용할 수 있다.
이어서 도 9c에 나타낸 바와 같이, 금속 배선(3)의 상부를 피복하는 실리콘 질화막(4)을 제거한 후, O2와 CO2의 혼합 가스를 이용하여 애싱을 행하여, 레지스트(7)를 제거하는 동시에 폴리실란(6, 6a)이 유기 실리콘 산화막(2b)의 일부로서 동등한 유전율을 보이도록 변화시킨다. 이와 같이 하여, 모두 일체의 유기 실리콘 산화막으로 이루어지는 이중 홈 배선의 층간 절연막을 형성할 수 있다.
상기 제7 실시 형태에 있어서, 폴리실란(6a)을 매립하도록 유기 실리콘 산화막(2b)을 형성하지 않으면 안된다. 즉, 유기 실리콘 산화막(2b)의 형성 과정에서 폴리실란(6a)의 산화를 방지할 필요가 있다. 폴리실란(6a)의 산화 방지를 위해서는 예컨대 폴리실란(6a)의 표면을 얇은 플라즈마 SiO2막으로 덮는 등의 중간 처리를 가하여 O2의 침입에 대한 장벽을 형성하면 된다.
얇은 SiO2막은 도 9b의 공정에서 폴리실란(6a)의 표면으로부터 제거되기 때문에, 도 9c의 공정에서 폴리실란(6a)이 유기 실리콘 산화막의 일부로 변화하는 장애가 되지는 않는다.
제7 실시 형태에서는 층간 절연막의 재료로서 유기 실리콘 산화막을 이용하는 경우에 대해서 설명했지만, 반드시 유기 실리콘 산화막에 한정되는 것은 아니다. 층간 절연막의 재료로서 무기 실리콘 산화막, 실리콘 산화막을 이용할 때, 같은 식으로 폴리실란(6a)을 에칭 스토퍼 및 에칭 마스크로서 사용할 수 있다.
이 때, 반사 방지막(6)으로서 폴리실란을 이용하지만, 반드시 폴리실란에 한정되는 것은 아니며, 예컨대 유기막계의 반사 방지막을 이용하여도 된다. 유기막계의 반사 방지막을 이용하면 레지스트(7)를 애싱에 의해 제거할 때, 반사 방지막도 함께 제거할 수 있다.
이어서, 도 10a 내지 도 10c를 이용하여, 본 발명의 제8 실시 형태에 대해서 설명한다. 제8 실시 형태에서는 폴리실란을 실리콘 질화막으로 변화시켜, 높은 종횡비의 컨택트 홀 형성의 마스크로서 이용한다.
도 10a에 나타낸 바와 같이, 제1층의 홈 배선을 절연막(2)을 이용하여 형성하고, 그 위에 다시 절연막(2)을 퇴적하여, 제1 홈 배선을 두꺼운 절연막(2)으로 매립하고, 표면을 평탄화한다. 이어서 폴리실란(6)을 도포하고, 그 위에 높은 종횡비의 컨택트 홀 개구용의 레지스트(7)를 패턴 형성한다. 폴리실란(6)은 레지스트(7)를 개구하는 리소그래피 공정의 노광의 반사 방지막이다.
이어서, 레지스트(7)를 에칭 마스크로 하여, 이방성 RIE에 의해 절연막(2)에컨택트 홀(5)을 형성하고, 금속 배선(3)을 피복하는 질화막(4)을 노출시킨다. 이 때 질화막(4)은 이방성 RIE이 스토퍼가 된다.
계속해서 도 10b에 나타낸 바와 같이, 레지스트 마스크(7)를 N2애싱에 의해 제거하는 동시에 폴리실란(6)으로 이루어지는 반사 방지막을 실리콘 질화막(4)으로 변화시킨다. 이 실리콘 질화막(4)과 금속 배선(3)을 피복하는 실리콘 질화막(4)과 핫 인산 처리, 혹은 CDE(Chemical Dry Etching)에 의해 에칭 제거하면, 도 10c에 나타낸 바와 같이, 제1층의 금속 배선(3)에 도달하는 높은 종횡비의 컨택트 홀(5)을 얻을 수 있다.
제8 실시 형태는 종래 O2애싱으로 레지스트를 제거할 때, 표면에 잔류하여 제거가 곤란했던 폴리실란(6)으로 이루어지는 반사 방지막을, N2애싱으로 레지스트(7)를 제거하는 동시에 실리콘 질화막으로 변화하여, 웨트 에칭 혹은 CDE에 의해 용이하게 제거하는 점에 특징이 있다.
이어서, 도 11a 내지 도 11c를 이용하여 본 발명의 제9 실시 형태에 대해서 설명한다. 제9 실시 형태는 제8 실시 형태의 변형예이며, 높은 종횡비의 컨택트 홀을 직접 실리콘 기판(1)에 도달하도록 형성하는 경우를 나타내고 있다.
도 11a에 나타낸 바와 같이, 실리콘 기판(1) 위에 직접 두꺼운 절연막(2)을 형성하고, 폴리실란(6)으로 이루어지는 반사 방지막을 도포하여, 그 위에 컨택트 홀의 개구부를 설치한 레지스트(7)를 패턴 형성한다.
이 레지스트(7)를 에칭 마스크로 하여, 이방성 RIE를 이용하여 실리콘기판(1)의 표면에 도달하는 컨택트 홀(5)을 형성하고, 계속해서 도 11b에 나타낸 바와 같이 N2 애싱에 의해 레지스트(7)를 제거하고, 동시에 폴리실란(6)으로 이루어지는 반사 방지막을 질화막(4)으로 변화된다.
질화막(4)으로 변화된 반사 방지막을 핫 인산 처리로 제거하면, 도 11c에 나타내는 실리콘 기판의 표면에 도달하는 높은 종횡비의 컨택트 홀을 형성할 수 있다.
이이서, 도 12a, 12b를 이용하여 본 발명의 제10 실시 형태에 대해 설명한다. 제10 실시 형태는 컨택트 홀(5)을 형성한 후, 폴리실란(6)으로 이루어지는 반사 방지막을 절연막(2)의 일부로 하는 점이 제8 실시 형태와 다르다.
도 12a에 나타낸 바와 같이, 실리콘 기판(1) 위에 직접 두꺼운 절연막(2)을 형성하고, 폴리실란(6)으로 이루어지는 반사 방지막을 도포하여, 그 위에 컨택트 홀의 개구부를 설치한 레지스트(7)를 패턴 형성한다.
이 레지스트(7)를 에칭 마스크로 하여, 이방성 RIE를 이용하여 실리콘 기판(1) 표면에 도달하는 컨택트 홀(5)을 개구하고, 계속해서 도 12b에 나타낸 바와 같이, O2애싱에 의해 레지스트를 제거하는 동시에 폴리실란(6)을 실리콘 산화막으로 변화시키면, 반사 방지막을 절연막(2)의 일부로 할 수 있다.
제10 실시 형태에 있어서, 처음에 실리콘 기판(1) 위에 형성하는 절연막(2)으로서, 폴리실란을 산화한 절연막을 이용하면, 도 12b에 있어서의 실리콘 기판(1)에 도달하는 컨택트 홀이 반사 방지막을 포함하여 일체의 실리콘 산화막으로 이루어지는 절연막으로서 형성할 수 있다.
한편, 실리콘 기판(1) 위에 형성하는 절연막(2)으로서 폴리실란으로부터 변화된 실리콘 질화막을 이용하여, 레지스트(7)를 N2애싱에 의해 제거하면, 반사 방지막으로서 이용한 폴리실란(6)이 실리콘 질화막으로 변화하기 때문에, 상기 컨택트 홀을 반사 방지막을 포함하여 일체의 실리콘 질화막으로 이루어지는 절연막으로서 형성할 수 있다.
제10 실시 형태에서는 실리콘 기판(1)에 도달하는 컨택트 홀을 형성하는 경우에 대하여 설명했지만, 같은 식으로 제1층의 홈 배선에의 컨택트 홀을 형성할 수 있다.
이어서 도 13a 내지 도 13c를 이용하여 본 발명의 제11 실시 형태에 대해 설명한다. 도 13a에 나타낸 바와 같이, 실리콘 기판(1) 위에 두꺼운 절연막(2)을 형성하고, 폴리실란(6)으로 이루어지는 반사 방지막을 도포하여, 컨택트 홀의 개구부를 설치한 레지스트(7)를 패턴 형성한 후, 레지스트(7)를 마스크로 하여 이방성 RIE에 의해 폴리실란(6)을 개구한다. 계속해서 도 13b에 나타낸 바와 같이, N2애싱을 행하여 레지스트(7)를 제거하는 동시에 폴리실란(6)을 실리콘 질화막으로 변화시킨다.
이어서, 도 13c에 나타낸 바와 같이, 실리콘 질화막(4)을 마스크로 하여 이방성 RIE에 의해 실리콘 기판(1)에 도달하는 높은 종횡비의 컨택트 홀을 형성한다.
직접 레지스트 마스크를 이용하여, 이방성 RIE에 의한 높은 종횡비의 컨택트 홀 가공을 행하면 레지스트 마스크의 막 엷어짐을 일으키지만, 제11 실시 형태에나타낸 바와 같이, 실리콘 질화막(4)을 이방성 RIE의 마스크로서 이용하면 SiO2등으로 이루어지는 절연막(2)과의 사이에서 높은 에칭 선택비를 취할 수 있기 때문에, 상기 막 엷어짐의 문제를 피할 수 있다.
도 13c에 있어서, 절연막(2) 위의 실리콘 질화막(4)은 핫 인산으로 제거하더라도 좋고, 절연막(2)을 폴리실란으로부터 변화된 실리콘 질화막으로 하여 절연막(2)의 일부로서 일체화하여도 좋다. 이 때 실리콘 질화막(4)의 개구부 주변에 발생한 둥근 부분은 컨택트 홀(5)에 배선 금속을 원활하게 매립하는 데에 도움이 된다.
이어서, 도 14a 내지 도 14c를 이용하여 본 발명의 제12 실시 형태에 대해 설명한다. 도 14a에 나타낸 바와 같이, 실리콘 기판(1)에 두꺼운 실리콘 산화막으로 이루어지는 절연막(2)을 형성하고, 그 위에 폴리실란(6)으로 이루어지는 반사 방지막을 도포한다. 레지스트(7)를 이용하여, 컨택트 홀 개구부를 덮도록 레지스트(7)의 반대 패턴을 형성한다. 이어서 N2를 이용한 RIE에 의해, 폴리실란(4)의 노출된 표면을 실리콘 질화막(4)으로 변화시킨 후, 레지스트(7)를 제거한다.
이어서 도 14b에 나타낸 바와 같이, 실리콘 질화막(4)을 마스크로 하여 이방성 RIE를 행하고, 폴리실란(6)과 실리콘 산화막으로 이루어지는 절연막(2)에 실리콘 기판(1)에 도달하는 컨택트 홀을 개구한다.
계속해서 O2애싱과 같은 처리를 행하여, 폴리실란(6)을 실리콘 산화막으로 변화시키면, 도 14c에 나타낸 바와 같이, 폴리실란(6)은 상기 절연막(2)의 일부로서 일체화된다.
핫 인산을 이용하여 마스크로서 이용한 실리콘 질화막(4)을 제거하면, 실리콘 산화막으로 이루어지는 절연막(2)에 실리콘 기판(1)에 도달하는 높은 종횡비의 컨택트 홀이 형성된다. 제12 실시 형태에서도, 높은 종횡비의 컨택트 홀의 에칭 마스크로서 실리콘 질화막이 사용되기 때문에, 막 엷어짐의 문제를 일으킬 우려는 없다.
이어서, 도 15a 내지 도 15c를 이용하여 본 발명의 제13 실시 형태에 대해 설명한다. 도 15a에 나타낸 바와 같이, 실리콘 기판(1) 위에 두꺼운 유기 실리콘 산화막(2b)을 형성하여, 폴리실란(6)으로 이루어지는 반사 방지막과 컨택트 홀(5)의 형성부를 개구한 레지스트(7)를 설치한다. 계속해서 레지스트(7)를 이방성 RIE의 마스크로서, 실리콘 기판(1)에 도달하는 컨택트 홀을 형성한 후, 도 15b에 나타낸 바와 같이 O2애싱에 의해 레지스트(7)를 제거한다.
이 O2애싱 공정에서, 폴리실란(6)은 실리콘 산화막으로 이루어지는 절연막(2)으로 변화된다. 이 때 유기 실리콘 산화막(2b)과 실리콘 산화막으로 이루어지는 절연막(2)과의 사이에는 묽은 불산에 대한 에칭 선택비가 있기 때문에, 도 15c에 나타낸 바와 같이, 폴리실란(6)으로부터 변화된 실리콘 산화막으로 이루어지는 절연막(2)만을 묽은 불산을 이용하여 용이하게 제거할 수 있다.
상기 제11 내지 제13 실시 형태에서는 실리콘 기판(11)에 도달하는 컨택트 홀을 형성하는 경우에 대해 설명했지만, 같은 식으로 제1층의 홈 배선에의 컨택트홀이 형성되는 것은 말할 필요도 없다.
이상의 제1 내지 제13 실시 형태에 있어서는 주로 이중 홈 배선의 층간 절연막이나 컨택트 홀의 가공 부분에 폴리실란 등의 유기 실리콘 막을 이용하는 방법에 대해 설명했지만, 반드시 이에 한정되는 것은 아니다. 폴리실란 등의 유기 실리콘 막은 드라이 에칭법을 이용한 반도체 장치의 제조 방법으로서 더욱 널리 적용할 수 있는 것은 이하의 실시 형태의 예로서 설명한다.
도 16a 내지 도 16e를 이용하여 제14 실시 형태에 대해서 설명한다. 제14 실시 형태는 소자 분리 영역과 소자 영역과의 평탄화에 폴리실란을 이용한 예이다.
도 16a에 나타낸 바와 같이, 실리콘 기판(1)에 폴리실란(6)을 도포하고, MOS(Metal-Oxide-Semiconductor) 트랜지스터 등을 형성하는 소자 영역을 덮도록 레지스트(7)를 패턴 형성한다. 이어서, 유량 75 sccm의 Cl2와 유량 100 sccm의 O2의 혼합 가스를 이용하여, 압력 75 mTorr, 고주파 전압 300 W 인가의 조건으로, 도 16b에 나타낸 바와 같이, 레지스트(7)를 마스크로 하는 이방성 RIE에 의해 폴리실란(6)과 실리콘 기판(1)을 에칭한다.
계속해서 도 16c에 나타낸 바와 같이, N2애싱을 행하여 레지스트(7)를 제거하는 동시에, 폴리실란(6)을 실리콘 질화막(4)으로 변화시킨다. 이어서 도 16d에 나타낸 바와 같이, 실리콘 기판(1)에 형성된 소자 분리용의 분리 홈을 매립하도록 전면에 폴리실란(6)을 도포한다.
폴리실란(6)은 유동성이 있기 때문에, 도포에 의해 폴리실란(6)의 표면은 평탄화되지만, 다시 CMP에 의해 실리콘 질화막(4)을 스토퍼로 하여 실리콘 질화막 상의 과도한 폴리실란(6)을 제거하고, 상기 분리 홈의 개구부를 알맞게 폴리실란으로 평탄하게 채워지도록 한다.
이어서 도 16e에 나타낸 바와 같이, O2애싱과 같은 처리를 하면, 분리 홈을 채우는 폴리실란(6)을 실리콘 산화막으로 이루어지는 절연막(2)으로 변화시킬 수 있다. 상기한 예에서는 분리 홈의 매립에 폴리실란을 이용했지만, 반드시 폴리실란에 한정되는 것은 아니다. 도포에 의해 성막되는 유기 및 무기 실리콘 산화막에서도 마찬가지로 분리 홈의 매립에 이용할 수 있다.
앞서 말한 바와 같이, 종래, 분리 홈의 형성 공정에는 폴리실란에 비해서 가공이 곤란한 SiO2로 이루어지는 절연막을 두껍게 퇴적하고, 분리 홈을 따라 큰 요철면이 된 절연막의 표면을 Si3N4으로 이루어지는 실리콘 질화막을 스토퍼로 하여 CMP에 의해 평탄화하는 방법이 이용되어 왔다. 따라서 스토퍼로 덮힌 소자 영역의 분포의 조밀함에 의해서, 예컨대 스토퍼가 거칠게 분포하는 필드 영역에서는 연마가 과도하게 진행되어, 표면이 오목면 형상으로 되는 문제를 일으키고 있었다.
그러나, 제14 실시 형태에서는 SiO2대신에 매우 연마가 용이한 폴리실란을 도포함으로써, 그 표면을 당초부터 평탄하게 할 수 있고, 또한, 실리콘 질화막 상에 약간 잔류하는 박막 형상의 폴리실란만을 CMP에 의해 제거하면 되기 때문에 CMP후의 표면 평탄성은 종래의 방법에 비해 대폭으로 개선된다.
이어서, 도 17a 내지 도 17d를 이용하여 본 발명의 제15 실시 형태에 대해설명한다. 제15 실시 형태는 실리콘 기판(1)에 형성된 MOS 트랜지스터의 게이트 전극 사이에 설치된, 소스/드레인 확산층(9)에 도달하는 컨택트 홀을 자기 정합적으로 형성하는 SAC의 드라이 에칭 가공 부분에, 본 발명의 폴리실란을 이용하는 방법을 나타내는 것이다.
도 17a에 나타낸 바와 같이, MOS 트랜지스터의 소스/드레인 확산층(9)이 형성된 실리콘 기판(1) 위에 게이트 산화막(10)을 형성하고, 이 게이트 산화막(10) 위에 폴리실리콘(11)과 텅스텐(12)과 실리콘 질화막(4)을 적층하여, 패턴 형성함으로써 MOS 트랜지스터의 게이트 전극을 형성하고, 이 게이트 전극의 주위를 실리콘 질화막(4)으로 피복한다.
이어서, 상기 게이트 전극이 형성된 실리콘 기판(1)의 전면에, 예컨대 SiO2로 이루어지는 절연막(2)을 퇴적하고, CMP에 의해 그 표면을 평탄화한다. 이 평탄화된 절연막 상에 다시 폴리실란(6)을 도포하고, 셀프 얼라인 컨택트 홀(self-aligned contact hole)의 형성 부분을 개구한 레지스트(7)를 패턴 형성한다.
이어서 도 17b에 나타낸 바와 같이, 이방성 RIE에 의해 레지스트(7)를 마스크로 하여 폴리실란(6)을 개구한다. 더욱이 도 17c에 나타낸 바와 같이, 게이트 전극 주위를 피복하는 실리콘 질화막(4)으로 이루어지는 에칭 스토퍼에 달할 때까지, 셀프 얼라인 컨택트 홀(13)을 이방성 RIE에 의해 형성한다.
이 때, 셀프 얼라인 컨택트 홀(13)의 내부에 노출된 게이트 전극의 능선 부분에서는 상기 게이트 전극의 주위를 덮는 질화막(4)의 실리콘 산화막(2)에 대한 에칭 선택비가 저하되기 때문에, 셀프 얼라인 컨택트 홀(13)의 이방성 RIE로, 도17c에 나타낸 바와 같이, 상기 질화막(4)의 능선 부분의 모퉁이가 깎이게 된다.
이 게이트 전극의 모퉁이의 깎임은 게이트 전극 최상층의 실리콘 질화막 스토퍼(4)에 의해 보호되기 때문에, 폴리실란(6)에 비해 가공이 곤란한 절연막(2)의 에칭 깊이가 작은 경우에는 문제가 되지 않는다.
즉, 제15 실시 형태에 있어서, 절연막(2)을 얇게 하여 그 위에 폴리실란(6)을 적층함으로써, 게이트 전극의 능선부가 노출될 때까지의 절연막(2)의 에칭 깊이를 최소로 할 수 있다.
제15 실시 형태에서는 도 17d에 나타낸 바와 같이, O2애싱에 의해 레지스트를 제거하는 동시에 폴리실란(6)을 실리콘 산화막으로서 절연막(2)의 일부가 되도록 변화시켜, 소스/드레인 확산층(9)을 덮는 실리콘 질화막(4)과 게이트 산화막(10)을 제거하여, 배선 금속을 셀프 얼라인 컨택트 홀(13)에 매립함으로써, 소스/드레인 확산층(9)에 접속된 SAC가 형성된다.
여기서, 도 17a에 나타낸 절연막(2)의 두께가 종래와 같이 폴리실란(6)과의 합계치까지 두껍게 되면, 폴리실란(6)에 비해 절연막(2)을 에칭함에 따라 강력한 이방성 RIE가 필요하게 되기 때문에, 게이트 전극의 능선부의 깎이는 양이 증가하여 게이트 전극의 텅스텐(12)이 노출되면, 배선 금속을 셀프 얼라인 컨택트 홀(13)에 매립하는 공정에서 게이트 전극과 소스/드레인 확산층(9)이 단락되게 된다.
즉 제15 실시 형태에서는 절연막(2)과 폴리실란(6)을 적층하고, 후에 폴리실란(6)을 절연막(2)의 일부가 되도록 변화시켜, 실질적으로 절연막(2)의 이방성 RIE에 의한 가공량을 감소시켜, 게이트 전극과 소스/드레인 확산층(9)이 단락하는 것을 회피하여 반도체 장치의 수율을 향상시키는 데에 특징이 있다.
이어서 도 18a 내지 도 18e를 이용하여 본 발명의 제16 실시 형태에 대해 설명한다. 도 18a에 나타낸 바와 같이, 소스/드레인 확산층(9)을 구비한 실리콘 기판(1) 위에 게이트 산화막(10)을 형성하고, 폴리실리콘(11), 텅스텐(12), 실리콘 질화막(4)을 적층한 게이트 전극을 패턴 형성한 후, 게이트 전극의 주위를 실리콘 질화막(4)으로 피복한다. 여기까지의 공정은 도 17a와 같은 식이다.
다음에 도 18b에 나타낸 바와 같이, 게이트 전극을 피복하는 실리콘 질화막(4) 위에 다시 실리콘 산화막(10a)을 피복한다. 이 공정 후의 실리콘 기판(1)의 상부 전면에 폴리실란(6)을 두껍게 도포한다. 제16 실시 형태에서는 게이트 전극을 매립하는 절연막이 거의 폴리실란(6)으로 이루어지는 데에 특징이 있다.
셀프 얼라인 컨택트의 형성 위치에, 레지스트(7)의 개구부를 패턴 형성하고, 레지스트(7)를 마스크로 하여, 두꺼운 폴리실란 막(6)에 셀프 얼라인 컨택트 홀(13)을 개구한다. 이 때, 폴리실란(6)은 이방성 RIE에 의해 용이하게 제거할 수 있기 때문에, 게이트 전극을 피복하는 실리콘 산화막(10a)이 스토퍼가 되어, 게이트 전극 능선부의 깎임(erosion)을 완전히 회피하여, 반도체 장치의 수율을 향상시킬 수 있다.
이어서 도 18c에 나타낸 바와 같이, O2애싱에 의해 레지스트(7)를 제거하는 동시에 폴리실란(6)을 실리콘 산화막으로 변화시킨다.
이어서 도 18d에 나타낸 바와 같이, 게이트 전극을 피복하는 산화막(10a)을에칭에 의해 제거한다. 이 때 게이트 전극을 피복하는 실리콘 질화막(4)의 능선부의 깎임을 최대한으로 억제하기 위해서, 실리콘 산화막 에칭은 실리콘 질화막과의 선택비가 높은 RIE 조건으로 행한다. 한편 폴리실란(6)으로부터 변화된 절연막(2)과 게이트 전극을 피복하는 산화막(10a)과의 사이에는 에칭 선택비를 취할 수 있기 때문에, 이와 같은 식으로 상기 산화막(10a)만을 에칭 제거할 수 있다.
더욱이 도 18e에 나타낸 바와 같이, 이방성 RIE를 이용하여 소스/드레인 확산층을 덮는 실리콘 질화막(4)과 게이트 산화막(10)을 제거한다. 이 때 게이트 전극의 능선 부분을 덮는 실리콘 질화막에 다소의 깎임을 일으키지만, 드라이 에칭량이 소량이기 때문에, 게이트 전극과 소스/드레인 확산층(9)과의 사이에 단락 불량을 일으킬 우려는 없다.
이어서 도 19a 내지 도 19d를 이용하여 본 발명의 제17 실시 형태를 설명한다. 제17 실시 형태는 제16 실시 형태의 변형예이다. 도 19a에 나타낸 바와 같이, 도 18a의 공정을 거친 실리콘 기판(1) 위의 게이트 전극에, 더욱 두꺼운 실리콘 산화막(10b)을 피복하고, 도 19b에 나타낸 바와 같이, 이방성 RIE를 이용하여 에칭함으로써 게이트 측벽의 산화막(10b)을 형성한다.
다음에 도 19c에 나타낸 바와 같이 두꺼운 폴리실란(6)을 도포하여, 셀프 얼라인 컨택트 형성 부분을 개구한 레지스트(7)를 패턴 형성한다. 이 레지스트(7)를 마스크로 하여 이방성 RIE를 이용하여 폴리실란(6)에 셀프 얼라인 컨택트 홀(13)을 형성한다. 이 폴리실란의 이방성 RIE에 있어서, 게이트 측벽의 산화막(10b)이 에칭 스토퍼가 되기 때문에 게이트 전극 능선부의 깎임은 일어나지 않는다.
이어서 O2애싱에 의해 레지스트(7)를 제거하는 동시에 폴리실란(6)을 실리콘 산화막으로 이루어지는 절연막(2)으로 변화시킨다. 그 후의 공정은 도 18c 이후와 같은 식으로, 소스/드레인 확산층(9)에 접속된 SAC이 형성된다.
또한 상기한 설명에서는 도 19b에 있어서 게이트 전극을 덮는 두꺼운 실리콘 산화막(10b)을 에칭하여, 도 19b의 게이트 측벽의 실리콘 산화막(10b)으로 하였지만, 반드시 에칭할 필요는 없고, 에칭 조건을 최적화하면, 두꺼운 실리콘 산화막(10b) 그대로도 같은 효과를 얻을 수 있다.
이어서 도 20a 내지 도 20c를 이용하여 본 발명의 제18 실시 형태에 대해 설명한다. 제18 실시 형태에서는 폴리실란을 홈의 형성에 적용하는 예를 나타낸다. 도 20a에 나타낸 바와 같이, 실리콘 기판(1) 위에 실리콘 산화막으로 이루어지는 절연막(2)을 형성하고, 이 절연막(2) 위에 폴리실란(6)을 도포한다.
폴리실란(6) 위의 배선 홈의 형성 위치에 레지스트(7)를 개구하고, 이 레지스트(7)를 마스크로 하여, 도 20b에 나타낸 바와 같이, 이방성 RIE를 이용하여 홈(8)을 형성한다. 이 때 실리콘 산화막으로 이루어지는 절연막(2)에 대한 폴리실란(6)의 에칭 선택비가 매우 높으므로, 절연막(2)은 이방성 RIE의 스토퍼가 되어, 일정 깊이의 홈(8)이 형성된다.
이어서 도 20c에 나타낸 바와 같이, O2 애싱을 행하여 레지스트(7)를 제거하는 동시에 폴리실란(6)을 실리콘 산화막으로 이루어지는 절연막(2)의 일부로 변화시킨다. 앞서 말한 바와 같이 폴리실란(6)은 도포에 의해 평탄화하고, 이방성 RIE의 조건을 제어하면, 반드시 절연막(2)으로 이루어지는 에칭 스토퍼가 없더라도 폴리실란(6)에 홈(8)을 형성할 수 있다.
그러나, 일반적으로 제1층의 홈 배선은 가장 세밀화가 요구되며, 또한, 일정 이상의 종횡비(배선폭과 높이와의 비)가 필요한 경우에는 제18 실시 형태에 나타낸 바와 같이 에칭 스토퍼로서 절연막(2)을 이용한 쪽이 양호한 결과를 얻을 수 있다.
한편 제18 실시 형태에 있어서, 에칭 스토퍼로서 실리콘 산화막을 이용했지만, 유기 실리콘 산화막, 무기 실리콘 산화막을 이용하더라도 같은 결과를 얻을 수 있다. 이 때 베이스에 맞추어 폴리실란의 종류를 선택하면 더욱 양호한 결과를 얻을 수 있다.
이어서 도 21a 내지 도 21e를 이용하여, 본 발명의 제19 실시 형태에 대해 설명한다. 제19 실시 형태는 실리콘 기판에의 깊은 실리콘 트렌치 형성에 이용하는 높은 종횡비의 절연막 마스크의 개구부 형성 방법을 나타내는 것이다.
도 21a에 나타낸 바와 같이, 실리콘 기판(1) 위에 에칭 스토퍼로서 열산화막(10)을 형성하고, 그 위에 하층의 폴리실란(6)을 도포한다. 하층의 폴리실란(6) 위에, 예컨대 실리콘 산화막으로 이루어지는 절연막(2)을 퇴적한 후, 반사 방지막으로서 다시 상층의 폴리실란(6a)을 도포하여, 깊은 트렌치의 형성 위치를 덮도록 레지스트(7)의 반대 패턴을 형성한다. 이 레지스트(7)를 마스크로 하여, N2RIE 또는 N2이온 주입을 행하고, 노출된 상층의 폴리실란(6a)의 표면을 실리콘 질화막(4a)으로 변화시킨다.
레지스트(7)의 제거 후, 실리콘 질화막(4a)을 마스크로 하여 실리콘 질화막에 대한 폴리실란의 에칭 선택비가 높은, Cl2/O2의 유량비 75/10 sccm, 압력 75 mTorr, 고주파 전력 300 W 인가의 조건으로 이방성 RIE를 행하여, 우선 반사 방지막이 되는 상층의 폴리실란(6a)을 개구한다.
계속해서 실리콘 질화막(4a)에 대하여, 실리콘 산화막으로 이루어지는 절연막(2)의 에칭 선택비가 높은 C4F8/CO/Ar의 유량비 10/50/200 sccm, 압력 40 mTorr, 고주파 전력 1400 W 인가의 조건으로 RIE를 행하여, 도 21b에 나타낸 바와 같이 하층의 폴리실란(6)까지의 트렌치(14a)를 형성한다.
이 에칭 조건에서는 폴리실란(6)과의 에칭 선택비를 취할 수 있기 때문에, 하층의 폴리실란(6)이 에칭 스토퍼가 되어, 트렌치(14a)를 억제적으로 양호하게 형성할 수 있다.
이어서, 실리콘 질화막(4a) 및 실리콘 산화막(10)에 대한 하층의 폴리실란(6)의 에칭 선택비가 높은 조건에서, 도 21c에 나타낸 바와 같이, 실리콘 열산화막(10)을 에칭 스토퍼로 하여 트렌치(14b)를 형성한다.
계속해서 상기 실리콘 질화막에 대한 실리콘 열산화막(10)의 에칭 선택비가 높은 조건을 이용하여, 도 21d에 나타낸 바와 같이, 실리콘 열산화막(10)을 제거한다. 이 때 실리콘 기판(1)의 표면이 스토퍼가 되어, 실리콘 표면까지의 트렌치(14c)를 억제성 양호하게 형성할 수 있다.
마지막에 도 21e에 나타낸 바와 같이, N2분위기 중의 열처리에 의해 상층과 하층의 폴리실란(6a, 6)을 실리콘 질화막(4a, 4)으로 변화시킨다. 이와 같은 식으로 실리콘 기판(1) 위에 열산화막(10)을 매개로 상하로 질화막(4a, 4)에 의해 사이에 끼워진 절연막(2)에 높은 종횡비의 트렌치가 형성된 깊은 트렌치 마스크(14)를 형성할 수 있다. 한편, 이 최후의 처리는 실리콘 열산화막(10)의 제거 전에 하는 것도 가능하다. 또한, 상층의 실리콘 질화막(4a)은 제거하여도 된다.
제19 실시 형태에 나타낸 깊은 트렌치 마스크의 형성 방법은 이방성 RIE 도중에, 수회의 에칭 스토퍼에 의한 가공 제거가 행해지는 점에 특징이 있다. 이 방법에 의하면, 종래 불가능했던 깊이까지 높은 정밀도로 에칭 마스크에 트렌치 가공을 실시할 수 있다.
한편, 최후에 N2속에서의 열처리 대신에, 이방성 RIE에 이용한 조건을 N2유량 100 sccm, 압력 15 mTorr, 고주파 전력 100 W 인가로 변경하여, N2래디컬(radical)이 많은 조건으로 하여 계속해서 처리하면 폴리실란(6a, 6)이 실리콘 질화막으로 변화되어, 공정수의 삭감에 도움이 될 수 있다.
이어서, 도 22a 내지 도 22c를 이용하여 본 발명의 제20 실시 형태에 대해 설명한다. 도 22a에 나타낸 바와 같이, 실리콘 기판(1) 위에 에칭 스토퍼로서 열산화막(10)을 형성하고, 하층의 폴리실란(6)을 도포하여, 실리콘 산화막으로 이루어지는 절연막(2)을 퇴적한다. 더욱이 반사 방지막으로서 상층의 폴리실란(6a)을 도포하고, 트렌치의 형성 부분을 개구한 레지스트(7)를 패턴 형성한다. 이어서 레지스트(7)를 에칭 마스크로 하여 반사 방지막이 되는 상층의 폴리실란(6a)을 개구한다.
계속해서 도 22b에 나타낸 바와 같이, N2애싱에 의해 레지스트(7)를 제거하는 동시에 상층의 폴리실란(6a)을 실리콘 질화막(4a)으로 변화시켜, 이 질화막(4a)을 마스크로 하여 이방성 RIE에 의해 하층의 폴리실란(6)에 도달하는 트렌치(14a)를 형성한다.
이어서 도 22c에 나타낸 바와 같이, 이방성 RIE의 조건을 전환하여 열산화막(10)을 에칭 스토퍼로 하여 하층의 폴리실란(6)에 트렌치(14b)를 형성한다. 계속해서 N2애싱과 같은 식의 처리를 행하여, 하층의 폴리실란(6)을 실리콘 질화막으로 변화시킨다. 최후에 실리콘 열산화막(10)을 제거하면 실리콘 기판(1)의 표면에 도달하는 깊은 트렌치 마스크를 형성할 수 있다. 또한, 여기서 N2애싱은 실리콘 열산화막(10)의 제거 후에 행하더라도 좋다.
제20 실시 형태에 있어서, 드라이 에칭 조건의 전환은 제19 실시 형태에 준하여 행할 수 있다. 또한, 각 층이 에칭 스토퍼로서 기능하기 때문에, 제19 실시 형태와 마찬가지로, 높은 제어성으로 높은 종횡비의 에칭 마스크를 형성할 수 있다.
이어서, 도 23a 내지 도 23c를 이용하여 본 발명의 제21 실시 형태에 대해 설명한다. 제21 실시 형태는 반도체 기판(1) 위에 MOS 트랜지스터의 게이트 전극을 패턴 형성할 때, 폴리실란(6)을 이용하는 공정을 나타내는 것이다.
도 23a에 나타낸 바와 같이, 실리콘 기판(1)의 표면에 열산화막(10)으로 이루어지는 게이트 절연막을 형성하고, 그 위에 게이트 전극 재료로서 폴리실란(11)과 텅스텐(12)으로 이루어지는 막을 형성한다. 그 전면에 폴리실란(6)을 도포하고, 더욱이 게이트 전극 형성 부분을 덮도록 레지스트(7)를 패턴 형성한다.
이어서 도 23b에 나타낸 바와 같이, 이 레지스트(7)를 에칭 마스크로 하여 이방성 RIE를 행하여, 폴리실란(11)과 텅스텐(12)과 폴리실란(6)으로 이루어지는 적층막을 게이트 전극으로서 패턴 형성한다.
계속해서 도 23c에 나타낸 바와 같이, N2애싱을 행하여 레지스트(7)를 제거하는 동시에 게이트 전극의 최상층에 패턴 형성된 폴리실란(6)을 실리콘 질화막(4)으로 변화시킨다. 이 실리콘 질화막(4)을 구비한 게이트 전극 마스크로서, 이온 주입과 열처리에 의해 소스/드레인 확산층(9)을 자기 정합적으로 형성하여, 실리콘 기판 위의 MOS 트랜지스터를 얻을 수 있다. 또한 게이트 전극의 폴리실리콘(11)과 텅스텐(12)은 열처리에 의해 텅스텐 실리사이드가 된다.
종래 폴리실리콘과 텅스텐과 실리콘 질화막으로 이루어지는 적층막을 게이트 전극으로서 패턴 형성하려면 우선 레지스트를 마스크로 하여 실리콘 질화막을 패턴 형성하고, 이어서 이 실리콘 질화막을 마스크로 하여 텅스텐과 폴리실리콘과 패턴 형성한다고 하는 2단계의 공정이 필요했다.
제21 실시 형태에서는 Cl2/O2의 유량비 75/10 sccm, 압력 75 mTorr, 고주파 전력 300 W 인가의 폴리실란(6)에 대한 에칭 조건으로, 동시에 텅스텐(12)과 폴리실리콘(11)을 패턴 형성할 수 있기 때문에 공정수의 삭감이 되어, 제어적으로 양호하게 게이트 전극을 가공할 수 있다. 이 때 텅스텐 실리사이드의 형성을 앞서 행하고, 폴리실리콘과 텅스텐 실리사이드를 동시에 패턴 형성할 수도 있다.
이상의 각 실시 형태에 있어서의 RIE나 애싱 공정에 사용한 드라이 에칭 장치의 구성을 도 24에 나타낸다. 이 드라이 에칭 장치는 진공 챔버(15), 실리콘 웨이퍼 등의 피처리물(16), 이 피처리물의 적재대(17), 대향 전극(18), 가스 도입관(19), 배기구(20), 고주파원(21) 및 자석(22)으로 구성된다.
적재대(17)는 온도 조절 기구를 구비하여, 피처리물(16)의 온도를 제어할 수 있다. 또한, 대향 전극(18)을 이루는 진공 챔버의 천정에는 가스 도입관(19)이 접속되어 있다. 가스 도입관(19)으로부터 진공 챔버에 가스가 도입되고, 배기구(20)의 밸브에 의해 압력이 조정된다.
압력이 안정화된 후, 적재대(17) 아래의 고주파원(17)으로부터 고주파를 인가하여, 진공 챔버 내에 플라즈마를 발생시킨다. 또한, 진공 챔버의 외주부에는 자석(22)이 설치되어, 진공 중에 고밀도의 자계를 만드는 동시에 플라즈마 중의 이온에 이방성을 부여하여 피처리물(16)을 에칭한다.
도 29에 나타내는 드라이 에칭 장치는 마그네트론 RIE 장치이지만, 이들 외에 ECR(Electron Cycrotron Resonance), 헬리콘(helicon), 유도 결합형 플라즈마 등의 다른 드라이 에칭 장치를 사용할 수도 있다.
마지막으로 폴리실란 등을 이용한 도포에 의한 유기 실리콘 막의 형성 방법에 대해 상세하게 설명한다. 우선 실리콘과 실리콘과의 결합을 주쇄로 하는 유기 실리콘 화합물(청구항에 있어서 유기 실리콘이라 총칭함)을 유기 용제에 용해하여 용액 재료를 작성한다.
실리콘과 실리콘과의 결합을 주쇄로 하는 유기 실리콘 화합물로서는 예컨대 일반식(SiR11R12)으로 나타내어지는 폴리실란을 들 수 있다. 여기서 R11, R12는 수소 원자 또는 탄소수 1 내지 20의 치환 혹은 비치환의 지방족 탄화 수소 또는 방향족 탄화 수소 등을 나타낸다.
폴리실란은 단독 중합체 또는 공중합체의 어느 것이라도 좋다. 또한, 2종 이상의 폴리실란이 산소 원자, 질소 원자, 지방족기, 방향족기를 매개로 서로 결합된 구조를 갖는 것이라도 좋다. 유기 실리콘 화합물의 구체예를 다음의 화학식 1 내지 화학식 15로 나타낸다.
한편 상기 화학식에서, m 및 n은 플러스의 정수이다. 이들 화합물의 중량 평균 분자량의 값은 특히 한정되는 것은 아니지만, 200 내지 100,000의 범위 내인 것이 바람직하다. 그 이유는 분자량이 200 미만이면 유기 실리콘 막이 레지스트의 용제에 용해되어 버리고, 한편 100,000을 넘으면 유기 용제에 용해되기 어려워서 용액 재료의 작성이 곤란하기 때문이다.
유기 실리콘 화합물은 1종류에 한정되는 것은 아니며, 수 종류의 화합물을 혼합하여 이용하여도 좋다. 또한, 필요에 따라서 저장 안정성을 도모하기 위해서, 열중합 방지제, 실리콘계 절연막에의 밀착성을 향상시키기 위한 밀착성 향상제, 실리콘계 절연막에서 레지스트막 속으로의 반사광의 방지에 유용한 자외광의 흡수 염료, 폴리설폰, 폴리벤즈이미다졸 등의 자외광을 흡수하는 폴리머, 도전성 물질, 빛 및 열에 의해 도전성을 일으키는 물질 또는 유기 실리콘 화합물을 가교시키는 가교제를 첨가하더라도 좋다.
도전성 물질로서는 예컨대 유기 설폰산, 유기 카르본산, 다가 알콜, 다가 티올(예컨대 요소, 브롬), SbF5, PF5, BF5, SnF5등을 들 수 있다.
빛, 열 등의 에너지에 의해 도전성을 일으키는 물질로서는 탄소 클러스터(C60, C70), 시아노안트라센, 디시아노안트라센, 트리페닐피리움, 테트라플루오로보레이트, 테트라시아노퀴노지메탄, 테트라시아노에틸렌, 프탈이미드트리플레이트, 퍼클로로펜타시클로도데칸, 디시아노벤젠, 벤조니트릴, 트리클로로메틸트리아진, 벤조일페록사이드, 벤조페논테트라카르본산, t-부틸펙시드 등을 들 수 있다. 이들 화합물의 구체예로는 다음의 화학식 16 내지 화학식 25를 들 수 있다.
가교제로서는 예컨대 다중 결합을 갖는 유기 규소 화합물이나 아크릴계의 불포화 화합물을 들 수 있다. 용제로서는 극성의 유기 용제라도 무극성의 유기 용제라도 좋고, 구체적으로는 유산 에틸(EL), 에틸-3-에톡시프로피오네이트(EEP), 프로필렌글리콜모노메틸에테르아세테이트(PGMEA), 프로필렌글리콜모노메틸에테르(PGME) 등이나, 시클로헥사논, 2-헥타논, 3-헥타논, 아세틸아세톤, 시클로펜타논 등의 케톤류, 프로필렌글리콜모노에틸에테르아세테이트, 에틸셀로솔브아세테이트, 메틸셀로솔브아세테이트, 메틸-3-메톡시프로피오네이트, 에틸-3-메톡시프로피오네이트, 메틸-3-에톡시프로피오네이트, 피르빈산메틸, 피르빈산에틸 등의 에스테르류, 디에틸렌글리콜디메틸에테르, 프로필렌글리콜디메틸에테르등의 에테르류, 유산메틸, 글리콜산에틸 등의 글리콜산 에스테르 유도체 등을 들 수 있지만, 이들에 한정되는 것이 아니다.
이상의 방법으로 도포 재료를 작성하여, 실리콘계 절연막 상에, 예컨대 스핀 코팅법 등을 이용하여 용액 재료를 도포한 후, 가열하여 용제를 기화(氣化)시킴으로써 유기 실리콘 막을 형성한다. 이 단계에서 레지스트에 대하여 충분한 에칭 선택비를 보이는 유리 전이 온도를 얻을 수 있으면 좋지만, 레지스트에 대하여 충분한 에칭 선택비를 얻을 수 없는 경우에는 다시 도포막에 대하여 가열 또는 에너지 빔을 조사하여 도포막을 가교시킨다.
에너지 빔으로서는 예컨대, 자외광, X선, 전사선, 이온선 등을 들 수 있다. 특히 가열과 에너지 빔의 조사를 동시에 행함으로써 가교 반응의 진행을 앞당겨, 실용적인 처리 시간의 범위 내에서 유리 전이 온도를 현저하게 향상시킬 수 있다.
한편, 가열 혹은 에너지 빔의 조사에 의해, 실리콘과 실리콘과의 결합을 주쇄로 하는 유기 실리콘 화합물 중에 있어서의 주쇄를 이루는 실리콘과 실리콘과의 결합이 개열(開烈)되고, 산소와 결합함으로써 용이하게 산화되어 레지스트와 실리콘 유기막과의 에칭 선택비가 저하되는 경우가 발생한다. 이와 같은 경우에는 가열 및 에너지 빔의 조사를 공기보다 산소 농도가 낮은 가스 속에서 행하는 것이 바람직하다.
또한 본 발명은 상기 실시 형태에 한정되는 것은 아니다. 예컨대 이상의 설명에 있어서, 주로 실리콘 산화막으로 이루어지는 절연막과 폴리실란을 적층하여, 예컨대 폴리실란을 실리콘 산화막 또는 실리콘 질화막으로 변화하는 예에 대해서 설명했지만, 같은 방법을 조합하면 실리콘 질화막으로 이루어지는 절연막과 폴리실란을 적층하여, 폴리실란을 실리콘 산화막 또는 실리콘 질화막으로 변화시킴으로써 실리콘 질화막으로 이루어지는 절연막의 일부로 하는 것, 또는 폴리실란을 실리콘 산화막으로 변화시킴으로써 실리콘 질화막으로 이루어지는 절연막으로부터 제거하는 것도 가능하다.
이 경우 절연막과 폴리실란 등의 유기 실리콘 막을 적층시켜, 유기 실리콘 막에 하층의 절연막과 동질이 되도록 산소, 질소 또는 수소 등을 도입하고 있지만, 반도체 장치의 구조에 있어서, 하층의 절연막과 유기 실리콘 막의 계면에는 유기 실리콘 막의 성분을 포함하는 박막층이 적어도 약간이라도 잔존하는 경우가 있다.
그러나, 본 발명에 관해, 그러한 박막층이 잔존하여도 장치의 동작에 악영향을 주는 일은 없다.
또한, 제1 내지 제6 실시 형태에 있어서, 이중 홈 배선의 층간(層間)막의 형성에 폴리실란을 이용하는 드라이 에칭 가공 방법을 설명했지만, 반드시 이중 홈 배선의 층간막에 한정되는 것은 아니다. 일반적으로 다중 홈 배선에 대하여 같은 방법이 적용 가능한 것은 말할 필요도 없다. 그 밖에 본 발명의 요지를 일탈하지 않는 범위에서 여러 가지로 변형하여 실시할 수 있다.
상술한 바와 같이, 본 발명의 드라이 에칭법을 이용한 반도체 장치의 제조 방법에 따르면, 폴리실란 등으로 이루어지는 유기 실리콘 막을 이용하여, 반도체 장치의 절연막, 또는 그 일부로 하는 부분을 드라이 에칭에 의해 형성하고, 이 유기 실리콘 막으로 이루어지는 부분을 산화물 또는 질화물로 변화시킴으로써, 상기 유기 실리콘 막으로 이루어지는 부분을 상기 반도체 장치의 절연막 또는 그 일부로서 일체화하는 것이 가능하게 된다. 또한, 같은 방법을 이용하면, 종래에 곤란했던 반사 방지막의 제거를 용이하게 할 수 있다.
또한, 상기 유기 실리콘 막의 표면 영역을 선택적으로 산화물 또는 질화물로 변화시켜, 이것을 마스크로 하여 드라이 에칭을 행하고, 그 후, 상기 유기 실리콘 막을 절연막의 일부가 되도록 처리함으로써, 종래의 레지스트 마스크에 비해 높은 종횡비의 컨택트 홀 등을 형성하는 것이 가능하게 된다.
이들 유기 실리콘 막을 조합한 드라이 에칭 방법을 적용함으로써, 종래에 곤란했던 이중 홈 배선의 층간 절연막, 배선 홈 및 이중 홈 배선의 컨택트 홀의 가공을 용이하게 할 수 있다. 또한, 실리콘 기판에의 깊은 트렌치 형성에 필요한, 절연막을 이용한 높은 종횡비의 에칭 마스크를 형성할 수 있다.
이 밖에, 고밀도의 반도체 집적 회로를 높은 수율로 제조할 때의 열쇠가 되는 소자 영역과 소자 분리 영역의 평탄화 가공, SAC의 형성, 세밀한 게이트 전극의 패터닝 등에 널리 적용할 수 있다.

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  30. 드라이 에칭 기술을 이용한 반도체 장치의 제조 방법에 있어서,
    반도체 기판 위에 유기 실리콘 막을 형성하는 단계;
    상기 유기 실리콘 막을 사용하여, 절연막으로 구성되도록 미리 결정된 상기 반도체 소자의 부분을 형성하기 위하여 상기 유기 실리콘 막을 드라이 에칭하는 단계; 및
    상기 절연막으로 구성되는 상기 반도체 소자의 부분이 형성되도록 상기 유기 실리콘 막을 절연막으로 변화시키는 단계를 포함하며,
    여기서, 상기 절연막으로 구성되는 상기 반도체 소자의 부분은 제1 트렌치 (trench) 금속배선을 형성하기 위한 제1 트렌치 형성, 제2 트렌치 금속배선을 형성하기 위한 제2 트렌치 형성, 상기 제1 및 제2 트렌치 금속배선을 서로 접속하기 위한 컨택홀 형성에 따르는 층간 절연막이며,
    상기 층간 절연막은,
    상기 반도체 기판 위의 제1 절연막 내에 컨택홀을 형성하는 단계,
    상기 제1 절연막의 전체 상부면에 상기 유기 실리콘 막을 코팅하여 상기 컨택홀이 매몰되도록 하는 단계,
    제2 트렌치 형성을 위하여, 상기 컨택홀의 개구부 및 상기 컨택홀 내의 유기 실리콘 막을 포함하는 부분을 상기 유기 실리콘 막의 드라이 에칭에 의해 선택적으로 제거하는 단계, 그리고
    상기 제거 단계에 의하는 상기 유기 실리콘 막을, 유기 실리콘 산화막, 무기 실리콘 산화막, 실리콘 산화막, 실리콘 질화막 및 실리콘 질산화막(silicon oxynitride film)의 어느 하나로 이루어지는 제2 절연막으로 변화시키는 단계에 의해 형성되는 것인
    반도체 장치 제조 방법.
  31. 제 30항에 있어서,
    상기 유기 실리콘 막을 제거하는 단계는, 상기 반도체 기판상의 상기 제1 절연막의 상부면이 상기 제2 트렌치 형성을 위한 상기 드라이 에칭 단계를 제어하도록 수행되는 것을 특징으로 하는
    반도체 장치 제조 방법.
  32. 드라이 에칭 기술을 이용한 반도체 장치의 제조 방법에 있어서,
    반도체 기판 위에 유기 실리콘 막을 형성하는 단계;
    상기 유기 실리콘 막을 사용하여, 절연막으로 구성되도록 미리 결정된 상기 반도체 소자의 부분을 형성하기 위하여 상기 유기 실리콘 막을 드라이 에칭하는 단계; 및
    상기 절연막으로 구성되는 상기 반도체 소자의 부분이 형성되도록 상기 유기 실리콘 막을 절연막으로 변화시키는 단계를 포함하며,
    여기서, 상기 절연막으로 구성되는 상기 반도체 소자의 부분은 제1 트렌치 금속배선을 형성하기 위한 제1 트렌치 형성, 제2 트렌치 금속배선을 형성하기 위한 제2 트렌치 형성, 상기 제1 및 제2 트렌치 금속배선을 서로 접속하기 위한 컨택홀 형성 구조에 따르는 층간 절연막이며,
    상기 층간 절연막은,
    상기 반도체 기판 위의, 상기 제1 트렌치 금속배선이 형성되어 있는 제1 절연막의 전체 상부면에 상기 유기 실리콘 막을 코팅하는 단계,
    상기 제1 트렌치 금속배선의 상부면에 이르는 컨택홀의 형성을 위한 제1 선택적 드라이 에칭 단계,
    상기 컨택홀을 가지는 유기 실리콘 막을, 유기 실리콘 산화막, 무기 실리콘 산화막, 실리콘 산화막, 실리콘 질화막 및 실리콘 질산화막(silicon oxynitride film)의 어느 하나로 이루어지는 제2 절연막으로 변화시키는 단계,
    상기 제2 절연막의 전체 상부면을 유기 실리콘 막으로 코팅하는 단계,
    제2 트렌치 형성을 위하여, 상기 컨택홀의 개구부 및 상기 컨택홀 내의 유기 실리콘 막을 포함하는 부분을 상기 유기 실리콘 막의 드라이 에칭에 의해 선택적으로 제거하는 단계, 그리고
    상기 제거 단계에 의하는 상기 유기 실리콘 막을, 유기 실리콘 산화막, 무기 실리콘 산화막, 실리콘 산화막, 실리콘 질화막 및 실리콘 질산화막(silicon oxynitride film)의 어느 하나로 이루어지는 제3 절연막으로 변화시키는 단계에 의해 형성되는 것인
    반도체 장치 제조 방법.
  33. 제 32항에 있어서,
    상기 제1 절연막은 상기 제1 선택적 드라이 에칭 단계에서의 상기 제1 트렌치 금속배선의 주변부에서 일어나는 보더리스 에칭을 억제하며, 상기 제2 절연막은 상기 제2 트렌치 형성을 위한 제2 선택적 드라이 에칭 단계를 제어하는 것을 특징으로 하는
    반도체 장치 제조 방법.
  34. 드라이 에칭 기술을 이용한 반도체 장치의 제조 방법에 있어서,
    반도체 기판 위에 유기 실리콘 막을 형성하는 단계;
    상기 유기 실리콘 막을 사용하여, 절연막으로 구성되도록 미리 결정된 상기 반도체 소자의 부분을 형성하기 위하여 상기 유기 실리콘 막을 드라이 에칭하는 단계; 및
    상기 절연막으로 구성되는 상기 반도체 소자의 부분이 형성되도록 상기 유기 실리콘 막을 절연막으로 변화시키는 단계를 포함하며,
    여기서, 상기 절연막으로 구성되는 상기 반도체 소자의 부분은 제1 트렌치 금속배선을 형성하기 위한 제1 트렌치 형성, 제2 트렌치 금속배선을 형성하기 위한 제2 트렌치 형성, 상기 제1 및 제2 트렌치 금속배선을 서로 접속하기 위한 컨택홀 형성에 따르는 층간 절연막이며,
    상기 층간 절연막은,
    상기 반도체 기판 위의, 상기 제1 트렌치 금속배선이 형성되어 있는 제1 절연막 위에 제1 유기 실리콘 산화막, 무기 실리콘 산화막 및 실리콘 산화막의 어느 하나를 형성하는 단계,
    상기 제1 유기 실리콘 산화막, 무기 실리콘 산화막 및 실리콘 산화막의 어느 하나 위에 유기 실리콘 막으로 구성되는 드라이 에칭을 위한 스토퍼(stopper)를 형성하는 단계,
    상기 제1 트렌치 금속배선의 상부면에 이르는 컨택홀의 형성을 위하여 상기 스토퍼에 개구부를 제공하는 단계,
    상기 개구부를 가지는 스토퍼가 매립되도록 제2 유기 실리콘 산화막, 무기 실리콘 산화막 및 실리콘 산화막의 어느 하나를 형성하는 단계,
    상기 개구부에 대응되도록 상기 제2 트렌치 금속 배선의 제2 트렌치를 형성하기 위한 에칭 마스크를 형성하는 단계, 그리고
    상기 에칭 마스크와 상기 개구부를 가지는 스토퍼를 사용하여 상기 제1 및 제2 유기 실리콘 산화막, 무기 실리콘 산화막 및 실리콘 산화막의 어느 하나를 연속적 및 선택적으로 드라이 에칭하는 단계에 의해 형성되는 것인
    반도체 장치 제조 방법.
  35. 제 34항에 있어서,
    상기 유기 실리콘 막으로 구성되는 드라이 에칭을 위한 스토퍼가 층간 절연막의 일부분으로 집적되도록 유기 실리콘 산화막으로 변화되는 단계를 포함하는
    반도체 장치 제조 방법.
  36. 드라이 에칭 기술을 이용한 반도체 장치의 제조 방법에 있어서,
    실리콘과 실리콘의 본딩을 주 사슬(chain)로 갖는 유기 실리콘 막을 반도체 기판 위에 형성하고, 산소, 질소, 수소 그리고 탄소의 어느 하나를 적어도 상기 유기 실리콘 막 표면부에 선택적 도입시키는 단계;
    상기 유기 실리콘 막의 표면을 마스크로 사용하여 선택적 드라이 에칭을 수행함으로써 상기 반도체 소자의 절연 재료로 구성될 부분을 형성하는 단계;
    상기 유기 실리콘 막이 드라이 에칭된 후에, 상기 유기 실리콘 막의 내부와 상기 유기 실리콘 막의 표면이 유기 실리콘 산화막, 무기 실리콘 산화막, 실리콘 산화막 및 실리콘 질산화막(oxynitride)인 다른 타입의 막들로 구성되도록 하기 위하여 산소, 질소, 수소 및 탄소의 적어도 어느 하나를 상기 유기 실리콘 막에 도입시키는 단계; 및
    상기 유기 실리콘 막의 표면 및 상기 유기 실리콘 막의 내부의 선택적 에칭을 수행함으로써 상기 마스크를 제거하는 단계를 포함하는
    반도체 장치 제조 방법.
  37. 드라이 에칭 기술을 이용한 반도체 장치의 제조 방법에 있어서,
    반도체 기판 위에 열산화막을 형성하는 단계;
    상기 열산화막을 유기 실리콘 막으로 코팅함으로써 상기 실리콘 산화막 위에 유기 실리콘 막을 형성하는 단계;
    상기 실리콘 산화막 및 유기 실리콘막으로 구성되는 다층막 상에 상기 반도체 기판의 표면에 이르는 개구부를 형성하는 단계;
    상기 단계에 의하는 상기 유기 실리콘 막으로 질소를 도입시켜 상기 유기 실리콘막을 실리콘 질화막으로 변화시키는 단계;
    상기 실리콘 산화막 및 실리콘 질화막으로 구성되는 다층막을 마스크로 사용하여 상기 반도체 기판상에 트렌치를 형성하는 단계를 포함하는
    반도체 장치 제조 방법.
  38. 드라이 에칭 기술을 이용한 반도체 장치의 제조 방법에 있어서,
    반도체 기판을 유기 실리콘막으로 코팅하고 상기 반도체 기판 상의 소자 영역이 덮히도록 레지스트막을 마스크로 사용하여 상기 유기 실리콘막의 패턴을 형성하는 단계;
    상기 패턴이 형성된 유기 실리콘막과 상기 레지스트막을 마스크로 사용하여 상기 반도체 기판내에 분리 트렌치를 형성하고, 상기 유기 실리콘막으로 질소를 도입시킴에 의해서 상기 유기 실리콘막을 실리콘 질화막으로 변화시키는 단계;
    상기 분리 트렌치가 형성된 상기 반도체 기판의 전체 상부면을 유기 실리콘 막으로 코팅하여 상기 분리 트렌치가 매몰되도록 하는 단계;
    상기 반도체를 억제층으로 사용하여 상기 유기 실리콘막의 표면을 평탄화하는 단계;
    상기 분리 트렌치가 매몰되는 상기 유기 실리콘막으로 산소를 도입시켜 상기 유기 실리콘막을 실리콘 산화막, 유기 실리콘 산화막 및 무기 실리콘 산화막의 어느 하나로 변화시키는 단계를 포함하는
    반도체 장치 제조 방법.
  39. 드라이 에칭 기술을 이용한 반도체 장치의 제조 방법에 있어서,
    반도체 기판 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 적어도 하나의 금속 막을 형성하고, 그리고 게이트 전극이 형성될 상기 금속막으로 덮힌 상기 반도체 기판의 한 영역에 금속막으로 구성되는 상기 게이트 전극의 패턴을 형성하는 단계;
    상기 게이트 전극을 실리콘 질화막으로 덮고, 상기 게이트 전극이 매몰되도록 상기 반도체 기판의 전체 상부면 위에 제1 절연막을 도포하는 단계;
    상기 제1 절연막의 표면을 평탄화하고, 상기 평탄화된 제1 절연막의 표면을 유기 실리콘막으로 코팅하는 단계;
    상기 게이트 전극에 인접한 소스 또는 드레인이 형성될 영역과 상기 소스 또는 드레인에 인접한 게이트 전극의 부분을 덮는 상기 유기 실리콘막을, 레지스트막을 마스크로 사용하여 드라이 에칭을 수행함으로써 선택적으로 제거하여, 상기 유기 실리콘막내의 제1 절연막에 이르는 컨택홀을 형성하는 단계;
    상기 레지스트 및 유기 실리콘막을 마스크로 사용하여 상기 제1 절연막을 드라이 에칭함으로써 상기 컨택홀의 바닥부에 실리콘 질화막을 노출시키는 단계;
    자기 정렬(self-alignment) 방식으로, 계속 에칭하여 상기 소스가 형성될 상기 반도체 기판 표면 상의 영역 또는 상기 드레인이 형성될 영역의 표면을 노출시키는 단계; 및
    상기 유기 실리콘막을 유기 실리콘 산화막, 무기 실리콘 산화막, 실리콘 산화막, 실리콘 질화막 및 실리콘 질산화막의 어느 하나로 구성되는 제2 절연막으로 변화시켜, 상기 유기 실리콘막을 제1 절연막과 집적시키고, 상기 컨택홀을 금속 배선들을 접속하기 위하여 사용하는 단계를 포함하는
    반도체 장치 제조 방법.
  40. 드라이 에칭 기술을 이용한 반도체 장치의 제조 방법에 있어서,
    반도체 기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 적어도 하나의 금속 막을 형성하고, 그리고 게이트 전극이 형성될 상기 금속막으로 덮힌 상기 반도체 기판의 한 영역에 금속막으로 구성되는 상기 게이트 전극의 패턴을 형성하는 단계;
    상기 게이트 전극을 실리콘 질화막으로 덮는 단계;
    상기 실리콘 질화막의 표면을 제1 실리콘 산화막으로 덮는 단계;
    상기 게이트 전극이 매몰되도록 상기 반도체 기판의 전체 상부면 위에 유기 실리콘막을 코팅하는 단계;
    상기 게이트 전극에 인접한 소스 또는 드레인이 형성될 영역과 상기 소스 또는 드레인에 인접한 게이트 전극의 부분을 덮는 상기 유기 실리콘막을, 레지스트막을 마스크로 사용하여 드라이 에칭을 수행함으로써 선택적으로 제거하여, 상기 유기 실리콘막내의 제1 실리콘 산화막에 이르는 컨택홀을 형성하는 단계;
    상기 레지스트막을 O2애슁(ashing)을 수행함으로써 제거하고 그와 동시에 상기 유기 실리콘막을 제2 실리콘 산화막으로 변화시키는 단계;
    상기 제2 실리콘 산화막을 마스크로 사용하여 드라이 에칭을 수행함으로써 상기 컨택홀의 바닥부 표면에 노출된 제1 실리콘 산화막을 제거하는 단계; 및
    자기 정렬(self-alignment) 방식으로, 상기 소스 또는 드레인이 형성될 상기 반도체 기판 표면 상에 형성된 영역의 표면을 노출시키고,
    상기 제1 실리콘 산화막의 제거에 의해 노출되는 상기 실리콘 질화막 및 게이트 절연막을 추가로 제거하여 금속배선을 접속시키기 위해 컨택홀을 사용하는 단계를 포함하는
    반도체 장치 제조 방법.
  41. 드라이 에칭 기술을 이용한 반도체 장치의 제조 방법에 있어서,
    반도체 기판 위에 유기 실리콘 막을 형성하는 단계;
    상기 유기 실리콘 막을 사용하여, 절연막으로 구성되도록 미리 결정된 상기 반도체 소자의 부분을 형성하기 위하여 상기 유기 실리콘 막을 드라이 에칭하는 단계; 및
    상기 절연막으로 구성되는 상기 반도체 소자의 부분이 형성되도록 상기 유기 실리콘 막을 절연막으로 변화시키는 단계를 포함하며,
    여기서, 상기 절연막으로 구성되도록 미리 결정된 부분은 절연막 상의 트렌치이며,
    상기 트렌치는,
    상기 반도체 기판 상에 절연막을 형성하는 단계,
    상기 절연막의 전체 상부면에 상기 유기 실리콘 막을 코팅하는 단계,
    상기 절연막의 상부면을 노출하도록 상기 유기 실리콘막의 선택적 드라이 에칭에 의해 상기 트렌치가 형성될 상기 유기 실리콘막의 부분을 제거하는 단계, 그리고
    상기 제거 단계에 의하는 상기 유기 실리콘 막을, 유기 실리콘 산화막, 무기 실리콘 산화막, 실리콘 산화막, 실리콘 질화막 및 실리콘 질산화막(silicon oxynitride film)의 어느 하나로 이루어지는 절연막으로 변화시키는 단계에 의해 형성되는 것인
    반도체 장치 제조 방법.
  42. 반도체 장치의 제조 방법에 있어서,
    제1 트렌치 금속배선이 형성된 반도체 기판상의 제1 절연막 내에 컨택홀을 형성하는 단계,
    상기 제1 절연막의 전체 상부면에 상기 유기 실리콘 막을 코팅하여 상기 컨택홀이 매몰되도록 하는 단계,
    제2 트렌치 금속배선의 트렌치를 형성하기 위하여, 상기 컨택홀의 개구부를 포함하는 상기 유기 실리콘막의 부분을 제거하는 단계; 및
    상기 유기 실리콘 막을, 유기 실리콘 산화막, 무기 실리콘 산화막, 실리콘 산화막, 실리콘 질화막 및 실리콘 질산화막(silicon oxynitride film)의 어느 하나로 이루어지는 제2 절연막으로 변화시키는 단계를 포함하는
    반도체 장치 제조 방법.
  43. 제 42항에 있어서,
    상기 유기 실리콘막은 실리콘과 실리콘의 본딩을 주 사슬(chain)로 갖는 것인 반도체 장치 제조 방법.
  44. 제 42항에 있어서,
    상기 유기 실리콘 막이 드라이 에칭된 후에, 상기 유기 실리콘 막이 유기 실리콘 산화막, 무기 실리콘 산화막, 실리콘 산화막, 실리콘 질화막 및 실리콘 질산화막(oxynitride)의 어느 하나로 변화되도록 산소, 질소, 수소 및 탄소의 적어도 어느 하나를 상기 유기 실리콘 막에 도입시키는 단계를 더 포함하는
    반도체 장치 제조 방법.
  45. 제 44항에 있어서,
    상기 산소, 질소, 수소 및 탄소의 적어도 어느 하나를 상기 유기 실리콘 막에 도입시키는 단계는 반응성 이온 식각, 애슁 및 상기 원소들 또는 상기 원소들의 혼합물의 이온들을 사용한 이온 주입의 어느 하나를 사용하여 수행되는
    반도체 장치 제조 방법.
  46. 제 44항에 있어서,
    상기 산소, 질소, 수소 및 탄소의 적어도 어느 하나를 상기 유기 실리콘 막에 도입시키는 단계는 상기 원소들 또는 상기 원소들의 혼합물로 이루어진 가스 분위기 내에서 열처리를 수행하는 것에 의해 수행되는
    반도체 장치 제조 방법.
  47. 제 44항에 있어서,
    상기 산소, 질소, 수소 및 탄소의 적어도 어느 하나를 상기 유기 실리콘 막에 도입시키는 단계는 상기 유기 실리콘 막의 노출된 표면으로부터 반응성 이온 식각, 애슁, 상기 원소들 또는 상기 원소들의 혼합물의 이온들을 사용한 이온 주입, 및 상기 원소들 또는 상기 원소들의 혼합물로 이루어진 가스 분위기 내에서의 열처리의 어느 하나를 사용하여 수행되며, 그 결과 상기 유기 실리콘 막은, 유기 실리콘 산화막, 무기 실리콘 산화막, 실리콘 산화막, 실리콘 질화막 및 실리콘 질산화막(silicon oxynitride film)의 어느 하나로 변화되는
    반도체 장치 제조 방법.
  48. 제 47항에 있어서,
    상기 산소, 질소, 수소 및 탄소의 적어도 어느 하나를 상기 유기 실리콘 막에 도입시키는 단계가 수행되어, 그 결과 상기 유기 실리콘 막의 적어도 상기 노출된 표면 영역은, 유기 실리콘 산화막, 무기 실리콘 산화막, 실리콘 산화막, 실리콘 질화막 및 실리콘 질산화막(silicon oxynitride film)의 어느 하나로 변화되는
    반도체 장치 제조 방법.
  49. 제 42항에 있어서,
    상기 유기 실리콘 막을 제거하는 단계는, 상기 제1 트렌치 금속배선 상의 상기 제1 절연막의 상부면이 상기 제2 트렌치 금속배선 형성을 위한 상기 트렌치를 형성하는 드라이 에칭 단계를 제어하도록 수행되는 것을 특징으로 하는
    반도체 장치 제조 방법.
  50. 제 42항에 있어서,
    상기 유기 실리콘 막은 그 구성 원소로서 산소를 가지는 것인 반도체 장치 제조 방법.
  51. 드라이 에칭 기술을 이용한 반도체 장치의 제조 방법에 있어서,
    반도체 기판 위의, 제1 트렌치 금속배선이 형성되어 있는 제1 절연막의 전체 상부면에 유기 실리콘 막을 코팅하는 단계;
    상기 제1 트렌치 금속배선의 상부면에 이르는 컨택홀의 형성을 위한 제1 선택적 드라이 에칭 단계;
    상기 컨택홀을 가지는 유기 실리콘 막을, 유기 실리콘 산화막, 무기 실리콘 산화막, 실리콘 산화막, 실리콘 질화막 및 실리콘 질산화막(silicon oxynitride film)의 어느 하나로 이루어지는 제2 절연막으로 변화시키는 단계;
    상기 제2 절연막의 전체 상부면을 유기 실리콘 막으로 코팅하는 단계;
    제2 트렌치 금속배선의 트렌치 형성을 위하여, 상기 컨택홀의 개구부 및 상기 컨택홀 내의 유기 실리콘 막을 포함하는 부분을 상기 유기 실리콘 막의 제2 선택적 드라이 에칭에 의해 제거하는 단계; 그리고
    상기 제거 단계에 의하는 상기 유기 실리콘 막을, 유기 실리콘 산화막, 무기 실리콘 산화막, 실리콘 산화막, 실리콘 질화막 및 실리콘 질산화막(silicon oxynitride film)의 어느 하나로 이루어지는 제3 절연막으로 변화시키는 단계를 포함하는
    반도체 장치 제조 방법.
  52. 제 51항에 있어서,
    상기 제1 절연막은 상기 유기 실리콘막으로부터 변화된 유기 실리콘 산화막, 무기 실리콘 산화막, 실리콘 산화막, 실리콘 질화막 및 실리콘 질산화막(silicon oxynitride film)의 어느 하나로 이루어지는 것인 반도체 장치 제조 방법.
  53. 제 51항에 있어서,
    상기 제1 절연막은 상기 제1 선택적 드라이 에칭 단계에서의 상기 제1 트렌치 금속배선의 주변부에서 일어나는 보더리스 에칭을 억제하며, 상기 제2 절연막은 상기 제2 트렌치 형성을 위한 제2 선택적 드라이 에칭 단계를 제어하는 것을 특징으로 하는
    반도체 장치 제조 방법.
  54. 드라이 에칭 기술을 이용한 반도체 장치의 제조 방법에 있어서,
    반도체 기판 위의, 제1 트렌치 금속배선이 형성되어 있는 제1 절연막 위에 제1 유기 실리콘 산화막, 무기 실리콘 산화막 및 실리콘 산화막의 어느 하나를 형성하는 단계;
    상기 제1 유기 실리콘 산화막, 무기 실리콘 산화막 및 실리콘 산화막의 어느 하나 위에 유기 실리콘 막으로 구성되는 드라이 에칭을 위한 스토퍼(stopper)를 형성하는 단계;
    상기 제1 트렌치 금속배선의 상부면에 이르는 컨택홀의 형성을 위하여 상기 스토퍼에 개구부를 제공하는 단계;
    상기 개구부를 가지는 스토퍼가 매립되도록 제2 유기 실리콘 산화막, 무기 실리콘 산화막 및 실리콘 산화막의 어느 하나를 형성하는 단계;
    상기 개구부에 대응되도록 상기 제2 트렌치 금속 배선의 제2 트렌치를 형성하기 위한 에칭 마스크를 형성하는 단계; 그리고
    상기 에칭 마스크와 상기 개구부를 가지는 스토퍼를 사용하여 상기 제1 및 제2 유기 실리콘 산화막, 무기 실리콘 산화막 및 실리콘 산화막의 어느 하나를 연속적 및 선택적으로 드라이 에칭하는 단계를 포함하는
    반도체 장치 제조 방법.
  55. 제 54항에 있어서,
    상기 유기 실리콘막으로 구성되는 상기 드라이 에칭용 스토퍼는 유기 실리콘 산화막으로 변화되어, 상기 제1 및 제2 유기 실리콘 산화막, 무기 실리콘 산화막 및 실리콘 산화막 중 어느 하나의 일부분으로서 집적되도록 하는 단계를 더 포함하는
    반도체 장치 제조 방법.
  56. 드라이 에칭 기술을 이용한 반도체 장치의 제조 방법에 있어서,
    반도체 기판 위에 제1 절연막을 형성하는 단계;
    상기 제1 절연막의 선택적 드라이 에칭에 의하여 트렌치를 형성하는 단계;
    표면 보호막을 가지고 상기 트렌치 내에 담겨진 트렌치 금속 배선을 형성하는 단계;
    상기 표면 보호막을 스토퍼로 사용하여 상기 제1 절연막의 표면을 평활화하는 단계;
    상기 트렌치 금속배선의 형성단계에 의하는 상기 제1 절연막의 전체 상부면에 유기 실리콘 막을 코팅하는 단계;
    상기 유기 실리콘막 및 상기 보호막의 상부를 선택적 드라이 에칭함으로써 상기 트렌치 금속배선의 상부면에 이르는 컨택홀을 형성하는 단계; 및
    상기 유기 실리콘 막을, 유기 실리콘 산화막, 무기 실리콘 산화막, 실리콘 산화막, 실리콘 질화막 및 실리콘 질산화막(silicon oxynitride film)의 어느 하나로 이루어지는 제2 절연막으로 변화시키는 단계를 포함하는
    반도체 장치 제조 방법.
  57. 제 56항에 있어서,
    상기 트렌치 금속배선을 위한 재료는, 알루미늄 구리 합금 및 구리의 어느 하나이며, 상기 보호막을 위한 재료는 실리콘 질화막이며, 상기 제1 절연막의 재료는 실리콘 산화막인 반도체 장치 제조 방법.
  58. 제 56항에 있어서,
    상기 드라이 에칭을 위한 조건은 상기 유기 실리콘막의 상기 제1 절연막에 대한 에칭 선택비가 적어도 100이 되도록 선택 설정되며, 그에 의하여 보더리스 에칭을 억제하는 반도체 장치 제조 방법.
  59. 제 56항에 있어서,
    상기 컨택홀 형성을 위해 상기 유기 실리콘막의 선택적 드라이 에칭을 수행하는 단계는,
    레지스트막을 사용하여 상기 유기 실리콘막 위에 상기 컨택홀의 역패턴을 형성하는 단계;
    O2반응성 이온 에칭 또는 O2이온 주입을 수행함으로써, 상기 역패턴 바깥부분의 상기 유기 실리콘막의 상부 표면을 상기 실리콘 산화막으로 변화시키는 단계; 및
    상기 실리콘 산화막을 마스크로 사용하여 상기 컨택홀이 열리도록 상기 유기 실리콘막을 드라이 에칭하는 단계를 포함하는
    반도체 장치 제조 방법.
  60. 드라이 에칭 기술을 이용한 반도체 장치의 제조 방법에 있어서,
    반도체 기판 위에 유기 실리콘 막을 형성하는 단계; 및
    상기 유기 실리콘 막을 사용하여, 절연막으로 구성되도록 미리 결정된 상기 반도체 소자의 부분을 형성하기 위하여 상기 유기 실리콘 막을 드라이 에칭하는 단계를 포함하며,
    여기서, 상기 절연막으로 구성되도록 미리 결정된 상기 반도체 소자의 부분은 절연막 내의 트렌치이며,
    상기 트렌치는,
    반도체 기판 위에 절연막을 형성하는 단계,
    상기 절연막의 전체 상부면에 상기 유기 실리콘 막을 코팅하는 단계,
    상기 유기 실리콘막의 선택적 드라이 에칭에 의해 상기 트렌치가 형성될 상기 유기 실리콘막의 부분을 제거하는 단계, 그리고
    상기 제거 단계 이후 상기 유기 실리콘 막을, 유기 실리콘 산화막, 무기 실리콘 산화막, 실리콘 산화막, 실리콘 질화막 및 실리콘 질산화막(silicon oxynitride film)의 어느 하나로 이루어지는 절연막으로 변화시키는 단계에 의해 형성되는 것인
    반도체 장치 제조 방법.
  61. 제 60항에 있어서,
    상기 유기 실리콘막의 상기 부분을 제거하는 단계는 상기 절연막의 상기 상부면이 노출되도록 수행되는 반도체 장치 제조 방법.
  62. 제 60항에 있어서,
    상기 유기 실리콘막의 상기 부분을 제거하는 단계는, 상기 유기 실리콘막의 선택적 드라이 에칭을 위한 조건의 제어에 의해, 상기 절연막의 상기 상부면이 노출되지 않고 상기 유기 실리콘막 내에 트렌치가 형성되도록 수행되는 반도체 장치 제조 방법.
  63. 드라이 에칭 기술을 이용한 반도체 장치의 제조 방법에 있어서,
    반도체 기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 적어도 하나의 금속 막을 형성하고, 그리고 게이트 전극이 형성될 상기 금속막으로 덮힌 상기 반도체 기판의 한 영역에 금속막으로 구성되는 상기 게이트 전극의 패턴을 형성하는 단계;
    상기 게이트 전극을 실리콘 질화막으로 덮는 단계;
    상기 실리콘 질화막의 표면을 제1 실리콘 산화막으로 덮는 단계;
    이방성 드라이 에칭을 사용하여 상기 실리콘 질화막의 상부면이 노출되고, 게이트 측벽(sidewall)이 형성되도록 상기 제1 실리콘 산화막을 에칭 백(etching back)하는 단계;
    상기 게이트 측벽을 가지는 상기 게이트 전극이 매몰되도록 상기 반도체 기판의 전체 상부면 위에 유기 실리콘막을 코팅하는 단계;
    상기 게이트 측벽을 가지는 상기 게이트 전극에 인접한 소스 또는 드레인이 형성될 영역을 덮는 상기 유기 실리콘막을, 레지스트막을 마스크로 사용하여 드라이 에칭을 수행함으로써 선택적으로 제거하여, 상기 실리콘 질화막에 이르는 컨택홀을 형성하는 단계;
    상기 레지스트막을 O2애슁(ashing)을 수행함으로써 제거하고 그와 동시에 상기 유기 실리콘막을 제2 실리콘 산화막으로 변화시키는 단계;
    상기 측벽을 마스크로 사용하여 드라이 에칭을 수행함으로써 상기 컨택홀의 바닥부 표면에 노출된 실리콘 질화막을 제거하는 단계; 및
    자기 정렬(self-alignment) 방식으로, 상기 소스 또는 드레인이 형성될 상기 반도체 기판 표면 상에 형성된 영역의 표면을 노출시키고,
    상기 실리콘 질화막의 제거에 의해 노출되는 상기 게이트 절연막을 추가로 제거하여 금속배선을 접속시키기 위해 컨택홀을 사용하는 단계를 포함하는
    반도체 장치 제조 방법.
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