TWI654665B - 使用半雙向圖案化形成半導體裝置的方法及中間半導體裝置 - Google Patents
使用半雙向圖案化形成半導體裝置的方法及中間半導體裝置Info
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Abstract
本發明揭示一種使用半雙向圖案化來製造積體電路裝置之裝置及方法。一種方法，包括例如：獲得一中間半導體裝置，其具有一介電層、一第一硬光罩層、一第二硬光罩層、一第三硬光罩層以及一微影堆疊；將一第一組線條圖案化；在該第一組線條之間將一第二組線條圖案化；蝕刻來定義該等第一組和第二組線條的組合；沉積一第二微影堆疊；往一方向將與該第一組和第二組線條垂直的一第三組線條圖案化；蝕刻來定義該等第三組線條，留下一光學平坦化層(OPL)；在該OPL之上沉積一間隙壁；蝕刻該間隙壁，留下一垂直組間隙壁；以及使用該第三硬光罩層以及該組垂直間隙壁當成光罩來蝕刻該第二硬光罩層。
Description
本發明係關於半導體裝置的製造方法，尤其係關於使用含關鍵間隙控制的半雙向圖案化之方法。
針對在節點內的64奈米(nm)和以下的間距，尤其是在7nm節點內，節點的自對準雙圖案化(self-aligned double patterning，簡稱SADP)存在挑戰，例如由於連接能力，電力軌(power rails)面臨挑戰，例如金屬1、2和3區域需要更高的金屬定位方向性，並且結果成為像是一「訂書針」而非傳統「軌道」。有限的圖案變化無法讓該等節點的適當間隔與圖案化來控制該末端結構。
因此，想要發展出製造具備半雙向圖案化節點的方法。
通過本發明克服了先前技術的缺點並且提供額外優點，在一個態樣內，一種方法包括例如：獲得一中間半導體裝置，其具有一介電層、一第一硬光罩層、一第二硬光罩層、一第三硬光罩層以及一微影堆疊；往一第一方向內將一第一組線條圖案化；在該第一組線條之間往該第一方向將一第二組線條圖案化；蝕刻該微影堆疊，在該第三硬光罩層內界定該第一組線條與該第二組線條的組合；在該第二硬光罩層與該第三硬光罩層之上沉積一第二微影堆疊；往一第二方向將與該第一組和第二組線條垂直的一第三組線條圖案化；蝕刻該第二微影堆疊來在該第三硬光罩層內界定該第三組線條，將一光學平坦化層(optical planarization layer，簡稱OPL)留在未蝕刻該第三組線條的該第三硬光罩層之上；在該第三組線條內該OPL之上以及該第二硬光罩層之上沉積一間隙壁；蝕刻該間隙壁，留下襯在該第三組線條上的一組垂直間隙壁；移除該OPL；以及使用該第三硬光罩層以及該組垂直間隙壁當成光罩來蝕刻該第二硬光罩層。
在另一個態樣中，提供一中間半導體裝置，其包括例如：一介電層；一第一硬光罩層；一組氮化物線條，其在一第一方向內的週期性寬度大約15nm至大約35nm；以及一組連接氮化物線條，其在一第二方向內的寬度大約10nm至大約30nm，其中該組連接氮化物線條的寬度小於該組氮化物線條的寬度。
100~150‧‧‧製程步驟
200‧‧‧中間半導體裝置
205‧‧‧介電層
210‧‧‧第一硬光罩層
215‧‧‧第二硬光罩層
220‧‧‧第三硬光罩層
225‧‧‧微影堆疊
230‧‧‧光學平坦化層
235‧‧‧SiON層
240‧‧‧底部抗反射塗佈層
245‧‧‧光阻劑層
250‧‧‧第一組線條
255‧‧‧第二組線條
260‧‧‧第三組線條
265‧‧‧間隙壁
270‧‧‧一組垂直間隙壁
325‧‧‧新的微影堆疊
525‧‧‧第二微影堆疊
630‧‧‧光學平坦化層
950‧‧‧一組氮化物線條
960‧‧‧連接氮化物線條
在本說明書總結上特別指出本發明的一或多個態樣，並在申請專利範圍內當成例示提出。從下列參考附圖的詳細說明中，將會瞭解本發明的上列與其他目的、特色和優點，其中：圖1根據本發明的一或多個態樣，說明用於形成中間半導體互連結構的方法之一個具體實施例；圖2A根據本發明的一或多個態樣，說明具有一介電層、一第一硬光罩層、一第二硬光罩層、一第三硬光罩層以及繪製第一組線條圖案的一微影堆疊之中間半導體互連結構的一個具體實施例俯視圖；圖2B根據本發明的一或多個態樣，說明圖2A中該結構的一橫截面高度等距三維視圖；圖3A根據本發明的一或多個態樣，說明在將第二組線條圖 案化之後之圖2A的該結構；圖3B根據本發明的一或多個態樣，說明圖3A中該結構的一橫截面高度等距三維視圖；圖4A根據本發明的一或多個態樣，說明在蝕刻該微影堆疊來在該第三硬光罩層內定義該第一和第二組線條之組合之後的圖3A之結構；圖4B根據本發明的一或多個態樣，說明圖4A中該結構的一橫截面高度等距三維視圖；圖5A根據本發明的一或多個態樣，說明在沉積一第二微影堆疊以及將第三組線條圖案化之後之圖4A的該結構；圖5B根據本發明的一或多個態樣，說明圖5A中該結構的一橫截面高度等距三維視圖；圖6A根據本發明的一或多個態樣，說明在蝕刻該第二微影堆疊來在該第三硬光罩層內定義該第三組線條，在該第三硬光罩層之上未蝕刻該第三組線條之處留下一OPL之後之圖5A的該結構；圖6B根據本發明的一或多個態樣，說明圖6A中該結構的一橫截面高度等距三維視圖；圖7A根據本發明的一或多個態樣，說明在該OPL以及該第三組線條內該第二硬光罩層之上沉積一間隙壁並蝕刻該間隙壁之後之圖6A的該結構；圖7B根據本發明的一或多個態樣，說明圖7A中該結構的一橫截面高度等距三維視圖；圖7C根據本發明的一或多個態樣，說明在蝕刻該間隙壁之後之圖7B的該結構；圖8A根據本發明的一或多個態樣，說明在移除該OPL之後之圖7C的該結構； 圖8B根據本發明的一或多個態樣，說明圖8A中該結構的一橫截面高度等距三維視圖；圖9A根據本發明的一或多個態樣，說明在使用該第三硬光罩層和該組垂直間隙壁當成一光罩來蝕刻該第二硬光罩層之後的圖8A之結構；圖9B根據本發明的一或多個態樣，說明圖9A中該結構的一橫截面高度等距三維視圖；圖10根據本發明的一或多個態樣，說明圖9A的該結構接著該裝置處理之後的擴大俯視圖，詳述該圖案化的結果；圖11根據本發明的一或多個態樣，說明用於排列在不同方向內一替代單元並具有一介電層、一第一硬光罩層、一第二硬光罩層、一第三硬光罩層以及繪製第一組線條圖案的一微影堆疊之中間半導體互連結構的一個具體實施例俯視圖；圖12根據本發明的一或多個態樣，說明在將第二組線條圖案化之後之圖11的該結構；圖13根據本發明的一或多個態樣，說明在蝕刻該微影堆疊來在該第三硬光罩層內定義該第一和第二組線條之組合之後的圖12之結構；圖14根據本發明的一或多個態樣，說明在沉積一第二微影堆疊以及將第三組線條圖案化之後之圖13的該結構；圖15根據本發明的一或多個態樣，說明在蝕刻該第二微影堆疊來在該第三硬光罩層內定義該第三組線條，在該第三硬光罩層之上未蝕刻該第三組線條之處留下一OPL之後之圖14的該結構；圖16根據本發明的一或多個態樣，說明在該OPL以及該第三組線條內該第二硬光罩層之上沉積一間隙壁並蝕刻該間隙壁之後之圖15的該結構； 圖17根據本發明的一或多個態樣，說明在移除該OPL之後之圖16的該結構；以及圖18根據本發明的一或多個態樣，說明在使用該第三硬光罩層和該組垂直間隙壁當成一光罩來蝕刻該第二硬光罩層之後的圖17之結構。
底下參考該等附圖內所例示該等非限制具體實施例，更詳細解釋本發明態樣及其特定特徵、優點和細節。已省略熟知的材料、製造工具、處理技術等等之說明，以免非必要地模糊本發明的焦點。然而應瞭解，指示本發明具體實施例的詳細說明和特定範例雖然僅僅是為了說明而給出，但並不受限於此。從本揭露當中，本技術領域具通常知識者將瞭解在本發明概念的精神及/或範疇內之許多替代、修改、增加及/或配置。另請注意，底下參考該等圖式(為了方面瞭解並未依照比例繪製)，其中在不同圖式內使用相同參考編號代表相同或類似組件。
一般來說，本文揭示提供超過上述優點的特定積體電路、現有的半導體裝置以及製程。有利的是，本文所揭示的該積體電路裝置製程提供給利用半雙向圖案化方法的獨特結構。
在一個態樣中，在如圖1內所示的一個具體實施例內，根據本發明一或多個態樣的一積體電路裝置形成處理可包括例如：獲得一中間半導體互連裝置，其具有一介電層、一第一硬光罩層、一第二硬光罩層、一第三硬光罩層以及一微影堆疊100；往一第一方向內將一第一組線條圖案化105；在該第一組線條之間往該第一方向將一第二組線條圖案化110；蝕刻該微影堆疊，在該第三硬光罩層內界定該第一組線條與該第二組線條的組合115；在該第二硬光罩層與該第三硬光罩層之上沉積一第二微影堆疊120；往一第二方向將與該第一組和第二組線條垂直的一第三組線條圖案化 125；蝕刻該第二微影堆疊來在該第三硬光罩層內界定該第三組線條，將一OPL留在未蝕刻該第三組線條的該第三硬光罩層之上130；在該第三組線條內該OPL之上以及該第二硬光罩層之上沉積一間隙壁135；蝕刻該間隙壁，留下襯在該第三組線條上的一組垂直間隙壁140；移除該OPL 145；以及使用該第三硬光罩層以及該組垂直間隙壁當成光罩來蝕刻該第二硬光罩層150。
圖2至圖10根據本發明的一或多個態樣，僅藉由範例，說明半導體裝置形成處理之一部分以及中間半導體結構之一部分的一個詳細具體實施例。請注意，這些圖並未依照比例繪製，以便幫助瞭解本發明，並且不同圖內使用相同參考編號來指示相同或類似元件。
圖2A顯示在中間半導體製造階段上，通常表示為200的一中間半導體裝置之一部分。在這些具體實施例內並如所示，裝置200可為一邏輯裝置，包括但不受限於一6T邏輯裝置或一7.5T邏輯裝置。裝置200可以根據已製造裝置200的設計，通過初始裝置處理步驟進行處理。例如：裝置200可包括例如一介電層205，其可包括具有介電常數(k)小於二氧化矽的任何材料。此層可當成一基材，或可沉積在一基材上(未顯示)。介電層205可包括任何介電材料，包括但不受限於任何無機介電材料、有機介電材料或這兩者的組合。合適的介電材料可包括摻碳二氧化矽材料、氟化矽酸鹽玻璃(FSG)、有機聚合物熱固性材料、碳氧化矽、SiCOH介電質、氟摻雜氧化矽、旋轉塗敷玻璃、倍半矽氧烷，包括氫倍半矽氧烷(HSQ)、甲基倍半矽氧烷(MSQ)和HSQ和MSQ的混合物或共聚物、基於苯並環丁烯(BCB)的聚合物介電質和任何含矽低k介電質。使用倍半矽氧烷化學物，具有SiCOH型組合物的旋轉塗敷低k膜之範例包括HOSPTM(Honeywell出品)、JSR 5109和5108(Japan Synthetic Rubber出品)、ZirkonTM(Shipley Microelectronics出品，此為Rohm and Haas的分公司)以及多孔低k(ELk)材料(Applied Materials出品)。碳摻雜二氧化矽材料或有機矽烷的範例包括 Black DiamondTM(Applied Materials出品)和CoralTM(Novellus出品)。HSQ材料的範例為FOxTM(Dow Corning出品)。在某些具體實施例內，介電材料包括基本上由碳、氧和氫構成的有機聚合物熱塑材料。此外，介電材料可以包括習知為SiLKTM(The Dow Chemical Company出品)的低k聚亞芳基醚聚合物材料和習知為FLARETM(Honeywell出品)的低k聚合物材料。
在另一個具體實施例內(未顯示)，裝置200的基材可為例如絕緣體上矽(silicon on insulator，簡稱SOI)基材(未顯示)。例如：該SOI基材可包括與該閘極結構對準的絕緣層(未顯示)，其可為與電晶體電絕緣的局部掩埋氧化物區域(BOX)或任何合適的材料。在某些具體實施例內，該裝置可為一積體電路(IC)的後段製程(back end of line，簡稱BEOL)部分的一部分。
仍舊參閱圖2A，介電層205之上可為一第一硬光罩層210，像是SacSiN、SiN、SiO2、SiON或其他光罩材料，其可在最終裝置200內露出。在此之上為一第二硬光罩層215，例如SiN、SiO2、SiON或氮化物材料，像是氮化鈦(TiN)，其通常與第一硬光罩層210不同。在此之上為一第三硬光罩層220，其可由上述任何硬光罩材料所構成。雖然說明三個硬光罩層，不過可使用任何數量的硬光罩層。在硬光罩層210、215和220之上為一微影堆疊225。微影堆疊225可包括多層，並且可根據用來圖案化與蝕刻裝置200的微影種類而改變。例如，微影堆疊225可包括一光學平坦化層(optical planarization layer，簡稱OPL)230、一SiON層235、一底部抗反射塗佈(bottom antireflective coating，簡稱BARC)層240以及一光阻劑層245。這些材料可改變，並且應瞭解本發明包括在本技術相關微影以及蝕刻技術內有用的層之任意變化與組合。
如圖2B內所描繪，可往一第一方向將一第一組線條250圖案化。如圖2B內所見，圖案化可包括將光阻劑層245暴露在一光線下，這將會移除第一組線條250形狀的光阻劑層245。
如圖3A內所描繪，為了例如在一互連裝置內建立更細的線條，可在同一微影堆疊225內或在新的微影堆疊325內製作一第二組線條255的圖案，如圖3B內所示。在與第一組線條250相同的第一方向內製作第二組線條255的圖案，該圖案介於第一組線條250之間，縮小兩組線條間之間隙。如圖3B內所描繪，在新增新的微影堆疊325之前，蝕刻該第一組線條至第三硬光罩層220；該新的微影堆疊325可包括與第一微影堆疊225相同的層與材料。
如圖4A內所描繪，微影堆疊225及/或325都經過圖案製作，來建立線條組合圖案。如圖4B內所描繪，可蝕刻該組合圖案，移除該等微影堆疊，以便定義第一組線條250和第二組線條255的組合至第三硬光罩層220。例如：當第二組線條255介於第一組線條250之間時，一旦在組合內蝕刻，則每一相鄰線條彼此相隔大約26nm。由於兩不同組線條250和255的圖案化與蝕刻，圖2至圖4內說明與例示的處理有時稱為LELE或曝光-刻蝕-曝光-刻蝕。在裝置200為一邏輯裝置的具體實施例內，第一組和第二組線條250/255可大約30nm寬。
如圖5A內所描繪，接在頭兩組線條組合的蝕刻之後，往一第二方向，例如與頭兩組線條250/255的方向垂直，將一第三組線條260圖案化。如圖5B內所描繪，為了製作第三組線條260的圖案，可在第二硬光罩層215之上沉積一第二微影堆疊525，其由第一組和第二組線條250/255的蝕刻來界定和露出，並且在第三硬光罩層220之上，此時由頭兩組線條250和255之間的間隙來界定。如圖5B內所見，這些線條與先前線條垂直，並且在與頭兩組線條類似的微影堆疊525(圖5A)之光阻劑層245內製作圖案。
如圖6A內所描繪，可往該第二方向提供第三組線條260。圖6B描繪可蝕刻第二微影堆疊525，在底下的第三硬光罩層220內界定第三組線條260，基本上導致一方格圖案結合第一組和第二組線條250/255， 但是留下一OPL 630，通常在蝕刻第二微影堆疊525之後留下，不過也可在蝕刻之後新增。在任意事件中，OPL 630應該只在蝕刻第三組線條260時未蝕刻的區域上。在裝置200為一邏輯裝置的具體實施例內，第三組線條260的每一線條可與一6T邏輯裝置相隔大約164nm，或與一7.5T邏輯裝置相隔大約226nm。第三組線條260可大約76nm寬。這些寬度為近似值，並且可包括+/-5nm。另外應該瞭解，這些值用於一特定邏輯裝置，但是可根據所要的邏輯裝置而改變。
如圖7A和圖7B內所描繪，一間隙壁265沉積在存在OPL 630之處上，以及第三組線條260內第二硬光罩層215之上。如圖7B內所見，間隙壁265形成於OPL 630的頂端表面上，並且襯墊第三組線條260的內壁與底部。間隙壁265可包括一氧化物光罩，例如SiO2。其可例如利用原子層沉積(atomic layer deposition，簡稱ALD)沉積，以便在所有表面上形成一平坦層。圖7C描繪在間隙壁265蝕刻之後的裝置200，其中利用蝕刻該間隙壁來形成一組垂直間隙壁270，有效移除間隙壁265的任何水平部分，就是第三組線條260底部上OPL 630和第二硬光罩層215之上的部分。由於在該已蝕刻的第三組線條260內使用間隙壁，因此可將圖6至圖7內例示的處理看待為一自對準圖案化(self-aligned patterning，簡稱SAP)。如此在某些具體實施例內，當前揭露事項的態樣包括LELE技術與SAP技術的創新組合，來形成全新結構。
如圖8A內所描繪，OPL 630已移除，留下平行的第一組和第二組線條250/255之組合圖案，其被垂直的第三組線條260斷開，並且平行於第三組線條260，就是該組垂直間隙壁270。圖8B顯示該組垂直間隙壁270的三維圖。
如圖9A和圖9B內所描繪，該第三硬光罩層留在所有組線條之間，並且該組垂直間隙壁270當成光罩用來蝕刻底下的第二硬光罩層215，以形成例示的該方格圖案。如此，圖9A和圖9B內例示的一裝置200 包括介電層205、第一硬光罩層210，其有部分會從剩餘第二硬光罩層215未覆蓋到的區域露出。例如：已經蝕刻剩餘的第二硬光罩層215來週期性形成一組氮化物線條950，留下圖2A和圖3A內的第一組和第二組線條250/255。另外從圖5A的第三組線條260形成一組連接氮化物線條960。
如圖10內所例示，在形成該等氮化物線條之後，運用已知的BEOL處理技術，使用該結果圖案來形成一單元。例如：使用該圖案當成硬光罩，再次蝕刻該結構並且用像是銅這類金屬填滿溝渠與貫穿孔，並且拋光來實現圖10內所見的結構。這展現出根據某些具體實施例在該等線條之間可能的間隔，來形成一雙向金屬線條組。例如：該組氮化物線條950大約15nm寬至大約35nm寬，在某些具體實施例內大約26nm寬。此寬度由上述微影步驟決定。該組連接氮化物線條大約10nm至大約30nm寬，在某些具體實施例內大約20nm寬，這由該間隙壁厚度所定義，並且方位為垂直方向，並且通常由於處理差異而小於該第一組線條的寬度。在裝置200包括一邏輯裝置的具體實施例內，該等氮化物線條通常均勻相隔大約30nm。通常分成兩組相鄰線條的該組連接氮化物線條960，與任何相鄰線條大約相隔36nm。該等線條組成一邏輯裝置單元、SRAM單元或其他受益於所例示方位的裝置之位元線。這些線條經過圖案製作，以便提高單元的M1電晶體之效率，如此可在操作所要邏輯單元或SRAM單元所需間隔上製作圖案。
圖10內例示某些範例距離。例如：a可大約20nm、b可大約36nm、c可大約8nm、d可大約60nm、e可大約12nm、f可大約30nm以及g可大約26nm，其中可包括正或負20%。應瞭解，圖10內例示的該圖案在例如邏輯裝置200內有用，但是根據所要的結構與功能，可製作成不同圖案並且具有不同間隔。例如：類似方法可用於牽涉到垂直方位的單元之具體實施例，如底下所說明。
圖11至圖18根據本發明的一或多個態樣，僅藉由範例，說 明半導體裝置形成處理之一部分以及中間半導體結構之一部分的一個替代具體實施例。請注意，這些圖並未依照比例繪製，以便幫助瞭解本發明，並且不同圖內使用相同參考編號來指示相同或類似元件。
圖11顯示在中間半導體製造階段上，通常表示為200的一中間半導體裝置一部分。在這些具體實施例以及所例示中，裝置200可為一SRAM單元或類似裝置。裝置200可以根據已製造裝置200的設計，通過初始裝置處理步驟進行處理。在圖11至圖18內，只顯示俯視圖，該堆疊剖面基本上類似於圖2至圖10內例示的具體實施例。因此，底下的參考編號代表相同材料。例如：裝置200可包括例如一介電層205，其可包括具有介電常數(k)小於二氧化矽的任何材料。此層可當成一基材，或可沉積在一基材上(未顯示)。
在另一個具體實施例內(未顯示)，裝置200的基材可為例如絕緣體上矽(SOI)基材(未顯示)。例如：該SOI基材可包括與該閘極結構對準的絕緣層(未顯示)，其可為與電晶體電絕緣的局部掩埋氧化物區域(BOX)或任何合適的材料。在某些具體實施例內，該裝置可為一積體電路(IC)的後段製程(BEOL)部分的一部分。
仍舊參閱圖11，介電層205可為一第一硬光罩層210，其可在最終裝置200內露出。在此上可為一第二硬光罩層215，例如氮化鈦(TiN)、一第三硬光罩層220以及一微影堆疊225。微影堆疊225可包括多層，並且可根據用來圖案化與蝕刻裝置200的微影堆疊種類而改變。例如，微影堆疊225可包括一OPL 230、一SiON層235、一BARC層240以及一光阻劑層245。這些材料可改變，並且應瞭解本發明包括在本技術相關之微影以及蝕刻技術內有用的層之任意變化與組合。
如圖11內所描繪，可往一第一方向將一第一組線條250圖案化。該圖案化可包括將光阻劑層245暴露在一光線下，這將會移除第一組線條250形狀的光阻劑層245。
如圖12內所描繪，為了例如在一互連裝置內建立更細的線條，可在同一微影堆疊225內或在新的微影堆疊325內製作一第二組線條255的圖案。在與第一組線條250相同的第一方向內製作第二組線條255的圖案，該圖案介於第一組線條250之間，縮小兩組線條間之間隙。
如圖13內所描繪，可蝕刻掉微影堆疊225及/或325，來定義第一組線條250和第二組線條255的組合。例如：當第二組線條255介於第一組線條250之間時，一旦在組合內蝕刻，則每一相鄰線條彼此相隔大約26nm。由於兩不同組線條250和255的圖案化與蝕刻，圖11至圖13內說明與例示的處理有時稱為LELE或曝光-刻蝕-曝光-刻蝕。在裝置200為一SRAM單元的具體實施例內，第一組和第二組線條250/255可大約64nm寬，並且通常垂直於如圖2至圖10內所描繪的一邏輯裝置之線條。
如圖14內所描繪，在蝕刻頭兩組線條的組合之後，可在第二硬光罩層215之上沉積一第二微影堆疊525，其由第一組和第二組線條250/255的蝕刻來界定和露出，並且在第三硬光罩層220之上，此時由頭兩組線條之間的間隙來界定。往一第二方向，例如與頭兩組線條250/255的方向垂直，將一第三組線條260圖案化。如圖14內所見，這些線條與先前線條垂直，並且在與頭兩組線條類似的光阻劑層內製作圖案。
如圖15內所描繪，可蝕刻第二微影堆疊525，在底下的第三硬光罩層220內界定第三組線條260，基本上導致一方格圖案結合第一組和第二組線條250/255(在俯視圖內並未顯示在該等層底下)，但是留下一OPL 630，通常在蝕刻第二微影堆疊525之後留下，不過也可在蝕刻之後新增。在任意事件中，OPL 630應該只在蝕刻第三組線條260時未蝕刻的區域上。在裝置200為一SRAM單元的具體實施例內，第三組線條260的每一線條都可大約36nm寬。第三組線條260可大約76nm寬。這些寬度為近似值，並且可包括+/-5nm。另外應該瞭解，這些值用於一特定SRAM單元，但是可根據所要的邏輯裝置而改變。
如圖16內所描繪，一間隙壁層265(未顯示)沉積在存在OPL 630之處上，以及第三組線條260內第二硬光罩層215之上，並且蝕刻來形成垂直間隙壁270。由於在該已蝕刻的第三組線條260內使用間隙壁，因此可將圖15至圖16內例示的處理看待為一自對準圖案化(SAP)。如此在某些具體實施例內，當前揭露事項的態樣包括LELE技術與SAP技術的創新組合，來形成全新結構。
如圖17內所描繪，OPL 630已移除，留下平行的第一組和第二組線條250/255之組合圖案，其被垂直的第三組線條260斷開，並且平行於第三組線條260，就是該組垂直間隙壁270。
如圖18內所描繪，該第三硬光罩層留在所有組線條之間，並且該組垂直間隙壁270當成光罩用來蝕刻底下的第二硬光罩層215，以形成例示的該方格圖案。如此，圖18內例示的一裝置200包括介電層205、第一硬光罩層210，其有部分會從剩餘第二硬光罩層215未覆蓋到的區域露出。例如：已經蝕刻剩餘的第二硬光罩層215來週期性形成一組氮化物線條950，留下圖11和圖12內的第一組和第二組線條250/255。另外從圖14的第三組線條260形成一組連接氮化物線條960。在某些具體實施例內，由於早先的圖案化，因此該組氮化物線條950大約是26nm寬，並且該組連接氮化物線條大約是20nm寬。在裝置200包括一SRAM單元的具體實施例內，該等氮化物線條通常均勻相隔大約64nm。通常分成兩組相鄰線條的連接氮化物線條960，與任何相鄰線條大約相隔36nm。應瞭解，圖18內例示的該圖案在例如SRAM單元200內有用，但是根據所要的結構與功能，可製作成不同圖案並且具有不同間隔。
如此使用上述具體實施例，在半雙向圖案化技術內結合LELE和SAP方法能夠有更受控制的圖案化。這可以減輕先前方法中的電源問題，並允許裝置200或裝置1800的部分之間更好的連接，或兩具體實施例的方法之組合。
此處所使用的術語僅為說明特定具體實施例之用，並非用於限制本發明。如此處所使用，除非該上下文有明確指示，否則該等單數形式「一」(a,an)和「該」(the)也包含該等複數形式。進一步理解，術語「包括(comprise)」(以及包括的任何形式，例如「包括(comprises)」和「包含(comprising)」)、「具有(have)」(以及具有的任何形式，例如「具有(has)」和「具有(having)」)，「包含(include)」(以及包含的任何形式，例如「包含(includes)」和「包含(including)」)以及「內含(contain)」(以及內含的任何形式，例如「內含(contains)」和「內含(containing)」)都是開放式連結動詞。結果，「包括」、「具有」、「包含」或「內含」一或多個步驟或元件的一方法或裝置具備這些一或多個步驟或元件，但不受限於只具備這些一或多個步驟或元件。同樣地，「包括」、「具有」、「包含」或「內含」一或多個特徵的一方法之步驟或一裝置之元件具備這些一或多個特徵，但不受限於只具備這些一或多個特徵。更進一步，以特定方式設置的一裝置或結構都以至少該方式設置，但也可用未列出的方式設置。
對應的結構、材料、動作以及所有裝置或步驟的同等項，加上以下申請專利範圍內的功能元件(若有)，都包含用來執行該功能結合特別主張的其他主張元件之任何結構、材料或動作。本發明的描述已經為了例示與描述的目的而呈現，但非要將本發明毫無遺漏地限制在所揭之形式中。在不脫離本發明之範疇與精神的前提下，本技術領域具通常知識者將瞭解許多修正例以及變化例。具體實施例經過選擇與說明來最佳闡述本發明內一或多個態樣之原理，並且以許多具體實施例讓其他精通此技術的人士對本發明有最佳瞭解，這些具體實施例都適合特定使用期待。
Claims (20)
- 一種形成半導體裝置的方法，包括：取得一中間半導體裝置，其具有一介電層、一第一硬光罩層、一第二硬光罩層、一第三硬光罩層以及一微影堆疊；往一第一方向內將一第一組線條圖案化；在該第一組線條之間往該第一方向將一第二組線條圖案化；蝕刻該微影堆疊，在該第三硬光罩層內界定該第一組線條與該第二組線條的組合；在該第二硬光罩層與該第三硬光罩層之上沉積一第二微影堆疊；往一第二方向將與該第一組和第二組線條垂直的一第三組線條圖案化；蝕刻該第二微影堆疊來在該第三硬光罩層內界定該第三組線條，將一光學平坦化層(OPL)留在未蝕刻該第三組線條的該第三硬光罩層之上；在該第三組線條內該OPL之上以及該第二硬光罩層之上沉積一間隙壁；蝕刻該間隙壁，留下襯在該第三組線條上的一組垂直間隙壁；移除該OPL；以及使用該第三硬光罩層以及該組垂直間隙壁當成光罩來蝕刻該第二硬光罩層。
- 如申請專利範圍第1項所述之方法，其中該等第一組與第二組線條的每一相鄰線條都大約相隔26nm。
- 如申請專利範圍第2項所述之方法，其中該中間半導體裝置包括一邏輯裝置。
- 如申請專利範圍第3項所述之方法，其中該等第一組和第二組線條大約30nm寬。
- 如申請專利範圍第4項所述之方法，其中該第三組線條的每一相鄰線條與一6T邏輯裝置相隔大約164nm，或與一7.5T邏輯裝置相隔大約226nm。
- 如申請專利範圍第5項所述之方法，其中該第三組線條大約76nm寬。
- 如申請專利範圍第2項所述之方法，其中該中間半導體裝置包括一SRAM單元。
- 如申請專利範圍第7項所述之方法，其中該等第一組和第二組線條大約64nm寬。
- 如申請專利範圍第8項所述之方法，其中該等第三組線條的每一相鄰線條都大約相隔36nm。
- 如申請專利範圍第9項所述之方法，其中該第三組線條大約76nm寬。
- 如申請專利範圍第1項所述之方法，其中該間隙壁包括一氧化物光罩。
- 如申請專利範圍第11項所述之方法，其中該氧化物光罩包括SiO2。
- 如申請專利範圍第12項所述之方法，其中該沉積包括原子層沉積。
- 如申請專利範圍第1項所述之方法，其中該第二硬光罩層包括TiN。
- 一種中間半導體裝置，其包括：一介電層；一第一硬光罩層；一組氮化物線條，其在一第一方向內的週期性寬度大約15nm至大約35nm；以及一組連接氮化物線條，其在一第二方向內的寬度大約10nm至大約30nm，其中該組連接氮化物線條的寬度小於該組氮化物線條的寬度。
- 如申請專利範圍第15項所述之裝置，其中該裝置包括一邏輯裝置並且該等氮化物線條相隔大約30nm。
- 如申請專利範圍第16項所述之裝置，其中該等連接氮化物線條與一相鄰連接氮化物線條相隔大約36nm。
- 如申請專利範圍第15項所述之裝置，其中該裝置包括一SRAM單元。
- 如申請專利範圍第18項所述之裝置，其中該等氮化物線條相隔大約64nm。
- 如申請專利範圍第19項所述之裝置，其中該等連接氮化物線條與一相鄰連接氮化物線條相隔大約36nm。
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| TWI754408B (zh) * | 2020-10-06 | 2022-02-01 | 華邦電子股份有限公司 | 半導體記憶體結構的形成方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120223418A1 (en) | 2011-02-28 | 2012-09-06 | Stowers Jason K | Solution processible hardmasks for high resolution lithography |
| US20150056800A1 (en) | 2013-08-20 | 2015-02-26 | Bencherki Mebarki | Self-aligned interconnects formed using substractive techniques |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6970373B2 (en) * | 2003-10-02 | 2005-11-29 | Intel Corporation | Method and apparatus for improving stability of a 6T CMOS SRAM cell |
| US20050208742A1 (en) * | 2004-03-17 | 2005-09-22 | International Business Machines Corporation | Oxidized tantalum nitride as an improved hardmask in dual-damascene processing |
| US7153780B2 (en) | 2004-03-24 | 2006-12-26 | Intel Corporation | Method and apparatus for self-aligned MOS patterning |
| KR100752661B1 (ko) * | 2005-04-09 | 2007-08-29 | 삼성전자주식회사 | 수직 방향의 게이트 전극을 갖는 전계효과 트랜지스터 및그 제조 방법 |
| US8415010B2 (en) * | 2008-10-20 | 2013-04-09 | Molecular Imprints, Inc. | Nano-imprint lithography stack with enhanced adhesion between silicon-containing and non-silicon containing layers |
| KR101926418B1 (ko) * | 2012-05-16 | 2018-12-10 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
| KR102069609B1 (ko) * | 2013-08-12 | 2020-01-23 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| US9818640B1 (en) * | 2016-09-21 | 2017-11-14 | Globalfoundries Inc. | Apparatus and method of forming self-aligned cuts in a non-mandrel line of an array of metal lines |
-
2016
- 2016-11-15 US US15/352,102 patent/US9748251B1/en active Active
-
2017
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- 2017-07-28 US US15/662,594 patent/US10229918B2/en active Active
- 2017-09-18 CN CN201710840745.2A patent/CN108074799B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120223418A1 (en) | 2011-02-28 | 2012-09-06 | Stowers Jason K | Solution processible hardmasks for high resolution lithography |
| US20150056800A1 (en) | 2013-08-20 | 2015-02-26 | Bencherki Mebarki | Self-aligned interconnects formed using substractive techniques |
Also Published As
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