JP4334589B2 - 半導体装置、およびその製造方法 - Google Patents

半導体装置、およびその製造方法 Download PDF

Info

Publication number
JP4334589B2
JP4334589B2 JP2007290071A JP2007290071A JP4334589B2 JP 4334589 B2 JP4334589 B2 JP 4334589B2 JP 2007290071 A JP2007290071 A JP 2007290071A JP 2007290071 A JP2007290071 A JP 2007290071A JP 4334589 B2 JP4334589 B2 JP 4334589B2
Authority
JP
Japan
Prior art keywords
metal ring
insulating film
interlayer insulating
wiring
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007290071A
Other languages
English (en)
Other versions
JP2008166726A (ja
Inventor
範昭 松永
直文 中村
義明 下岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2007290071A priority Critical patent/JP4334589B2/ja
Priority to US11/951,559 priority patent/US7786589B2/en
Publication of JP2008166726A publication Critical patent/JP2008166726A/ja
Application granted granted Critical
Publication of JP4334589B2 publication Critical patent/JP4334589B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329Insulating materials
    • H01L23/53295Stacked insulating layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76835Combinations of two or more different dielectric layers having a low dielectric constant
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222Capacitive arrangements or effects of, or between wiring layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、配線層にエアギャップを有する半導体装置、およびその製造方法に関する。
近年の半導体装置の微細化に伴い、配線層の配線間容量、特に同層の配線間容量が増大する傾向にある。配線間容量が増加すると、回路の寄生的な容量が増加するため、半導体装置の動作速度の低下に繋がる。この配線間容量を低減するために、配線間にエアギャップを設けたエアギャップ構造を有する半導体装置が知られている。
エアギャップ構造により配線間容量を低減し、且つエアギャップ構造に起因する配線の形状変化を抑えた半導体装置が提案されている(例えば、特許文献1参照)。
この特許文献1に係る半導体装置は、各配線層のエアギャップを介して配置された配線が、上下の層間絶縁膜に挟まれた構造を有し、各配線の形状変化を抑えることができる。
しかし、この特許文献1に係る半導体装置によると、配線の形状変化を抑えることができても、エアギャップを形成する領域を特定することができないため、半導体装置全体の機械的強度の低下を十分に抑えることができない。
特開平10−294316号公報
本発明の目的は、必要な領域にのみエアギャップを有し、エアギャップに起因する機械的強度の低下を抑える半導体装置、およびその製造方法を提供することにある。
本発明の一態様は、表面に半導体素子を有する半導体基板と、前記半導体基板上に、ビアを含む第1の層間絶縁膜および前記ビアと接続した配線を含む第2の層間絶縁膜が積層して形成された層間絶縁膜と、前記層間絶縁膜内に形成された、前記第2の層間絶縁膜内の閉ループ形状を有する配線を含む第1のメタルリングと、前記層間絶縁膜内の前記第1のメタルリングの内側の領域に形成された第2のメタルリングと、前記第2の層間絶縁膜内の前記第1のメタルリングの前記閉ループ形状を有する配線と前記第2のメタルリングの間の領域に形成されたエアギャップと、を有することを特徴とする半導体装置を提供する。
また、本発明の一態様は、表面に半導体素子を有する半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜内に第1のメタルリングおよび前記メタルリングの内側の領域に位置する第2のメタルリングを含む配線構造を形成する工程と、前記第1のメタルリングと前記第2のメタルリングの間の前記層間絶縁膜の少なくとも一部を、前記層間絶縁膜の上層に形成された絶縁膜を通して露出させる反応物排出孔を形成する工程と、前記第1のメタルリングと前記第2のメタルリングの間の前記層間絶縁膜をエッチングにより前記反応物排出孔を介して除去する工程と、を含むことを特徴とする半導体装置の製造方法を提供する。
本発明によれば、必要な領域にのみエアギャップを有し、エアギャップに起因する機械的強度の低下を抑える半導体装置、およびその製造方法を提供することができる。
〔第1の実施の形態〕
(半導体装置の構成)
図1は、本発明の第1の実施の形態に係る半導体装置の有する所定の配線層の平面図である。また、図2は、図1の破線A−Aにおける半導体装置の断面図である。
半導体装置10は、表面に半導体素子を有する半導体基板(図示しない)と、半導体基板上に積層された複数の配線層を有し、その複数の配線層のうち、配線層11cの平面図を図1に示し、配線層11a、11b、11c、11dの4層の断面図を図2に示す。なお、半導体装置10の有する配線層の層数は4層に限られない。
配線層11a、11b、11cは、第1の層間絶縁膜17と、第1の層間絶縁膜17上に形成された第2の層間絶縁膜18と、第2の層間絶縁膜18内に所定のレイアウトで形成された配線12と、第1の層間絶縁膜17内に形成された上下層の配線12同士を電気的に接続するビア21と、第2の層間絶縁膜18上に形成された第1のキャップ膜19と、配線12および第1のキャップ膜19の上面に形成された第2のキャップ膜20と、を有する。
第2の層間絶縁膜18は、ポリアリーレン、ベンゾオキサゾール等の有機絶縁材料からなる。
第1の層間絶縁膜17は、SiOC、SiO、SiOCH、SiOF等の第2の層間絶縁膜18とのエッチング選択比を大きく取ることのできる絶縁材料からなる。
配線12は、例えば、Cuからなる。また、配線12内の金属の隣接する層間絶縁膜への拡散を防ぐためのバリアメタル(図示しない)を表面に有する。
ビア21は、配線12と同じ材料からなり、バリアメタル(図示しない)を表面に有する。
第1のキャップ膜19は、SiO、SiC、SiOCH、SiOC等の絶縁材料からなり、配線12を形成する際のCMP(Chemical Mechanical Polishing)による平坦化処理のためのストッパや、後述するエアギャップ15上の層間絶縁膜の保持部材として用いられる。
第2のキャップ膜20は、SiC、SiN、SiCN等の絶縁材料からなり、配線12内の金属の上層の層間絶縁膜への拡散を防ぐ。なお、第2のキャップ膜20は、配線12の上面にのみ形成されるものであってもよい。
また、配線層11a、11b、11cには、メタルリング13が形成される。メタルリング13は、閉ループ形状を有する配線12、または配線12およびビア21により形成することができる(図2は、配線12およびビア21により構成されるメタルリング13を示す)。メタルリング13の閉ループ内では、第2の層間絶縁膜18が除去されてエアギャップ15が形成されている。これらのエアギャップ15が形成される領域をエアギャップ領域14、それ以外のエアギャップの形成されない領域を非エアギャップ領域16として、図1、2に示す。
配線層11dは、メタルリング13およびエアギャップ15を含まない配線層であり、配線層11a、11b、11cの第1および第2の層間絶縁膜17、18の代わりに第3の層間絶縁膜22を有する。その他の構成は配線層11a、11b、11cと同様である。
第3の層間絶縁膜22は、SiOC、SiO、SiOCH、SiOF等の絶縁材料からなる。第1の層間絶縁膜17と同じ材料を用いてもよい。
また、半導体装置10には、エアギャップ15を形成するための後述する反応物排出孔23を塞ぐための蓋材24が形成される。
蓋材24には、金属やセラミックペースト、モールド用樹脂、SiO膜、SiOC膜、有機膜を用いることができる。また、SiO膜、SiOC膜、有機膜等をその薬液(前駆体液)が塗布時に比較的高い粘性を有するSOD法、SOG法により形成したSOD(Spin on Dielectric)膜、SOG(Spin on glass)膜等を用いることができる。蓋材24は、反応物排出孔23の入り口を塞げばよく、その形状は図2に示したものに限られない。
(半導体装置の製造方法)
図3A(a)〜(b)、図3B(c)〜(d)は、本発明の第1の実施の形態に係る半導体装置の製造方法を表す断面図である。
まず、図3A(a)に示すように、図示しない半導体基板上に配線層11a、11b、11c、11dを形成する。配線層11a、11b、11cは、メタルリング13を含む。
次に、図3A(b)に示すように、リソグラフィ法とRIE(Reactive Ion Etching)等の異方性エッチングにより、メタルリング13に囲まれた領域に、配線層11aの第2の層間絶縁膜18が露出する深さまで反応物排出孔23を形成する。なお、後のエアギャップ15を形成する工程の効率を上げるため、複数の反応物排出孔23を形成してもよい。
また、配線層11a、11b、11c、11dの反応物排出孔23を形成する領域に、配線12およびビア14のパターンを利用して金属の柱を予め形成しておき、この金属の柱を例えば過酸化水素と塩酸を用いて除去することにより反応物排出孔23を形成してもよい。
次に、図3B(c)に示すように、反応物排出孔23を介して酸素、窒素、水素等のラジカルをエッチャントとして用いたダウンフロー型ケミカルドライエッチング等の等方性エッチングを施し、閉ループ形状のメタルリング13に囲まれた領域の第2の層間絶縁膜18を除去する。これにより、配線層11a、11b、11cにエアギャップ15が形成される。エッチングにより生じた反応物は、反応物排出孔23を介して排出される。なお、ウェットエッチングにより第2の層間絶縁膜18を除去した場合は、例えば、液体である反応物を加熱することにより気化させ、反応物排出孔23を介して排出する。
次に、図3B(d)に示すように、蓋材24を用いて反応物排出孔23を塞ぐ。蓋材24は、その薬液が塗布時にエアギャップ15にあまり流れ込まない程度の粘性を有するような方法を用いて形成する。
なお、蓋材24を配線層11dの第3の層間絶縁膜22と同じ材料から同時に形成してもよい。この場合、配線層11a、11b、11cを形成して、配線層11a、11b、11cにエアギャップ15を形成した後、配線層11dの第3の層間絶縁膜22を形成する。これにより、第3の層間絶縁膜22の材料が反応物排出孔23に入り込み、蓋材24となる。また、段差被覆性の低い成膜条件で第3の層間絶縁膜22を形成することにより、反応物排出孔23の入り口付近のみを塞ぐことができる。
(第1の実施の形態の効果)
本発明の第1の実施の形態によれば、エアギャップ15をメタルリング13に囲まれた領域にのみ形成し、エアギャップ領域14と非エアギャップ領域16を作り分けることができる。これにより、エアギャップ15の必要ない領域(配線間容量の低減を強く求めない領域)の機械的強度を保ち、半導体装置10全体の機械的強度の低下を抑えることができる。
なお、メタルリング13の内側の領域においては、配線12は閉ループ形状をとらないことが好ましい。閉ループ形状を有する配線12はメタルリングとして働き、その内側が外部と遮断されるため、エアギャップ15を形成するためには、閉ループ形状の内側に反応物排出孔23を別個に設けなければならないからである。
〔第2の実施の形態〕
本発明の第2の実施の形態は、半導体装置10の製造方法において第1の実施の形態と異なる。半導体装置10の構成等、第1の実施の形態と同様の点については説明を省略する。
図4(a)〜(e)は、本発明の第2の実施の形態に係る半導体装置の製造方法を示す断面図である。
まず、図4(a)に示すように、図示しない半導体基板上に第1の配線層11aを形成する。
次に、図4(b)に示すように、メタルリング13に囲まれた領域の第2の層間絶縁膜18上の第1および第2のキャップ膜19、20を除去して、反応物排出孔23を形成する。
次に、図4(c)に示すように、反応物排出孔23を介して等方性エッチングを施し、閉ループ形状のメタルリング13に囲まれた領域の第2の層間絶縁膜18を除去する。これにより、配線層11aにエアギャップ15が形成される。
次に、図4(d)に示すように、配線層11a上に配線層11bを形成する。
次に、図4(e)に示すように、配線層11aと同様に、配線層11bにエアギャップ15を形成する。その後、同様に配線層11b上にエアギャップ15を含む配線層11cを形成し、その上にエアギャップ15を含まない配線層11dを形成することで、半導体装置10を形成する。
(第2の実施の形態の効果)
本発明の第2の実施の形態によれば、1つの配線層を形成する毎にエアギャップ15を形成するため、反応物排出孔23が上層の配線層により塞がれ、蓋材24を用いる必要がない。
〔第3の実施の形態〕
本発明の第3の実施の形態は、配線12およびビア21からなる配線構造の構成において第1の実施の形態と異なる。他の部材の構成等、第1の実施の形態と同様の点については説明を省略する。
図5(a)〜(e)は、本発明の第3の実施の形態に係る配線およびビアの製造方法を示す断面図である。なお、図5(a)〜(e)においては、1つの配線12およびビア21の周辺を拡大して示すが、これらの配線12およびビア21の構成は、半導体装置10の任意の領域の配線12、ビア21およびメタルリング13の構成に適用することができる。
まず、図5(a)に示すように、第1のキャップ膜19および第2の層間絶縁膜18の配線12を形成する領域をエッチングにより除去し、配線溝25を形成する。
次に、図5(b)に示すように、SiO、SiOCH等の第2の層間絶縁膜18とのエッチング選択比を大きく取ることのできる絶縁材料(第1の層間絶縁膜17と同じ材料を用いてもよい)を配線溝25の内面に堆積させ、保護膜26を形成する。
次に、図5(c)に示すように、異方性エッチングにより、配線溝25の底面および第1のキャップ膜19の上面の保護膜26を除去する。
次に、図5(d)に示すように、Cu等を堆積させた後にCMP等による平坦化処理を行うことにより、配線溝25内に配線12を形成する。
次に、図5(e)に示すように、形成した配線12および第1のキャップ膜19の上に第2のキャップ膜20を形成した後、同様の方法で上層のビア21および配線12を形成する。
(第3の実施の形態の効果)
本発明の第3の実施の形態によれば、配線12およびビア21の側面に保護膜26が形成されるため、エアギャップ形成時やエアギャップ形成後における配線12およびビア21の酸化や、その他の化学変化に対する耐性が向上する。
〔第4の実施の形態〕
本発明の第4の実施の形態は、メタルリング13の内側に別のメタルリング13aが形成される点において第1の実施の形態と異なる。他の部材の構成等、第1の実施の形態と同様の点については説明を省略する。
図6は、本発明の第4の実施の形態に係る半導体装置の有する所定の配線層の平面図である。
図6に示すように、配線層のメタルリング13に囲まれた領域内に、他のメタルリング13aが形成されている。メタルリング13の内側でメタルリング13aの外側となる領域はエアギャップ領域14であり、反応物排出孔23を塞いだ蓋材24が設けられている。一方、メタルリング13aの内側は非エアギャップ領域16であり、エアギャップ15が存在しない。そのため、エアギャップ15による機械的強度の低下が生じない。
なお、メタルリング13aの内側には、配線12が形成されても、形成されなくてもよい。また、メタルリング13aの内側に、さらに別のメタルリングが形成されてもよい。
(第4の実施の形態の効果)
本発明の第4の実施の形態によれば、メタルリング13の内側の領域において配線間容量の低減の必要性の少ない領域が存在する等の場合、その領域にメタルリング13aを形成することにより、メタルリング13aをエアギャップ領域14の機械的強度を保持する柱として用いることができる。なお、機械的強度の保持にメタルリング13aを用いる場合、メタルダミーパターンを用いて機械的強度の保持を図る場合と比べて、メタル部分の面積が小さいため、特に上下の配線層の配線間における電気容量の増加を抑えることができる。
〔第5の実施の形態〕
本発明の第5の実施の形態は、任意の配線層の任意の領域にエアギャップを形成する点において第1の実施の形態と異なる。他の部材の構成等、第1の実施の形態と同様の点については説明を省略する。
(半導体装置の構成)
図7は、本発明の第5の実施の形態に係る半導体装置の有する所定の配線層の平面図である。また、図8は、図7の破線B−Bにおける半導体装置の断面図であり、図9は、図7の破線C−Cにおける半導体装置の断面図である。
図7に示す回路ブロック27a、27bの間で、高速な信号の送受信が行われる場合、回路ブロック27a、27bを繋ぐ配線12の配線間容量の低減が求められる。
図8に示すように、回路ブロック27a、27bを繋ぐ配線12は、主に配線層11aのメタルリング13の内側を通り、メタルリング13の形成されない配線層11cを通って、メタルリング13の外側にある回路ブロック27a、27bに接続される。そのため、配線層11aのメタルリング13の内側の領域にエアギャップ15が形成されている。一方、配線層11bには配線12が通る領域が少ないので、機械的強度を優先して、エアギャップ15がほとんど形成されていない。
また、図9に示すように、配線層11b、11cにおける反応物排出孔23を塞いだ蓋材24の周りには、メタルリング13bが形成されている。
なお、配線層11bのメタルリング13は無くてもよい。また、配線層11b、11cの第1および第2の層間絶縁膜17、18の代わりに第3の層間絶縁膜22を用いてもよい。
(半導体装置の製造方法)
図10A(a)〜(b)、図10B(c)〜(d)は、本発明の第5の実施の形態に係る半導体装置の製造方法を表す断面図である。図10A(a)〜(b)、図10B(c)〜(d)に示した断面は、図9に示した断面に対応する。
まず、図10A(a)に示すように、図示しない半導体基板上に配線層11a、11b、11cを形成する。メタルリング13は配線層11a、11bに含まれ、メタルリング13bは配線層11b、11cに含まれる。
次に、図10A(b)に示すように、異方性エッチングにより、メタルリング13bに囲まれた領域に、配線層11aの第2の層間絶縁膜18が露出する深さまで反応物排出孔23を形成する。
次に、図10B(c)に示すように、反応物排出孔23を介して等方性エッチングを施し、配線層11aにおけるメタルリング13に囲まれた領域、および配線層11b、11cにおけるメタルリング13bに囲まれた領域の第2の層間絶縁膜18を除去する。これにより、配線層11a、11b、11cにエアギャップ15が形成される。エッチングにより生じた反応物は、反応物排出孔23を介して排出される。なお、配線層11b、11cのメタルリング13bの大きさを変えることにより、配線層11b、11cに形成されるエアギャップ15の大きさを調節することができる。
次に、図10B(d)に示すように、蓋材24を用いて反応物排出孔23を塞ぐ。
(第5の実施の形態の効果)
本発明の第5の実施の形態によれば、メタルリング13bの内側に反応物排出孔23を形成することにより、配線層11b、11cにおいてメタルリング13bに囲まれた領域にのみエアギャップ15を形成することができる。これにより、任意の配線層の任意の領域にのみエアギャップ15を形成することができる。
なお、本実施の形態においては、回路ブロック27a、27bに繋がる配線12がメタルリング13の内側の領域から上層の配線層に引き出されるが、下層の配線層に引き出される構成であってもよい。
〔第6の実施の形態〕
本発明の第6の実施の形態は、配線12ではなく、回路ブロック27a、27bをエアギャップ領域14に備える点において第5の実施の形態と異なる。他の部材の構成等、第5の実施の形態と同様の点については説明を省略する。
図11は、本発明の第6の実施の形態に係る半導体装置の有する所定の配線層の平面図である。
図11に示すように、回路ブロック27a、27bがメタルリング13の内側のエアギャップ領域14に形成されている。また、回路ブロック27a、27bを繋ぐ配線12は、メタルリング13の内側の領域から下層の配線層に引き出され、その下層の配線層を通る。なお、回路ブロック27a、27bを繋ぐ配線12は、メタルリング13の内側の領域から上層の配線層に引き出される構成であってもよい。
(第6の実施の形態の効果)
本発明の第6の実施の形態によれば、回路ブロック27a、27bの配線間容量の低減を重視する場合、これを実現することができる。
〔第7の実施の形態〕
本発明の第7の実施の形態においては、上記各実施の形態における蓋材24の変形例について説明する。
図12は、本発明の第7の実施の形態に係る半導体装置の断面図である。図12に示した断面は、図2に示した第1の実施の形態にかかる半導体装置10の断面に対応する。また、図12は、反応物排出孔23付近を拡大して示してある。
蓋材28には、SOD膜、SOG膜等のように、その薬液が塗布時に高い粘性を有するような方法により形成した膜を用いることが好ましい。この場合、蓋材28を反応物排出孔23の深い位置まで埋め込まずに、図12に示すように、反応物排出孔23の開口部近傍のみを埋めるような形状に形成することができる。仮に、CVD(Chemical Vapor Deposition)法等の、薬液が塗布時にあまり高い粘性を有さないような方法により、蓋材28を反応物排出孔23の開口部近傍のみを埋めるような形状に形成しようとした場合、蓋材28が開口部を塞ぎきれず、さらにはエアギャップ15内に入り込むおそれがある。
なお、蓋材28の材料としては、SiO膜、SiOC膜、有機膜等を用いることができる。また、蓋材28の薬液の粘性は、溶媒の材料を選択すること等により調節することができる。
蓋材28がこのような反応物排出孔23の開口部近傍のみを埋めるような形状を有する場合、蓋材28を反応物排出孔23の深い位置まで埋め込む場合と比較して、エアギャップ15内に蓋材28が入り込んでエアギャップ15の体積を小さくするおそれが少なくなる。
また、SOD法、SOG法等のように、その薬液が塗布時に高い粘性を有するような方法により蓋材28を形成した場合、蓋材28の空孔径を分子サイズの比較的小さい水分が内部を通過できるような大きさにすることができる。この場合、半導体装置10を真空中で高温に保持することにより、各層間絶縁膜、エアギャップ15等に含まれる水分を反応物排出孔23、蓋材28を介して外部に排出することができる。そこで、蓋材28を反応物排出孔23の開口部近傍のみを埋めるような形状に形成に形成した場合、蓋材28を反応物排出孔23の深い位置まで埋め込む場合と比較して、水分が通過する蓋材28内部の距離が短いため、より効率的に水分を外部に排出することができる。各層間絶縁膜、エアギャップ15等に含まれる水分は、半導体装置10内における寄生容量の増加、エレクトロマイグレーション、ストレスマイグレーションの発生等の問題を引き起こすおそれがあるため、より多くの水分を外部に排出することが好ましい。なお、逆に、蓋材28の上層の絶縁膜を形成する際に用いる成膜ガスは、分子サイズが水分よりも大きいため、蓋材28を通過して内部に侵入するおそれは少ない。
また、蓋材28は、図12に示すようにフリンジ部28fを有してもよいし、有さなくてもよい。フリンジ部28fを有さない場合は、蓋材28の上面の高さが、配線層11dの第2のキャップ膜20の上面の高さとほぼ一致する。
図13(a)〜(d)は、本発明の第7の実施の形態に係る半導体装置の製造方法を表す断面図である。図13(a)〜(d)に示した断面は、図12に示した本実施の形態に係る半導体装置10の断面に対応し、蓋材28近傍を拡大したものである。
まず、図3B(c)に示した配線層11a、11b、11cにエアギャップ15を形成するまでの工程を、第1の実施の形態と同様に行う。
次に、図13(a)に示すように、SOD法等により、蓋材28を形成する。このとき、蓋材28は反応物排出孔23の開口部近傍を埋め、かつ第2のキャップ膜20上に堆積される。
次に、図13(b)に示すように、フォトリソグラフィ法等により、蓋材28上に所定のパターンを有するレジスト29を形成する。
次に、図13(c)に示すように、レジスト29をマスクとして、RIE等により蓋材28にエッチングを施し、レジスト29のパターンを転写する。
次に、図13(d)に示すように、レジスト29を除去した後、CVD法等により、蓋材28および第2のキャップ膜20上にSiOC等の絶縁材料からなる絶縁膜30を形成する。なお、絶縁膜30を形成する前に、半導体装置10を真空中で高温に保持することにより、各層間絶縁膜、エアギャップ15等に含まれる水分を反応物排出孔23、蓋材28を介して外部に排出してもよい。
なお、フリンジ28fを有さない蓋材28を形成する場合は、図13(a)に示した、SOD法、SOG法等により蓋材28を形成する工程を行った後、蓋材28に対して、RIEによる全面エッチバック、またはCMPによる平坦化を行う。RIEによる全面エッチバックを行う場合は、エッチング実施時間を調節することにより、第2のキャップ膜20の蓋材28に隣接する部分の上面が露出するまで蓋材28のエッチングを行い、蓋材28の上面の高さと第2のキャップ膜20の上面の高さがほぼ一致する用にする。一方、CMPによる平坦化を行う場合は、第2のキャップ膜20の上面をストッパとして用いて、蓋材28を平坦化する。
また、上記の蓋材28の製造方法の例は、蓋材28に比較的空孔率の大きい材料を用いた場合、物理的強度が弱まるおそれがあるため、蓋材28の必要のない部分をパターニングにより除去したものである。しかし、蓋材28の物理的強度に問題がない場合は、蓋材28のパターニングを行わずに、第2のキャップ膜20上に位置する部分を残したままでもよい。
また、蓋材28と絶縁膜30を一体に形成してもよい。この場合、図13(a)に示した、SOD法、SOG法等により蓋材28を形成する工程において、蓋材28を絶縁膜30の厚さの分だけ厚く形成する。蓋材28のパターニングは行わない。
また、反応物排出孔23が複数隣接して形成されている場合は、複数の反応物排出孔23の開口部近傍に共通して1つの蓋材28が設けられてもよい。
また、蓋材28の材料とレジスト29の材料のエッチング選択比が小さい場合には、蓋材28とレジスト29の間に、蓋材28およびレジスト29に対するエッチング選択比が大きい材料からなる付加膜31を形成してもよい。この付加膜31を用いる蓋材28の形成方法を図14(a)〜(d)に示す。
まず、図14(a)に示すように、図13(a)に示した、SOD法、SOG法等により蓋材28を形成する工程を行った後、CVD法等により、蓋材28上に付加膜31を形成する。
次に、図14(b)に示すように、フォトリソグラフィ法等により、付加膜31上に所定のパターンを有するレジスト29を形成する。
次に、図14(c)に示すように、レジスト29をマスクとして、RIE等により付加膜31にエッチングを施し、レジスト29のパターンを転写する。
次に、図14(d)に示すように、付加膜31をマスクとして、RIE等により蓋材28にエッチングを施し、付加膜31のパターンを転写した後、付加膜31および第2のキャップ膜20上に絶縁膜30を形成する。なお、レジスト29は蓋材28をパターニングする前または後に除去する。また、絶縁膜30を形成する前に、付加膜31を除去してもよい。
(第7の実施の形態の効果)
本発明の第7の実施の形態によれば、蓋材28をSOD法、SOG法等の薬液が塗布時に高い粘性を有するような方法で形成することにより、反応物排出孔23の開口部近傍のみを埋めるような形状に形成することができる。これにより、エアギャップ15内に蓋材28が入り込むことを抑え、各層間絶縁膜、エアギャップ15等に含まれる水分をより効率的に外部に排出することができる。
〔他の実施の形態〕
なお、上記各実施例は一実施例に過ぎず、本発明はこれらに限定されずに、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
例えば、第1の層間絶縁膜17にSiC膜、第2の層間絶縁膜18にSiO膜を用いることができる。この場合、第2の層間絶縁膜18のエッチングに用いるエッチャントとして、フッ酸、フッ化アンモニウム等を用いることができる。
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。例えば、第2の実施の形態に係る半導体装置10の製造方法、第3の実施の形態に係る配線12およびビア21の構成は、他の実施の形態に係る半導体装置10に適用することができる。
本発明の第1の実施の形態に係る半導体装置の有する所定の配線層の平面図である。 本発明の第1の実施の形態に係る半導体装置の図1の破線A−Aにおける断面図である。 (a)〜(b)は、本発明の第1の実施の形態に係る半導体装置の製造方法を表す断面図である。 (c)〜(d)は、本発明の第1の実施の形態に係る半導体装置の製造方法を表す断面図である。 (a)〜(e)は、本発明の第2の実施の形態に係る半導体装置の製造方法を示す断面図である。 (a)〜(e)は、本発明の第3の実施の形態に係る配線およびビアの製造方法を示す断面図である。 本発明の第4の実施の形態に係る半導体装置の有する所定の配線層の平面図である。 本発明の第5の実施の形態に係る半導体装置の有する所定の配線層の平面図である。 本発明の第5の実施の形態に係る半導体装置の図7の破線B−Bにおける断面図である。 本発明の第5の実施の形態に係る半導体装置の図7の破線C−Cにおける断面図である。 (a)〜(b)は、本発明の第5の実施の形態に係る半導体装置の製造方法を表す断面図である。 (c)〜(d)は、本発明の第5の実施の形態に係る半導体装置の製造方法を表す断面図である。 本発明の第6の実施の形態に係る半導体装置の有する所定の配線層の平面図である。 本発明の第7の実施の形態に係る半導体装置の断面図である。 (a)〜(d)は、本発明の第7の実施の形態に係る半導体装置の製造方法を表す断面図である。 (a)〜(d)は、本発明の第7の実施の形態に係る半導体装置の他の製造方法を表す断面図である。
符号の説明
10 半導体装置。 12 配線。 13、13a、13b メタルリング。 15 エアギャップ。 17 第1の層間絶縁膜。 18 第2の層間絶縁膜。 21 ビア。 23 反応物排出孔。 27a、27b 回路ブロック。 28 蓋材。

Claims (4)

  1. 表面に半導体素子を有する半導体基板と、
    前記半導体基板上に、ビアを含む第1の層間絶縁膜および前記ビアと接続した配線を含む第2の層間絶縁膜が積層して形成された層間絶縁膜と、
    前記層間絶縁膜内に形成された、前記第2の層間絶縁膜内の閉ループ形状を有する配線を含む第1のメタルリングと、
    前記層間絶縁膜内の前記第1のメタルリングの内側の領域に形成された第2のメタルリングと、
    前記第2の層間絶縁膜内の前記第1のメタルリングの前記閉ループ形状を有する配線と前記第2のメタルリングの間の領域に形成されたエアギャップと、
    を有することを特徴とする半導体装置。
  2. 前記層間絶縁膜内の前記第1のメタルリングと前記第2のメタルリングの間の領域に形成された配線は、前記層間絶縁膜の上層または下層の前記第1のメタルリングを含まない他の層間絶縁膜内に形成された配線を介して、前記第1のメタルリングの外側の領域に形成された回路に接続される、
    ことを特徴とする請求項1に記載の半導体装置。
  3. 表面に半導体素子を有する半導体基板上に層間絶縁膜を形成する工程と、
    前記層間絶縁膜内に第1のメタルリングおよび前記メタルリングの内側の領域に位置する第2のメタルリングを含む配線構造を形成する工程と、
    前記第1のメタルリングと前記第2のメタルリングの間の前記層間絶縁膜の少なくとも一部を、前記層間絶縁膜の上層に形成された絶縁膜を通して露出させる反応物排出孔を形成する工程と、
    前記第1のメタルリングと前記第2のメタルリングの間の前記層間絶縁膜をエッチングにより前記反応物排出孔を介して除去する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  4. 前記第1のメタルリングと前記第2のメタルリングの間の前記層間絶縁膜を除去する工程の後、前記反応物排出孔の少なくとも開口部近傍を埋めるように蓋材を形成する工程と、
    を含むことを特徴とする請求項に記載の半導体装置の製造方法。
JP2007290071A 2006-12-06 2007-11-07 半導体装置、およびその製造方法 Expired - Fee Related JP4334589B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2007290071A JP4334589B2 (ja) 2006-12-06 2007-11-07 半導体装置、およびその製造方法
US11/951,559 US7786589B2 (en) 2006-12-06 2007-12-06 Semiconductor device and method for manufacturing semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006329891 2006-12-06
JP2007290071A JP4334589B2 (ja) 2006-12-06 2007-11-07 半導体装置、およびその製造方法

Publications (2)

Publication Number Publication Date
JP2008166726A JP2008166726A (ja) 2008-07-17
JP4334589B2 true JP4334589B2 (ja) 2009-09-30

Family

ID=39695729

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007290071A Expired - Fee Related JP4334589B2 (ja) 2006-12-06 2007-11-07 半導体装置、およびその製造方法

Country Status (2)

Country Link
US (1) US7786589B2 (ja)
JP (1) JP4334589B2 (ja)

Families Citing this family (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5213013B2 (ja) * 2007-07-04 2013-06-19 次世代半導体材料技術研究組合 半導体装置
JP4929254B2 (ja) * 2008-09-02 2012-05-09 株式会社東芝 半導体装置の製造方法
JP4922370B2 (ja) 2009-09-07 2012-04-25 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP4929332B2 (ja) * 2009-09-24 2012-05-09 株式会社東芝 電子部品の製造方法
JP2011171393A (ja) * 2010-02-16 2011-09-01 Toshiba Corp 不揮発性記憶装置
US8456009B2 (en) * 2010-02-18 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure having an air-gap region and a method of manufacturing the same
US9570678B1 (en) 2010-06-08 2017-02-14 Crossbar, Inc. Resistive RAM with preferental filament formation region and methods
US9601692B1 (en) 2010-07-13 2017-03-21 Crossbar, Inc. Hetero-switching layer in a RRAM device and method
US8946046B1 (en) 2012-05-02 2015-02-03 Crossbar, Inc. Guided path for forming a conductive filament in RRAM
US9012307B2 (en) 2010-07-13 2015-04-21 Crossbar, Inc. Two terminal resistive switching device structure and method of fabricating
WO2011156787A2 (en) 2010-06-11 2011-12-15 Crossbar, Inc. Pillar structure for memory device and method
US8441835B2 (en) 2010-06-11 2013-05-14 Crossbar, Inc. Interface control for improved switching in RRAM
US8374018B2 (en) 2010-07-09 2013-02-12 Crossbar, Inc. Resistive memory using SiGe material
US8168506B2 (en) 2010-07-13 2012-05-01 Crossbar, Inc. On/off ratio for non-volatile memory device and method
US8569172B1 (en) 2012-08-14 2013-10-29 Crossbar, Inc. Noble metal/non-noble metal electrode for RRAM applications
US8947908B2 (en) 2010-11-04 2015-02-03 Crossbar, Inc. Hetero-switching layer in a RRAM device and method
US8884261B2 (en) 2010-08-23 2014-11-11 Crossbar, Inc. Device switching using layered device structure
US8467227B1 (en) 2010-11-04 2013-06-18 Crossbar, Inc. Hetero resistive switching material layer in RRAM device and method
US8404553B2 (en) 2010-08-23 2013-03-26 Crossbar, Inc. Disturb-resistant non-volatile memory device and method
US8889521B1 (en) 2012-09-14 2014-11-18 Crossbar, Inc. Method for silver deposition for a non-volatile memory device
US8492195B2 (en) 2010-08-23 2013-07-23 Crossbar, Inc. Method for forming stackable non-volatile resistive switching memory devices
US8841196B1 (en) 2010-09-29 2014-09-23 Crossbar, Inc. Selective deposition of silver for non-volatile memory device fabrication
US9401475B1 (en) 2010-08-23 2016-07-26 Crossbar, Inc. Method for silver deposition for a non-volatile memory device
JP2012059966A (ja) * 2010-09-09 2012-03-22 Toshiba Corp 半導体記憶装置及びその製造方法
US8558212B2 (en) 2010-09-29 2013-10-15 Crossbar, Inc. Conductive path in switching material in a resistive random access memory device and control
US8391049B2 (en) 2010-09-29 2013-03-05 Crossbar, Inc. Resistor structure for a non-volatile memory device and method
US8187945B2 (en) 2010-10-27 2012-05-29 Crossbar, Inc. Method for obtaining smooth, continuous silver film
USRE46335E1 (en) 2010-11-04 2017-03-07 Crossbar, Inc. Switching device having a non-linear element
US8502185B2 (en) 2011-05-31 2013-08-06 Crossbar, Inc. Switching device having a non-linear element
US8258020B2 (en) * 2010-11-04 2012-09-04 Crossbar Inc. Interconnects for stacked non-volatile memory device and method
US8088688B1 (en) 2010-11-05 2012-01-03 Crossbar, Inc. p+ polysilicon material on aluminum for non-volatile memory device and method
US8930174B2 (en) 2010-12-28 2015-01-06 Crossbar, Inc. Modeling technique for resistive random access memory (RRAM) cells
US8815696B1 (en) 2010-12-31 2014-08-26 Crossbar, Inc. Disturb-resistant non-volatile memory device using via-fill and etchback technique
US8791010B1 (en) 2010-12-31 2014-07-29 Crossbar, Inc. Silver interconnects for stacked non-volatile memory device and method
US9153623B1 (en) 2010-12-31 2015-10-06 Crossbar, Inc. Thin film transistor steering element for a non-volatile memory device
US8450710B2 (en) 2011-05-27 2013-05-28 Crossbar, Inc. Low temperature p+ silicon junction material for a non-volatile memory device
US9620206B2 (en) 2011-05-31 2017-04-11 Crossbar, Inc. Memory array architecture with two-terminal memory cells
US8394670B2 (en) 2011-05-31 2013-03-12 Crossbar, Inc. Vertical diodes for non-volatile memory device
US8619459B1 (en) 2011-06-23 2013-12-31 Crossbar, Inc. High operating speed resistive random access memory
US9627443B2 (en) 2011-06-30 2017-04-18 Crossbar, Inc. Three-dimensional oblique two-terminal memory with enhanced electric field
US8659929B2 (en) 2011-06-30 2014-02-25 Crossbar, Inc. Amorphous silicon RRAM with non-linear device and operation
US8946669B1 (en) 2012-04-05 2015-02-03 Crossbar, Inc. Resistive memory device and fabrication methods
US9564587B1 (en) 2011-06-30 2017-02-07 Crossbar, Inc. Three-dimensional two-terminal memory with enhanced electric field and segmented interconnects
US9166163B2 (en) 2011-06-30 2015-10-20 Crossbar, Inc. Sub-oxide interface layer for two-terminal memory
CN103828047A (zh) 2011-07-22 2014-05-28 科洛斯巴股份有限公司 用于非易失性存储器装置的p+硅锗材料的种子层及方法
US9729155B2 (en) 2011-07-29 2017-08-08 Crossbar, Inc. Field programmable gate array utilizing two-terminal non-volatile memory
US10056907B1 (en) 2011-07-29 2018-08-21 Crossbar, Inc. Field programmable gate array utilizing two-terminal non-volatile memory
US8674724B2 (en) 2011-07-29 2014-03-18 Crossbar, Inc. Field programmable gate array utilizing two-terminal non-volatile memory
US8716098B1 (en) 2012-03-09 2014-05-06 Crossbar, Inc. Selective removal method and structure of silver in resistive switching device for a non-volatile memory device
US9087576B1 (en) 2012-03-29 2015-07-21 Crossbar, Inc. Low temperature fabrication method for a three-dimensional memory device and structure
US9685608B2 (en) 2012-04-13 2017-06-20 Crossbar, Inc. Reduced diffusion in metal electrode for two-terminal memory
US8946667B1 (en) 2012-04-13 2015-02-03 Crossbar, Inc. Barrier structure for a silver based RRAM and method
US8658476B1 (en) 2012-04-20 2014-02-25 Crossbar, Inc. Low temperature P+ polycrystalline silicon material for non-volatile memory device
US8796658B1 (en) 2012-05-07 2014-08-05 Crossbar, Inc. Filamentary based non-volatile resistive memory device and method
US8765566B2 (en) 2012-05-10 2014-07-01 Crossbar, Inc. Line and space architecture for a non-volatile memory device
US9070859B1 (en) 2012-05-25 2015-06-30 Crossbar, Inc. Low temperature deposition method for polycrystalline silicon material for a non-volatile memory device
US8883603B1 (en) 2012-08-01 2014-11-11 Crossbar, Inc. Silver deposition method for a non-volatile memory device
US9583701B1 (en) 2012-08-14 2017-02-28 Crossbar, Inc. Methods for fabricating resistive memory device switching material using ion implantation
US10096653B2 (en) 2012-08-14 2018-10-09 Crossbar, Inc. Monolithically integrated resistive memory using integrated-circuit foundry compatible processes
US8946673B1 (en) 2012-08-24 2015-02-03 Crossbar, Inc. Resistive switching device structure with improved data retention for non-volatile memory device and method
US8796102B1 (en) 2012-08-29 2014-08-05 Crossbar, Inc. Device structure for a RRAM and method
US9312483B2 (en) 2012-09-24 2016-04-12 Crossbar, Inc. Electrode structure for a non-volatile memory device and method
US9576616B2 (en) 2012-10-10 2017-02-21 Crossbar, Inc. Non-volatile memory with overwrite capability and low write amplification
US11068620B2 (en) 2012-11-09 2021-07-20 Crossbar, Inc. Secure circuit integrated with memory layer
US8982647B2 (en) 2012-11-14 2015-03-17 Crossbar, Inc. Resistive random access memory equalization and sensing
US9412790B1 (en) 2012-12-04 2016-08-09 Crossbar, Inc. Scalable RRAM device architecture for a non-volatile memory device and method
US9406379B2 (en) 2013-01-03 2016-08-02 Crossbar, Inc. Resistive random access memory with non-linear current-voltage relationship
US9112145B1 (en) 2013-01-31 2015-08-18 Crossbar, Inc. Rectified switching of two-terminal memory via real time filament formation
US9324942B1 (en) 2013-01-31 2016-04-26 Crossbar, Inc. Resistive memory cell with solid state diode
US8934280B1 (en) 2013-02-06 2015-01-13 Crossbar, Inc. Capacitive discharge programming for two-terminal memory cells
US9318607B2 (en) 2013-07-12 2016-04-19 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US10290801B2 (en) 2014-02-07 2019-05-14 Crossbar, Inc. Scalable silicon based resistive memory device

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4441898C1 (de) 1994-11-24 1996-04-04 Siemens Ag Verfahren zur Herstellung eines Halbleiterbauelementes
JPH08306775A (ja) 1995-05-01 1996-11-22 Hitachi Ltd 半導体装置及びその製造方法
JP2962272B2 (ja) 1997-04-18 1999-10-12 日本電気株式会社 半導体装置の製造方法
JP3501937B2 (ja) * 1998-01-30 2004-03-02 富士通株式会社 半導体装置の製造方法
JP2001217312A (ja) 2000-02-07 2001-08-10 Sony Corp 半導体装置およびその製造方法
US6645873B2 (en) 2000-06-21 2003-11-11 Asm Japan K.K. Method for manufacturing a semiconductor device
JP4436989B2 (ja) 2001-05-23 2010-03-24 パナソニック株式会社 半導体装置の製造方法
JP2003273210A (ja) 2002-03-12 2003-09-26 Fujitsu Ltd 半導体装置及びその製造方法
US6747340B2 (en) * 2002-03-15 2004-06-08 Memx, Inc. Multi-level shielded multi-conductor interconnect bus for MEMS
US7042095B2 (en) * 2002-03-29 2006-05-09 Renesas Technology Corp. Semiconductor device including an interconnect having copper as a main component
JP4068868B2 (ja) 2002-03-29 2008-03-26 株式会社ルネサステクノロジ 半導体装置の製造方法
JP4619705B2 (ja) 2004-01-15 2011-01-26 株式会社東芝 半導体装置
JP2006019401A (ja) 2004-06-30 2006-01-19 Renesas Technology Corp 半導体装置及びその製造方法
US7977795B2 (en) 2006-01-05 2011-07-12 Kabushiki Kaisha Toshiba Semiconductor device, method of fabricating the same, and pattern generating method

Also Published As

Publication number Publication date
US20080296775A1 (en) 2008-12-04
JP2008166726A (ja) 2008-07-17
US7786589B2 (en) 2010-08-31

Similar Documents

Publication Publication Date Title
JP4334589B2 (ja) 半導体装置、およびその製造方法
US7662722B2 (en) Air gap under on-chip passive device
KR101476544B1 (ko) 개선된 비아 랜딩 프로파일을 위한 신규한 패터닝 방법
US7396757B2 (en) Interconnect structure with dielectric air gaps
US7094689B2 (en) Air gap interconnect structure and method thereof
US10020259B2 (en) Copper etching integration scheme
US8728936B1 (en) Copper etching integration scheme
JP2012038961A (ja) 半導体装置及び半導体装置の製造方法
JP2007019508A (ja) 相互接続配線内における複数のエアギャップの横方向分布の制御
US7436009B2 (en) Via structures and trench structures and dual damascene structures
KR100833201B1 (ko) 콘택 플러그 및 배선 라인 일체형 구조의 미세 패턴을가지는 반도체 소자 및 그 제조 방법
JP2007059434A (ja) 半導体装置の製造方法
JP4052950B2 (ja) 半導体装置の製造方法
US7781301B2 (en) Method of fabricating semiconductor device
US20110312152A1 (en) Methods of Fabricating Integrated Circuit Devices Using Selective Etching Techniques that Account for Etching Distance Variations
KR102014197B1 (ko) 반도체 장치 및 이의 형성 방법
KR20030093912A (ko) 다층 배선 구조를 갖는 반도체 장치 및 그 제조 방법
JP3762732B2 (ja) 半導体装置の製造方法
US6229195B1 (en) Semiconductor device with air gaps between interconnections
JP5303139B2 (ja) 半導体装置及びその製造方法
JP2004296802A (ja) 半導体装置およびその製造方法
JP2008300385A (ja) 配線構造およびその製造方法
JP2006019379A (ja) 半導体装置及びその製造方法
KR100400035B1 (ko) 균일한 접촉 저항을 갖는 콘택을 구비한 반도체 소자 및그의 제조방법
JP2008041783A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090219

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090303

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090430

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090602

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090623

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120703

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120703

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130703

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees