CN108074799A - 使用半双向图案化形成半导体器件的方法 - Google Patents

使用半双向图案化形成半导体器件的方法 Download PDF

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Abstract

提供了使用半双向图案化制造集成电路器件的器件和方法。一种方法例如包括：获得具有电介质层、第一硬掩模层、第二硬掩模层、第三硬掩模层和光刻叠层的中间半导体器件；图案化第一组线；在第一组线之间图案化第二组线；蚀刻以限定第一组和第二组线的组合；沉积第二光刻叠层；沿垂直于第一和第二组线的方向图案化第三组线；蚀刻以限定第三组线，留下OPL；在OPL上沉积间隔物；蚀刻间隔物，留下垂直间隔物组；以及使用第三硬掩模层和垂直间隔物组作为掩模蚀刻第二硬掩模层。

Description

使用半双向图案化形成半导体器件的方法
技术领域
本发明涉及制造半导体器件的方法，更具体地，涉及使用具有临界间隔控制的半双向图案化的方法。
背景技术
对于节点(尤其是在7nm节点)的64纳米(nm)及以下的间距，节点的自对准双重图案化(SADP)存在挑战。例如，由于连接能力，功率轨道(rail)变为挑战，例如，金属1、2和3区域对于金属取向需要更多的方向性，最终像“订书钉(staple)”而不是传统的“轨道”。有限的图案变化不允许适当的节点的间隔和图案化来控制端部结构。
因此，可能需要开发使用半双向图案化制造节点的方法。
发明内容
通过在一方面提供一种方法来克服现有技术的缺点并且提供其它优点，此方法例如包括：获得具有电介质层、第一硬掩模层、第二硬掩模层、第三硬掩模层和光刻叠层的中间半导体器件；沿第一方向图案化第一组线；在所述第一组线之间沿所述第一方向图案化第二组线；蚀刻所述光刻叠层以限定所述第三硬掩模层中的所述第一和第二组线的组合；在所述第二硬掩模层和所述第三硬掩模层上沉积第二光刻叠层；沿垂直于所述第一和第二组线的第二方向图案化第三组线；蚀刻限定所述第三硬掩模层中的所述第三组线的所述第二光刻叠层，在其中所述第三组线未被蚀刻的所述第三硬掩模层上方留下光学平坦化层(OPL)；在所述OPL和所述第三组线中的所述第二硬掩模层之上沉积间隔物；蚀刻所述间隔物，留下衬在所述第三组线上的垂直间隔物组；去除所述OPL；以及使用所述第三硬掩模层和所述垂直间隔物组作为掩模蚀刻所述第二硬掩模层。
在另一方面，提供一种中间半导体器件，其例如包括：电介质层；第一硬掩模层；氮化物线组，其在第一方向上具有周期性，约15nm到约35nm宽；以及连接氮化物线组，其在第二方向上，约10nm到约30nm宽，其中所述连接氮化物线组的宽度小于所述氮化物线组的宽度。
附图说明
本发明的一个或多个方面作为说明书结尾处的权利要求中的示例而被特别指出并且明确地要求保护。当结合附图阅读以下详细描述时，本发明的前述及其它目的、特征和优点是显而易见的，其中：
图1示出了根据本发明的一个或多个方面的用于形成中间半导体互连结构的方法的一个实施例；
图2A示出了根据本发明的一个或多个方面的具有电介质层、第一硬掩模层、第二硬掩模层、第三硬掩模层以及具有图案化的第一组线的光刻叠层的中间半导体互连结构的一个实施例的俯视图；
图2B示出了根据本发明的一个或多个方面的图2A的结构的横截面立体等距三维图；
图3A示出了根据本发明的一个或多个方面的在图案化第二组线之后的图2A的结构；
图3B示出了根据本发明的一个或多个方面的图3A的结构的横截面立体等距三维图；
图4A示出了根据本发明的一个或多个方面的在蚀刻光刻叠层以限定第三硬掩模层中的第一和第二组线的组合之后的图3A的结构；
图4B示出了根据本发明的一个或多个方面的图4A的结构的横截面立体等距三维图；
图5A示出了根据本发明的一个或多个方面的在沉积第二光刻叠层并图案化第三组线之后的图4A的结构；
图5B示出了根据本发明的一个或多个方面的图5A的结构的横截面立体等距三维图；
图6A示出了根据本发明的一个或多个方面的在蚀刻第二光刻叠层以限定第三硬掩模层中的第三组线，在其中第三组线未被蚀刻的第三硬掩模层上方留下OPL之后的图5A的结构；
图6B示出了根据本发明的一个或多个方面的图6A的结构的横截面立体等距三维图；
图7A示出了根据本发明的一个或多个方面的在OPL和第三组线中的第二硬掩模层上沉积间隔物并蚀刻该间隔物，留下垂直间隔物组之后的图6A的结构；
图7B示出了根据本发明的一个或多个方面的图7A的结构的横截面立体等距三维图；
图7C示出了根据本发明的一个或多个方面的在蚀刻间隔物之后的图7B的结构；
图8A示出了根据本发明的一个或多个方面的在去除OPL之后的图7C的结构；
图8B示出了根据本发明的一个或多个方面的图8A的结构的横截面立体等距三维图；
图9A示出了根据本发明的一个或多个方面的在使用第三硬掩模层和垂直间隔物组作为掩模蚀刻第二硬掩模层之后的图8A的结构；
图9B示出了根据本发明的一个或多个方面的图9A的结构的横截面立体等距三维图；
图10示出了根据本发明的一个或多个方面的在处理器件之后的图9A的结构的展开俯视图，其中详细描述了图案化的结果；
图11示出了根据本发明的一个或多个方面的用于在不同方向上取向的具有电介质层、第一硬掩模层、第二硬掩模层、第三硬掩模层以及具有图案化的第一组线的光刻叠层的替代单元的中间半导体互连结构的一个实施例的俯视图；
图12示出了根据本发明的一个或多个方面的在图案化第二组线之后的图11的结构；
图13示出了根据本发明的一个或多个方面的在蚀刻光刻叠层以限定第三硬掩模层中的第一和第二组线的组合之后的图12的结构；
图14示出了根据本发明的一个或多个方面的在沉积第二光刻叠层以及图案化第三组线之后的图13的结构；
图15示出了根据本发明的一个或多个方面的在蚀刻第二光刻叠层以限定第三硬掩模层中的第三组线，在其中第三组线未被蚀刻的第三硬掩模层上方留下OPL之后的图14的结构；
图16示出了根据本发明的一个或多个方面的在OPL和第三组线中的第二硬掩模层上沉积间隔物并蚀刻该间隔物，留下垂直间隔物组之后的图15的结构；
图17示出了根据本发明的一个或多个方面的在去除OPL之后的图16的结构；以及
图18示出了根据本发明的一个或多个方面的在使用第三硬掩模层和垂直间隔物组作为掩模蚀刻第二硬掩模层之后的图17的结构。
具体实施方式
下面参考附图中所示例的非限制性实施例更充分地解释了本发明的各方面及其特征、优点和细节。省略了公知的材料、制造工具、处理技术等的描述，以免不必要地模糊本发明的细节。然而，应当理解，在指示本发明的实施例的同时，详细说明和具体例子仅仅是为了示例而不是为了限制而给出的。通过本公开，在以下发明概念的精神和/或范围内的各种替换、修改、添加和/或布置对于本领域技术人员来说将是显而易见的。还应注意，下面参考为了便于理解而未按比例绘制的附图，其中在不同附图中使用的相同的参考标号表示相同或相似的组件。
一般来说，本文所公开的是某些集成电路，其提供优于上述存在的半导体器件和制造工艺的优点。有利地，本文公开的集成电路器件制造工艺提供利用半双向图案化方法的独特结构。
在一方面，在一个实施例中，如图1所示，根据本发明的一个或多个方面的集成电路器件形成工艺例如可以包括：获得具有电介质层、第一硬掩模层、第二硬掩模层、第三硬掩模层和光刻叠层的中间半导体互连器件100；沿第一方向图案化第一组线105；在第一组线之间沿第一方向图案化第二组线110；蚀刻光刻叠层以限定第三硬掩模层中的第一和第二组线的组合115；在第二硬掩模层和第三硬掩模层上沉积第二光刻叠层120；在垂直于第一和第二组线的第二方向上图案化第三组线125；蚀刻限定第三硬掩模层中的第三组线的第二光刻叠层，在其中第三组线未被蚀刻的第三硬掩模层上方留下OPL130；在OPL和第三组线中的第二硬掩模层上沉积间隔物135；蚀刻间隔物，留下衬在第三组线上的垂直间隔物组140；去除OPL145，以及使用第三硬掩模层和垂直间隔物组作为掩模蚀刻第二硬掩模层150。
图2-10仅举例示出了根据本发明的一个或多个方面的半导体器件形成工艺的一部分和中间半导体结构的一部分的一个详细实施例。应注意，为了便于理解本发明，这些附图未按比例绘制，并且在不同附图中使用的相同参考标号表示相同或相似的元件。
图2A示出了在中间半导体制造阶段中描绘的一般表示为200的中间半导体器件的一部分。在这些实施例中，如所示例的，器件200可以是逻辑器件，包括但不限于6T逻辑器件或7.5T逻辑器件。器件200可能已经根据被制造的器件200的设计通过初始器件处理步骤而被处理。例如，器件200例如可以包括电介质层205，该层可以包括具有比二氧化硅小的介电常数(k)的任何材料。该层可以作为衬底，或者可以沉积在衬底(未示出)上。电介质层205可以包括任何电介质材料，其中包括但不限于任何无机电介质材料、有机电介质材料或其组合。合适的电介质材料可包括碳掺杂二氧化硅材料；氟化硅酸盐玻璃(FSG)；有机聚合物热固性材料；碳氧化硅；SiCOH电介质；氟掺杂氧化硅；旋涂玻璃；硅倍半氧烷，包括氢硅倍半氧烷(HSQ)、甲基硅倍半氧烷(MSQ)以及HSQ和MSQ的混合物或共聚物；基于苯并环丁烯(BCB)的聚合物电介质，以及任何含硅低k电介质。使用硅倍半氧烷化学的具有SiCOH型化合物的旋涂低k膜的例子包括HOSPTM(可从Honeywell获得)、JSR 5109和5108(可从Japan SyntheticRubber获得)、ZirkonTM(可从Rohm and Haas的分部Shipley Microelectronics获得)以及多孔低k(ELk)材料(可从Applied Materials获得)。碳掺杂二氧化硅材料或有机硅烷的例子包括Black DiamondTM(可从Applied Materials获得)和CoralTM(可从Novellus获得)。HSQ材料的例子是FOxTM(可从Dow Corning获得)。在一些实施例中，电介质材料包括基本上由碳、氧和氢组成的有机聚合物热固性材料。此外，电介质材料可以包括被称为SiLKTM(可从The Dow Chemical Company获得)的低k聚亚芳基醚聚合物材料和被称为FLARETM(可从Honeywell获得)的低k聚合物材料。
在另一实施例(未示出)中，器件200的衬底例如可以是绝缘体上硅(SOI)衬底(未示出)。例如，SOI衬底可以包括隔离层(未示出)，其可以是与栅极结构对准的用于电隔离晶体管的局部掩埋氧化物区域(BOX)或任何合适的材料。在一些实施例中，该器件是集成电路(IC)的后端(BEOL)部分的一部分。
仍然参考图2A，电介质层205上方可以是在最终器件200中暴露的第一硬掩模层210，诸如SacSiN、SiN、SiO2、SiON或其它掩蔽材料。第一硬掩模层210上方可以是第二硬掩模层215，例如SiN、SiO2、SiON或诸如氮化钛(TiN)的氮化物材料，其通常不同于第一硬掩模层210。第二硬掩模层215上方可以是第三硬掩模层220，其可以由上述硬掩模材料的任一者组成。虽然描述了三个硬掩模层，但是可以使用任何数量的硬掩模层。在硬掩模层210、215和220上方的是光刻叠层225。光刻叠层225可以包括多个层并且可以依赖于用于图案化和蚀刻器件200的光刻类型而变化。例如，光刻叠层225可以包括光学平坦化层(OPL)230、SiON层235、底部抗反射涂层(BARC)层240和光致抗蚀剂层245。这些材料可以变化，并且本公开应被理解为包括用在与本领域相关的光刻和蚀刻技术中的层的任何变化和组合。
如图2B所示，可以沿第一方向图案化第一组线250。如从图2B中可以看到，图案化可以包括将光致抗蚀剂层245暴露于将要按照第一组线250的形状去除光致抗蚀剂层245的光。
如图3A所示，为了创建较小的线，例如在互连器件中，可以在相同的光刻叠层225或如图3B所示的新的光刻叠层325中图案化第二组线255。第二组线255可以沿与第一组线250相同的第一方向被图案化，并且可以位于第一组线250之间以缩小两组线之间的空间。如图3B所示，在添加新的光刻叠层325之前，将第一组线蚀刻到第三硬掩模层220中，该新的光刻叠层325可以包括与第一光刻叠层225相同的层和材料。
如图4A所示，光刻叠层225和/或325都可以被图案化，从而创建线的组合的图案。如图4B所示，可以蚀刻组合图案，去除光刻叠层，以便将第一组线250和第二组线255的组合限定到第三硬掩模层220中。例如，当第二组线255位于第一组线250之间时，一旦按照组合蚀刻，则每相邻的线可以彼此相距约26nm。由于图案化并蚀刻两组不同的线250和255，因此图2-4中描述和示例出的工艺有时被称为LELE或光刻蚀刻/光刻蚀刻。在其中器件200是逻辑器件的实施例中，第一和第二组线250/255可以为约30nm宽。
如图5A所示，在蚀刻前两组线的组合之后，可以沿例如垂直于前两组线250/255的方向的第二方向图案化第三组线260。如图5B所示，为了图案化第三组线260，可以将第二光刻叠层525沉积在第二硬掩模层215和第三硬掩模层220上，第二硬掩模层215通过蚀刻第一和第二组线250/255而被限定和暴露，第三硬掩模层220现在由前两组线250和255之间的空间限定。如从图5B中可以看出，这些线垂直于先前的线延伸，并且与前两组线类似而在光刻叠层525(图5A)的光致抗蚀剂层245中被图案化。
如图6A所示，第三组线260沿第二方向设置。图6B示出了可以蚀刻第二光刻叠层525以限定在下方的第三硬掩模层220中的第三组线260，从而基本上产生与第一和第二组线250/255组合的网格图案，但留下OPL630，该OPL630通常在蚀刻第二光刻叠层525之后留下，但其可以在蚀刻之后添加。在任何情况下，OPL630应仅位于在蚀刻第三组线260时未被蚀刻的区域上方。在其中器件200为逻辑器件的实施例中，第三组线260中的每条线对于6T逻辑器件可以相距约164nm，或者对于7.5T逻辑器件相距约226nm。第三组线260可以是约76nm宽。这些宽度是近似的并且可以包括+/-5nm。还应当理解，这些值用于特定的逻辑器件，但是可以依赖于所需的逻辑器件而变化。
如图7A和7B所示，间隔物265沉积在存在的OPL630和第三组线260中的第二硬掩模层215上。如从图7B可以看出，间隔物265形成在OPL630的顶表面上并且衬在第三组线260的壁和底部上。间隔物265可以包括氧化物掩模，例如SiO2。它例如可以通过原子层沉积(ALD)而被沉积，以便在所有表面上形成均匀的层。图7C示出了在蚀刻间隔物265之后的器件200，其中通过蚀刻间隔物形成垂直间隔物组270，有效地去除间隔物265的任何水平部分，这两个部分位于OPL630和在第三组件260底部的第二硬掩模层215上。由于使用在被蚀刻的第三组线260中的间隔物，因此图6-7所示例的工艺可以被认为是自对准图案化(SAP)。由此，在一些实施例中，本公开的方面包括LELE技术和SAP技术的新颖组合以形成新的结构。
如图8A所示，可以去除OPL630，留下被垂直的第三组线260断开的平行的第一和第二组线250/255的组合图案，以及平行于第三组线260的垂直间隔物组270。图8B示出了垂直间隔物组270的三维图。
如图9A和9B所示，留在所有线组之间的第三硬掩模层和垂直间隔物组270用作用于蚀刻下方的第二硬掩模层215以形成所示例的网格图案的掩模。因此，图9A和9B中示例出了器件200，其包括电介质层205、第一硬掩模层210，该第一硬掩模层210通过未被剩余的第二硬掩模层215覆盖的区域而被部分暴露。例如，剩余的第二硬掩模层215已被蚀刻以形成周期性地设置的氮化物线组950，其通过图2A和3A的第一和第二组线250/255而留下。还根据图5A的第三组线260形成了连接氮化物线组960。
如图10所示例，在形成氮化物线之后，所得图案用于使用已知的BEOL处理技术形成单元。例如，使用该图案作为硬掩模，再次蚀刻结构，并且使用诸如铜的金属填充沟槽和通孔，并抛光以实现图10中所看到的结构。这示出了根据一些实施例的线之间的可能间隔，以形成双向金属线组。例如，线组950约15nm宽到约35nm宽，在一些实施例中约26nm宽。该宽度由上述光刻步骤确定。连接线组约10nm到约30nm宽，在一些实施例中约20nm宽，其由间隔物厚度限定，并且在垂直方向上取向，由于工艺差异，通常小于第一组线的宽度。在其中器件200包括逻辑器件的实施例中，氮化物线可以通常均匀地相距约30nm。连接线960通常被分组成两条相邻的线的组，其可以与任何相邻的线相距约36nm。这些线组成了逻辑器件的单元、SRAM单元或其它受益于图示取向的器件的位线。为了提高单元的M1晶体管的效率，对这些线进行图案化，由此可以以操作所需的逻辑器件单元或SRAM单元时必要的间隔进行图案化。
图10中示例出了一些示例性距离。例如，a可以是约20nm，b可以是约36nm，c可以是约8nm，d可以是约60nm，e可以是约12nm，f可以是约30nm，以及g可以是约26nm，其中约可以包括正或负20％。应当理解，图10所示例的图案例如能够用在逻辑器件200中，但是可以依赖于所需的结构和功能而以不同的方式和以不同的间隔被图案化。例如，如下面将描述的，类似的方法可以用于涉及垂直取向的单元的实施例。
图11-18仅借助示例示出了根据本发明的一个或多个方面的半导体器件形成工艺的一部分和中间半导体结构的一部分的一个替代实施例。应注意，为了便于理解本发明，这些附图未按比例绘制，并且在不同附图中使用的相同参考标号表示相同或相似的元件。
图11示出了在中间半导体制造阶段中描绘的一般表示为200的中间半导体器件的一部分。在这些实施例中并且如所示例的，器件200可以是SRAM单元或类似的器件。器件200可能已经根据被制造的器件200的设计通过初始器件处理步骤而被处理。在图11-18中，仅示出了俯视图，因为示出的叠层剖面图基本上与图2-10所示例的实施例的类似。因此，下面的参考标号表示相同的材料。例如，器件200例如可以包括电介质层205，该层可以包括具有比二氧化硅小的介电常数(k)的任何材料。该层可以作为衬底，或者可以被沉积在衬底(未示出)上。
在另一实施例(未示出)中，器件200的衬底例如可以是绝缘体上硅(SOI)衬底(未示出)。例如，SOI衬底可以包括隔离层(未示出)，其可以是与栅极结构对准的用于电隔离晶体管的局部掩埋氧化物区域(BOX)或任何合适的材料。在一些实施例中，该器件是集成电路(IC)的后端(BEOL)部分的一部分。
仍然参考图11，电介质层205上方可以是第一硬掩模层210，其可以在最终器件200中被暴露。第一硬掩模层210上方可以是例如氮化钛(TiN)的第二硬掩模层215、第三硬掩模层220和光刻叠层225。光刻叠层225可以包括多个层并且可以依赖于用于图案化和蚀刻器件200的光刻类型而变化。例如，光刻叠层225可以包括OPL230、SiON层235、BARC层240和光致抗蚀剂层245。这些材料可以变化，并且本公开应被理解为包括用在与本领域相关的光刻和蚀刻技术中的层的任何变化和组合。
如图11所示，第一组线250可以沿第一方向被图案化。图案化可以包括将光致抗蚀剂层245暴露于将要按照第一组线250的形状去除光致抗蚀剂层245的光。
如图12所示，为了创建较小的线，例如在互连器件中，可以在相同的光刻叠层225或新的光刻叠层325中图案化第二组线255。第二组线255可以沿与第一组线250相同的第一方向被图案化，并且可以位于第一组线250之间以缩小两组线之间的空间。
如图13所示，光刻叠层225和/或325可以被蚀刻掉以限定第一组线250和第二组线255的组合。例如，当第二组线255位于第一组线250之间时，一旦按照组合蚀刻，则每相邻的线可以彼此相距约26nm。由于图案化并蚀刻两组不同的线250和255，因此图11-13中描述和示例出的工艺有时被称为LELE或光刻蚀刻/光刻蚀刻。在其中器件200是SRAM单元的实施例中，第一和第二组线250/255可以是约64nm宽，并且通常垂直于如图2-10所示的逻辑器件中的那些而取向。
如图14所示，在蚀刻前两组线的组合之后，可以在第二硬掩模层215和第三硬掩模层220上沉积第二光刻叠层525，第二硬掩模层215通过蚀刻第一和第二组线250/255而被限定和曝光，第三硬掩模层220现在由前两组线之间的空间限定。可以沿例如垂直于前两组线250/255的方向的第二方向图案化第三组线260。如从图14可以看出，这些线垂直于先前的线而延伸，并且与前两组线类似而在光致抗蚀剂层中被图案化。
如图15所示，可以蚀刻第二光刻叠层525以限定下方的第三硬掩模层220中的第三组线260，从而基本上产生与第一和第二组线250/255组合的网格图案(未被示出在俯视图中的层下方)，但留下OPL630，该OPL630通常在蚀刻第二光刻叠层525之后留下，但其可以在蚀刻之后添加。在任何情况下，OPL630应仅位于在蚀刻第三组线260时未被蚀刻的区域上方。在其中器件200为SRAM单元的实施例中，第三组线260中的每条线可以相距约36nm。第三组线260可以是约76nm宽。这些宽度是近似的并且可以包括+/-5nm。还应当理解，这些值用于特定的SRAM单元，但是可以依赖于所需的逻辑器件而变化。
如图16所示，间隔物层265(未示出)被沉积在存在的OPL630和第三组线260中的第二硬掩模层215上，并且被蚀刻掉以形成垂直间隔物270。由于使用在被蚀刻的第三组线260中的间隔物，图15-16所示例的工艺可以被认为是自对准图案化(SAP)。由此，在一些实施例中，本公开的方面包括LELE技术和SAP技术的新颖组合以形成新的结构。
如图17所示，OPL630可以被去除，留下被垂直的第三组线260断开的平行的第一和第二组线250/255的组合图案，以及平行于第三组线260的垂直间隔物组270。
如图18所示，留在所有线组之间的第三硬掩模层和垂直间隔物组270用作用于蚀刻下方的第二硬掩模层215以形成所示例的网格图案的掩模。因此，在图18中示例出器件200，其包括电介质层205、第一硬掩模层210，该第一硬掩模层210通过未被剩余的第二硬掩模层215覆盖的区域而被部分暴露。例如，剩余的第二硬掩模层215已被蚀刻以形成周期性地设置的氮化物线组950，其通过图11和12的第一和第二组线250/255而留下。还根据图14的第三组线260形成了连接氮化物线组960。在一些实施例中，由于较早的图案化，氮化物线组950约为26nm宽，连接氮化物线组的约为20nm宽。在其中器件200包括SRAM单元的实施例中，氮化物线可以通常均匀地相距约64nm。连接氮化物线960通常被分组成两条相邻的线的组，其可以与任何相邻的线相距约36nm。应当理解，图18所示例的图案例如能够被用在SRAM单元200中，但是可以依赖于所需的结构和功能而以不同的方式和以不同的间隔被图案化。
由此，使用上述实施例，在半双向图案化技术中组合LELE和SAP方法允许更受控制的图案化。这可以减轻现有方法中的功率问题，并允许器件200或器件1800的部分之间的更好的连接，或两个实施例的方法的组合。
此处使用的术语只是为了描述特定的实施例，并非旨在作为限制本发明。如此处所使用的，单数形式“一”、“一个”和“所述”旨在同样包括复数形式，除非上下文明确地另有所指。将进一步理解，术语“包括”(以及包括的任何形式，例如“包括”和“包括”)，“具有”(以及具有的任何形式，例如“具有”和“具有”)，“包含”(以及包含的任何形式，例如“包含”和“包含”)和“含有”(以及含有的任何形式，例如“含有”和“含有”)都是开放式连接动词。结果，“包括”、“具有”、“包含”或“含有”一个或多个步骤或元件的方法或装置拥有这些一个或多个步骤或元件，但不限于仅拥有这些一个或多个步骤或元件。同样地，“包括”、“具有”、“包含”或“含有”一个或多个特征的方法的步骤或装置的元件拥有这些一个或多个特征，但不限于仅拥有这些一个或多个特征。此外，以某种方式配置的装置或结构至少以这种方式配置，但也可以以未列出的方式进行配置。
以下权利要求中的所有装置或步骤加上功能元件的对应结构、材料、操作等同物，如果有，旨在包括用于与特别主张的的其它要求保护的元件组合地执行该功能的任何结构、材料或操作。本发明的描述是为了示例和描述的目的而提出的，并非旨在穷尽性的或并非旨在将本发明限定到所公开的形式。在不偏离本发明范围和精神的情况下，许多修改和变型对于所属技术领域的普通技术人员来说将是显而易见的。为了最好地解释本发明一个或多个方面的原理和实际应用而选择和描述了实施例，以使本领域的普通技术人员中的其他人能够理解本发明的一个或多个方面的关于适合所要的特定用途的具有各种变型的各种实施例。

Claims (20)

1.一种方法，包括：
获得具有电介质层、第一硬掩模层、第二硬掩模层、第三硬掩模层和光刻叠层的中间半导体器件；
沿第一方向图案化第一组线；
在所述第一组线之间沿所述第一方向图案化第二组线；
蚀刻所述光刻叠层以限定所述第三硬掩模层中的所述第一和第二组线的组合；
在所述第二硬掩模层和所述第三硬掩模层上沉积第二光刻叠层；
沿垂直于所述第一和第二组线的第二方向图案化第三组线；
蚀刻限定所述第三硬掩模层中的所述第三组线的所述第二光刻叠层，在其中所述第三组线未被蚀刻的所述第三掩模层上方留下OPL；
在所述OPL和所述第三组线中的所述第二硬掩模层之上沉积间隔物；
蚀刻所述间隔物，留下衬在所述第三组线上的垂直间隔物组；
去除所述OPL；以及
使用所述第三硬掩模层和所述垂直间隔物组作为掩模蚀刻所述第二硬掩模层。
2.根据权利要求1所述的方法，其中所述第一和第二线中的每相邻的线相距约26nm。
3.根据权利要求2所述的方法，其中所述中间半导体器件包括逻辑器件。
4.根据权利要求3所述的方法，其中所述第一和所述第二组线为约30nm宽。
5.根据权利要求4所述的方法，其中对于6T逻辑器件，所述第三组线中的每相邻的线相距约164nm，对于7.5T逻辑器件，所述第三组线中的每相邻的线相距约226nm。
6.根据权利要求5所述的方法，其中所述第三组线为约76nm宽。
7.根据权利要求2所述的方法，其中所述中间半导体器件包括SRAM单元。
8.根据权利要求7所述的方法，其中所述第一和第二组线为约64nm宽。
9.根据权利要求8所述的方法，其中所述第三组线中的每相邻的线相距约36nm。
10.根据权利要求9所述的方法，其中所述第三组线为约76nm宽。
11.根据权利要求1所述的方法，其中所述间隔物包括氧化物掩模。
12.根据权利要求11所述的方法，其中所述氧化物掩模包括SiO2。
13.根据权利要求12所述的方法，其中所述沉积包括原子层沉积。
14.根据权利要求1所述的方法，其中所述第二硬掩模层包括TiN。
15.一种中间半导体器件，包括：
电介质层；
第一个硬掩模层；
氮化物线组，其沿第一方向周期性地设置，约15nm到约35nm宽；以及
连接氮化物线组，其沿第二方向周期性地设置，约10nm到约30nm的宽，其中所述连接氮化物线组的宽度小于所述氮化物线组的宽度。
16.根据权利要求15所述的器件，其中器件包括逻辑器件，并且所述氮化物线相距约30nm。
17.根据权利要求16所述的器件，其中所述连接氮化物线与相邻的连接氮化物线相距约36nm。
18.根据权利要求15所述的器件，其中所述器件包括SRAM单元。
19.根据权利要求18所述的器件，其中所述氮化物线相距约64nm。
20.根据权利要求19所述的器件，其中所述连接氮化物线与相邻的连接氮化物线相距约36nm。
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