TW201628087A - 具有不同圖案密度之半導體裝置之等閘極高度控制方法 - Google Patents

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Abstract

本揭露係關於具有不同圖案密度之半導體裝置之等閘極高度控制方法。本揭露提供一種形成半導體積體電路(integrated circuit,IC)之方法，該半導體IC無論IC的不同區中之不同圖案密度的而具有實質上相等的閘極高度，該方法包含：提供在IC之第一區中具有第一圖案密度且在IC之第二區中具有第二圖案密度的基板；於基板上方形成第一多晶矽層，該第一多晶矽層具有不平坦的上表面；於第一多晶矽層上方形成停止層，處理停止層以改變其相對於第一多晶矽層之蝕刻選擇性；於停止層上方形成第二多晶矽層；以及去除第二多晶矽層、停止層與第一多晶矽層之頂部，該第一多晶矽層之剩餘部分具有平坦的上表面。

Description

具有不同圖案密度之半導體裝置之等閘極高度控制方法
本揭露關於具有不同圖案密度之半導體裝置之等閘極高度控制方法。
半導體積體電路(integrated circuit,IC)產業經歷快速發展。在此一發展的過程中，在裝置之功能密度增大的同時，裝置構件尺寸或幾何尺寸縮小。此等按比例縮小製程通常藉由提高生產效率、降低成本、及/或改善性能以提供益處。此等按比例縮小製程亦增加處理與製造IC的複雜度，且為了實現此等進步，在IC製造方面需要相似的發展。
半導體IC包括例如使用微影與圖案化技術形成於IC之基板中或基板上的電晶體、電容器、電阻與電感器之裝置。根據IC之設計，此等半導體裝置互連以實施不同功能。在一般IC中，矽區被劃分成諸多不同功能的區。由於不同功能需要不同設計之性質，一些功能區具有較其他區更高的圖案密度。例如，用於靜態隨機存取記憶體(SRAM)的IC區可較用於邏輯功能的區具有更高之圖案密度。圖案密度的不同可能導致不被期望之「負載效應」。例如，形成於基板上之多晶矽層，其厚度在具有高圖案密度的區中，較在具有低圖案密度的區中更厚。多晶矽層之不平坦或其拓撲結構可能對IC製程帶來不利影響。在本領域中，須解決不 均一圖案密度導致之負載效應。
為了解決現有技術中存在之問題，根據本揭露之一方面，提供一種形成半導體積體電路(IC)之方法，包含：提供在該IC之第一區中具有第一圖案密度且在該IC之第二區中具有第二圖案密度的基板；於該基板上方形成第一多晶矽層，該第一多晶矽層具有不平坦的上表面；於該第一多晶矽層上方形成停止層，處理該停止層以改變該停止層相對於該第一多晶矽層之蝕刻選擇性；於該停止層上方形成第二多晶矽層；以及去除該第二多晶矽層、該停止層、及該第一多晶矽層之頂部，該第一多晶矽層之剩餘部分具有平坦的上表面。
在上述方法中，該停止層包含選自於實質上由氮化矽、碳化矽、氮氧化矽及其等之組合所組成的群組之材料。
在上述方法中，處理該停止層包含：以選自於實質上由碳、二氧化碳、硫、二氧化硫及其等之組合所組成的群組之材料摻雜該停止層。
在上述方法中，摻雜的該停止層與該第一多晶矽層及該第二多晶矽層之間的蝕刻選擇性，界於約0.8至約1.2之範圍內。
在上述方法中，去除該第二多晶矽層、該停止層、及該第一多晶矽層之頂部包含：藉由平坦化製程去除該第二多晶矽層之頂部，該平坦化製程在到達該停止層之前停止；以及蝕刻去除該第二多晶矽層之剩餘部分、該停止層、及該第一多晶矽層之頂部。
在上述方法中，該平坦化製程係CMP(chemical mechanical planarization，化學機械平坦化)製程。
在上述方法中，更包含：圖案化該第一多晶矽層之該剩餘部分以於該第一區中形成至少一個多晶矽閘極結構並於該第二區中形成至少一個多晶矽閘極結構，該第一區中之該至少一個多晶矽閘極結構、及該第二 區中之該至少一個多晶矽閘極結構，具有實質上相等的閘極高度。
在上述方法中，更包含：在閘極後製製程中，替換該第一區中之該至少一個多晶矽閘極結構、及該第二區中之該至少一個多晶矽閘極結構。
在上述方法中，該閘極後製製程包含：暴露該第一區中之該至少一個多晶矽閘極結構的頂面、及該第二區中之該至少一個多晶矽閘極結構的頂面；去除該第一區中之該至少一個多晶矽閘極結構、及該第二區中之該至少一個多晶矽閘極結構以形成溝槽；以及於該對應之溝槽中形成閘極介電層與閘極電極層。
根據本揭露之另一方面，提供一種形成FinFET(fin field-effect transistor，鰭式場效電晶體)裝置之方法，包含：於基板之第一區中形成至少一個鰭並於該基板之第二區中形成至少一個鰭，該第一區具有第一圖案密度且該第二區具有第二圖案密度；於該第一區與該第二區中之該對應鰭的兩側上形成隔離結構；於該基板、該第一區與該第二區中的該鰭、及該隔離結構之上方沉積第一多晶矽層，該第一多晶矽層具有拓撲結構；於該第一多晶矽層上沉積停止層，摻雜該停止層以更改該停止層之蝕刻特性；於該停止層上沉積第二多晶矽層；以及實施平坦化製程及蝕刻製程以去除該第二多晶矽層、該停止層、及該第一多晶矽層之頂部，該第一多晶矽層之剩餘部分具有平坦的上表面。
在上述方法中，該第一區中之該至少一個鰭與該第二區中之該至少一個鰭的複數頂面係共平面。
在上述方法中，該停止層包含選自於實質上由氮化矽、碳化矽、氮氧化矽及其等之組合所組成的群組之材料。
在上述方法中，處理該停止層包含：以選自於實質上由碳、二氧化碳、硫、二氧化硫、及其等之組合所組成的群組之材料摻雜該停止層。
在上述方法中，處理的該停止層與該第一多晶矽層及該第二多晶矽層之間的蝕刻選擇性，界於約0.8至約1.2之範圍內。
在上述方法中，該平坦化製程及該蝕刻製程包含：平坦化該第二多晶矽層，該平坦化製程在到達該停止層之前停止；以及蝕刻去除該第二多晶矽層之剩餘部分、該停止層、及該第一多晶矽層之頂部。
在上述方法中，該平坦化製程係CMP製程。
在上述方法中，更包含：於該第一區中之該至少一個鰭上方形成至少一個多晶矽閘極結構，並於該第二區中之該至少一個鰭上方形成至少一個多晶矽閘極結構，該第一區與該第二區中之該多晶矽閘極結構具有實質上相等的閘極高度。
在上述方法中，更包含：在閘極後製製程中，替換該第一區中之該至少一個多晶矽閘極結構、及該第二區中之該至少一個多晶矽閘極結構。
在上述方法中，該閘極後製製程包含：暴露該第一區中之該至少一個多晶矽閘極結構的頂面、及該第二區中之該至少一個多晶矽閘極結構的頂面；去除該第一區中之該至少一個多晶矽閘極結構、及該第二區中之該至少一個多晶矽閘極結構以形成溝槽；以及於該對應之溝槽中形成閘極介電層與閘極電極層。
根據本揭露之更另一方面，提供一種形成半導體積體電路(IC)之方法，包含：提供在該IC之第一區中具有第一圖案密度且在該IC之第二區中具有第二圖案密度的基板；於該基板上方形成第一多晶矽層與第二多晶矽層，停止層夾設於該第一多晶矽層與該第二多晶矽層之間，其中，該第二多晶矽層位於該停止層上方，且處理該停止層以使其具有與該第一多晶矽層及該第二多晶矽層實質上相同的蝕刻選擇性；實施平坦化製程而以未到達該停止層的方式去除該第二多晶矽層之頂部；蝕刻去 除該第二多晶矽層之剩餘部分、該停止層、及該第一多晶矽層之頂部；以及於該IC之該第一區與該第二區中分別形成第一閘極結構與第二閘極結構，該第一閘極結構與該第二閘極結構具有實質上相等的閘極高度。
100、200‧‧‧區
102‧‧‧基板
102a、102b‧‧‧上表面
104、104a‧‧‧鰭
104T‧‧‧頂面
106‧‧‧隔離結構(淺溝槽隔離層、STI層)
106a~106b‧‧‧上表面
108‧‧‧多晶矽層
108T‧‧‧平坦表面(頂面)
108‧‧‧第一多晶矽層
108a~108c‧‧‧上表面
110‧‧‧停止層
110a~110c‧‧‧上表面
112‧‧‧第二多晶矽層
112a、112b、112T‧‧‧上表面
116‧‧‧多晶矽閘極結構(多晶矽堆疊件)
118‧‧‧第一多晶矽層
120‧‧‧源極/汲極區
130‧‧‧蝕刻停止層(etch stop layer,ESL)
140‧‧‧層間介電(interlayer dielectric,ILD)層
150‧‧‧閘極介電層
160‧‧‧閘極結構(閘極堆疊件、閘極電極層)
170‧‧‧通道區
500、600‧‧‧電晶體
700‧‧‧半導體裝置
自後述詳述說明與附屬圖式，可最佳理解本申請案之各方面。須注意，依據產業之標準實施方式，各種構件並非依比例繪製。實際上，為了清楚討論，可任意增大或減小各種構件之尺寸。
圖1顯示根據本揭露之一個或多個方面的半導體裝置之實施例的立體圖；圖2A至圖12B顯示根據本揭露之實施例的半導體裝置之不同製造階段的各剖面圖；以及圖13係根據本揭露的各方面顯示製造半導體裝置之方法的流程圖。
以下揭露之內容提供許多不同的實施例或範例，用於實施本案所提供之主題的不同特徵。元件與配置的特定範例之描述如下，以簡化本揭露。自然，此等僅為範例，並非用於限制本揭露。另外，本揭露可在不同範例中重複元件符號及/或字母。此一重複之目的係為了簡化與清晰化，而非支配所討論的各實施例及/或架構之間的關係。例如，以下將一構件形成、連接、及/或耦接於另一構件上或上方形成的敘述，可包含形成直接接觸之構件的實施例，亦可包含在構件之間形成附加構件，因而構件並未直接接觸的實施例。另，為了易於描述，可使用空間對應語詞，例如「較低」、「較高」、「水平」、「垂直」、「上方」、「下方」、「低於」、「高於」、「頂部」、「底部」等及其衍生詞(例如，「水 平地」、「向下地」、「向上地」等)簡化本揭露之一構件與另一構件的關係。空間對應語詞旨在涵蓋包括構件之裝置的不同位向。
為了說明目的，使用FinFET裝置作為範例以描述本揭露。然而，本揭露公開之方法係一般方法且不限於FinFET裝置。所屬技術領域中具有通常知識者透過以下描述將會意識到，本揭露之方法亦可用於平面裝置。下述討論中FinFET裝置的使用不應限制本揭露之範圍。此外，後續描述之製程步驟僅用於說明目的且不應該過度限制本揭露之範圍。應理解可修改該之製程步驟、可改變製程步驟之順序、可刪除一些製程步驟、並可增加更多製程步驟。其等與其他修改皆旨在包含於本揭露之範圍內。
圖1係顯示根據本揭露之一些實施例的半導體裝置700之立體圖。半導體裝置700包括第一區100與第二區200，各區分別具有FinFET電晶體500與600。各FinFET電晶體500與600可為n型FinFET或p型FinFET。半導體裝置700可包括在例如微處理器、記憶體裝置、及/或其他IC中。半導體裝置700包括基板102、複數個鰭104、複數個隔離結構106、及分別設置於電晶體500與600之每一個鰭104上的閘極結構160。每一個鰭104包括標記為120之源極/汲極區，在該源極/汲極區120內，於鰭104中、上、及/或周圍形成源極或汲極構件。鰭104之通道區位於閘極結構160之下方且被標記為170。
根據一些實施例，第一區100具有較第二區200更高的圖案密度。第一區100可對應於IC中之SRAM區，且第二區200可對應於IC中之邏輯區、周邊區、標準單元區、或其他具有較低圖案密度的區。此外，可能由於在不同區中形成鰭104時不同的蝕刻量，而使區100中之鰭104可能具有與區200中之鰭104不同的高度。根據本揭露之一實施例，儘管具有不同之鰭高度，但第一區100與第二區200中之所有鰭104的頂 面104T(參考圖2A)係共平面。鰭104的高度不同係指區100中之基板102的上表面102a(參考圖2A)與區200中之基板102的上表面102b(參考圖2A)不為共平面。在圖1所示之範例中，基板102之兩個不同上表面間的邊界，位於FinFET電晶體500之最右側鰭(標記為鰭104a)的右邊緣。根據一些實施例，由於基板102之不同頂面，區100中之隔離結構106的上表面106a(參考圖2A)可能不與區200中之隔離結構106的上表面106b(參考圖2A)共平面。如圖1所示，因為閘極結構160從隔離結構106的上表面起向上延伸，故隔離結構106的不均一上表面導致電晶體500之閘極結構160的左側壁與右側壁分別具有第一高度ha與第二高度hb。電晶體600之閘極結構160的左右側壁具有高度hb。根據本揭露之一實施例，儘管閘極結構之側壁高度不同，但電晶體500與600之閘極結構160的頂面係共平面。因此，根據本揭露之一實施例，被定義為從鰭104的頂面起至閘極結構160的頂面為止之距離(參照圖7A中之h2)的閘極高度，無論圖案密度，在IC晶片之所有區中相等。
在一實施例中，於製造期間提供半導體裝置700，且閘極結構160係例如在用於形成金屬閘極結構之替換閘極製程中形成的犧牲閘極結構。在一實施例中，閘極結構160包括多晶矽。在另一實施例中，閘極結構160包括金屬閘極結構。
半導體裝置700可包括未具體顯示之其他層及/或構件，其包括附加之源極/汲極區、層間介電(interlayer dielectric,ILD)層、接觸件、互連件、及/或其他合適之構件。
如圖1所示，定義X、Y與Z三個方向。方向X平行於閘極結構160之縱向。方向Y沿著鰭104之縱向而與方向X垂直。方向Z沿著閘極結構160之垂直方向而與方向X及Y垂直。
參照圖2至圖12，其等顯示根據本揭露之實施例的FinFET半導體 裝置700之不同製造階段的各種視圖。在圖2至圖12中，標號具有字母「a」之圖表示沿著線A-A之圖1中的半導體裝置700之不同製造階段的剖面圖，其中，線A-A位於閘極結構160內且與方向X平行；標號具有字母「b」之圖表示沿著線B-B之圖1中的半導體裝置700之不同製造階段的剖面圖，其中，線B-B位於電晶體500之鰭104a內且與方向Y平行。
圖2A與圖2B顯示根據本揭露之實施例的圖1所示之具有基板102的FinFET半導體裝置700在不同製造階段中之一階段的兩個剖面圖。如圖2A與圖2B所示，在本揭露之一實施例中，藉由蝕刻至半導體裝置700之基板102內而形成鰭104。半導體裝置700包括兩個區：第一區100與第二區200。如圖2A所示，第一區100具有四個鰭104，第二區200具有兩個鰭104。在一些實施例中，第一區100可表示圖案密度較第二區200更高的區。隔離結構106形成於鰭104之間。鰭104於隔離結構106上方突出。
須注意，鰭104的數量不受圖2A與圖2B所示之半導體結構的限制，且可包括較圖2A與圖2B所示更多或更少之鰭104的數量。在本揭露之實施例中，可同時形成鰭104，以使每個鰭104可包含相同的材料或層。
基板102可為矽基板。作為替代方案，基板102可包含：另一元素半導體，例如鍺；包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦之化合物半導體；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP之合金半導體；或其等之組合。在更另一替代方案中，基板102係絕緣體上覆半導體(SOI)基板。
在一些實施例中，藉由在基板102中蝕刻溝槽而可於基板102中形成鰭104。蝕刻可為任意合適之蝕刻製程，例如反應離子蝕刻(RIE)、中性束蝕刻(NBE)等或其等之組合。蝕刻可為非等向性。可對電晶體 500之鰭104與電晶體600之鰭104具有不同的蝕刻量，以使區100與區200中之鰭104具有不同高度，即，基板102的上表面102a與基板102的上表面102b不為共平面。
如圖2A所示，在相鄰的鰭104之間形成絕緣材料以形成隔離結構106。根據一些實施例，隔離結構106形成淺溝槽隔離(shallow trench isolation,STI)層106。絕緣材料可為例如氧化矽、氮化矽、氮氧化矽之氧化物、其他合適材料、或其等之組合，且可藉由高密度電漿化學氣相沉積(HDP-CVD)、可流動CVD(FCVD)(例如，在遙控電漿系統中之基於CVD的材料沉積並後固化以使其轉化為另一材料，例如氧化物)等或其等之組合方法形成。可使用藉由任意適宜製程形成之其他絕緣材料。在一些實施例中，STI層106可具有多層結構，例如填充有氮化矽或氧化矽之熱氧化物襯層。在一些實施例中，由於基板102之不平坦的上表面102a與102b，STI層106可具有不平坦的上表面106a與106b。
圖3A與圖3B顯示在將第一多晶矽層108形成於圖2A與圖2B中所示之FinFET半導體裝置700隔離結構106的頂部上之後的兩個剖面圖。在本揭露之一實施例中，第一多晶矽層108包括多晶質矽(poly-Si、多晶矽)。沉積第一多晶矽層108，可藉由CVD、濺鍍沉積、爐成長製程、或本領域中習知且已被使用之其他合適製程。根據一些實施例，第一多晶矽層108具有界於約1200埃(Å)至約1800Å之間的厚度，例如1570Å。
區100與區200中之不同圖案密度導致負載效應。根據一些實施例，如圖3A所示，位於電晶體500之鰭104上方的上表面108a較位於電晶體600之鰭104上方的上表面108b更高，且上表面108a與108b均較第一多晶矽層108的上表面108c更高，其中，表面108c位於不具有鰭的區域之上方。
圖4A與圖4B顯示在將停止層110形成於圖3A與圖3B所示之FinFET半導體裝置700多晶矽層108的頂部上之後的兩個剖面圖。在一些實施例中，停止層可包含選自於由氮化矽、碳化矽、與氮氧化矽組成的群組之材料。沉積停止層110可使用例如CVD、PVD、印刷、旋塗、噴塗、燒結、或熱氧化之本領域習知的合適方法。根據一些實施例，停止層具有界於約50Å至約100Å之間的厚度。在本揭露之一實施例中，停止層係厚度為約100Å之氮化矽層。在一些實施例中，停止層可與多晶矽層108的上表面共形，從而展示下方之多晶矽層108的相同拓撲結構。如圖4A所示之範例顯示，位於電晶體500的鰭104上方之停止層110的上表面110a較位於電晶體600的鰭104上方之停止層110的上表面110b更高，且上表面110a與110b均較位於不具有鰭的區域上方之停止層的上表面110c更高。在其他實施例中，停止層110可具有平坦的上表面。
如圖4A所示，藉由摻雜製程50處理停止層110。在一些實施例中，摻雜製程50改變停止層之蝕刻特性，以使在後續之多晶矽回蝕(POEB)製程中，摻雜的停止層110與多晶矽層108之間的蝕刻速率(即蝕刻選擇性)之比，界於約0.8至約1.2的範圍內。在本揭露之一實施例中，摻雜的停止層110與多晶矽層108之間的蝕刻選擇性實質上為1。在一些實施例中，摻雜物可包含選自於由碳、二氧化碳、硫、及二氧化硫所組成的群組之材料。在本揭露之一實施例中，停止層110為氮化矽層，且摻雜物係碳。在一些實施例中，可藉由離子注入實現摻雜製程，其中，注入能量界於約1KeV至約10KeV之間，劑量界於約514cm-2至約615cm-2之間，且注入角度界於約88.5°至約89.5°之間。可使用離子注入裝置，例如，瓦裡安公司、加利福尼亞州帕洛阿爾托與應用材料有限公司(Varian Company,Palo Alto,Calif.,and Applied Materials)製造之裝置。
圖5A與圖5B顯示在將第二多晶矽層112形成於圖4A與圖4B中所示之FinFET半導體裝置700停止層110的頂部上之後的兩個剖面圖。在本揭露之一實施例中，第二多晶矽層112包含多晶矽。沉積第二多晶矽層112，可藉由CVD、濺鍍沉積、爐成長製程或本領域習知且已被使用之其他合適技術。在本揭露之一實施例中，第二多晶矽層112包含與第一多晶矽層118相同的材料。根據一些實施例，第二多晶矽層112具有界於約500Å至約2000Å之間的厚度。在本揭露之一實施例中，第二多晶矽層112係具有厚度約1560Å之多晶矽層。
如圖5A所示，形成第二多晶矽層112之後，停止層110夾在第一多晶矽層108與第二多晶矽層112之間。如圖5A中之不平坦的上表面112a與112b所示，第二多晶矽層112的上表面可反映出下層(即，層108與110)之拓撲結構。在其他實施例中，第二多晶矽層112可具有平坦的上表面。
參照圖6A與圖6B，可將例如化學機械平坦化(CMP)製程之平坦化製程應用於圖5A與圖5B所示之半導體裝置700，以獲得第二多晶矽層112之平坦的上表面112T。在到達停止層110之前停止平坦化製程。在一些實施例中，被定義為第二多晶矽層112的上表面112T與停止層110的上表面110c間之距離的剩餘第二多晶矽層112之厚度h1，界於約200Å至約400Å之間。在本揭露之一實施例中，剩餘的第二多晶矽層112之厚度h1為約400Å。
在習知製程中，在CMP製程到達停止層110時控制其停止。為了在到達停止層110之前停止CMP製程，以下為描述簡單之實驗方法的範例。首先，可測量CMP製程至到達停止層110所花費之第一實耗時間T1。其次，可在CMP製程之蝕刻速率R與剩餘第二多晶矽層112之理想厚度h1的基礎上評估第二實耗時間T2，即，T2=h1/R。最後，對新 裝置700實施時間週期為T3=T1-T2之新CMP製程，且測量剩餘第二多晶矽層112之厚度h1以確認其在理想範圍內。可能需要調整新CMP製程時間T3數分鐘，直至剩餘第二多晶矽層112之厚度h1位於期望範圍內。
參照圖7A與圖7B，對圖6A與圖6B所示之半導體裝置700實施被稱作多晶矽回蝕(POEB)製程之蝕刻製程，以去除第二多晶矽層112之剩餘部分、停止層110與第一多晶矽層108之頂部。在一些實施例中，摻雜的停止層110與第一及第二多晶矽層(即第一多晶矽層108及第二多晶矽層112均包括多晶矽)之間的蝕刻選擇性，界於約0.8至約1.2之範圍內。在本揭露之一實施例中，摻雜的停止層110與第一與第二多晶矽層之間的蝕刻選擇性實質上為1。因此，無論圖案密度，獲得橫跨半導體裝置700之所有區的平坦表面108T。根據一些實施例，蝕刻製程可為使用電漿源與蝕刻劑氣體之乾化學蝕刻。電漿源可為電感耦合電漿(ICR)蝕刻、變壓耦合電漿(TCP)蝕刻、電子迴旋共振(ECR)蝕刻、反應離子蝕刻(RIE)等。在一實施例中，在界於約2mTorr至約5mTorr範圍內之壓力、界於約700瓦至約1200瓦範圍內之功率、界於約50伏特至約100伏特範圍內之蝕刻偏壓、界於約40℃至約70℃範圍內之溫度下，以包括約10每分鐘標準立方公分(sccm)至約30sccm之SF6、約30sccm至約100sccm之CH2F2、約50sccm至約200sccm之N2、及約100sccm至約200sccm之He的電漿流量，藉由電漿蝕刻而實施蝕刻製程。可使用乾蝕刻工具，例如科林研發公司(Lam Research Corporation)、東京電子有限公司(Tokyo Electron Limited,TEL)、應用材料有限公司(Applied Materials,Inc.)、日立株式會社(Hitachi Ltd.)製造的工具或其等之組合。亦可使用其他公司提供之蝕刻工具替代。
第一多晶矽層108之剩餘部分具有平坦表面108T及界於約960Å至 約1100Å之間的厚度h2，其中，厚度h2被定義為從第一多晶矽層108的頂面108T起至鰭104的頂面104T之間的距離。如同下述，當圖案化第一多晶矽層108之剩餘部分以形成多晶矽閘極結構時，第一多晶矽層108之剩餘部分的厚度h2等於閘極高度h2。在本揭露之一實施例中，多晶矽層108之剩餘部分具有約960Å的厚度h2。
參照圖8A與圖8B，藉由使用本領域中習知之微影與蝕刻製程，圖案化圖7A與圖7B所示的第一多晶矽層108之剩餘部分，以形成多晶矽閘極結構116(之後亦被稱作多晶矽堆疊件116)。在本揭露之實施例中，形成多晶矽堆疊件116，以如圖8A所示地使每個多晶矽堆疊件116之長度的方向平行於每個鰭104之寬度的方向，且如圖8B所示地使每個多晶矽堆疊件116之寬度的方向平行於每個鰭104之長度的方向。
須注意，多晶矽堆疊件116的數量不受圖8A與圖8B所示之半導體結構限制且可包括多於或少於圖8A與圖8B所示的數量。在本揭露之實施例中，可同時形成多晶矽堆疊件116，以使每個多晶矽堆疊件116可包含相同的材料或層。由於所有鰭104的頂面104T共平面，且第一多晶矽層108之剩餘部分具有平坦表面108T，故無論圖案密度，在IC的不同區中之電晶體500與600的閘極高度h2相同。
根據本揭露之實施例，圖9A與圖9B，顯示在將源極/汲極區120形成於圖8A與圖8B所示之半導體裝置700IC的第一區100與第二區200中之至少一個對應多晶矽堆疊件116的相對側上之後的兩個剖面圖。在本揭露之實施例中，源極/汲極區120可為形成於鰭104內之磊晶區。在本揭露之實施例中，源極/汲極區120可為矽磊晶區。在本揭露之實施例中，源極/汲極區120可為矽鍺磊晶區。然而，許多其他實施例中磊晶成長的材料可能為例如矽、矽鍺、碳化矽、鍺、砷化鎵、磷化銦、及/或其他合適的材料)。
在本揭露之實施例中，可在多晶矽堆疊件116之側壁上方沉積間隔件層(未圖示)，以於鰭104上定義源極/汲極區120。沉積間隔件層之後，實施磊晶製程(epi process)以於鰭104內形成源極/汲極區120。在本揭露之實施例中，藉由實施蝕刻製程以於鰭104中形成凹槽區，接著實施磊晶製程以於凹槽區中沉積半導體材料，而可實現源極/汲極區。蝕刻製程可為電漿乾蝕刻製程。磊晶製程可包括CVD沉積技術(例如，氣相磊晶(VPE)及/或超高真空CVD(UHV-CVD))、分子束磊晶、及/或其他合適之製程。磊晶製程可使用氣態及/或液態前驅物，其與基板之成分(例如矽)相互作用。半導體材料可包括Si、SiP、SiC、SiCP、其等之組合、或任意其他合適之半導體材料。
在圖9A與圖9B所示之製程之後，如圖10A與圖10B所示，在閘極間隔件(未圖示)、多晶矽堆疊件116、源極/汲極區120、鰭104與隔離結構106上方，形成蝕刻停止層(etch stop layer,ESL)130與層間介電(interlayer dielectric,ILD)層140。ESL 130可共形地沉積於半導體裝置700上方。在一實施例中，ESL 130可包含SiN、SiCN、SiON等、或其等之組合，且可藉由原子層沉積(ALD)、分子層沉積(MLD)、熔爐製程、CVD、電漿增強CVD(PECVD)等、或其等之組合形成。
形成ESL 130之後，可將ILD層140沉積於ESL 130上方並填充多晶矽堆疊件116之間的間隙。在一些實施例中，ILD層140包含介電材料，例如氧化矽、氮化矽、氮氧化矽、TEOS形成之氧化物、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、低k介電材料、其他合適之介電材料、及/或其等之組合。ILD層140，可藉由CVD、ALD、PECVD、次大氣壓CVD(SACVD)、可流動CVD、高密度電漿(HDP)、旋塗介電質製程等、或其等之組合而形成。
圖11A與圖11B顯示在圖10A與圖10B顯示之半導體裝置700實 施平坦化製程以去除ILD層140及ESL 130之部分從而暴露出每個多晶矽堆疊件116的頂面之後的兩個剖面圖。平坦化製程可藉由CMP製程實施。亦可可使用本領域習知之任意其他合適的平坦化技術替代。
圖12A與圖12B顯示將圖11A與圖11B所示之半導體裝置700實施閘極後製(gate-last)製程後的兩個剖面圖。在如本揭露之實施例所公開之閘極後製製程期間，圖11A與圖11B所示之多晶矽堆疊件116可為替換多晶矽閘極(replacement polysilicon gate,RPG)，且可被圖12A與圖12B中之金屬閘極堆疊件160替換。在閘極後製製程中，去除多晶矽堆疊件116以形成用於形成閘極堆疊件之溝槽。將閘極介電層150沉積於溝槽之側壁上並將閘極電極層160沉積於閘極介電材料150上方以填充溝槽。在一些實施例中，接著拋光ILD層140、閘極介電層150及閘極電極層160。
在一些實施例中，閘極介電材料可包括氧化矽、氮化矽、氮氧化矽、或高k介電質。高k介電質包含金屬氧化物。用於高k介電質之金屬氧化物的範例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu之氧化物及/或其等之混合物。在本揭露之實施例中，閘極介電材料，可使用例如原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、熱氧化、UV-臭氧氧化或其等之組合的合適製程形成。閘極介電材料可更包含界面層(未圖示)以降低閘極介電材料與鰭104(即，FinFET之通道區)之上方部分間的損害。界面層可包含氧化矽。
在本揭露之實施例中，閘極電極層可包含單層或多層結構。在實施例中，閘極電極層包含多晶矽。此外，閘極電極層可為具有均勻或非均勻摻雜的摻雜多晶矽。在其他實施例中，閘極電極層包含選自於由W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn及Zr所組 成的群組之金屬。在其他實施例中，閘極電極層包含選自於由TiN、WN、TaN及Ru所組成的群組之金屬。閘極電極層可藉由例如ALD、CVD、PVD、鍍覆或其等之組合的合適製程形成。
圖2至圖12係用於顯示本揭露之各種實施例的範例。此外，需要進一步的IC製程以形成本領域習知之IC晶片的各個構件。可實施之示例性製程包括形成與閘極結構耦合的接觸構件、以及具有通孔與互連線而可將形成在基板上之一個或複數個半導體裝置互連的多層互連件(MLI)。
須注意，在本揭露之實施例中，可實施閘極先製(gate-last)製程以在沉積ILD層140之前沉積閘極堆疊件160。儘管本揭露使用FinFET裝置作為範例，但所屬技術領域中具有通常知識者將理解，無論圖案密度，圖3至圖7所示之用於獲得橫跨IC晶片的不同區之相等閘極高度h2的方法，亦可應用於平面裝置。此外，圖2至圖12使用閘極後製製程作為範例。但所屬技術領域中具有通常知識者將理解，本揭露所公開方法亦可應用於閘極先製製程。
本揭露具有諸多優點。藉由在多晶矽回蝕製程之後提供第一多晶矽層108之平坦的上表面，無論圖案密度，而可實現橫跨IC晶片之所有區的相等之閘極高度。藉由使其更易於提供橫跨所有閘極之一致的RC延遲與一致的存取速度，相等之閘極高度有益於IC晶片性能。在IC製程期間，於第一多晶矽層之頂部上形成複數層，該複數層經常需要具有均一厚度與平坦表面。具有平坦上表面之第一多晶矽層108為了於其頂部形成其他層而提供完全平坦的基底，如此可使進一步處理例如CMP實現理想之均一厚度與平坦表面。一般將微影與蝕刻技術用於IC晶片製造。藉由本揭露所實現之為了第一多晶矽層之上方層的平坦表面，對於在顯影上實現理想的精確度至關重要。在閘極後製製程中，去除犧牲多晶矽 堆疊件，並由金屬閘極堆疊件替換。相等之閘極高度有助於確保閘極替換步驟的成功。特別是，當使用平坦化製程去除ESL並暴露出犧牲多晶矽堆疊件的頂面時，不相等之多晶矽閘極高度，可能在去除較高多晶矽堆疊件之ESL並留下較低多晶矽堆疊件頂部上之ESL的殘餘後，導致平坦化製程之停止。殘餘的ESL可能導致無法對較低之多晶矽堆疊件進行閘極替換步驟。相反的，相等之閘極高度，將確保所有犧牲多晶矽堆疊件之頂部上的ESL被完全去除，故可確實完成後續多晶矽堆疊件之去除與替換步驟。
圖13顯示根據本揭露之各個實施例，在無論圖案密度之情況下於IC晶片的不同區中形成具有相等之多晶矽閘極高度的半導體裝置之方法的流程圖。圖13顯示之流程圖僅為範例，其不應該過度限制權利要求之範圍。所屬技術領域中具有通常知識者將了解各種變化、替換與修改。例如，可增加、去除、替換、重新排列或重複圖13中顯示之各個步驟。
參照圖13，在步驟1010中，於IC的不同區中之具有不同圖案密度的基板頂部上沉積第一多晶矽層。在步驟1020中，於第一多晶矽層之頂部上沉積停止層；摻雜停止層以改變其蝕刻選擇性。在步驟1030中，於停止層之頂部上沉積第二多晶矽層。在步驟1040中，平坦化第二多晶矽層。在到達停止層之前停止平坦化製程。在步驟1050中，實施蝕刻處理以蝕刻去除第二多晶矽層之剩餘部分、停止層及第一多晶矽層之頂部。第一多晶矽層之剩餘部分具有平坦表面。在步驟1060中，進行後續製程以製造IC晶片。可實施之示例性製程包括形成閘極結構、源極/汲極區、與閘極結構耦合的接觸構件、以及具有通孔與互連線而可將形成在基板上之一個或複數個半導體裝置互連的多層互連件(MLI)。
根據一實施例，一種形成半導體IC之方法，包含：提供在IC之第一區中具有第一圖案密度且在IC之第二區中具有第二圖案密度的基板； 於基板上方形成第一多晶矽層，第一多晶矽層具有不平坦的上表面；於第一多晶矽層上方形成停止層；處理停止層以改變其相對於第一多晶矽層之蝕刻選擇性；於停止層上方形成第二多晶矽層；以及去除第二多晶矽層、停止層、及第一多晶矽層之頂部，第一多晶矽層之剩餘部分具有平坦的上表面。
另一實施例為形成FinFET半導體裝置之方法，該方法包含：於基板之第一區中與基板之第二區中分別形成至少一個鰭，第一區具有第一圖案密度且第二區具有第二圖案密度；於第一區與第二區中之對應鰭的兩側上形成隔離結構；於基板、第一區與第二區中的鰭、及隔離結構之上方沉積第一多晶矽層，第一多晶矽層具有拓撲結構；於第一多晶矽層上沉積停止層；摻雜停止層以更改其蝕刻特性；於停止層上沉積第二多晶矽層；以及實施平坦化製程及蝕刻製程以去除第二多晶矽層、停止層、及第一多晶矽層之頂部，第一多晶矽層之剩餘部分具有平坦的上表面。
在另一實施例中，形成半導體IC之方法包含：提供在IC之第一區中具有第一圖案密度且在IC之第二區中具有第二圖案密度的基板；於基板上方形成第一與第二多晶矽層，停止層夾設於第一多晶矽層與第二多晶矽層之間，其中，第二多晶矽層位於停止層上方，且處理停止層以使其具有與第一與第二多晶矽層實質上相同的蝕刻選擇性；實施平坦化製程而以未到達停止層的方式去除第二多晶矽層之頂部；蝕刻去除第二多晶矽層之剩餘部分、停止層、及第一多晶矽層之頂部；以及於IC之第一區與第二區中分別形成第一閘極結構與第二閘極結構，第一與第二閘極結構具有實質上相等的閘極高度。
雖已藉由範例與較佳實施例描述了本揭露，但應理解，本發明不限於所公開之實施例。相反地，其旨在涵蓋各種修改與相似之配置(對所屬技術領域中具有通常知識者係顯而易見)。因此，應對專利申請範圍 之範圍給予最廣泛的解釋，以涵括所有此等修改與相似之配置。
100、200‧‧‧區
102‧‧‧基板
104、104a‧‧‧鰭
106‧‧‧隔離結構(淺溝槽隔離層、STI層)
120‧‧‧源極/汲極區
160‧‧‧閘極結構(閘極堆疊件、閘極電極層)
170‧‧‧通道區
500、600‧‧‧電晶體
700‧‧‧半導體裝置

Claims (10)

  1. 一種形成半導體積體電路(integrated circuit,IC)之方法，包含：提供在該IC之第一區中具有第一圖案密度且在該IC之第二區中具有第二圖案密度的基板；於該基板上方形成第一多晶矽層，該第一多晶矽層具有不平坦的上表面；於該第一多晶矽層上方形成停止層，處理該停止層以改變該停止層相對於該第一多晶矽層之蝕刻選擇性；於該停止層上方形成第二多晶矽層；以及去除該第二多晶矽層、該停止層、及該第一多晶矽層之頂部，該第一多晶矽層之剩餘部分具有平坦的上表面。
  2. 如申請專利範圍第1項之形成半導體積體電路之方法，其中，該停止層包含選自於實質上由氮化矽、碳化矽、氮氧化矽及其等之組合所組成的群組之材料。
  3. 如申請專利範圍第1項之形成半導體積體電路之方法，其中，處理該停止層包含：以選自於實質上由碳、二氧化碳、硫、二氧化硫及其等之組合所組成的群組之材料摻雜該停止層。
  4. 如申請專利範圍第3項之形成半導體積體電路之方法，其中，摻雜的該停止層與該第一多晶矽層及該第二多晶矽層之間的蝕刻選擇性，界於約0.8至約1.2之範圍內。
  5. 如申請專利範圍第1項之形成半導體積體電路之方法，其中，去除該第二多晶矽層、該停止層、及該第一多晶矽層之頂部包含： 藉由平坦化製程去除該第二多晶矽層之頂部，該平坦化製程在到達該停止層之前停止；以及蝕刻去除該第二多晶矽層之剩餘部分、該停止層、及該第一多晶矽層之頂部。
  6. 如申請專利範圍第5項之形成半導體積體電路之方法，其中，該平坦化製程係CMP(chemical mechanical planarization，化學機械平坦化)製程。
  7. 如申請專利範圍第1項之形成半導體積體電路之方法，更包含：圖案化該第一多晶矽層之該剩餘部分以於該第一區中形成至少一個多晶矽閘極結構並於該第二區中形成至少一個多晶矽閘極結構，該第一區中之該至少一個多晶矽閘極結構、及該第二區中之該至少一個多晶矽閘極結構，具有實質上相等的閘極高度。
  8. 如申請專利範圍第7項之形成半導體積體電路之方法，更包含：在閘極後製製程中，替換該第一區中之該至少一個多晶矽閘極結構、及該第二區中之該至少一個多晶矽閘極結構。
  9. 一種形成FinFET(fin field-effect transistor，鰭式場效電晶體)裝置之方法，包含：於基板之第一區中形成至少一個鰭並於該基板之第二區中形成至少一個鰭，該第一區具有第一圖案密度且該第二區具有第二圖案密度；於該第一區與該第二區中之該對應鰭的兩側上形成隔離結構；於該基板、該第一區與該第二區中的該鰭、及該隔離結構之上方沉積第一多晶矽層，該第一多晶矽層具有拓撲結構；於該第一多晶矽層上沉積停止層，摻雜該停止層以更改該停止層之蝕刻特性； 於該停止層上沉積第二多晶矽層；以及實施平坦化製程及蝕刻製程以去除該第二多晶矽層、該停止層、及該第一多晶矽層之頂部，該第一多晶矽層之剩餘部分具有平坦的上表面。
  10. 一種形成半導體積體電路(integrated circuit,IC)之方法，包含：提供在該IC之第一區中具有第一圖案密度且在該IC之第二區中具有第二圖案密度的基板；於該基板上方形成第一多晶矽層與第二多晶矽層，停止層夾設於該第一多晶矽層與該第二多晶矽層之間，其中，該第二多晶矽層位於該停止層上方，且處理該停止層以使該停止層具有與該第一多晶矽層及該第二多晶矽層實質上相同的蝕刻選擇性；實施平坦化製程而以未到達該停止層的方式去除該第二多晶矽層之頂部；蝕刻去除該第二多晶矽層之剩餘部分、該停止層、及該第一多晶矽層之頂部；以及於該IC之該第一區與該第二區中分別形成第一閘極結構與第二閘極結構，該第一閘極結構與該第二閘極結構具有實質上相等的閘極高度。
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