TWI786704B - 半導體裝置及其製造方法 - Google Patents

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鄭志玄
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Abstract

一種半導體裝置之製造方法包括：形成一鰭部突出於一基底上方；形成一閘極層於鰭部上；以及於一電漿蝕刻機內以一電漿蝕刻製程圖案化閘極層，以形成一閘極於鰭部上，其中圖案化閘極層包括：在電漿蝕刻製程期間交替開啟及關閉電漿蝕刻機的一頂部射頻(RF)電源；以及在電漿蝕刻製程期間交替開啟及關閉電漿蝕刻機的一底部射頻(RF)電源，其中在開啟頂部射頻(RF)電源的一第一時間點與開啟底部射頻(RF)電源的對應第二時間點之間存在一時間偏移。

Description

半導體裝置及其製造方法
本發明實施例係關於一種半導體技術，且特別為關於一種半導體裝置及其製造方法。
由於各種電子部件(例如，電晶體、二極體、電阻器、電容器等)的集積密度不斷提高，半導體產業經歷了快速增長。 在大多數情況下，集積密度的提高來自於反復降低最小特徵部件尺寸，使得更多的部件可集積於一給定的區域。
鰭式場效電晶體 (Fin Field-Effect Transistor, FinFET)裝置正成為積體電路中所普遍使用的裝置。鰭式場效電晶體 (FinFET)裝置具有三維結構，包括自基底突出的半導體鰭部。一閘極結構(其用以控制電荷載子於鰭式場效電晶體 (FinFET)裝置的導電通道內流動)包圍著半導體鰭部。舉例來說，在三閘極鰭式場效電晶體 (FinFET)裝置中，閘極結構包圍著半導體鰭部的三個側面，進而形成導電通道於半導體鰭部的三個側面上。
在一些實施例中，一種半導體裝置之製造方法包括：形成一鰭部突出於一基底上方；形成一閘極層於鰭部上；以及於一電漿蝕刻機內以一電漿蝕刻製程圖案化閘極層，以形成一閘極於鰭部上，其中圖案化閘極層包括：在電漿蝕刻製程期間交替開啟及關閉電漿蝕刻機的一頂部射頻(RF)電源；以及在電漿蝕刻製程期間交替開啟及關閉電漿蝕刻機的一底部射頻(RF)電源，其中在開啟頂部射頻(RF)電源的一第一時間點與開啟底部射頻(RF)電源的一對應第二時間點之間存在一時間偏移。
在一些實施例中，一種半導體裝置之製造方法包括：形成一閘極層於突出於一基底上方的一鰭部上；形成一圖案化罩幕於閘極層上；以及透過在電漿蝕刻機內進行一電漿蝕刻製程，以經由圖案化罩幕來蝕刻閘極層，其中電漿蝕刻機具有一頂部射頻(RF)電源用以產生電漿，且具有一底部射頻(RF)電源用以提供偏壓來蝕刻，其中蝕刻閘極層包括：以一第一頻率切換開啟及關閉頂部射頻(RF)電源，其中頂部射頻(RF)電源在電漿蝕刻製程期間具有一第一工作週期；以及以第一頻率切換開啟及關閉底部射頻(RF)電源，其中底部射頻(RF)電源在電漿蝕刻製程期間具有一第二工作週期。
在一些實施例中，一種半導體裝置包括：一鰭部，突出於一基底上方；一閘極結構，位於鰭部上方；一閘極間隙壁，沿閘極結構的一側壁設置，其中閘極間隙壁面向基底的一下表面比鰭部遠離基底的上表面更接近基底；以及一源極/汲極區，至少局部位於鰭部內，且鄰近閘極間隙壁。
以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而以下的揭露內容為敘述各個部件及其排列方式的特定範例，以求簡化本揭露內容。當然，這些僅為範例說明並非用以所定義本發明。舉例來說，若為以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件為直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。
再者，於空間上的相關用語，例如“下方”、“之下”、“下”、“上方”、“上”等等於此處係用以容易表達出本說明書中所繪示的圖式中元件或特徵部件與另外的元件或特徵部件的關係。這些空間上的相關用語除了涵蓋圖式所繪示的方位外，也涵蓋裝置於使用或操作中的不同方位。此裝置可具有不同方位(旋轉90度或其它方位)且此處所使用的空間上的相關符號同樣有相應的解釋。在整個說明中，除非另有說明，不同圖式中相同或相似的標號係指透過使用相同或相似的材料以相同或相似的形成製程所形成的相同或相似的部件。此外，標號相同但字母不同的圖式(例如，14A及14B)繪示出同一裝置於相同製程階段的不同視圖。
本揭露的實施例是在形成鰭式場效電晶體 (FinFET)裝置的背景下進行說明的，特別是在透過閘極結構(例如，虛置閘極結構)形成期間控制鰭部損失量來控制(例如，調整)鰭式場效電晶體 (FinFET)裝置的磊晶源極/汲極區的輪廓(例如，形狀、體積)的背景下。儘管揭露的實施例是以鰭式場效電晶體 (FinFET)裝置為例所進行討論的，但所揭露的方法也可用於其他類型的裝置，例如平面裝置。
第1圖繪示出鰭式場效電晶體 (FinFET)30的一示例性立體示意圖。鰭式場效電晶體 (FinFET)30包括一基底50及突出於基底50之上的一鰭部64。隔離區62形成於鰭部64的兩相對側，鰭部64突出於隔離區62之上。一閘極介電層66沿著側壁且位於鰭部64的上表面上，而一虛置閘極68位於閘極介電層66上。源極/汲極區80位於鰭部64內，且位於閘極介電層66及虛置閘極68的兩相對側。第1圖進一步繪示出後續圖式的對照剖面。剖面B-B沿鰭式場效電晶體 (FinFET)30的虛置閘極68的縱軸延伸。剖面A-A垂直於剖面B-B，且沿鰭部64的縱軸及位於源極/汲極區80之間的電流方向上。剖面C-C與剖面B-B平行，橫跨源極/汲極區80。剖面D-D與剖面A-A平行，但位於鰭部64的邊界(例如，側壁)以外。後續圖式為了清晰起見，參照這些對照剖面。
第2-13圖及14A-14C圖繪示出根據一實施例之各個製造階段的鰭式場效電晶體 (FinFET)裝置100的各種視圖(例如，剖面示意圖、立體示意圖)。鰭式場效電晶體 (FinFET)裝置100相似於第1圖中的鰭式場效電晶體 (FinFET)30，但具有多個鰭部及多個閘極結構。第2-4圖繪示出沿剖面B-B的鰭式場效電晶體 (FinFET)裝置100的剖面示意圖。第5-13及14A圖繪示出鰭式場效電晶體 (FinFET)裝置100沿剖面A-A的剖面示意圖。第14B圖繪示出鰭式場效電晶體 (FinFET)裝置100沿剖面B-B的剖面示意圖。 第14C圖繪示出鰭式場效電晶體 (FinFET)裝置100的立體示意圖。
第2圖繪示出基底50的剖面示意圖。基底50可為一半導體基底，例如一塊材半導體、絕緣體上覆半導體(semiconductor-on-insulator, SOI)基底或相似物，其可為摻雜 (例如，用p型或n型摻雜物)或未摻雜的。基底50可為一晶圓，例如矽晶圓。一般來說，絕緣體上覆半導體(SOI)基底包括形成於絕緣體層上的半導體材料層。絕緣層可為埋入式氧化物(buried oxide, BOX)層、氧化矽層或相似物。絕緣層提供於一基底(通常為矽或玻璃基底)上。也可使用其他基底(例如，多層或漸變基底)。在一些實施例中，基底50的半導體材料可包括矽；鍺；化合物半導體(包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)；合金半導體(包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP)；或其組合。
請參照第3圖，第2圖中所示的基底50可使用微影及蝕刻技術進行圖案化。舉例來說，形成一罩幕層(例如，一墊氧化層52及位於其上的一墊氮化層56)於基底50上。墊氧化層52可為一薄膜，其包括氧化矽且可使用熱氧化製程形成。墊氧化層52可作為基底50及墊氮化層56之間的黏著層。在一些實施例中，墊氮化層56由氮化矽、氮氧化矽、氮碳化矽等或其組合形成，且一些示例中使用低壓化學氣相沉積(low-pressure chemical vapor deposition, LPCVD)或電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition, PECVD)形成。
罩幕層可使用微影技術進行圖案化。一般來說，微影技術利用對光阻材料(未繪示)進行沉積、照射(曝光)及顯影，以去除部分光阻材料。餘留的光阻材料保護下方材料(例如，本示例中的罩幕層)，免受後續製程步驟(例如，蝕刻)的影響。在本示例中，光阻材料用來對墊氧化層52及墊氮化層56進行圖案化，以形成圖案化罩幕58，如第3圖所示。
圖案化罩幕58隨後用於圖案化基底50的露出部分，以形成溝槽61，藉以於相鄰溝槽61之間定義出半導體鰭部64(例如64A及64B)，如第3圖所示。在一些實施例中，半導體鰭部64為透過使用，例如，反應性離子蝕刻(reactive ion etch, RIE)、中性束蝕刻(neutral beam etch, NBE)或相似方法或其組合於基底50內蝕刻出溝槽所形成。上述蝕刻可為異向性的。在一些實施例中，溝槽61可為相互平行的條狀(由上視來看)，且相對於彼此緊密間隔。在一些實施例中，溝槽61可為連續的，並環繞半導體鰭部64。 半導體鰭部64在以下也可稱作鰭部64。
鰭部64可透過任何合適的方法進行圖案化。舉例來說，鰭部64可使用一或多道微影製程進行圖案化，包括雙重圖案化或多重圖案化製程。一般來說，雙重圖案或多重圖案製程結合了微影及自對準製程，容許形成的圖案(例如，間距)小於使用單一直接微影製程所獲得的。舉例來說，在一實施例中，形成一犧牲層於基底上，並使用微影製程進行圖案化。使用自對準製程於圖案化的犧牲層旁側形成間隔層。隨後去除犧牲層，餘留的間隔層或芯軸可用於圖案化出鰭部。
第4圖繪示出位於相鄰的半導體鰭部64之間形成絕緣材料，以形成隔離區62。上述絕緣材料可為氧化物(例如，氧化矽、氮化物或相似物或其組合)，並且可透過高密度電漿化學氣相沉積(high density plasma chemical vapor deposition, HDP-CVD)、流動式化學氣相沉積(flowable CVD, FCVD)(例如，於遠端電漿系統中沉積化學氣相沉積(CVD)類的材料並進行後固化，以使其轉化為另一種材料，如氧化物)或相似方法或其組合形成。可使用其他絕緣材料及/或其他形成製程。在所繪示的實施例中，絕緣材料是透過流動式化學氣相沉積(FCVD)製程形成的氧化矽。一旦形成絕緣材料，可進行一退火處理。可以一平坦化製程(例如，化學機械研磨(CMP)，去除任何多餘的絕緣材料，並形成具有共平面的(未繪示)的隔離區62的上表面及半導體鰭部64的上表面。也可透過平坦化製程去除圖案化罩幕58(請參照第3圖)。
在一些實施例中，隔離區62可包括一襯層(例如，襯層氧化物(未繪示))位於隔離區62與基底50/半導體鰭部64之間的界面上。在一些實施例中，形成襯層氧化物是為了減少基底50與隔離區62之間界面的結晶缺陷。同樣地，襯層氧化物也可用於減少半導體鰭部64與隔離區62之間界面的結晶缺陷。襯層氧化物(例如，氧化矽)可為透過熱氧化基底50的表面所形成的熱氧化物層，儘管也可使用其他合適的方法來形成襯層氧化物。
接下來，凹陷隔離區62，以形成淺溝槽隔離(shallow trench isolation, STI)區62。凹陷隔離區62，使得半導體鰭部64的上部自兩相鄰的淺溝槽隔離(STI)區62之間突出。淺溝槽隔離(STI)區62的上表面可具有一平坦的表面(如圖所繪示)、一凸面、一凹面(例如，碟畫)或其組合。淺溝槽隔離(STI)區62的上表面可透過適當的蝕刻形成平坦、凸起及/或下凹。隔離區62可採用可接受的蝕刻製程進行凹陷，例如對隔離區62的材料有選擇性的蝕刻。舉例來說，可使用稀釋氫氟酸(dilute hydrofluoric, dHF)進行乾蝕刻或濕蝕刻來凹陷隔離區62。
在形成鰭部64之後，形成一閘極介電層66鰭部64上，例如，透過熱氧化製程。 閘極介電層66於後續進行取代閘極製程期間移除，因此也可稱作虛置閘極介電層66。在第4圖的示例中，閘極介電層66繪示為形成於鰭部64上 (例如，位於鰭部64的上表面及側壁上)，但未位於淺溝槽隔離(STI)區62上。在其他實施例中，閘極介電層66可透過沉積閘極介電層材料於鰭部64及淺溝槽隔離(STI)區62上而形成。這些與其他變化完全涵蓋於本揭露的範圍內。
第2至第4圖繪示出形成鰭部64的一實施例，然而鰭部可形成於各種不同的製程中。舉例來說，基底50的頂部部分可以合適的材料取代，例如一磊晶材料，其適合於待形成的半導體裝置所要的類型(例如N型或P型)。之後，圖案化上方具有磊晶材料的基底50，以形成包括此磊晶材料的半導體鰭部64。
另一示例中，可形成一介電層於基底的上表面上；可蝕刻出穿過介電層的溝槽；可磊晶生長同質磊晶結構於溝槽內；以及可凹陷介電層，使得同質磊晶結構自介電層突出，以形成鰭部。
在另一示例中，可形成一介電層於基底的上表面上；可蝕刻出穿過介電層的溝槽；可使用不同於基底的材料磊晶生長異質磊晶結構於溝槽內；以及可凹陷介電層，使得異質磊晶結構自介電層突出，以形成鰭部。
在生長磊晶材料或磊晶結構(例如，異質磊晶結構或同質磊晶結構)的實施例中，生長的材料或結構可在生長期間進行原位摻雜，此可免除事先與後續的佈植，儘管可一起使用原位及佈植摻雜。此外，有利的是NMOS區進行磊晶生長的材料不同於PMOS區域的材料。在不同的實施例中，鰭部64可包括矽鍺(Six Ge1-x ，其中x可在0及1之間)、碳化矽、純鍺或實質上純鍺、III-V化合物半導體、II-VI化合物半導體或相似材料。舉例來說，可用於形成III-V化合物半導體的材料包括但不限於InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP或相似物。
第5-14A圖繪示出使用雙重圖案化技術形成虛置閘極68於半導體鰭部64上。在此處說明中，虛置閘極68及虛置閘極介電層66統稱為虛置閘極結構75。需注意的是為了簡化起見，第5-14A圖中並未繪示出所有的特徵部件。舉例來說，第5-14A圖中並未繪示出鰭式場效電晶體 (FinFET)裝置100的基底50。
現在請參照第5圖，形成一閘極層68(其可為半導體層，例如非晶矽(a-Si)層)於閘極介電層66上。接下來，依序形成一介電層33(例如，氮碳化矽(SiCN)層)及介電層35(例如，氧化矽(SiO)層)於閘極層68上。介電層33及介電層35由不同的材料形成。在一些實施例中，可於後續蝕刻製程作為硬罩幕層及/或蝕刻停止層，以圖案化閘極層68。接下來，形成芯軸層36(例如，非晶矽(a-Si)層)於介電層35上。為了形成上述各膜層(例如，閘極層68、介電層33、介電層35及芯軸層36)，可使用合適的沉積方法，例如化學氣相沉積(CVD)、物理氣相沉積(physical vapor deposition, PVD)、原子層沉積(atomic layer deposition, ALD)或相似方法。
接下來，在第6圖中，形成一光阻層(例如，三層光阻層，其包括一底層37(例如，底層抗反射塗層(bottom anti-reflective coating, BARC))、一中間層38(例如，中間罩幕層)及一頂層光阻層39)芯軸層36上。接下來，圖案化頂層光阻層39(例如，使用微影及圖案化技術)，以形成圖案化的頂層光阻層39。
接下來，在第7圖中，順應性形成氧化層41於圖案化的頂層光阻層39及中間層38上。在一些實施例中，氧化層41是透過低溫沉積製程(例如，低溫原子層沉積(lower-temperature ALD)製程)形成的氧化矽層。在一些實施例中，低溫沉積製程的溫度約在80ºC至150ºC之間，例如100ºC。沉積製程中所使用的低溫有助於避免對圖案化的頂層光阻層39的損害。在一示例中，氧化層41的厚度可在幾個埃至幾十埃之間(例如，在2埃至20埃之間)。在一些實施例中，氧化層41保護/強化圖案頂光阻層39的側壁，例如在進行後續的蝕刻製程(使用圖案頂光阻層39作為蝕刻罩幕)之後，形成的芯軸層36(見第8)具有平滑(例如，筆直的)側壁。
接下來，在第8圖中，進行一或多道異向性蝕刻過程，例如乾蝕刻(例如，電漿蝕刻)，以圖案化芯軸層36，在進行異向性蝕刻製程之後，圖案化的芯軸層形成芯軸層36。如第8圖所示，圖案化的頂層光阻層39的圖案轉移至芯軸層36。
接下來，在第9圖中，順應性形成一間隔層42於芯軸層36上及介電層35上。在一些實施例中，間隔層42是透過合適的形成方法(例如，物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)或相似方法所形成的氮化矽層。在一示例中，間隔層42的厚度可約為260埃。
接下來，在第10圖中，進行一等向性的蝕刻製程，以去除間隔層42的水平部分(例如，位於芯軸層36的上表面上的部分及位於介電層35的上表面上的部分)。等向性的蝕刻製程也去除了芯軸層36。間隔層42沿著芯軸層36的側壁設置的餘留部分形成間隔層42。
接下來，在第11圖中，形成一光阻層(例如，三層光阻層)於第10圖的結構上，其可包括一底層43、一中間層44及一頂層光阻層45。之後，圖案化頂部光阻層45，例如，使用微影及蝕刻技術。在第11圖的示例中，圖案化的頂部光阻層45的寬度(例如，其側壁之間的距離)大於間隔層42的寬度，使得形成的虛置閘極(請參照第14A圖中的虛置閘極68A及虛置閘極68B)可具有不同寬度，其有利於適應不同的設計要求，以在鰭式場效電晶體 (FinFET)裝置100的不同區域所形成的裝置可實現不同效能目標。
接下來，在第12圖中，進行一異向性蝕刻製程(例如，電漿蝕刻製程)，以將間隔層42及圖案化的頂部光阻層45的圖案轉移至介電層35及介電層33。如第12圖所示，部分的間隔層42可餘留於圖案化的介電層35上。
接下來，在第13圖中，使用合適的沉積(例如，原子層沉積(ALD)、物理氣相沉積(PVD)、化學氣相沉積(CVD)或相似的沉積)，順應性形成一氧化物蓋層47(例如，氧化矽層)於第12圖的結構上。不同於第7圖中的氧化層41，氧化物蓋層47並非形成於光阻層上，因此可進行一高溫沉積製程(例如，約在300ºC至500ºC之間)，以形成氧化物蓋層47並實現更快的沉積速率。在一示例中，氧化物蓋層47的厚度可在幾個埃至幾十埃之間(例如，約20埃)。在一些實施例中，氧化物蓋層47保護/強化介電層33/35圖案的側壁，例如在後續的蝕刻製程之後，形成的閘極層68(請參照第14A圖)具有改善的輪廓(具有平滑(例如，筆直的)側壁)。
接下來，在第14A圖中，進行一異向性蝕刻製程，以圖案化閘極層68。在異向性蝕刻製程中，圖案化的介電層35及介電層33作為一罩幕70來圖案化閘極層68。在異向性蝕刻製程之後，閘極層68的餘留部分形成虛置閘極68(例如，虛置閘極68A及虛置閘極68B)。需注意的是，虛置閘極68B的寬度大於虛置閘極68A的寬度(如上所述)，以適應不同的設計要求。為簡化起見，虛置閘極68在後續圖式中繪示為具有相同的寬度，但可理解的是，虛置閘極68於裝置的不同區域可能具有不同的寬度。在異向性的蝕刻製程之後，露出閘極介電層66。第14B圖繪示出第14A圖中沿剖面B-B的鰭式場效電晶體 (FinFET)裝置100。第14C圖繪示出鰭式場效電晶體 (FinFET)裝置100的立體示意圖。
在一些實施例中，用於圖案化閘極層68的異向性蝕刻製程為電漿蝕刻製程，其包括一連串進行的多個蝕刻步驟，因此也可稱作多步驟電漿蝕刻製程。以下將參照第14C及15-20圖說明此多步驟電漿蝕刻製程的細節。
在第14C圖中，繪示出沿虛置閘極68的一垂直方向的四個不同位置L1、L2、L3及L4，其中各個位置L1、L2、L3及L4對應於平行於基底50的上表面的一平面(請參照第14B圖)。第14C圖進一步繪示出一鰭部頂部位置FT，其表示鰭部64的上表面遠離基底50的位置。在一些實施例中，位置L1設置於鰭部64的上表面上方50nm處。位置L2設置於鰭部64的上表面上方25nm處。位置L3設置於鰭部64的上表面下方20nm處。位置L4設置於鰭部64的上表面下方54nm。
在一些實施例中，多步驟電漿蝕刻製程包括一第一蝕刻步驟、一第二蝕刻步驟、一第三蝕刻步驟、一第四蝕刻步驟、一第五蝕刻步驟及一第六蝕刻步驟。第一蝕刻步驟也稱作主蝕刻1(ME1)步驟，而進行此步驟以從閘極層68的上表面68T凹陷未被罩幕70覆蓋(例如，未位於其正下方)的閘極層68至位置L1。換句話說，主蝕刻1(ME1)步驟在到達位置L1時停止。在一些實施例中，ME1蝕刻步驟為使用一氣體源(包括四氟甲烷(CF4 )、溴化氫(HBr)及氯(Cl2 ))所進行的電漿蝕刻製程。相較於第三、第四及第五蝕刻步驟，ME1蝕刻步驟具有較高的蝕刻速率，且進行此步驟以快速去除未被罩幕70覆蓋的閘極層68的上部。
在進行主蝕刻1(ME1)蝕刻步驟之後，進行一電漿製程(其稱作氧沖洗(oxygen flush))，以氧化閘極層68的側壁。在一些實施例中，透過從製程反應室(例如，電漿蝕刻機的腔室)中抽離先前蝕刻步驟的氣體、電漿及/或副產品，然後對閘極層68供應氧電漿，而使氧化物(例如SiO)形成於閘極層68的露出側壁上。由氧氣沖洗所形成的氧化物(例如SiO)有利於保護(例如，加強)閘極層68的側壁，而使形成的虛置閘極68具有更好的(例如，更筆直的)側壁輪廓。在完成氧氣沖洗之後，可從製程反應室中排抽離氧電漿。
接下來，進行第二蝕刻步驟，也稱作主蝕刻2(ME2)步驟，以進一步將未被罩幕70覆蓋(例如，未位於罩幕正下方)的閘極層68凹陷至位置L2。換句話說，主蝕刻2(ME2)步驟在到達位置L2時停止。在一些實施例中，主蝕刻2(ME2)步驟與主蝕刻1(ME1)步驟為相同的電漿蝕刻過程，例如，主蝕刻2(ME2)步驟使用一氣體源來進行，包括CF4 、HBr及Cl2 。
在完成主蝕刻2(ME2)步驟之後，進行稱為二氧化碳(CO2 )沖洗的電漿製程，以氧化閘極層68的側壁。在一些實施例中，二氧化碳沖洗是透過從製程反應室中抽離先前蝕刻步驟的氣體、電漿及/或副產品，然後對閘極層68提供二氧化碳電漿，而使氧化物(例如SiO)形成於閘極層68的露出側壁上。由二氧化碳沖洗所形成的氧化物(例如SiO)有利於保護(例如，加強)閘極層68的側壁，而使形成的虛置閘極68具有更好的(例如，更筆直的)側壁輪廓。在完成二氧化碳沖洗之後，可從製程反應室中抽離二氧化碳電漿。
接下來，進行第三蝕刻步驟，也稱作平順而下1-1(smooth landing (SL)1-1)步驟，以進一步將未被罩幕70覆蓋(例如，未位於罩幕正下方)的閘極層68凹陷至位置L3。換句話說，平順而下1-1(SL1-1)步驟在到達位置L3時停止。在一些實施例中，平順而下1-1(SL1-1)步驟為使用包括HBr及Cl2 的氣體源所進行的電漿蝕刻製程。需注意的是在主蝕刻1(ME1)及主蝕刻2(ME2)步驟中使用的氣體源CF4 未使用於平順而下1-1(SL1-1)步驟，造成較慢的蝕刻速度，卻更好控制所形成的虛置閘極68的側壁輪廓。
在一些實施例中，在平順而下1-1(SL1-1)步驟期間，用於多重步驟電漿蝕刻製程的電漿蝕刻機200的頂部射頻(RF)電源113(請參照第15圖)的功率約在250W至350W之間，且底部射頻(RF)電源117(請參照第15圖)的功率(也稱作偏功率)約在800W至900W之間。以下參照第15-20圖說明電漿蝕刻機200、頂部射頻(RF)電源113及底部射頻(RF)電源117的細節。另外，在平順而下1-1(SL1-1)步驟期間，氣體源(例如，HBr及Cl2 的混合物)中HBr的體積百分比約在60%至88%之間，且氣體源中Cl2 的體積百分比約在12%至40%之間。
在完成平順而下1-1(SL1-1)步驟後，進行稱作氮氣沖洗的電漿製程，以在閘極層68的側壁上形成氮化物(例如SiN)。在一些實施例中，氮氣沖洗是透過從製程反應室中抽離先前蝕刻步驟的氣體、電漿及/或副產品來進行的，然後對閘極層68提供氮氣電漿，而使氮化物(例如SiN)形成於閘極層68的露出側壁上。由氮氣沖洗所形成的氮化物(如SiN)有利於保護(例如，加強)閘極層68的側壁，而使形成的虛置閘極68具有更好的(例如，更筆直的)側壁輪廓。在完成氮氣沖洗之後，可從製程反應室中抽離空氮氣電漿。
在一些實施例中，在氧氣沖洗、二氧化碳沖洗及氮氣沖洗製程期間，副產品(例如，高分子)，沿著閘極層68的側壁產生並沉積。這些副產品可於閘極層68的側壁上形成如保護層的作用，但對於電漿蝕刻製程(例如，SL1-1、SL1-2)來說，會更加難以去除。 對於先進的半導體製程技術，相鄰鰭部64之間的空間越來越小，電漿蝕刻製程(例如，SL1-1或SL1-2)越來越難到達相鄰鰭部64之間狹窄空間的底部。換句話說，電漿蝕刻製程對於相鄰鰭部64之間的狹窄空間的底部不太有作用(例如，具有較低的蝕刻速率)。為了補償相鄰鰭部64之間狹窄空間底部的蝕刻速率降低，目前揭露的方法在位置L1使用氧氣沖洗(可能產生更多的高分子副產品)，在位置L2使用二氧化碳沖洗(可能產生較少的高分子副產品)，以及在位置L3使用氮氣沖洗(可能產生更少的高分子副產品)。 因此，形成的虛置閘極68的側壁輪廓在第14C圖的整個垂直方向上得到了很好的控制，並且能夠達到目標側壁輪廓及效能要求。
接下來，進行一第四蝕刻步驟，也稱作平順而下1-2(SL1-2)步驟，以進一步將未被罩幕70覆蓋(例如，未未於罩幕正下方)的閘極層68凹陷至位置L4。換句話說，平順而下1-2(SL1-2)步驟在到達位置L4時停止。在一些實施例中，平順而下1-2(SL1-2)步驟為使用包括HBr及Cl2 的氣體源所進行的電漿蝕刻製程。
在一些實施例中，在平順而下1-2(SL1-2)步驟期間，用於多重步驟電漿蝕刻製程的電漿蝕刻機的頂部射頻(RF)電源113的功率約在250W至350W之間，並且底部射頻(RF)電源117的功率約在600W至700W之間。氣體源(例如，HBr及Cl2 的混合物)中HBr的體積百分比約在40%至60%之間，且氣體源中Cl2 的體積百分比約在40%至60%之間。
為了實現虛置閘極68的目標側壁輪廓，對於氣體源中的HBr及Cl2之間的混合比(可計算為HBr的流速與Cl2 的流速之間的比)來說，平順而下1-1(SL1-1)步驟可不同於平順而下1-2(SL1-2)步驟。舉例來說，為了實現虛置閘極68的側壁輪廓，在下部(請參照第23圖中的68L)較寬(例如，在相對的側壁之間具有較寬的寬度)，而在上部(請參照第23圖中68U)較窄 (例如，在相對的側壁之間具有較窄的寬度)，用於SL1-1而下1-1步驟的HBr及Cl2 之間的混合比可調整為8:1，並且用於平順而下1-2(SL1-2)步驟的HBr及Cl2 之間的混合比可調整為1.8:1。
在另一示例中，為了實現虛置閘極68的側壁輪廓(即在上部(請參照第24圖中的68U)及在下部(請參照第24圖中的68L)的兩相對側壁之間具有相同的寬度，用於平順而下1-1(SL1-1)步驟的HBr及Cl2 之間的混合比可調整為3:1，且用於平順而下1-2(SL1-2)步驟的HBr及Cl2 之間的混合比可調整為1:1。
在又一示例中，為了實現虛置閘極68的側壁輪廓在下部(請參照第25圖中的68L)較窄而在上部(請參照第25圖中的68U)較寬，請參照第可調整為1.6:1，而用於平順而下1-2(SL1-2)步驟的HBr及Cl2 之間可調整為0.6:1。
仍然請參照第14C圖，在完成平順而下1-2(SL1-2)步驟之後，進行一第五蝕刻步驟，也稱為平順而下2(SL2)步驟，以去除為於相鄰虛置閘極68之間的閘極層68的餘留部分(例如，沿著相鄰虛置閘極68之間的隔離區62的上表面延伸的餘留部分)，使得相鄰虛置閘極68分離。在一些實施例中，平順而下2(SL2)步驟是使用包括HBr及Cl2 的氣體源所進行的電漿蝕刻製程。平順而下2(SL2)步驟與平順而下1-2(SL1-2)步驟相似，但偏功率增加。關於偏功率的影響及其控制方法的細節將於以下參照第15-20圖進行說明。
接下來，進行一第六蝕刻步驟，也稱作去底腳(de-footing, DF)步驟，以去除位於虛置閘極68的底部(例如，位於虛置閘極68接觸隔離區62的位置)及虛置閘極68的外側壁的閘極層68的部分。在一些實施例中，去底腳(DF)步驟是使用包括HBr的氣體源所進行的電漿蝕刻製程。與平順而下1-1(SL1-1)及平順而下1-2(SL1-2)步驟相比，在去底腳(DF)步驟中不使用Cl2 。
第15圖繪示出在一實施例中的電漿蝕刻機200的剖面示意圖。在一些實施例中，電漿蝕刻機200用於進行多重步驟電漿蝕刻製程，以形成虛置閘極68。在第15圖的示例中，電漿蝕刻機200具有一外殼115，其圍繞著電漿蝕刻機200的製程反應室。氣體室119儲存電漿蝕刻中使用的製程氣體。氣體透過管線125及閥門123送入製程反應室。
第15圖進一步繪示出位於電漿蝕刻機200的罩蓋111上方的一或多個頂部射頻(RF)電源113(也稱作頂部射頻(RF)源)。另外，底部射頻(RF)電源117(也稱作底部射頻(RF)源)與電漿蝕刻機200的撐體121電性耦合。撐體121用於在電漿蝕刻製程期間支撐晶圓，其中一或多個鰭式場效電晶體 (FinFET)裝置100形成於晶圓上。
在一些實施例中，當開啟頂部射頻(RF)電源113時，點燃氣體源成為電漿蝕刻製程期間使用的電漿。當底部射頻(RF)電源117開啟時，提供偏壓於撐體121，使得電漿中的帶電粒子(例如，離子)受吸引(例如，由偏壓引起的電場)朝向撐體121上的晶圓。在一些實施例中，晶圓上的帶電粒子的轟擊可去除目標材料(例如，閘極層68的露出部分)。
第16-20圖繪示出控制第15圖的電漿蝕刻機的射頻(RF)電源的各種實施方法。每個實施例方法可用於上述多重步驟電漿蝕刻製程的平順而下1-1(SL1-1)步驟及平順而下1-2(SL1-2)步驟中控制頂部射頻(RF)電源113及底部射頻(RF)電源117，儘管所揭露的方法也可用於控制多重步驟電漿蝕刻製程的其他蝕刻步驟的射頻(RF)電源。
現在請參照第16圖，第16圖中的曲線131繪示出頂部射頻(RF)電源113的功率，而曲線133繪示出底部射頻(RF)電源117的功率。在第16圖中，X軸繪示出時間，而Y軸繪示出功率。 曲線131的時間及曲線133的時間沿X軸排列。為了清楚起見，每條曲線131或133都有其各自沿Y軸的功率零點。在第16圖中，值HV對應於頂部射頻(RF)電源開啟功率，值LV對應於底部射頻(RF)電源開啟功率。
在第16圖中，在電漿蝕刻步驟(例如，平順而下1-1(SL1-1)步驟或平順而下1-2(SL1-2)步驟)期間，底部射頻(RF)電源(請參照曲線133)以預定的頻率(例如，約在0.1KHz至1KHz之間)定期開啟及關閉，並且頂部射頻(RF)電源(請參照曲線131)在整個電漿蝕刻步驟中持續性開啟。第16圖顯示出底部射頻(RF)電源的兩個連續的切換循環，其中每個切換循環(也稱作開啟-關閉循環，或週期)具有一持續期間T，該持續期間T為切換頻率的倒數。在參照第16-20圖的整體說明中，假設了頂部射頻(RF)電源及底部射頻(RF)電源具有相同的週期T或相同的切換頻率。如第16圖所示，在每個切換循環中，以一預定持續時間(TON )開啟底部射頻(RF)電源。持續時間TON 也稱作對應射頻(RF)電源(例如，底部射頻(RF)電源)在一切換循環或一週期T中的開啟時間。在一些實施例中，底部射頻(RF)電源的工作週期(duty cycle)約在幾個百分比(例如，4%)至20%之間，例如4%、8%或12%。
在第16圖的實施例中，在底部射頻(RF)電源的開啟時間(ON-time)中，於撐體121處施加一偏壓(請參見第15圖)，且電漿蝕刻表現出良好的異向性。在每個週期T的底部射頻(RF)電源的關閉時間(OFF-time) (例如，當對應的射頻(RF)電源關閉時)，停止異向性蝕刻，且有足夠的時間讓電漿蝕刻的副產品(例如，高分子)自電漿蝕刻機200的製程反應室中抽離。由於蝕刻副產品在虛置閘極68上的過度積累可能對虛置閘極68的側壁輪廓產生不利影響，第16圖的方法(稱作偏壓脈衝(bias pulsing)法)，相較於對照方法(頂部射頻(RF)電源及底部射頻(RF)電源在整個蝕刻製程期間持續開啟)，為形成的虛置閘極68實現了更好的(例如，筆直的)側壁輪廓。
第17圖顯示出另一種方法(也稱作同步脈衝(sync pulsing)法)，其在電漿蝕刻製程期間控制頂部射頻(RF)電源及底部射頻(RF)電源。在第17圖中，頂部射頻(RF)電源及底部射頻(RF)電源皆為週期性地開啟及關閉。在第17圖的示例中，頂部射頻(RF)電源的開啟時間(請參照曲線131)及底部射頻(RF)電源的開啟時間(請參照曲線133)為同步的(例如，對準)。 換句話說，頂部射頻(RF)電源及底部射頻(RF)電源在同一時間開啟及關閉並且有相同的工作週期。此意味著於頂部射頻(RF)電源僅在撐體121處施加偏壓以引發異向性蝕刻時產生電漿，而在撐體121處未施加偏壓時不產生電漿。此有利於減少橫向蝕刻，其可能發生於頂部射頻(RF)電源開啟而底部射頻(RF)電源關閉時。因此，第17圖中所繪示的同步脈衝法可實現改善的側壁輪廓(例如，筆直的側壁輪廓)。
第18圖顯示出在電漿蝕刻製程期間控制頂部射頻(RF)電源及底部射頻(RF)電源的又另一方法(也稱作過渡脈衝(transition pulsing)法)。在第18圖中，頂部射頻(RF)電源及底部射頻(RF)電源皆為週期性開啟及關閉，且具有相同的工作週期。然而，在第18圖的示例中，頂部射頻(RF)電源的開啟時間(請參照曲線131)及底部射頻(RF)電源的開啟時間(請參照曲線133)之間存在一時間偏移TΔ 。換句話說，在每個切換循環中，頂部射頻(RF)電源及底部射頻(RF)電源在不同的時間開啟及關閉。在第18圖的示例中，在每個切換循環中，以一持續時間TON 開啟頂部射頻(RF)電源，然後關閉；在頂部射頻(RF)電源關閉後，以一持續時間TON 開啟底部射頻(RF)電源，然後關閉。因此，在第18圖的每個切換循環中，頂部射頻(RF)電源及底部射頻(RF)電源的開啟時間並未重疊。換句話說，時間偏移TΔ 比第18圖中的開啟時間TON 大。在一些實施例中，時間偏移TΔ 在每個切換循環的持續時間T的約5%至15%之間。
此處揭露的過渡脈衝法允許電漿(當頂部射頻(RF)電源開啟時產生)中的一些帶電粒子(例如離子、電子)結合並成為電中性，藉以在施加偏壓(當底部射頻(RF)電源開啟時)進行異向性蝕刻之前降低電漿的能量。若電漿的能量過高，電漿中的一些帶電粒子可能難以受控於偏壓所引起的電場，在施加偏壓時可能會往朝向撐體121的方向以外的方向移動，因而降低電漿蝕刻製程的異向性。所揭露的過渡脈衝法，透過在施加偏壓之前降低電漿的能量，實現了改善電漿蝕刻製程的異向性，且虛置閘極68具有更好的側壁輪廓。
第19及20圖顯示了第18圖的過渡脈衝法的其他實施例。特別的是第19圖所顯示的過渡脈衝法中，頂部射頻(RF)電源的開啟時間與底部射頻(RF)電源的開啟時間之間的時間偏移TΔ 小於開啟時間TON 的期間，且頂部射頻(RF)電源及底部射頻(RF)電源具有相同的工作週期。在第20圖的實施例中，頂部射頻(RF)電源具有一工作週期(對應於開啟時間TON1 )不同於(例如，小於)底部射頻(RF)電源的工作週期(對應於開啟時間TON2 )。在第20圖中，頂部射頻(RF)電源的開啟時間及底部射頻(RF)電源的開啟時間之間的時間偏移TΔ 大於開啟時間TON1 的期間，因此底部射頻(RF)電源在頂部射頻(RF)電源關閉後開啟。當然，此為非限制性的示例，時間偏移TΔ 及開啟時間TON1 之間也可能具有其他關係，且完全涵蓋於本揭露的範圍內。
在一些實施例中，本文揭露的過渡脈衝法(例如，第18圖)用於多重步驟電漿蝕刻製程的平順而下1-1(SL1-1)步驟及平順而下1-2(SL1-2)步驟，以形成虛置閘極68。第21圖繪示出在一實施例中，於第14A-14C圖所繪示的製程後，使用過渡脈衝法進行平順而下1-1(SL1-1)及平順而下1-2(SL1-2)蝕刻步驟的沿剖面A-A的鰭式場效電晶體 (FinFET)裝置100局部剖面示意圖。為了說明鰭式場效電晶體 (FinFET)裝置100的各種元件的相對位置，第21圖進一步繪示出位於鰭部64的邊界之外的隔離區62及虛置閘極68的下部68L(例如，沿剖面D-D的部分)，其未在剖面A-A中，並以虛線方式繪示。虛注意的是虛置閘極68的下部68L位於閘極介電層66的上表面66U以下及鰭部64的邊界之外，虛置閘極68的上部68U則位於上表面66U之上。
第21圖顯示出兩個虛置閘極結構75，其中每個虛置閘極結構75包括虛置閘極68及位於下方的虛置閘極介電層66。如第21圖所示，每個虛置閘極68具有在閘極介電層66的上表面66U處所測量的一第一寬度W1，在距離上表面66U的深度H1(例如，27nm)處所測量的一第二寬度W2，以及在距離上表面66U的深度H2(例如，49nm)處所測量的一第三寬度W3。第21圖進一步繪示出鰭部損失FL，其表示虛置閘極68之間的鰭部64的上表面中形成的凹槽65的深度(例如，上表面66U及凹槽65的最深位置之間的距離)，其中凹槽65是由用於形成虛置閘極68的多重步驟電漿蝕刻製程所引起的。
透過調整電漿蝕刻步驟(例如，平順而下1-1(SL1-1)、平順而下1-2(SL1-2))的製程參數(例如，工作週期)，可調整虛置閘極(例如，第一寬度W1、第二寬度W2及第三寬度W3)及凹槽65(例如，鰭部損失FL)的尺寸以實現目標值。需注意的是凹槽65將於後續製程中進一步擴大，以生長磊晶源極/汲極區80(例如，請參照第28A圖)。 由於凹槽65的尺寸可決定磊晶源極/汲極區80的大小(例如，體積)，目前揭露的方法(例如，過渡脈衝法)提供了額外的調節旋鈕(tuning knob)，用於調整凹槽65的大小以生長磊晶源極/汲極區80。
隨著半導體製造製程的不斷進步，特徵部件尺寸繼續縮小。隨著相鄰虛置閘極68之間的距離變得越來越小，虛置閘極68之間的間距可能成為決定凹槽65大小及隨後形成的磊晶源極/汲極區80的體積的主導因素。在形成虛置閘極68之後，調整凹槽65的大小以生長磊晶源極/汲極區80的能力有限。目前揭露的方法(例如，請參照第16-20圖)允許在形成虛置閘極68的同時調整凹槽65的大小，因此提供額外的方法以藉由調整形成虛置閘極68的製程參數來操縱磊晶源極/汲極區80的體積。
第22圖顯示出根據一些實施例之使用過渡脈衝法作為多重步驟電漿蝕刻製程的平順而下1-1(SL1-1)步驟及平順而下1-2(SL1-2)步驟時的鰭式場效電晶體 (FinFET)裝置100的尺寸。 在第22圖中，磊晶(EPI)生長表示閘極介電層66的上表面66U與後續形成的磊晶源極/汲極區80的上表面80U之間的距離H3(請參照第28A圖)。距離H3的正值意味著上表面80U位於上表面66U之上(例如，離基底50更遠)，而距離H3的負值意味著上表面80U位於上表面66U之下。第22圖進一步顯示出虛置閘極68的輪廓(標記為多晶矽輪廓(Poly Profile))及後續形成的金屬閘極的輪廓(標記為金屬閘極輪廓(Metal Gate Profile))。以平順而下1-1(SL1-1)步驟的工作週期為4%，平順而下1-(SL1-2)步驟的工作週期為7%的過渡脈衝法作為對照資料點。第22圖顯示出另外三種過渡脈衝法的結果，其中平順而下1-1(SL1-1)步驟及平順而下1-2(SL1-2)步驟兩者的工作週期分別為4%、8%及12%。可看出透過調整工作週期，可實現鰭式場效電晶體 (FinFET)裝置100的各種特徵部件的不同形狀及尺寸。
第23-25圖繪示出使用平順而下1-1(SL1-1)步驟及平順而下1-2(SL1-2)步驟的不同製程參數(例如，工作週期)的鰭式場效電晶體 (FinFET)裝置100的局部剖面示意圖。第23-25圖中的剖面示意圖相似於第21圖。第23圖對應於平順而下1-1(SL1-1)步驟及平順而下1-2(SL1-2)步驟的工作週期為4%，其對應於第22圖中顯示的4%/4%的示例。第24圖對應於平順而下1-1(SL1-1)步驟及平順而下1-2(SL1-2)步驟的工作週期為8%，其對應於第22圖中顯示的8%/8%的示例。第25圖對應於平順而下1-1(SL1-1)步驟及平順而下1-2(SL1-2)步驟的工作週期為12%，其對應於第22圖中顯示的12%/12%的示例。在第23-25圖所示的示例中，鰭部損失(例如，凹槽65的深度)隨工作週期增加。在第23圖中，虛置閘極68具有較寬的下部68L及較窄的上部分68U。第24圖中的虛置閘極68具有筆直的側壁(例如，下部68L及上部68U具有相同的寬度)。在第25圖中，虛置閘極68具有較窄的下部68L及較寬的上部68U。
第26、27、28A、28B、29A、29B、30、31、32A及32B圖繪示出根據一實施例中，於第14A-14C圖所繪示的製程後，鰭式場效電晶體 (FinFET)裝置100在其他製造階段的剖面示意圖。第26、27、28A、29A、30、31及32A圖為沿剖面A-A的剖面示意圖。第28B為沿剖面C-C的剖面示意圖。第29B及32B圖為沿剖面B-B的剖面示意圖。
在第26圖中，形成一間隔層87(例如，順應性)於虛置閘極結構75(例如，75A、75B及75C)上及鰭部64上。間隔層87可由氮化物形成，如氮化矽、氮氧化矽、氮碳化矽或相似物或其組合，並可使用例如熱氧化、化學氣相沉積(CVD)或其他合適的沉積製程形成。第26圖的示例顯示出在進行多重步電漿蝕刻製程之後幾乎沒有鰭部損失。第33-36圖及其中的說明顯示出另一實施例，其中在進行多重步電漿蝕刻製程之後發生鰭部損失。
接下來，如第27圖所示，形成凹槽86於相鄰的虛置閘極結構75的鰭部64內，例如，位於相鄰的虛置閘極結構75之間及/或位於虛置閘極結構75旁邊。在一些實施例中，凹槽86可透過以虛置閘極結構75作為蝕刻罩幕的異向性蝕刻製程所形成的，儘管也可使用任何其他合適的蝕刻製程。在一些實施例中，凹槽86透過將凹槽65(例如，請參照第23-25圖)進一步延伸至鰭部64內而形成的。
接下來，如第28A圖所示，形成源極/汲極區80於凹槽86內。源極/汲極區80透過使用合適的方法(例如，金屬有機化學氣相沉積(metal-organic CVD, MOCVD)、分子束磊晶(molecular beam epitaxy, MBE)、液相磊晶(liquid phase epitaxy, LPE)、氣相磊晶(VPE)、選擇性磊晶生長(vapor phase epitaxy, SEG)或相似方法或其組合)磊晶生長一材料於凹槽88內而形成。
如第28A圖所示，磊晶源極/汲極區80可具有從鰭部64的各自表面突起的表面(例如，突起於鰭部64的非凹陷部分)，並且可具有刻面(facet)。相鄰的鰭部64的源極/汲極區80可合併形成一連續的磊晶源極/汲極區80(請參照第28B圖)。在一些實施例中，相鄰鰭部64的源極/汲極區80未合併在一起，仍維持分離的源極/汲極區80(請參照第28C圖)。在一些實施例中，所得到的鰭式場效電晶體 (FinFET)為n型鰭式場效電晶體 (FinFET)，源極/汲極區80包括碳化矽(SiC)、磷化矽(SiP)、磷摻雜碳化矽(SiCP)或相似物。在一些實施例中，所得到的鰭式場效電晶體 (FinFET)為p型鰭式場效電晶體 (FinFET)，源極/汲極區80包括SiGe及p型雜質(例如，硼或銦)。
可植入摻雜物於磊晶源極/汲極區80，以形成源極/汲極區80，然後進行一退火處理。佈植製程可包括形成及圖案化罩幕(例如，光阻)，以覆蓋佈植製程期間受保護的鰭式場效電晶體 (FinFET)裝置100的區域。源極/汲極區80可有一雜質(例如，摻雜物)濃度約在1E19 cm-3 至1E21 cm-3 之間。P型雜質(例如，硼或銦)可植入於P型電晶體的源極/汲極區80內。N型雜質(如磷或砷化物)可植入N型電晶體的源極/汲極區80內。在一些實施例中，可在生長製程期間進行原位摻雜磊晶源極/汲極區。
接下來，如第29A圖所示，形成一接觸蝕刻停止層(contact etch stop layer, CESL)89於第28A圖所繪示的結構上。接觸蝕刻停止層(CESL)89在後續的蝕刻製程期間作為蝕刻停止層，並且可包括合適的材料，例如氧化矽、氮化矽、氮氧化矽、其組合或相似物，且可透過合適的形成方法(例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、其組合或相似物形成。
接下來，形成一第一層間介電(interlayer dielectric, ILD)層90於接觸蝕刻停止層(CESL)89及虛置閘極結構75(例如，75A、75B及75C)上。在一些實施例中，第一層間介電(ILD)層90由介電材料形成，例如氧化矽、磷矽酸鹽玻璃(phosphosilicate, PSG)、硼矽酸鹽玻璃(borosilicate glass, BSG)、摻雜硼磷矽酸鹽玻璃(boron-doped phosphosilicate Glass, BPSG)、未摻矽酸鹽玻璃(undoped silicate glass, USG)或相似物，且可透過任何合適的方法沉積，例如化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)或流動式化學氣相沉積(FCVD)。 可進行一平坦化處理(例如，化學機械研磨(CMP)製程)，以去除罩幕70，並去除位於虛置閘極68上的接觸蝕刻停止層(CESL)89部分。在進行平坦化製程之後，第一層間介電(ILD)層90的上表面切齊於虛置閘極68的上表面。
第29B圖繪示出第29A圖中所繪示的鰭式場效電晶體 (FinFET)裝置100的剖面示意圖，但沿著剖面B-B。如第29B圖所示，虛置閘極68位於鰭部64A上及鰭部64B上，且自鰭部64A連續延伸至鰭部64B。閘極間隙壁87形成於虛置閘極68與第一層間介電(ILD)層90之間。隨後進行實施例中的後閘極(gate-last)製程(有時稱作閘極取代製程)，以用主動閘極(也可稱作取代閘極或金屬閘極)及主動閘極介電層材料取代虛置虛置閘極68及虛置閘極介電層66。
接下來，請參照第30圖，虛置閘極結構75A、75B及75C分別以主動閘極結構97A、97B及97C作為取代。根據一些實施例，為了形成主動閘極結構97(例如，97A、97B或97C)，在蝕刻步驟中去除虛置閘極68及位於虛置閘極68正下方的閘極介電層66，而在閘極間隙壁87之間形成凹槽(未繪示)。每個凹槽露出各自的鰭部64的通道區。在去除虛置閘極的製程期間，當蝕刻虛置閘極68時，虛置閘極介電層66可用作蝕刻停止層。之後，在去除虛置閘極68後，可去除虛置閘極介電層66。
接下來，在用於取代閘極97的凹槽內形成一閘極介電層94、一阻障層96、一功函數層98及一閘極電極99。閘極介電層94順應性沉積於凹槽內，例如在鰭部64的上表面及側壁上以及在閘極間隙壁87的側壁上，以及在第一層間介電(ILD)層90的上表面(未繪示)上。 根據一些實施例，閘極介電層94包括氧化矽、氮化矽，或其多層。在其他實施例中，閘極介電層94包括高k值介電材料，在這些實施例中，閘極介電層94的k值可大於約7.0，並且可包括金屬氧化物或Hf、Al、Zr、La、Mg、Ba、Ti、Pb及其組合的矽酸鹽。閘極介電層94的形成方法可包括分子束沉積(molecular beam deposition, MBD)、原子層沉積(atomic layer deposition, ALD)、電漿增強化學氣相沉積(PECVD)及相似方法。
接下來，順應性形成阻障層96於閘極介電層94上。阻障層96可包括導電材料，例如氮化鈦，儘管也可使用其他材料(例如，氮化鉭、鈦、鉭或相似材料)。阻障層96可使用化學氣相沉積(CVD)製程形成，如電漿增強化學氣相沉積(PECVD)。然而，也可使用其他製程(例如，濺鍍、金屬有機化學氣相沉積(MOCVD)或原子層沉積(ALD)。
接下來，形成功函數層98(例如，P型功函數層或N型功函數層)於凹槽內的阻障層96上。示例性P型功函數金屬(其可內含於P型裝置的閘極結構內)包括：TiN、TaN、Ru、Mo、Al、WN、ZrSi2 、MoSi2 、TaSi2 、NiSi2 、WN、其他合適的P型功函數材料或其組合。示例性N型功函數金屬(其可內含於N型裝置的閘極結構內)包括：Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合適的N型功函數材料或其組合。功函數值與功函數層的材料組成有關，因此功函數層的材料選擇是為了調整其功函數值，以在待形成的裝置中實現目標閾值電壓Vt。功函數層可透過化學氣相沉積(CVD)、物理氣相沉積(PVD)及/或其他合適的製程沉積。
接下來，順應性形成一種子層(未繪示)於阻障層96上。種子層可包括銅、鈦、鉭、氮化鈦、氮化鉭或相似物或其組合，並且可透過原子層沉積(ALD)、濺鍍、物理氣相沉積(PVD)或相似方法沉積。在一些實施例中，種子層為金屬層，可為一單層，也可為複合層(包括由不同材料所形成的多個子層)。舉例來說，種子層包括一鈦層及位於鈦層上的一銅層。
接下來，沉積閘極電極99於種子層上，並填入凹槽的餘留部分。閘極電極99可由含金屬的材料形成，例如，Cu、Al、W、相似物、其組合或其多層，並且可透過電鍍、無電電鍍或其他合適的方法形成。在形成閘極電極99之後，可進行一平坦化製程(例如，化學機械研磨(CMP))，以去除閘極介電層94、阻障層96、功函數層98、種子層及閘極電極99的多餘部分，這些多餘部分在第一層間介電(ILD)層90的上表面。由此，閘極介電層94、阻障層96、功函數層98、種子層及閘極電極99的剩餘部分形成所產生的鰭式場效電晶體 (FinFET)裝置100的取代閘極97。
接下來參照第31圖，形成一第二層間介電(ILD)層92於第一層間介電(ILD)層90上。形成接觸開口93穿過第二層間介電(ILD)層92，以露出取代閘極97(例如，97A、97B及97C)。相似地，形成接觸開口91穿過第一層間介電(ILD)層90及第二層間介電(ILD)層92，以露出源極/汲極區80。
在一實施例中，第二層間介電(ILD)層92為透過流動式化學氣相沉積(CVD)法所形成的一可流動薄膜。在一些實施例中，第二層間介電(ILD)層92可由磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、摻雜硼磷矽酸鹽玻璃(BPSG)、未摻矽酸鹽玻璃(USG)或相似的介電材料形成，且可透過任何合適的方法沉積，例如化學氣相沉積(CVD)及電漿增強化學氣相沉積(PECVD)。可使用微影及蝕刻形成接觸口91及93。蝕刻製程蝕穿接觸蝕刻停止層(CESL)89而露出源極/汲極區80。蝕刻製程可過度蝕刻，因此接觸開口91可延伸至源極/汲極區80，且接觸開口91的底部可與鰭部64的上表面64U齊平(例如，處於相同高度，或與基底有相同距離)，或低於鰭部64的上表面64U (例如，更接近基底)。
在形成接觸開口91/93之後，形成矽化物區95於源極/汲極區80上。在一些實施例中，矽化物區95透過先沉積能夠與半導體材料(例如矽、鍺)反應以形成矽化物或鍺化物區的金屬(例如，鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他耐火金屬、稀土金屬或其合金)於源極/汲極區80的露出部分上，然後進行一熱退火製程以形成矽化物區95。之後，例如，透過蝕刻製程去除沉積金屬的未反應部分。儘管區域95稱作矽化物區，然而區域95也可為鍺化物區，或矽鍺化物區(例如，由矽化物及鍺化物組成的區域)。
接下來，在第32A圖中，在接觸開口91及93中形成接點102(例如102A、102B，也可稱作接觸插塞)。在繪示的實施例中，每個接點102都包括一阻障層101、一種子層103及一導電材料105，並與下方的導電特徵部件(例如，取代閘極97，或矽化物區95)電性耦接。與取代閘極97電性耦接的接點102A可稱作閘極接點，與矽化區95電性耦接的接點102B可稱作源極/汲極區接點。阻障層101、種子層103及導電材料105的材料及形成方法可與前述的阻障層96、種子層及取代閘極97的閘極電極99分別相同或相似，因此細節不再重複。在第32A圖中，為了說明目的，所有的接點102都繪示於同一剖面。當然，此僅唯一示例而並非以此為限。接點102可位於不同的剖面。
第32B圖繪示出第32A圖的鰭式場效電晶體 (FinFET)裝置100，但沿剖面B-B。第32B圖繪示出各自位於鰭部64A及64B上的一接點102。接點102與取代閘極97電性耦接。接點102的數量及位置僅用於說明目的，而並非以此為限，其他數量及其他位置也可行的，並且完全涵蓋於本揭露的範圍內。
第33-36圖繪示出根據一實施例之處於不同製造階段的鰭式場效電晶體 (FinFET)裝置100A的剖面示意圖。第33圖中的鰭式場效電晶體 (FinFET)裝置100A相似於第26中的鰭式場效電晶體 (FinFET)裝置100，但因形成虛置閘極68的多重步驟電漿蝕刻製程而在鰭部64中存在鰭部損失。由於鰭部損失，凹槽65延伸至鰭部的上表面64U以下，並且閘極間隙壁87也延伸到上表面64U以下。
接下來，在第34圖中，進行異向性蝕刻製程，以形成閘極間隙壁87，並且凹槽65進一步延伸至鰭部64內，以形成凹槽86。上述製程與前述的鰭式場效電晶體 (FinFET)裝置100的製程相似，因此此處不再重複細節。
接下來，在第35圖中，形成磊晶源極/汲極區80於凹槽86內。在第35圖的示例中，源極/汲極區80的上表面80U低於鰭部64的上表面64U一距離H，並且第35圖中的源極/汲極區80的體積會小於第28A中源極/汲極區80的體積。因此，第35圖的示例繪示出在形成虛置閘極68期間透過調整鰭部損失來調整源極/汲極區80的體積的一示例。在一些實施例中，距離H約在0nm至5nm之間。在一些實施例中，源極/汲極區80的上表面80U實質上切齊於最靠近基底50的閘極間隙壁87的下表面。在一些實施例中，源極/汲極區80的上表面低於閘極間隙壁87的下表面，如第35圖中的虛線80U’所示。根據一些實施例，透過限制磊晶源極/汲極區80(例如，透過STI邊界及/或更深的閘極間隙壁87)，源極/汲極區80的磊晶結構可形成更一致的尺寸，進而導致所形成的裝置的裝置效能更加一致。
接下來，在第36圖中，形成接觸蝕刻停止層(CESL)89、第一層間介電(ILD)層90、第二層間介電(ILD)層92、矽化區95及接點 102，相似於先前鰭式場效電晶體 (FinFET)裝置100A所述的那些。
第37圖繪示出根據一些實施例之形成半導體裝置的方法1000的流程圖。可理解的是第37圖中所示的實施例方法僅為許多可能的實施例方法之一示例。所屬技術領域中具有通常知識者會認識到許多變化、替代方式及修改。舉例來說，第37圖中所示的各種步驟可進行增添、去除、替換、重置及重複。
請參照第37圖，在步驟1010中，形成突出於一基底上方的一鰭部。在步驟1020中，形成一閘極層於鰭部上。在步驟1030中，在電漿蝕刻機中以電漿蝕刻製程對閘極層進行圖案化，以形成一閘極於鰭部上，其中圖案化閘極層包括：在電漿蝕刻製程期間交替地開啟及關閉電漿蝕刻機的一頂部射頻(RF)電源；以及在電漿蝕刻製程期間交替地開啟及關閉電漿蝕刻機的一底部射頻(RF)電源，其中在開啟頂部射頻(RF)電源的第一時間點及開啟底部射頻(RF)電源的對應第二時間點之間存在時間偏移。
上述實施例可實現許多優點。舉例來說，所揭露的用於控制電漿蝕刻機的射頻(RF)電源的方法提供了額外的調節旋鈕，用於控制用於源極/汲極區80的磊晶生長的凹槽(例如65、86)的大小及/或形狀。在先進半導體製造中，由於虛置閘極68之間的間距很小，控制凹槽的大小及/或形狀越來越困難。此處揭露的方法在形成虛置閘極68的同時，允許對於凹槽的大小及/或形狀額外控制以及控制彈性，而無需進行額外的製程。
在一實施例中，一種半導體裝置之製造方法包括：形成一鰭部突出於一基底上方；形成一閘極層於鰭部上；以及於一電漿蝕刻機內以一電漿蝕刻製程圖案化閘極層，以形成一閘極於鰭部上，其中圖案化閘極層包括：在電漿蝕刻製程期間交替開啟及關閉電漿蝕刻機的一頂部射頻(RF)電源；以及在電漿蝕刻製程期間交替開啟及關閉電漿蝕刻機的一底部射頻(RF)電源，其中在開啟頂部射頻(RF)電源的一第一時間點與開啟底部射頻(RF)電源的一對應第二時間點之間存在一時間偏移。在一實施例中，頂部射頻(RF)電源用以在開啟時將電漿蝕刻機內的氣體源點燃形成電漿，而其中底部射頻(RF)電源用以在開啟時提供偏壓以蝕刻閘極層。在一實施例中，氣體源包括溴化氫及氯，其中上述方法更包括透過調整溴化氫及氯的流量比來調整閘極的一側壁輪廓。在一實施例中，上述方法更包括透過調整頂部射頻(RF)電源的一第一工作週期或調整底部射頻(RF)電源的一第二工作週期來控制由電漿蝕刻製程引起的鰭部損失量。在一實施例中，電漿蝕刻製程去除鰭部的一頂部，以形成一凹槽於鰭部內，其中上述方法更包括：沿閘極的多個側壁及沿凹槽所露出的鰭部的多個側壁形成多個閘極間隙壁；進行另一電漿蝕刻製程，以進一步擴展凹槽於鰭部內；以及形成一源極/汲極區於擴展的凹槽內。在一實施例中，上述方法更包括：形成一介電材料圍繞閘極間隙壁且位於源極/汲極區上方；以及以一金屬閘極取代閘極。在一實施例中，頂部射頻(RF)電源以一第一頻率開啟及關閉，且底部射頻(RF)電源以相同於第一頻率的一第二頻率開啟及關閉。在一實施例中，在電漿蝕刻製程期間，頂部射頻(RF)電源的一第一工作週期相同於底部射頻(RF)電源的一第二工作週期。在一實施例中，在電漿蝕刻製程一持續期間，時間偏移大於頂部射頻(RF)電源的開啟時間，其中電漿蝕刻製程的持續期間為第一頻率的倒數。在一實施例中，在電漿蝕刻製程一持續期間，時間偏移小於頂部射頻(RF)電源的開啟時間，其中電漿蝕刻製程的持續期間為第一頻率的倒數。在一實施例中，在電漿蝕刻製程期間，頂部射頻(RF)電源的一第一工作週期不同於底部射頻(RF)電源的一第二工作週期。
在一實施例中，一種半導體裝置之製造方法包括：形成一閘極層於突出於一基底上方的一鰭部上；形成一圖案化罩幕於閘極層上；以及透過在電漿蝕刻機內進行一電漿蝕刻製程，以經由圖案化罩幕來蝕刻閘極層，其中電漿蝕刻機具有一頂部射頻(RF)電源用以產生電漿，且具有一底部射頻(RF)電源用以提供偏壓來蝕刻，其中蝕刻閘極層包括：以一第一頻率切換開啟及關閉頂部射頻(RF)電源，其中頂部射頻(RF)電源在電漿蝕刻製程期間具有一第一工作週期；以及以第一頻率切換開啟及關閉底部射頻(RF)電源，其中底部射頻(RF)電源在電漿蝕刻製程期間具有一第二工作週期。在一實施例中，在電漿蝕刻製程期間，頂部射頻(RF)電源與底部射頻(RF)電源在不同的時間點開啟。在一實施例中，頂部射頻(RF)電源的第一工作週期相同於底部射頻(RF)電源的第二工作週期。在一實施例中，頂部射頻(RF)電源的第一工作週期不同於底部射頻(RF)電源的第二工作週期。在一實施例中，在電漿蝕刻製程期間，開啟頂部射頻(RF)電源的一第一時間點先於開啟底部射頻(RF)電源的一最接近的第二時間點。在一實施例中，電漿蝕刻製程去除鰭部的一頂部，以形成一凹槽於鰭部內，其中上述方法更包括：透過進行一蝕刻製程加深位於鰭部內的凹槽；以及生長源極/汲極材料於加深的凹槽內。
在一實施例中，一種半導體裝置包括：一鰭部，突出於一基底上方；一閘極結構，位於鰭部上方；一閘極間隙壁，沿閘極結構的一側壁設置，其中閘極間隙壁面向基底的一下表面比鰭部遠離基底的上表面更接近基底；以及一源極/汲極區，至少局部位於鰭部內，且鄰近閘極間隙壁。在一實施例中，鰭部的上表面與閘極結構的一閘極介電層接觸。
以上概略說明瞭本發明數實施例的特徵部件，使所屬技術領域中具有通常知識者對於本揭露的型態可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解到可輕易利用本揭露作為其它製程或結構的變更或設計基礎，以進行相同於此處所述實施例的目的及/或獲得相同的優點。任何所屬技術領域中具有通常知識者也可理解與上述等同的結構並未脫離本揭露之精神及保護範圍，且可於不脫離本揭露之精神及範圍，當可作更動、替代與潤飾。
30:鰭式場效電晶體(FinFET) 33,35:介電層 36:芯軸層 37,43:底層 38,44:中間層 39,45:頂層光阻層 41:氧化層 42:間隔層 50:基底 52:墊氧化層 56:墊氮化層 58:圖案化罩幕 61:溝槽 62:隔離區/淺溝槽隔離(STI)區 64,64A,64B:(半導體)鰭部 64U,66U,68T,80U:上表面 65,86:凹槽 66:(虛置)閘極介電層 68,68A,68B:虛置閘極 68L:下部 68U:上部 70:罩幕 75,75A,75B,75C:虛置閘極結構 80:源極/汲極區 80U’:虛線 87:間隔層/閘極間隙壁 89:接觸蝕刻停止層(CESL) 90:第一層間介電(ILD)層 91,93:接觸開口 92:第二層間介電(ILD)層 94:閘極介電層 95:矽化物區 96,101:阻障層 97,97A,97B,97C:主動閘極結構/取代閘極 99:閘極電極 100,100A:鰭式場效電晶體(FinFET)裝置 102,102A,102B:接點 103:種子層 105:導電材料 113:頂部射頻(RF)電源 115:外殼 117:底部射頻(RF)電源117 119:氣體室 121:撐體 123:閥門 125:管線 131,133:曲線 200:電漿蝕刻機 1000:方法 1010,1020,1030:步驟 FL:鰭部損失 FT:鰭部頂部位置 H,H3:距離 H1,H2:深度 HV:頂部射頻(RF)電源開啟功率 L1,L2,L3,L4:位置 LV:底部射頻(RF)電源開啟功率 T:持續時間/週期 TON :持續時間/開啟時間 TON1 ,TON2 :開啟時間 TΔ :時間偏移 W1:第一寬度 W2:第二寬度 W3:第三寬度
第1圖繪示出根據一些實施例之鰭式場效應電晶體(FinFET)裝置的立體示意圖。 第2-13圖及14A-14C圖繪示出根據一實施例之製造鰭式場效電晶體 (FinFET)裝置100的各個階段的各個示意圖。 第15圖繪示出根據一實施例之電漿蝕刻機的剖面示意圖。 第16-20圖繪示出控制第15圖的電漿蝕刻機的射頻(RF)電源的不同實施例方法。 第21圖繪示出根據一實施例之在進行第14A-14C圖所述製程之後的鰭式場效電晶體 (FinFET)裝置100的局部剖面示意圖。 第22圖繪示出根據一些實施例之調整用於形成閘極結構的電漿蝕刻機的射頻電源的工作週期(duty cycle)，對鰭式場效電晶體 (FinFET)裝置100結構的影響。 第23-25圖繪示出使用用於形成閘極結構的電漿蝕刻機的不同工作週期形成的閘極結構的各種實施例剖面示意圖。 第26、27、28A、28B、29A、29B、30、31、32A及32B圖繪示出根據一些實施例之接續第14A-14C圖所述製程的鰭式場效電晶體 (FinFET)裝置100於額外製造階段的剖面示意圖。 第28C圖繪示出根據一實施例之第28A圖中鰭式場效電晶體 (FinFET)裝置100的另一實施例剖面示意圖。 第33-36圖繪示出根據一實施例之製造鰭式場效電晶體 (FinFET)裝置100A的各個階段的剖面示意圖。 第37圖繪示出根據一些實施例之製造半導體裝置的方法流程圖。
無
1000:方法
1010,1020,1030:步驟

Claims (13)

  1. 一種半導體裝置之製造方法，包括：形成一鰭部突出於一基底上方；形成一閘極層於該鰭部上；於一電漿蝕刻機內以一電漿蝕刻製程圖案化該閘極層，以形成一閘極於該鰭部上，且去除該鰭部的一頂部形成一凹槽於該鰭部內，其中圖案化該閘極層包括：於該電漿蝕刻製程期間，交替開啟及關閉該電漿蝕刻機的一頂部射頻電源；以及在電漿蝕刻製程期間，交替開啟及關閉該電漿蝕刻機的一底部射頻電源，其中在開啟該頂部射頻電源的一第一時間點與開啟該底部射頻電源的一對應第二時間點之間存在一時間偏移；沿該閘極的複數個側壁及沿該凹槽所露出的鰭部的複數個側壁形成多個閘極間隙壁；進行另一電漿蝕刻製程，以進一步擴展該凹槽於該鰭部內；以及形成一源極/汲極區於該擴展的凹槽內。
  2. 如請求項1之半導體裝置之製造方法，其中該頂部射頻電源用以在開啟時將該電漿蝕刻機內的一氣體源點燃形成一電漿，而其中該底部射頻電源用以在開啟時提供偏壓以蝕刻該閘極層。
  3. 如請求項2之半導體裝置之製造方法，其中該氣體源包括溴化氫及氯，其中上述方法更包括透過調整溴化氫及氯的一流量比來調整該閘極的一側壁輪廓。
  4. 如請求項1之半導體裝置之製造方法，更包括透過調整該頂部射頻電源的一第一工作週期或調整該底部射頻電源的一第二工作週期來控制由該電漿蝕刻製程引起的一鰭部損失量。
  5. 如請求項1至4之任一項之半導體裝置之製造方法，其中該頂部射頻電源以一第一頻率開啟及關閉，且該底部射頻電源以相同於該第一頻率的一第二頻率開啟及關閉。
  6. 如請求項5之半導體裝置之製造方法，其中在該電漿蝕刻製程期間，該頂部射頻電源的一第一工作週期相同或不同於該底部射頻電源的一第二工作週期。
  7. 如請求項6之半導體裝置之製造方法，其中在該電漿蝕刻製程一持續期間，該時間偏移大於或小於該頂部射頻電源的一開啟時間，其中該電漿蝕刻製程的該持續期間為該第一頻率的倒數。
  8. 一種半導體裝置之製造方法，包括：形成一閘極層於突出於一基底上方的一鰭部上；形成一圖案化罩幕於該閘極層上；透過在一電漿蝕刻機內進行一電漿蝕刻製程，去除該鰭部的一頂部，以形成一凹槽於該鰭部內，並經由該圖案化罩幕來蝕刻該閘極層，其中該電漿蝕刻機具有一頂部射頻電源用以產生一電漿，且具有一底部射頻電源用以提供偏壓來蝕刻，其中蝕刻該閘極層包括：以一第一頻率切換開啟及關閉該頂部射頻電源，其中該頂部射頻電源在電漿蝕刻製程期間具有一第一工作週期；以及以該第一頻率切換開啟及關閉該底部射頻電源，其中該底部射頻電源在該電 漿蝕刻製程期間具有一第二工作週期；透過進行一蝕刻製程加深位於該鰭部內的該凹槽；以及生長一源極/汲極材料於該加深的凹槽內。
  9. 如請求項8之半導體裝置之製造方法，其中在該電漿蝕刻製程期間，該頂部射頻電源與該底部射頻電源在不同的時間點開啟。
  10. 如請求項9之半導體裝置之製造方法，其中該頂部射頻電源的該第一工作週期相同或不同於該底部射頻電源的該第二工作週期。
  11. 如請求項9之半導體裝置之製造方法，其中在該電漿蝕刻製程期間，開啟該頂部射頻電源的一第一時間點先於開啟該底部射頻電源的一最接近的第二時間點。
  12. 一種半導體裝置，包括：一鰭部，突出於一基底上方；一閘極結構，位於該鰭部上方；一閘極間隙壁，沿該閘極結構的一側壁設置，其中該閘極間隙壁面向該基底的一下表面比該鰭部遠離該基底的一上表面更接近該基底；以及一源極/汲極區，至少局部位於該鰭部內，且鄰近該閘極間隙壁。
  13. 如請求項12之半導體裝置，其中該鰭部的該上表面與該閘極結構的一閘極介電層接觸。
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