KR102090771B1 - 반도체 디바이스 및 방법 - Google Patents

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Abstract

방법은 기판 위로 돌출된 반도체 핀 위에 스페이서 층을 형성하는 단계, 스페이서 층이 반도체 핀의 소스/드레인 영역들을 덮은 상태에서 제1 도펀트를 이용하여 스페이서 층을 도핑하는 단계, 및 도핑 단계 후, 열 어닐링 프로세스를 수행하는 단계를 포함한다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD}
본 발명은 일반적으로 반도체 디바이스의 제조에 관한 것으로서, 특히 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor: FinFET) 디바이스의 형성에 대한 실시예들에 관한 것이다.
반도체 산업은 다양한 전자 컴포넌트들(예컨대, 트랜지스터, 다이오드, 레지스터, 캐패시터 등)의 집적도(integration density)의 지속적인 개선으로 인해 급격한 성장을 겪어 왔다. 대부분의 분야에서, 집적도의 개선은 최소 피처 사이즈의 지속적인 감소로부터 비롯되었고, 이는 주어진 영역에 더 많은 컴포넌트들이 집적될 수 있게 했다.
트랜지스터 사이즈가 감소함에 따라, 각 피처의 사이즈도 감소한다. 예를 들어, FinFET 디바이스에서, 인접한 핀들 간의 피치(예컨대, 거리)가 작아져서, 도펀트(dopant)의 주입(implantation) 동안, 주입 각도는 인접한 핀들 간의 작은 피치로 한정되고, 이는 FinFET 디바이스의 핀들에서의 불균일한 도펀트 분포를 유발할 수 있다. 진보된 프로세스 기술에서 작은 피처 사이즈를 수용할 수 있는 프로세싱 방법에 대한 요구가 당업계에 존재한다.
몇몇 실시예들에서, 방법은 기판 위로 돌출된 반도체 핀 위에 스페이서 층을 형성하는 단계, 스페이서 층이 반도체 핀의 소스/드레인 영역들을 덮은 상태에서 제1 도펀트를 이용하여 스페이서 층을 도핑하는 단계, 및 도핑 단계 후, 열 어닐링 프로세스를 수행하는 단계를 포함한다.
다른 실시예들에서, 방법은 반도체 디바이스의 제1 영역에 제1 핀을 형성하고 반도체 디바이스의 제2 영역에 제2 핀을 형성하는 단계, 제1 핀 및 제2 핀 위에 스페이서 층을 형성하는 단계, 및 제2 영역의 스페이서 층 위에 제1 마스크 층을 형성하는 단계를 포함하며, 제1 마스크 층은 제2 핀을 덮고, 제1 핀은 제1 마스크 층과 이격되어 존재한다. 방법은 또한 제1 마스크 층을 형성하는 단계 후 제1 핀 위의 스페이서 층에 제1 도핑 타입을 가지는 제1 도펀트를 주입하는 단계를 포함하고, 스페이서 층은 제1 도펀트를 주입하는 동안 제1 핀의 소스/드레인 영역들을 덮는다. 방법은 또한, 제1 도펀트를 주입하는 단계 후 제1 마스크 층을 제거하는 단계와, 제1 어닐링 프로세스를 수행하는 단계를 포함한다.
또 다른 실시예들에서, 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor: FinFET) 디바이스를 형성하는 방법은 반도체 디바이스의 제1 영역에 기판 위로 돌출되는 제1 핀을 형성하는 단계, 반도체 디바이스의 제2 영역에 기판 위로 돌출되는 제2 핀을 형성하는 단계, 제1 핀 및 제2 핀 위에 스페이서 층을 퇴적하는 단계, 및 제2 영역의 스페이서 층을 포토레지스트(PR)로 덮는 단계를 포함하고, 제1 영역의 스페이서 층은 PR에 의해 노출된다. 방법은 또한, As 및 Xe를 포함하는 기체를 이용하여 플라즈마 프로세스를 수행하는 단계를 포함하고, PR은 제2 영역의 스페이서 층을 플라즈마 프로세스로부터 보호하며, 스페이서 층은 제1 핀의 소스/드레인 영역들을 플라즈마 프로세스로부터 보호하고, 플라즈마 프로세스는 스페이서 층 내로 As를 주입한다. 방법은 또한, 플라즈마 프로세스를 수행하는 단계 후, 황산 과산화수소 혼합물(Sulfuric Peroxide Mixture: SPM) 용액을 이용하여 PR을 제거하는 단계와, PR을 제거하는 단계 후, 주입된 As를 스페이서 층으로부터 제1 핀의 소스/드레인 영역들로 밀어내기(drive) 위하여 O2 및 N2를 포함하는 주변환경(ambient)에서 어닐링 프로세스를 수행하는 단계를 포함한다.
플라즈마 도핑 프로세스를 이용하여 스페이서 층을 As로 도핑하고 고온(예컨대, 1045℃) 스파이크 어닐링 프로세스를 이용하여 도펀트를 어닐링함으로써, LDD 영역은 핀의 맨 위(top)부터 맨 아래(bottom)에 이르기까지 실질적으로 균일한 도펀트 농도를 가지며, 이는 형성된 FinFET 디바이스의 저항(예컨대, 컨택트 저항)을 유용하게 감소시킨다. 반면, 이온 빔 툴(ion beam tool)을 이용하는 종래의 LDD 영역 도핑 방법은, 도펀트 프로파일이 주입 각도에 의해 조절되고, 이는 인접한 핀들 사이의 피치와 같은 요소에 의해 제한되기 때문에, 핀 사이의 균일한 도펀트 분배를 달성할 수 없다. 그러므로, 보통 이온 빔 툴을 이용한 핀의 맨 아래의 도펀트 농도는 핀의 맨 위의 도펀트 농도에 비해 작다. 여기에서 개시된 방법들은 핀의 맨 위에서 맨 아래에 이르기까지 실질적으로 균일한 도펀트 농도를 달성하며, 그 결과, 여기에서 개시된 방법을 이용한 핀들의 맨 아래에서의 도펀트 농도는 이온 빔 툴을 이용하는 것보다 8 배에서 15 배 클 수 있다. 또한, 핀 높이 손실을 감소시키고 FinFET 디바이스의 온-전류 저하를 감소시키기 위하여 플라즈마 도핑 프로세스와 함께 SPM을 이용한 고온 포토레지스트(PR) 제거 프로세스가 설계된다. 나아가, 어닐링 프로세스에서의 주변 기체 내의 O2가 도펀트의 탈기체를 감소시켜, LDD 영역에서의 도펀트 농도를 개선하고 탈기체와 연관된 툴 안전 문제를 회피할 수 있게 된다.
본 발명과 그 이점에 대한 보다 완벽한 이해를 위하여, 다음의 설명이 그에 수반하는 도면과 함께 아래와 같이 참조된다:
도 1은 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor: FinFET)의 3차원 모습이다.
도 2 내지 14는 몇몇 실시예들에 따른 FinFET 디바이스의 제조에서의 다양한 스테이지들의 단면도들이다.
도 15는 몇몇 실시예들에 따른 반도체 디바이스를 제조하는 방법의 플로우차트를 도시한다.
아래의 발명개시는 발명의 상이한 특징들을 구현하는 많은 상이한 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위하여 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
뿐만 아니라, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위하여 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위하여 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용 중에 있거나 또는 동작 중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 달리 배향될 수 있고(90° 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
도 1은 3차원으로 표시된 FinFET(30)의 예시를 도시한다. FinFET(30)은 핀(36)을 가지는 기판(32)을 포함한다. 핀(36)은 핀(36)의 대향 측면들에 배치된 격리 영역들(34) 위로 돌출해 있다. 게이트 유전체(38)는 핀(36)의 측벽을 따라 그리고 상면 위에 존재하며, 게이트 전극(40)은 게이트 유전체(38) 위에 존재한다. 소스/드레인 영역들(42, 44)은 게이트 유전체(38) 및 게이트 전극(40)에 대한 핀(36)의 대향 측면들에 배치된다. 도 1은 또한, 이후의 도면들에서 이용되는 기준 단면들을 도시한다. 단면 B-B는 FinFET(30)의 게이트 전극(40)의 세로 축(longitudinal axis)을 따라 연장된다. 단면 C-C는 단면 B-B에 평행하며 소스/드레인 영역(42)을 가로지른다. 단면 A-A은 단면 B-B에 수직하고, 핀(36)의 세로 축을 따라 놓여 있으며, 예컨대 소스/드레인 영역들(42, 44) 사이의 전류 흐름의 방향으로 놓여 있다. 후속 도면들은 명확성을 위해 이러한 기준 단면들을 참조한다.
도 2 내지 14는 몇몇 실시예들에 따른 FinFET 디바이스(100)의 제조에서의 다양한 스테이지들의 단면도들이다. FinFET 디바이스(100)는 다중 핀들을 제외하고는 도 1의 FinFET(30)과 유사하다. 도 2 내지 5는 단면 B-B를 따른 FinFET 디바이스(100)의 단면도를 나타낸다. 도 6 내지 10은 단면 C-C를 따른 단면도를 나타내고 도 11 내지 14는 단면 A-A를 따른 단면도를 나타낸다.
도 2는 기판(50)을 도시한다. 기판(50)은 벌크 반도체 기판, 반도체 온 절연체(semiconductor-on-insulator: SOI) 기판 등과 같은 반도체 기판일 수 있으며, (예컨대 p-타입 또는 n-타입 도펀트로) 도핑된 것일 수 있고, 아닐 수도 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 물질층을 포함할 수 있다. 절연체 층은 예컨대, 매립 산화(buried oxide: BOX)층, 산화규소층 등과 같은 것일 수 있다. 절연체 층은 전형적으로 유리 기판 또는 실리콘 기판과 같은 기판 상에 제공될 수 있다. 다른 기판들, 예컨대 다층 기판 또는 그래디언트(gradient) 기판과 같은 기판이 사용될 수도 있다. 몇몇 실시예들에서, 기판(50)의 반도체 물질은 실리콘; 게르마늄(germanium); 탄화 규소(silicon carbide), 갈륨 비소(gallium arsenic), 인화 갈륨 (gallium phosphide), 인화 인듐(indium phosphide), 비화 인듐(indium arsenide), 및/또는 안티몬화 인듐(indium antimonide)을 포함하는 화합물 반도체; 및 SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
기판(50)은 집적 회로 디바이스를 포함할 수 있다(도시되지 않음). 당업자라면 FinFET의 설계를 위한 구조적 및 기능적 요구사항들을 생성하기 위해 기판(50) 내부 및/또는 기판(50) 상에 트랜지스터, 다이오드, 캐패시터, 레지스터 등 또는 이들의 조합과 같은 매우 다양한 집적 회로 디바이스들이 형성될 수 있음을 인식할 것이다. 집적 회로 디바이스는 임의의 적절한 방법을 이용하여 형성될 수 있다.
기판(50)은 제1 영역(50A) 및 제2 영역(50B)을 포함한다. 제1 영역(50A)은NMOS 트랜지스터들, 예컨대 n-타입 FinFET들과 같은 n-타입 디바이스들을 형성하기 위한 것일 수 있다. 제2 영역(50B)는 PMOS 트랜지스터들, 예컨대 p-타입 FinFET들과 같은 p-타입 디바이스들을 형성하기 위한 것일 수 있다.
도 3을 참조하면, 도 2에 도시된 기판(50)은 예컨대 포토리소그래피(photolithography) 기술을 이용하여 패턴화된다. 예를 들어, 패드 산화층(52) 및 그 위에 놓인 패드 질화층(56)과 같은 마스크 층이 기판 위에 형성된다. 패드 산화층(52)은 예컨대 열산화(thermal oxidation) 프로세스를 이용하여 형성된 산화규소를 포함하는 박막일 수 있다. 패드 산화층(52)은 기판(50)과 그 위에 놓인 패드 질화층(56) 사이에서 접착층(adhesion layer)으로서 작용할 수 있다. 몇몇 실시예들에서, 패드 질화층(56)은 질화규소, 산질화규소(silicon oxynitride), 탄화규소, 실리콘 카보나이트라이드(silicon carbonitride) 등이나, 이들의 조합으로 형성될 수 있으며, 예컨대 저압 화학적 기상 증착(low-pressure chemical vapor deposition: LPCVD) 또는 플라즈마 강화 CVD(plasma enhanced CVD: PECVD)를 이용하여 형성될 수 있다.
마스크 층은 포토리소그래피 기술을 이용하여 패턴화될 수 있다. 일반적으로, 포토리소그래피 기술은 포토레지스트 물질(도시되지 않음)을 이용하며, 포토레지스트 물질은 증착되고, 조사(노출)되며, 현상되어 포토레지스트 물질의 일부가 제거된다. 남은 포토레지스트 물질은 아래에 있는 물질들, 예컨대 이 예시에서는 마스크 층을, 예컨대 에칭과 같은 후속 프로세싱 단계로부터 보호한다. 이 예시에서, 포토레지스트 물질은 도 3에 도시된 바와 같이, 패턴화된 마스크(58)를 형성하기 위하여 패트 산화층(52) 및 패트 질화층(56)을 패턴화하기 위해 이용된다.
패턴화된 마스크(58)는 후속하여 트렌치들(61)을 형성하기 위하여 기판(50)의 노출된 부분들을 패턴화하는 데 사용되어, 도 3에 도시된 바와 같이 인접한 트렌치들(61) 사이에 반도체 스트립들(60)을 획정한다. 몇몇 실시예들에서, 반도체 스트립들(60)은 기판(50) 내의 트렌치들을 에칭함으로써 형성된다. 에칭은 임의의 수용가능한 에칭 프로세스일 수 있으며, 예컨대 반응성 이온 에칭(reactive ion etch: RIE), 중성빔 에칭(neutral beam etch: NBE) 등이거나 이들의 조합일 수 있다. 에칭은 이방성(anisotropic)일 수 있다. 몇몇 실시예들에서, 트렌치들(61)은 (위에서 보기에) 서로 평행한 스트립들일 수 있고, 서로에 대해 근접하여 위치할 수 있다. 몇몇 실시예들에서, 트렌치들(61)은 연속적일 수 있으며 반도체 스트립들(60)을 둘러쌀 수 있다. 반도체 스트립들(60)이 형성된 후, 패턴화된 마스크층(58)은 에칭 또는 임의의 적절한 방법에 의해 제거될 수 있다.
도 4는 격리 영역들(62)을 형성하기 위하여 이웃하는 반도체 스트립들(60) 사이에 절연 물질을 형성하는 것을 도시한다. 절연 물질은 산화 규소와 같은 산화물, 질화물 등이거나 이들의 조합일 수 있으며, 고밀도 플라즈마 CVD(high density plasma CVD: HDP-CVD), (예컨대, 원격의 플라즈마 시스템에서 CVD-기반 물질을 증착하고 이를 경화하여 산화물과 같은 다른 물질로 변환하는 것과 같은) 유동가능 CVD(flowable CVD: FCVD) 등이나 이들의 조합에 의해 형성될 수 있다. 다른 절연 물질들은 사용될 수 있는 임의의 수용가능한 프로세스에 의해 형성된다. 도시된 실시예에서, 절연 물질은 FCVD 프로세스에 의해 형성된 산화규소이다. 절연 물질이 형성된 후 어닐링 프로세스가 수행될 수 있다. 화학 기계적 연마(chemical mechanical polish: CMP)와 같은 평탄화 프로세스가 임의의 초과 절연 물질(과, 만약, 존재한다면, 하드 마스크(56))을 제거하고, 동일 평면 상에 존재하는 격리 영역들(62)의 상면들과 반도체 스트립들(60)의 상면들을 형성할 수 있다(도시되지 않음).
다음으로, 예컨대 얕은 트렌치 격리(shallow trench isolation: STI) 영역들(62)을 형성하기 위하여 격리 영역들(62)이 리세싱된다. 반도체 스트립들(60)의 상부 부분이 이웃하는 격리 영역들(62) 사이로부터 돌출되어 반도체 핀들(64, 핀들(64)로 나타내기도 함)을 형성하도록 격리 영역들(62)이 리세싱된다. 격리 영역들(62)의 상면은 도시된 바와 같이 평면(flat surface)이거나, 볼록면(convex surface)이거나, (디싱(dishing)과 같은) 오목면(concave surface)이거나, 이들의 조합일 수 있다. 격리 영역들(62)의 상면은 적절한 에칭에 의해 평평하거나, 볼록하거나, 오목하게 형성될 수 있다. 격리 영역들(62)은 격리 영역들(62)의 물질에 선택적인 에칭 프로세스와 같은, 수용가능한 에칭 프로세스를 이용하여 리세싱될 수 있다. 예를 들어, CERTAS® 에칭 또는 Applied Materials SICONI 툴 또는 묽은 염산(dHF acid)을 이용한 화학적 산화물 제거법이 이용될 수 있다.
도 2 내지 4는 핀들(64)을 형성하는 실시예들을 도시하지만, 핀들은 다양한 상이한 프로세스를 통해 형성될 수 있다. 일 예시예서, 유전체 층이 기판의 상면 위에 형성될 수 있고; 트렌치들이 유전체 층을 관통하도록 에칭될 수 있고; 트렌치들 내부에서 호모에피택셜(homoepitaxial) 구조체들이 에피택셜하게 성장할 수 있고; 호모에피택셜 구조체들이 유전체 층 사이로부터 돌출되어 핀들을 형성하도록 유전체 층이 리세싱될 수 있다. 또다른 예시에서, 헤테로에피택셜(heteroepitaxial) 구조체들이 핀들을 위해 이용될 수 있다. 예를 들어, 반도체 스트립들이 리세싱될 수 있고, 반도체 스트립들과는 상이한 물질이 그 위치에서 에피택셜하게 성장할 수 있다. 추가의 예시에서, 유전체 층이 기판의 상면 위에 형성될 수 있고; 트렌치들이 유전체 층을 관통하도록 형성될 수 있고; 헤테로에피택셜 구조체들이 기판과는 상이한 물질을 이용하여 트렌치들 내에서 에피택셜하게 성장할 수 있고; 헤테로에피택셜 구조체들이 유전체 층으로부터 돌출하여 핀들을 형성하도록 유전체 층이 리세싱될 수 있다. 호모에피택셜 구조체들 또는 헤테로에피택셜 구조체들이 에피택셜하게 성장하는 몇몇 실시예들에서, 성장하는 물질은 성장 동안 인-시추(in situ) 도핑되어 이전의 또는 후속하는 주입(implantation)을 배제할 수 있지만, 인-시추 도핑과 주입이 함께 이용될 수도 있다. 또한, PMOS 영역의 물질과는 상이한 물질을 NMOS 영역에서 에피택셜 성장시키는 것이 유용할 수 있다. 다양한 실시예들에서, 핀들은 실리콘 게르마늄(SixGel-x, x는 대략 0 및 1 사이일 수 있음), 탄화규소, 순수하거나 실질적으로 순수한 게르마늄, Ⅲ-V족 화합물 반도체, Ⅱ-Ⅵ족 화합물 반도체 등을 포함할 수 있다. 예를 들어, Ⅲ-V족 화합물 반도체를 형성하기 위해 이용가능한 물질은, InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함하지만, 이에 한정되지는 않는다.
도 5는 제1 영역(50A) 및 제2 영역(50B)에서 반도체 핀들(64) 위에 게이트 구조체들(75)을 형성하는 것을 도시한다. 유전체 층(도시되지 않음)이 반도체 핀들(64) 및 격리 영역들(62) 상에 형성된다. 유전체 층은, 예를 들어, 산화 규소, 질화 규소, 이들의 다층 등일 수 있으며, 수용가능한 기술에 따라 증착되거나 열적 성장할 수 있다. 몇몇 실시예들에서, 유전체 층은 하이-k(high-k) 유전 물질일 수 있으며, 이 실시예들에서, 유전체 층은 약 7.0보다 큰 k 값을 가질 수 있고, Hf, Al, Zr, La, Mg, Ba, Ti, Pb의 금속 산화물(metal oxide) 또는 실리케이트(silicate)이거나 이들로 이루어진 다층, 또는 이들의 조합일 수 있다. 유전체 층의 형성 방법은 분자선 증착(molecular beam deposition: MBD), 원자층 증착(atomic layer deposition: ALD), 플라즈마 강화 CVD(PECVD) 등을 포함할 수 있다.
게이트 층(도시되지 않음)이 유전체층 위에 형성될 수 있으며, 마스크 층(도시되지 않음)이 게이트 층 위에 형성될 수 있다. 게이트 층은 유전체 층 위에 증착되어 예컨대 CMP에 의해 평탄화될 수 있다. 마스크 층은 게이트 층 위에 증착될 수 있다. 게이트 층은 예컨대, 폴리실리콘(polysilicon) 등으로 형성될 수 있지만, 다른 물질들도 이용될 수 있다. 몇몇 실시예들에서, 게이트 층은 TiN, TaN, TaC, Co, Ru, Al과 같은 금속 포함 물질(metal-containing material), 이들의 조합 또는 이들로 이루어진 다층을 포함할 수 있다. 마스크 층은, 예를 들어, 질화 규소 등으로 형성될 수 있다.
층들이 형성된 후, 마스크 층은 마스크(70)를 형성하기 위하여 수용가능한 포토리소그래피 및 에칭 테크닉을 이용하여 패턴화될 수 있다. 마스크(70)의 패턴은 게이트(68) 및 게이트 유전체(66)를 형성하기 위하여 수용가능한 에칭 기술에 의해 게이트 층 및 유전체 층으로 전달(transfer)될 수 있다. 게이트(68) 및 게이트 유전체(66)는 각각의 반도체 핀들(64)의 채널 영역들을 덮는다. 게이트(68)는 또한 각각의 반도체 핀들(64)의 길이 방향(lengthwise direction)과 실질적으로 수직하는 길이 방향을 가질 수 있다.
도 6 내지 10은 (핀들의 소스/드레인 영역들을 가로지르는) 단면 C-C를 따라 FinFET 디바이스(100)의 단면도를 도시한다. 먼저 도 6을 참조하면, 제1 영역(50A) 및 제2 영역(50B)의 마스크(70), 게이트(68), 반도체 핀들(64) 및 격리 영역들(62)의 노출된 면들 상에 게이트 씰 스페이서(gate seal spacer: 스페이서 층이라고 나타낼 수도 있음)가 형성된다. 몇몇 실시예들에서, 게이트 씰 스페이서(72)는 제1 영역(50A) 및 제2 영역(50B)의 마스크(70), 게이트(68), 반도체 핀들(64) 및 격리 영역들(62) 위에 전반적으로 형성될 수 있다. 열 산화 또는 증착 프로세스가 게이트 씰 스페이서(72)를 형성할 수 있으며, 게이트 씰 스페이서(72)는 약 35 옹스트롬(angstrom)에서 약 45 옹스트롬 사이, 예컨대 43 옹스트롬의 두께를 가질 수 있다. 몇몇 실시예들에서, 게이트 씰 스페이서(72)는 예컨대 질화 규소와 같은 질화물, 산질화 규소, 탄화 규소, 실리콘 카보나이트라이드 등이나 이들의 조합으로 형성될 수 있다.
다음으로, 도 7에 도시된 바와 같이, 포토레지스트(photoresist: PR)와 같은 마스크 층(74)이 제2 영역(50B)의 핀들(64)을 덮기 위하여 형성된다. 몇몇 실시예들에서, 포토레지스트는 제1 영역(50A) 및 제2 영역(50B)의 격리 영역들(62), 마스크(70), 게이트(68) 및 핀들(64) 위에 형성된다. 그리고 포토레지스트는 제2 영역(50B)을 덮은 상태에서, (예컨대, NMOS 영역과 같은) 제1 영역(50A)를 노출시키기 위하여 패턴화된다. 포토레지스트는 스핀-온 기술을 이용하여 형성될 수 있고 수용가능한 포토리소그래피 기술들을 이용하여 패턴화될 수 있다. 마스크 층(74)은 이하의 기술에서 포토레지스트(74)로 나타낼 수 있으며, 임의의 적절한 마스크 층이 이용될 수 있음이 이해될 것이다.
도 8을 참조하면, FinFET 디바이스(100)에 대하여 플라즈마 프로세스가 수행된다. 플라즈마 프로세스는 몇몇 실시예에서, 플라즈마 도핑 프로세스이다. 플라즈마 도핑 프로세스는, 몇몇 실시예들에서, 게이트 씰 스페이서(72) 위에 도펀트 층(77)을 증착하고, 도펀트를 게이트 씰 스페이서(72)로 주입한다. 도시된 실시예에서, 포토레지스트(74)가 (예컨대, PMOS 영역과 같은) 제2 영역(50B)을 플라즈마 도핑 프로세스로부터 보호하는 동안, 플라즈마 도핑 프로세스에서 (예컨대, NMOS 영역과 같은) 제1 영역 (50A)의 게이트 씰 스페이서(72)를 도핑하기 위하여 예컨대 비소(arsenic: As)와 같은 N-타입 도펀트가 이용된다. 플라즈마 도핑 프로세스는 (예컨대, NMOS 영역과 같은) 제1 영역(50A)을 위한 적절한 도펀트(예컨대, N-타입 도펀트)와 비활성 기체(inert gas)를 포함하는 기체 소스를 이용할 수 있다. 예를 들어, 도펀트는 As일 수 있고, 비활성 기체는 제논(Xenon: Xe), 헬륨(helium: He), 아르곤(argon: Ar), 네온(neon: Ne), 크립톤(krypton: Kr) 등이거나 이들의 조합일 수 있다. 도 8의 예시는 제한적인 예시가 아니며, 다른 적절한 도펀트들이 이용될 수 있다. 예를 들어, 인(phosphorous: P)가 N-타입 도펀트로 이용될 수 있다. 다른 예시에서, 붕소(boron: B)가 P-타입 도펀트로 이용될 수 있다.
예시적인 실시예에서, 플라즈마 도핑 프로세스는, 약 5%에서 약 10%의 As와 약 90%에서 약 95%의 Xe를 포함하는 기체 소스를 이용하여, As의 유동률(flow rate)은 약 30 sccm(standard cubic centimeter per minute)에서 약 90 sccm 사이로, Xe의 유동률은 약 80 sccm 및 200 sccm 사이로, 주입 에너지는 약 0.5 KV에서 약 2.5KV 사이로 하여 수행된다. (예컨대, As와 같은) 도펀트의 투여량(dosage)은 약 1E19 atoms/㎤에서 약 1E21 atoms/㎤ 사이일 수 있다. (예컨대, As 및 Xe와 같은) 기체 소스는, 변압기 결합 플라즈마(transformer coupled plasma) 생성기, 유도 결합 플라즈마(inductively coupled plasma) 시스템, 자기 강화(magnetically enhanced) 반응성 이온 에칭, 전자 사이클로트론 공명(electron cyclotron resonance), 원격 플라즈마 생성기 등과 같은 임의의 적절한 플라즈마 생성 방법에 의해 플라즈마 내부로 활성화될 수 있다.
도 8에 도시된 바와 같이, 플라즈마 도핑 프로세스는 FinFET 디바이스(100) 위에 (예컨대, As와 같은) 도펀트를 포함하는 층(77)을 증착한다. 층(77)의 두께는 약 5㎚에서 약 6㎚ 사이일 수 있다. 도 8은 또한, 플라즈마 도핑 프로세스에서의 As 입자들(76)(예컨대, 이온들)과 Xe 입자들(78)(예컨대, 이온들)을 도시한다. Xe 입자들(78)은 As 입자들(76)과 충돌하여, 게이트 씰 스페이서(72)의 보다 깊은 곳으로 As 입자들(76)을 쳐낼(knock) 수 있다. 예를 들어, Xe 입자들(78)은 As 입자들(76)을 제1 영역(50A)의 증착 층(77)을 통과하여 게이트 씰 스페이서(72) 내부로 쳐낼 수 있다. As 입자들(76)은 또한, 후속하는 프로세싱에서 제거될 포토레지스트(74)로 진입할 수 있고, 따라서, 포토레지스트(74)는 도 8에 도시된 도핑 프로세스로부터 (예컨대, PMOS 영역과 같은) 제2 영역(50B)을 보호한다.
도 9를 참조하면, 습식 에칭 프로세스(wet etch process) 또는 다른 적절한 방법을 이용하여 포토레지스트(74)가 제거된다. 몇몇 실시예들에서, 습식 에칭 프로세스는, H2SO4 및 H2O2를 포함하는 산인 황산 과산화수소 혼합물(Sulfuric Peroxide Mixture: SPM)을 이용하여 수행된다. SPM은 NH4OH, H2O2 및 탈이온수(deionized water)의 혼합물인 SC-1 세정액을 더 포함할 수 있다. SPM은, 몇몇 실시예들에서, 게이트 씰 스페이서(72)를 실질적으로 침식(attack)하지 않으면서 포토레지스트(74)를 제거할 수 있도록, 포토레지스트(74)와 게이트 씰 스페이서(72) 사이의 식각 선택비(etch selectivity)를 가진다. (예컨대, 시간, 온도와 같은) 습식 에칭 프로세스 조건은, 습식 에칭 프로세스가 제1 영역(50A)의 게이트 씰 스페이서(72)에 임베딩(embed)된 As 입자들(76)을 실질적으로 제거하지 않으면서 포토레지스트(74) 및 증착 층(77)을 제거할 수 있도록 조절된다. 예시적인 실시예에서, 습식 에칭 프로세스는 약 30초 내지 약 60초 사이, 예컨대 45초의 시간 간격으로, 약 150℃에서 약 180℃ 사이의 온도에서 고온 SPM 용액을 이용하여 수행된다.
위에서 개시된 SPM을 이용한 습식 에칭 프로세스의 시간 및 온도는, (예컨대, 핀 높이 손실과 같은) 실리콘 손실을 줄이고 FinFET 디바이스(100)의 온-전류(on-current)(Ion)를 개선하기 위하여, (예컨대, 약 0.5KV 및 약 2.5KV 사이의) 주입 에너지에 맞추어 조정될 수 있다. 예를 들어, 위에서 개시된 습식 에칭 프로세스 방법은 매우 작은 정도의 (예컨대, 0㎚에서 약 1㎚ 정도의) 핀 높이 손실을 가져오거나 핀 높이 손실을 가져오지 않고, FinFET 디바이스(100)의 온-전류(Ion)의 2% 보다 적은 정도의 감소를 유발한다. 반면, 보다 긴(예컨대, 120초 정도의) 습식 에칭 프로세스 또는 보다 높은 (예컨대, 3KV 정도의) 주입 에너지 레벨은 3㎚의 핀 높이 손실이나 FinFET 디바이스의 온-전류(Ion)의 약 6% 저하를 가져올 수 있다. 반대로, 보다 짧은(예컨대, 약 30초보다 적은 정도의) 습식 에칭 프로세스는, PR(74)이나 게이트 씰 스페이서(72)를 충분히 제거하지 못할 수 있다.
이제 도 10을 참조하면, 어닐링 프로세스(810)가 수행된다. 어닐링 프로세스는 도핑 프로세스와 동일한 챔버에서 수행될 수 있다. 그 대신에, 어닐링 프로세스는 도핑 프로세스가 수행된 챔버와 상이한 챔버에서 수행될 수도 있다. 어닐링 프로세스(810)는, 몇몇 실시예들에서, 제1 영역(50A)에서 게이트 씰 스페이서(72) 내에 임베딩되어 있는 As 입자들(76)을 핀들(64)로 밀어낼 수 있다. 또한, 어닐링 프로세스는 주입된 도펀트(예컨대, As)를 활성화시킬 수 있다. 예시적인 실시예에서, 약 1000℃ 및 약 1050℃사이, 예컨대 1045℃의 온도에서, 약 1초 내지 약 2초 사이의 시간 간격으로, O2를 포함하는 주위환경(ambient)에서 수행되는 스파이크 어닐링 프로세스(spike anneal process)이다.
고온(예컨대, 1045℃) 어닐링 프로세스(810)는 도펀트(As)를 대응하는 핀들(64)로 밀어내는 역할을 하지만, 이 정도의 고온은 도펀트(예컨대, As)의 탈기체(outgas) 또한 증가시킨다. 도펀트의 탈기체는 제1 영역(50A)의 핀들(64)에 형성될 LDD 영역(65, 도 11 참조)의 낮은 도펀트 농도를 유발한다. 탈기체는 또한, 생산 도구에 대한 안전 문제를 제기할 수도 있다. 주변 기체 중 O2는, 몇몇 실시예에서, 도펀트의 탈기체를 감소시킨다. 예를 들어, O2는 제1 영역(50A)의 핀들(64)의 표면에서 As와 반응하여(예컨대, 산화시켜), 핀들(64) 상에 산화막(예컨대, As의 산화물, 개별적으로 도시되지 않음)을 형성한다. 이 산화막은 어닐링 프로세스(810) 동안 As의 탈기체를 방지하거나 감소시키는 역할을 한다. 예시적인 실시예에서, 스파이크 어닐링 프로세스(810)는, 약 1000℃ 및 약 1050℃ 사이의, 예컨대 1045℃의 온도에서, 약 2% 내지 약 3%의 O2 및 약 97% 내지 약 98%의 N2를 포함하는 기체 환경에서 수행된다.
도 8 내지 10의 단면도에는 도시되지 않았지만, 도핑 프로세스는 제1 영역(50A)에서 게이트 구조체(75) 위의 게이트 씰 스페이서(72)로 도펀트(예컨대, As)를 주입할 수 있다. 그러므로, 습식 에칭 프로세스 및 어닐링 프로세스 후에, 도펀트(As)는 게이트(68)로 진입할 수 있다. 그러나, 주입된 도펀트의 투입량이 낮기 때문에, 게이트(68) 내의 도펀트는 FinFET 디바이스(100)의 성능에 불리한 영향을 끼치지는 않을 수 있다. 게이트(68)가 예컨대 아래에 기술되는 게이트-라스트 프로세스(gate-last process)와 같은 대체 게이트에 의해 대체되는 실시예들에서, 도펀트는 이후에 형성될 대체 게이트의 성능에 영향을 끼치지 않을 것이다.
도 11은 제1 영역(50A)의 핀(64)의 단면 A-A를 따라(핀의 세로 축을 따라) FinFET 디바이스(100)의 단면도를 도시한다. 도 11에 도시된 바와 같이, 어닐링 프로세스(810)가 종료된 후, 제1 영역(50A)의 핀들(64)에 LDD 영역들(65)이 형성된다. 도 11은 또한, 게이트 씰 스페이서(72) 상에 게이트 구조체의 측벽들을 따라 존재하는 게이트 스페이서들(86)을 도시한다. 게이트 스페이서들(86)은 물질을 등각으로 증착하고 후속하여 물질을 이방성 에칭함으로써 형성될 수 있다. 게이트 스페이서들(86)의 물질은 질화 규소, SiCN이거나 이들의 조합 등일 수 있다. 그리고 게이트 스페이서(86)의 측벽들 외부에 존재하는 게이트 씰 스페이서(72) 부분이 제거될 수 있다. 몇몇 실시예들에서, 게이트 스페이서(86)의 측벽들 외부에 존재하는 게이트 씰 스페이서(72) 부분을 제거하기 위하여 건식 에칭 프로세스(dry etch process)와 같은 이방성 에칭 프로세스가 이용될 수 있다. 게이트 씰 스페이서(72) 및 게이트 스페이서(86)의 형성 방법들 및 모양들은 단순히 비한정적인 예시로서, 다른 형성 방법들과 모양들이 가능하다. 예를 들어, 에피택셜 소스/드레인 영역들(80, 도 12 참조)이 형성된 후에 게이트 스페이서들(86)이 형성될 수 있다. 몇몇 실시예들에서, 도 12에 도시된 에피택셜 소스/드레인 영역들(80)의 에피택셜 프로세스 전에 더미 게이트 스페이서들이 게이트 씰 스페이서(72) 상에 형성되고, 더미 게이트 스페이서들은 에피택셜 소스/드레인 영역들(80)이 형성된 후 제거되어 게이트 스페이서들(86)로 대체된다.
도 11에 도시된 바와 같이, LDD 영역(65)은 게이트 씰 스페이서(72) 아래로, FinFET 디바이스(100)의 채널 영역에 인접하도록 연장된다. LDD 영역(65)은 도 11의 수직 방향, 예컨대 LDD 영역(65)의 상면으로부터 LDD 영역(65)의 상면에 대향하는 LDD 영역(65)의 하부 경계로의 방향을 따라 실질적으로 균일한 도펀트 농도를 갖는다. 몇몇 실시예들에서, LDD 영역(65)에서의 도펀트(예컨대, As)의 농도는, LDD 영역(65)과 FinFET 디바이스(100)의 채널 영역 사이의 경계에서 급격히 변화한다. 예를 들어, LDD 영역(65)은 실질적으로 균일한 As 농도를 가지고, 채널 영역은 As가 실질적으로 부존재하여, LDD 영역(65)과 FinFET 디바이스(100)의 채널 영역 사이의 경계에서 도펀트(As)의 농도의 계단식 변화(step change)가 존재할 수 있다. 예컨대 비소와 같은 도펀트의 선택은 LDD 영역(65)과 FinFET 디바이스(100)의 채널 영역 사이의 경계에서 도펀트 농도가 이처럼 급격히 변하도록 한다. 반면, 만약 (예컨대, NMOS 영역과 같은) 제1 영역(50A)에서 도펀트로서 인(phosphorous)이 이용된다면, 그러한 도펀트 농도의 급격한 변화는 이루어지지 않을 수 있다. 균일한 도펀트 농도 및 LDD 영역(65)과 채널 영역 사이의 경계에서의 급격한 농도 변화는 형성된 FinFET 디바이스(100)의 저항(resistance)을 유용하게 감소시킬 수 있다. 추가적으로, 도 11에 도시된 바와 같이, 두 LDD 영역(65)은 영역(77)으로 연장되어 NMOS 오버랩(overlap) 영역을 형성하며, 이는 채널 저항을 감소시키고 FinFET 디바이스(100)의 턴-온 전류(turn-on current)를 증가시켜, FinFET 디바이스(100)의 성능을 개선할 수 있다.
비록 도시되지는 않았지만, 예컨대 도 7 내지 10에 도시된 프로세싱 후 도 11에 도시된 프로세싱 전에, (예컨대, PMOS 영역과 같은) 제2 영역(50B)에 대해 LDD 영역들이 형성될 수 있다. 예를 들어, 포토레지스트가, 제1 영역(50A)을 덮은 상태에서, 제2 영역(50B)을 노출시키기 위해 증착되고 패턴화될 수 있다. 제2 영역(50B)에서 게이트 씰 스페이서(72) 내에 P-타입 도펀트(예컨대, 붕소)를 주입하기 위하여 플라즈마 도핑 프로세스가 수행될 수 있다. 플라즈마 도핑 프로세스를 위한 기체 소스는 붕소(boron: B)와, 예컨대 Xe, He, Ar, Ne, Kr 등 및 이들의 조합을 포함하는 것과 같은 비활성 기체를 포함할 수 있다. 제2 영역(50B)의 플라즈마 도핑 프로세스를 위한 조건들(예컨대, 유동률, 주입 에너지 등)은 제1 영역(50A)의 도핑 프로세스를 위한 조건들과 유사할 수 있고, 따라서 그 세부사항은 여기서 반복하지 않는다. 다음으로, 포토레지스트 및 P-타입 도펀트(예컨대, 붕소)를 포함하는 증착 층을 제거하기 위하여 제1 영역(50A)에 대한 습식 에칭 프로세스와 유사한 습식 에칭 프로세스가 수행될 수 있으며, 습식 에칭 프로세스의 조건들(예컨대, 산의 종류, 온도, 시간 간격)은 도 9를 참조로 하여 위에서 논의된 것과 유사할 수 있으므로, 반복하지 않는다. 다음으로, 제2 영역(50B)에서 P-타입 도펀트를 핀들(64)로 밀어내고 P-타입 도펀트를 활성화시킴으로써 제2 영역(50B)을 위한 LDD 영역들을 형성하기 위하여, 도 10을 참조로 하여 위에서 기술된 어닐링 프로세스와 유사할 수 있는 어닐링 프로세스가 수행될 수 있다.
다음으로, 도 12에 도시된 바와 같이, 제1 영역(50A)의 핀들(64) 위에 소스/드레인 영역들(80)이 형성될 수 있다. 소스/드레인 영역들(80)은, 리세스들을 형성하기 위하여 핀들(64)을 에칭하고, 유기 금속 CVD(metal-organic CVD: MOCVD), 분자 빔 에피택시(molecular beam epitaxy: MBE), 액상 에피택시(liquid phase epitaxy: LPE), 기상 에피택시(vapor phase epitaxy: VPE), 선택적 에피택셜 성장(selective epitaxial growth: SEG) 등이나 이들의 조합과 같은 적절한 방법을 이용하여 리세스 내에서 물질을 에피택셜하게 성장시킴으로써 형성될 수 있다. 제1 영역(50A)을 노출시키고 에피택셜 성장 프로세스로부터 제2 영역(50B)을 보호하기 위하여 포토레지스트와 같은 마스크 층이 반도체 디바이스(100)위에 형성되고 패턴화될 수 있다.
도 12에 도시된 바와 같이, 에피택셜 소스/드레인 영역들(80)은 (핀들(64)의 리세싱되지 않은 부분들 위로 융기된 것과 같이) 핀들(64)의 각각의 표면들로부터 융기된 표면들을 가질 수 있으며, 면(facet)들을 가질 수 있다. 인접한 핀들(64)의 소스/드레인 영역들(80)은 연속적인 에피택셜 소스/드레인 영역(80)을 형성하기 위하여 합쳐질(merge) 수 있다. 몇몇 실시예들에서, 인접한 핀들(64)에 대한 소스/드레인 영역들(80)은 함께 합쳐지지 않고 별개의 소스/드레인 영역들(80)로 남아있을 수 있다. FinFET이 n-타입 FinFET이 되는 몇몇 예시적인 실시예들에서, 소스/드레인 영역들(80)은 SiC(silicon carbide), SiP(silicon phosphorous), SiCP(phosphorous-doped silicon carbon) 등을 포함한다. FinFET이 p-type FinFET이 되는 대안의 예시적인 실시예들에서, 소스/드레인 영역들(80)은 SiGe 및 붕소나 인듐과 같은 p-타입 불순물(impurity)을 포함한다.
에피택셜 소스/드레인 영역들(80)은 소스/드레인 영역들(80)을 형성하기 위하여 도펀트가 주입되고 후속하여 어닐링될 수 있다. 주입 프로세스는 주입 프로세스로부터 보호될 FinFET 영역들을 덮는, 포토레지스트와 같은 마스크를 형성하고 패터닝하는 것을 포함한다. 소스/드레인 영역들(80)은 약 10E19cm-3에서 약10E21cm-3의 범위에 속하는 불순물(예컨대, 도펀트) 농도를 가진다. 몇몇 실시예들에서, 에피택셜 소스/드레인 영역들은 에피택셜 성장 프로세스 동안 인-시추 도핑될 수 있으며, 이 경우 주입 프로세스는 필요하지 않을 수 있다.
비록 도시되지는 않았지만, 에피택셜 소스/드레인 영역들(80)은 위에서 (예컨대, NMOS 영역과 같은) 제1 영역(50A)에서의 에피택셜 소스/드레인 영역들(80)에 관하여 도시된 프로세싱 단계들과 유사한 단계들을 따라, (예컨대, PMOS 영역과 같은) 제2 영역(50B)의 핀들(64) 위에도 형성될 수 있으며, 다만 대상으로 삼은 디바이스 타입(예컨대, P-타입 디바이스)에 따라 도펀트 타입과 에피택셜하게 성장하는 물질은 조절될 수 있다. 제2 영역(50B)을 노출시키고 제1 영역(50A)을 에피택셜 성장 프로세스로부터 보호하기 위하여 포토레지스트와 같은 마스크 층이 FinFET 디바이스(100) 위에 형성되고 패턴화될 수 있다. 제2 영역(50B)에서의 에피택셜 소스/드레인 영역들(80)의 형성에 관한 상세는 여기에서 논의되지 않는다.
하나 이상의 층간 유전체(interlayer dielectric)들의 형성 및 컨택트(contact)들의 형성과 같은, FinFET 디바이스(100)의 후속하는 프로세싱들이 수행될 수 있지만, 상세한 사항은 여기에서 논의되지 않는다.
몇몇 실시예들에서, 게이트-라스트 프로세스(대체 게이트 프로세스라고 나타내기도 함)가 이용될 수 있다. 이 실시예들에서, 게이트(68) 및 게이트 유전체(66)는 더미 구조체들로 고려되어, 후속하는 프로세싱 동안 제거되어 활성 게이트 및 활성 게이트 유전체로 대체될 수 있다.
도 13 및 14는 몇몇 실시예들에 따른 게이트-라스트 구조체 프로세싱의 중간 단계들의 단면도들을 도시한 것이다. 도 13 및 14는 도 1의 단면 A-A를 따른 단면도이다. 몇몇 실시예들에서, 도 13 및 14에 도시된 프로세싱 단계들은 제1 영역(50A) 및 제2 영역(50B)에 대해 동시에 수행되어 두 영역 모두에 대체 게이트들 및 컨택트들을 형성한다.
도 13은 도 12의 프로세싱 후 부가적인 단계들이 수행된 구조체를 도시한다. 이 부가적인 단계들은 도 12에 도시된 구조체 위에 층간 유전체(ILD, 90)를 형성하고, 게이트(68, 이 실시예에서는 더미 게이트(68)로 나타내기도 함), 게이트 씰 스페이서(72), 게이트(68) 바로 밑에 놓이는 게이트 유전체 층(66, 이 실시예에서는 더미 게이트 유전체 층(66)으로 나타내기도 함)을 제거하는 것을 포함한다.
몇몇 실시예들에서, ILD(90)는 PSG(phosphosilicate glass), BSG(borosilicate glass), BPSG(boron-doped phosphosilicate Glass), USG(undoped silicate glass) 등과 같은 유전 물질로 형성될 수 있고, CVD, PECVD 또는 FCVD와 같은 임의의 적절한 방법에 의해 증착될 수 있다.
몇몇 실시예들에 따르면, 에칭 단계에서 게이트(68), 게이트 유전체(66) 및 게이트 씰 스페이서(72)가 제거되어, 리세스들이 형성된다. 각 리세스는 각 핀(64)의 채널 영역을 노출시킨다. 각 채널 영역은 이웃하는 에피택셜 소스/드레인 영역들(80)의 짝 사이에 배치된다. 제거 단계 동안, 더미 게이트(68)가 에칭될 때 더미 게이트 유전체 층(66)이 에칭 중지 층(etch stop layer)으로 이용될 수 있다. 더미 게이트 유전체 층(66)과 게이트 씰 스페이서(72)는 더미 게이트(68)의 제거 후에 제거될 수 있다.
또한 도 13에서, 게이트 유전체 층(96) 및 게이트 전극(98)이 대체 게이트들을 위해 형성될 수 있다. 게이트 유전체 층(96)은 리세스들, 예컨대 핀들(64)의 상면과 측벽들, 게이트 스페이서들(86)의 측벽들, 및 ILD(90)의 상면 상에 등각으로 증착될 수 있다. 몇몇 실시예들에 따르면, 게이트 유전체 층(96)은 산화 규소, 질화 규소 또는 이들로 이루어진 다층을 포함한다. 다른 실시예들에서, 게이트 유전체 층(96)은 하이-k 유전체를 포함하고, 이들 실시예들에서는, 게이트 유전체 층(96)이 약 7.0보다 큰 k값을 가질 수 있으며, Hf, Al, Zr, La, Mg, Ba, Ti, Pb의 금속 유기물 또는 실리케이트와 이들의 조합을 포함할 수 있다. 게이트 유전체 층(96)의 형성 방법은 MBD, ALD, PECVD 등을 포함할 수 있다.
다음으로, 게이트 전극(98)이 게이트 유전체 층(96) 각각 위에 증착되어 리세스들의 남아 있는 부분들을 충전할 수 있다. 게이트 전극(98)은 TiN, TaN, TaC, Co, Ru, Al과 같은 금속 포함 물질, 이들의 조합 또는 이들로 이루어진 다층으로 구성될 수 있다. 게이트 전극(98)을 충전한 후, CMP와 같은 평탄화 프로세스가 ILD(90)의 상면 위에 있는 게이트 유전체 층(96)의 초과 부분 및 게이트 전극(98) 물질을 제거하기 위해 수행될 수 있다. 수행 후의 게이트 전극(98) 물질과 게이트 유전체 층(96)이 FinFET의 대체 게이트를 형성한다.
도 14에서, ILD(100)가 ILD(90) 위에 증착된다. 도 14에 더 도시된 바와 같이, 컨택트들(92)이 ILD(100)와 ILD(90)을 관통하도록 형성되고, 컨택트(102)가 ILD(100)를 관통하도록 형성된다. 일 실시예에서, ILD(100)는 유동가능 CVD 방법에 의해 형성된 유동가능막(flowable film)이다. 몇몇 실시예들에서, ILD(100)는 PSG, BSG, BPSG, USG 등과 같은 유전 물질로 형성되고, CVD 및 PECVD와 같은 임의의 적절한 방법에 의해 증착될 수 있다. 컨택트들(92)을 위한 개구부들이 ILD들(90, 100)을 관통하도록 형성된다. 컨택트(102)를 위한 개구부가 ILD(100)를 관통하도록 형성된다. 이 개구부들은 모두 동일한 프로세스에서 동시에 형성될 수 있지만, 분리된 프로세스들에서 형성될 수도 있다. 개구부들은 수용가능한 포토리소그래피 및 에칭 기술들을 이용하여 형성될 수 있다. 확산 장벽 층(diffusion barrier layer), 접착 층 등과 같은 라이너와 도전 물질이 개구부들 내에 형성될 수 있다. 라이너는 티타늄(titanium), 티타늄 나이트라이드(titanium nitride), 탄탈룸(tantalum), 탄탈룸 나이트라이드(tantalum nitride) 등을 포함할 수 있다. 도전 물질은 구리(copper), 구리 합금, 은, 금, 텅스텐, 알루미늄, 니켈 등일 수 있다. ILD(100)의 표면으로부터 초과하는 물질을 제거하기 위하여 CMP와 같은 평탄화 프로세스가 수행될 수 있다. 남아 있는 라이너 및 도전 물질이 개구부들 내에서 컨택트들(92, 102)를 형성한다. 에피택셜 소스/드레인 영역들(80)과 컨택트들(92) 사이의 경계(interface) 각각에서 규화물(silicide)을 형성하기 위하여 어닐링 프로세스가 수행될 수 있다. 컨택트들(92)은 에피택셜 소스/드레인 영역들(80)에 물리적, 전기적으로 커플링되며, 컨택트(102)는 게이트 전극(98)에 물리적, 전기적으로 커플링된다.
도 15는 몇몇 실시예들에 따른 반도체 구조체의 제조 방법의 플로우차트를 도시한다. 도 15에 도시된 실시예에 따른 방법은 많은 가능한 실시예에 따른 방법들 중 하나의 예시에 불과함이 이해되어야 한다. 본 기술분야의 당업자는 많은 변형들, 대안들, 변경들을 인식할 것이다. 예를 들어, 도 15에 도시된 다양한 단계들이 부가되고, 제거되고, 대체되고, 재배열되고, 반복될 수 있다.
도 15를 참조하면, 단계(1010)에서, 기판 위로 돌출된 반도체 핀 위에 스페이서 층이 형성된다. 단계(1020)에서, 스페이서 층이 제1 도펀트를 이용하여 도핑된다. 단계(1030)에서, 도핑 단계 후 열 어닐링 프로세스가 수행된다.
실시예들은 이점들을 달성할 수 있다. 플라즈마 도핑 프로세스를 이용하여 스페이서 층을 As로 도핑하고 고온(예컨대, 1045℃) 스파이크 어닐링 프로세스를 이용하여 도펀트를 어닐링함으로써, LDD 영역(65)은 핀의 맨 위(top)부터 맨 아래(bottom)에 이르기까지 실질적으로 균일한 도펀트 농도를 가지며, 이는 형성된 FinFET 디바이스의 저항(예컨대, 컨택트 저항)을 유용하게 감소시킨다. 반면, 이온 빔 툴(ion beam tool)을 이용하는 종래의 LDD 영역 도핑 방법은, 도펀트 프로파일이 주입 각도에 의해 조절되고, 이는 인접한 핀들 사이의 피치와 같은 요소에 의해 제한되기 때문에, 핀 사이의 균일한 도펀트 분배를 달성할 수 없다. 그러므로, 보통 이온 빔 툴을 이용한 핀의 맨 아래의 도펀트 농도는 핀의 맨 위의 도펀트 농도에 비해 작다. 여기에서 개시된 방법들은 핀의 맨 위에서 맨 아래에 이르기까지 실질적으로 균일한 도펀트 농도를 달성하며, 그 결과, 여기에서 개시된 방법을 이용한 핀들의 맨 아래에서의 도펀트 농도는 이온 빔 툴을 이용하는 것보다 8 배에서 15 배 클 수 있다. 또한, 핀 높이 손실을 감소시키고 FinFET 디바이스의 온-전류 저하를 감소시키기 위하여 플라즈마 도핑 프로세스와 함께 SPM을 이용한 고온 포토레지스트(PR) 제거 프로세스가 설계된다. 나아가, 어닐링 프로세스에서의 주변 기체 내의 O2가 도펀트의 탈기체를 감소시켜, LDD 영역에서의 도펀트 농도를 개선하고 탈기체와 연관된 툴 안전 문제를 회피할 수 있게 된다.
몇몇 실시예들에서, 방법은 기판 위로 돌출된 반도체 핀 위에 스페이서 층을 형성하는 단계, 스페이서 층이 반도체 핀의 소스/드레인 영역들을 덮은 상태에서 제1 도펀트를 이용하여 스페이서 층을 도핑하는 단계, 및 도핑 단계 후, 열 어닐링 프로세스를 수행하는 단계를 포함한다. 도핑하는 단계는, 플라즈마 도핑 프로세스를 이용하여 스페이서 층을 도핑하는 단계를 포함한다. 플라즈마 도핑 프로세스는 제1 도펀트 및 비활성 기체(inert gas)를 포함하는 기체 소스를 이용하여 수행된다. 제1 도펀트는 As이고, 비활성 기체는 Xe, He, Ar, Ne 및 Kr을 필수적으로 포함하는 그룹으로부터 선택된다. 플라즈마 도핑 프로세스의 기체 소스는 약 5% 내지 약 10%의 As 및 약 90% 내지 약 95%의 Xe를 포함한다. 플라즈마 도핑 프로세스는 약 0.5KV 내지 약 2.5KV의 주입 에너지(implantation energy)로 수행된다. 플라즈마 도핑 프로세스는 스페이서 층 위에 제1 도펀트를 포함하는 층을 증착하고, 방법은, 열 어닐링 프로세스를 수행하는 단계 전, 증착된 층을 제거하는 단계를 더 포함한다. 증착된 층을 제거하는 단계는 황산 과산화수소 혼합물(Sulfuric Peroxide Mixture: SPM) 용액을 이용하여 수행된다. 제거하는 단계는 약 30초 내지 약 60초 사이의 시간 간격으로, 약 150℃ 내지 약 180℃ 사이의 온도에서 수행된다. 열 어닐링 프로세스를 수행하는 단계는, 열 어닐링 프로세스를 약 1000℃ 내지 약 1050℃ 사이의 온도에서 수행하는 단계를 포함한다. 열 어닐링 프로세스는 O2를 포함하는 주변환경(ambient)에서 수행된다. 열 어닐링 프로세스는 약 2% 내지 3%의 O2 및 약 97% 내지 98%의 N2를 포함하는 기체 환경에서 수행된다.
다른 실시예들에서, 방법은 반도체 디바이스의 제1 영역에 제1 핀을 형성하고 반도체 디바이스의 제2 영역에 제2 핀을 형성하는 단계, 제1 핀 및 제2 핀 위에 스페이서 층을 형성하는 단계, 및 제2 영역의 스페이서 층 위에 제1 마스크 층을 형성하는 단계를 포함하며, 제1 마스크 층은 제2 핀을 덮고, 제1 핀은 제1 마스크 층과 이격되어 존재한다. 방법은 또한 제1 마스크 층을 형성하는 단계 후 제1 핀 위의 스페이서 층에 제1 도핑 타입을 가지는 제1 도펀트를 주입하는 단계를 포함하고, 스페이서 층은 제1 도펀트를 주입하는 동안 제1 핀의 소스/드레인 영역들을 덮는다. 방법은 또한, 제1 도펀트를 주입하는 단계 후 제1 마스크 층을 제거하는 단계와, 제1 어닐링 프로세스를 수행하는 단계를 포함한다. 제1 도펀트는 As이고, 제1 도펀트를 주입하는 단계는 As 및 Xe를 이용하여 플라즈마 도핑 프로세스를 수행하는 단계를 포함한다. 제1 마스크 층을 제거하는 단계는, 약 150℃ 내지 약 180℃ 사이의 온도에서 황산 과산화수소 혼합물(SPM) 용액을 이용하여 제1 마스크 층을 제거하는 단계를 포함한다. 제1 어닐링 프로세스는 산소를 포함하는 주변환경에서, 약 1000℃ 내지 약 1050℃ 사이의 온도에서 수행된다. 방법은 제1 어닐링 프로세스를 수행하는 단계 후에, 제1 영역의 스페이서 층 위에 제2 마스크 층을 형성하는 단계를 더 포함하고, 제2 마스크 층은 제1 핀을 덮고, 제2 핀은 제2 마스크 층으로부터 이격되어 있다. 방법은 제2 마스크 층을 형성하는 단계 후, 제2 핀 위의 스페이서 층에, 제1 도핑 타입과는 상이한 제2 도핑 타입을 가지는 제2 도펀트를 주입하는 단계, 제2 도펀트를 주입하는 단계 후, 제2 마스크 층을 제거하는 단계, 및 제2 어닐링 프로세스를 수행하는 단계를 더 포함한다.
또 다른 실시예들에서, 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor: FinFET) 디바이스를 형성하는 방법은 반도체 디바이스의 제1 영역에 기판 위로 돌출되는 제1 핀을 형성하는 단계, 반도체 디바이스의 제2 영역에 기판 위로 돌출되는 제2 핀을 형성하는 단계, 제1 핀 및 제2 핀 위에 스페이서 층을 퇴적하는 단계, 및 제2 영역의 스페이서 층을 포토레지스트(PR)로 덮는 단계를 포함하고, 제1 영역의 스페이서 층은 PR에 의해 노출된다. 방법은 또한, As 및 Xe를 포함하는 기체를 이용하여 플라즈마 프로세스를 수행하는 단계를 포함하고, PR은 제2 영역의 스페이서 층을 플라즈마 프로세스로부터 보호하며, 스페이서 층은 제1 핀의 소스/드레인 영역들을 플라즈마 프로세스로부터 보호하고, 플라즈마 프로세스는 스페이서 층 내로 As를 주입한다. 방법은 또한, 플라즈마 프로세스를 수행하는 단계 후, 황산 과산화수소 혼합물(Sulfuric Peroxide Mixture: SPM) 용액을 이용하여 PR을 제거하는 단계와, PR을 제거하는 단계 후, 주입된 As를 스페이서 층으로부터 제1 핀의 소스/드레인 영역들로 밀어내기(drive) 위하여 O2 및 N2를 포함하는 주변환경(ambient)에서 어닐링 프로세스를 수행하는 단계를 포함한다. 플라즈마 프로세스는 약 5% 내지 약 10%의 As 및 약 90% 내지 약 95%의 Xe를 포함하는 기체를 이용하는 플라즈마 도핑 프로세스를 포함하고, 플라즈마 도핑 프로세스의 주입 에너지는 약 0.5KV 내지 약 2.5KV 사이이다. SPM 용액은 약 150℃ 내지 약 180℃ 사이의 온도이고, 열 어닐링 프로세스는 약 1000℃ 내지 약 1050℃ 사이의 온도에서 수행된다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다. 본 발명은 도시되는 실시예들을 참조로 하여 기술되었지만, 이 기술은 한정하기 위한 의도를 가지는 것으로 해석되어서는 안된다. 이러한 기술을 참조로 할 때 본 발명의 다른 실시예들 뿐 아니라 도시된 실시예들의 다양한 변경들과 조합들이 가능하다는 것이 본 발명분야의 당업자에게 명백할 것이다. 따라서, 첨부된 특허청구범위의 청구항들은 이러한 임의의 변경들과 실시예들을 아우르는 것으로서 파악되어야 한다.

Claims (10)

  1. 방법에 있어서,
    기판 위로 돌출된 반도체 핀 위에 스페이서 층을 형성하는 단계로서, 상기 스페이서 층은 상기 반도체 핀에 직접 접촉하는 것인, 스페이서 층을 형성하는 단계;
    상기 스페이서 층이 반도체 핀의 소스/드레인 영역들을 덮은 상태에서, 제1 도펀트를 이용하여 상기 스페이서 층을 도핑하는 단계로서, 상기 스페이서 층을 도핑하는 단계는 상기 스페이서 층 위에 상기 제1 도펀트를 포함하는 층을 퇴적(deposit)하는 단계를 포함하는 것인, 상기 스페이서 층을 도핑하는 단계;
    상기 제1 도펀트를 포함하는 층을 제거하는 단계; 및
    상기 제1 도펀트를 포함하는 층을 제거하는 단계 후, 열 어닐링 프로세스를 수행하는 단계를 포함하는,
    방법.
  2. 제1항에 있어서,
    상기 도핑하는 단계는, 플라즈마 도핑 프로세스를 이용하여 상기 스페이서 층을 도핑하는 단계를 포함하는 것인,
    방법.
  3. 제2항에 있어서,
    상기 플라즈마 도핑 프로세스는 상기 제1 도펀트 및 비활성 기체(inert gas)를 포함하는 기체 소스를 이용하여 수행되는 것인,
    방법.
  4. 제3항에 있어서,
    상기 제1 도펀트는 As이고, 상기 비활성 기체는 Xe, He, Ar, Ne 및 Kr을 필수적으로 포함하는 그룹으로부터 선택되는 것인,
    방법.
  5. 삭제
  6. 제1항에 있어서,
    상기 제1 도펀트를 포함하는 층을 제거하는 단계는 황산 과산화수소 혼합물(Sulfuric Peroxide Mixture: SPM) 용액을 이용하여 수행되는 것인,
    방법.
  7. 제1항에 있어서,
    상기 열 어닐링 프로세스는 O2를 포함하는 주변환경(ambient)에서 수행되는 것인,
    방법.
  8. 방법에 있어서,
    반도체 디바이스의 제1 영역에 제1 핀을 형성하고, 상기 반도체 디바이스의 제2 영역에 제2 핀을 형성하는 단계;
    상기 제1 핀 및 상기 제2 핀 위에 스페이서 층을 형성하는 단계로서, 상기 스페이서 층은 상기 제1 핀 및 제2 핀에 직접 접촉하는 것인, 스페이서 층을 형성하는 단계;
    상기 제2 영역의 스페이서 층 위에 제1 마스크 층을 형성하는 단계로서, 상기 제1 마스크 층은 상기 제2 핀을 덮고, 상기 제1 핀은 상기 제1 마스크 층과 이격되어 있는 것인, 상기 제1 마스크 층을 형성하는 단계;
    상기 제1 마스크 층을 형성하는 단계 후, 상기 제1 핀 위의 상기 스페이서 층에 제1 도핑 타입을 가지는 제1 도펀트를 주입(implant)하는 단계로서, 상기 스페이서 층은 상기 제1 도펀트를 주입하는 동안 상기 제1 핀의 소스/드레인 영역들을 덮고, 상기 제1 도펀트를 주입하는 단계는 상기 스페이서 층 위에 상기 제1 도펀트를 포함하는 퇴적된 층을 형성하는 것인, 상기 제1 도펀트를 주입하는 단계;
    상기 제1 도펀트를 주입하는 단계 후, 상기 제1 마스크 층 및 상기 퇴적된 층을 제거하는 단계; 및
    제1 어닐링 프로세스를 수행하는 단계를 포함하는,
    방법.
  9. 제8항에 있어서, 상기 제1 어닐링 프로세스를 수행하는 단계 후에,
    상기 제1 영역의 상기 스페이서 층 위에 제2 마스크 층을 형성하는 단계로서, 상기 제2 마스크 층은 상기 제1 핀을 덮고, 상기 제2 핀은 상기 제2 마스크 층으로부터 이격되어 있는 것인, 상기 제2 마스크 층을 형성하는 단계;
    상기 제2 마스크 층을 형성하는 단계 후, 상기 제2 핀 위의 상기 스페이서 층에, 상기 제1 도핑 타입과는 상이한 제2 도핑 타입을 가지는 제2 도펀트를 주입하는 단계;
    상기 제2 도펀트를 주입하는 단계 후, 상기 제2 마스크 층을 제거하는 단계; 및
    제2 어닐링 프로세스를 수행하는 단계를 더 포함하는,
    방법.
  10. 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor: FinFET) 디바이스를 형성하는 방법에 있어서,
    반도체 디바이스의 제1 영역에 기판 위로 돌출되는 제1 핀을 형성하는 단계;
    상기 반도체 디바이스의 제2 영역에 기판 위로 돌출되는 제2 핀을 형성하는 단계;
    상기 제1 핀 및 상기 제2 핀 위에 스페이서 층을 퇴적하는 단계로서, 상기 스페이서 층은 상기 제1 핀 및 제2 핀에 직접 접촉하는 것인, 스페이서 층을 퇴적하는 단계;
    상기 제2 영역의 상기 스페이서 층을 포토레지스트(PR)로 덮는 단계로서, 상기 제1 영역의 상기 스페이서 층은 상기 포토레지스트(PR)에 의해 노출되는 것인, 상기 제2 영역의 상기 스페이서 층을 덮는 단계;
    As 및 Xe를 포함하는 기체를 이용하여 플라즈마 프로세스를 수행하는 단계로서, 상기 PR은 상기 제2 영역의 상기 스페이서 층을 상기 플라즈마 프로세스로부터 보호하고, 상기 스페이서 층은 상기 제1 핀의 소스/드레인 영역들을 상기 플라즈마 프로세스로부터 보호하며, 상기 플라즈마 프로세스는 상기 스페이서 층 내로 As를 주입하고, 상기 플라즈마 프로세스는 상기 스페이서 층 위에 As를 포함하는 퇴적된 층을 형성하는 것인, 상기 플라즈마 프로세스를 수행하는 단계;
    상기 플라즈마 프로세스를 수행하는 단계 후, 황산 과산화수소 혼합물(SPM) 용액을 이용하여 상기 PR 및 상기 퇴적된 층을 제거하는 단계; 및
    상기 PR을 제거하는 단계 후, 주입된 상기 As를 스페이서 층으로부터 상기 제1 핀의 상기 소스/드레인 영역들로 밀어내기(drive) 위하여 O2 및 N2를 포함하는 주변환경(ambient)에서 어닐링 프로세스를 수행하는 단계
    를 포함하는, FinFET 디바이스를 형성하는 방법.
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