KR102123346B1 - 핀 전계 효과 트랜지스터 디바이스 및 그 형성 방법 - Google Patents

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Abstract

방법은, 기판 위에 제1 게이트 구조물을 형성하는 단계 ― 제1 게이트 구조물은 제1 유전체 층에 의해 둘러싸임 ― ; 및 제1 게이트 구조물 위에 그리고 제1 유전체 층 위에 마스크 구조물을 형성하는 단계를 포함하며, 마스크 구조물을 형성하는 단계는, 제1 게이트 구조물의 상부 표면 위에 제1 캐핑 층을 선택적으로 형성하는 단계; 및 제1 캐핑 층 주위에 제2 유전체 층을 형성하는 단계를 포함한다. 방법은, 마스크 구조물 위에 패터닝된 유전체 층 ― 패터닝된 유전체 층은 마스크 구조물의 일부분을 노출시킴 ― 을 형성하는 단계; 마스크 구조물의 노출된 부분, 및 마스크 구조물의 노출된 부분 아래 놓인 제1 유전체 층의 일부분을 제거하여, 제1 게이트 구조물에 인접한 소스/드레인 영역을 노출시키는 리세스를 형성하는 단계; 및 도전성 재료로 리세스를 채우는 단계를 더 포함한다

Description

핀 전계 효과 트랜지스터 디바이스 및 그 형성 방법{FIN FIELD-EFFECT TRANSISTOR DEVICE AND METHOD OF FORMING THE SAME}
이 출원은 "Fin Field-Effect Transistor Device and Method of Forming the Same"라는 제목으로 2017년 9월 29일자로 출원된 미국 가출원 제62/565,822호의 우선권을 청구하며, 이로써 이 가출원은 전체가 참조로서 본 명세서에 통합된다.
반도체 산업은 다양한 전자 컴포넌트들(예컨대, 트랜지스터들, 다이오드들, 저항기들, 캐패시터들 등)의 집적 밀도에서의 끊임없는 향상으로 인해 급격한 성장을 경험해 왔다. 대부분의 경우, 이러한 집적 밀도에서의 향상은 최소 피처 크기의 반복된 감축으로부터 유발되었으며, 이것은 주어진 면적 내로 보다 많은 컴포넌트들이 집적되도록 해준다.
핀 전계 효과 트랜지스터(FinFET, Fin Field-Effect Transistor) 디바이스들은 집적 회로들에서 흔히 사용되고 있다. FinFET 디바이스는 기판으로부터 돌출된 반도체 핀을 포함하는 3차원 구조물을 갖는다. FinFET 디바이스의 도전성 채널 내의 전하 캐리어들의 흐름을 제어하도록 구성된 게이트 구조물은 반도체 핀 주위를 둘러싼다. 예를 들어, 3중 게이트(tri-gate) FinFET 디바이스에서, 게이트 구조물은 반도체 핀의 3 면을 둘러싸며, 이에 따라 반도체 핀의 3 면 상에 도전성 채널들을 형성한다.
본 개시물의 양상들은 첨부 도면들과 함께 판독될 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았다는 것을 알아야 한다. 실제로, 다양한 피처들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1는 몇몇 실시예들에 따른 핀 전계 효과 트랜지스터(FinFET) 디바이스의 사시도를 예시한다.
도 1 내지 도 6, 도 7a 내지 도 7d, 및 도 8 내지 도 16은 몇몇 실시예들에 따른 다양한 제조 스테이지들에서의 FinFET의 단면도들을 예시한다.
도 17 내지 도 26은 몇몇 실시예들에 따른 다양한 제조 스테이지들에서의 FinFET 디바이스의 단면도들을 예시한다.
도 27은 몇몇의 실시예들에 따른 반도체 디바이스를 제조하는 방법의 흐름도를 예시한다.
아래의 개시내용은 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제 2 피처 상의 또는 제 2 피처 위의 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제 1 피처 및 제 2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제 1 피처와 제 2 피처 사이에서 형성될 수 있는 실시예를 포함할 수 있다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에 예시되는 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위하여 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 부가하여 사용시 또는 동작시 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있거나(90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 디스크립터는 그에 따라 유사하게 해석될 수 있다.
본 발명의 실시예들은 FinFET 디바이스를 형성하는 맥락에서, 특히 FinFET 디바이스의 자기 정렬된 콘택 플러그들을 형성하는 맥락에서 논의된다. 몇몇 실시예들에 따르면, 캐핑 층은 게이트 구조물 위에 선택적으로 형성된다. 게이트 구조물의 측벽을 따른 캐핑 층 및 스페이서들은 후속 에칭 프로세스로부터 게이트 구조물을 보호하고, 에칭 프로세스는 소스/드레인 영역들을 노출시키기 위해 게이트 구조물 주위의 유전체 재료들의 부분들을 제거한다. 소스/드레인 콘택 플러그들은 리세스들을 채움으로써 형성된다. 개시된 실시예들이 예로서 FinFET 디바이스들을 사용하여 논의되었지만, 개시된 방법은 평면 디바이스들과 같은 다른 타입의 디바이스들에도 또한 사용될 수 있다.
도 1은 사시도로 FinFET(30)의 예를 예시한다. FinFET(30)은 기판(50), 및 기판(50) 위로 돌출하는 핀(64)을 포함한다. 격리 영역들(62)은 핀(64)의 대향측들 상에 형성되고, 핀(64)은 격리 영역들(62) 위로 돌출한다. 게이트 유전체(66)는 핀(64)의 측벽들 및 상단면을 따르고, 게이트(68)는 게이트 유전체(66) 위에 있다. 소스/드레인 영역들(80)은 핀(64) 내에 그리고 게이트 유전체(66) 및 게이트(68)의 대향측들 상에 있다. 도 1은 추후 도면들에서 사용되는 참조 단면도들을 추가로 예시한다. 단면 B-B는 FinFET(30)의 게이트(68)의 세로 축을 따라 연장된다. 단면 A-A는 단면 B-B에 수직이고, 핀(64)의 세로 축을 따르며, 예를 들어 소스/드레인 영역들(80) 사이의 전류 흐름의 방향이다. 단면 C-C는 단면 B-B와 평행하고, 소스/드레인 영역(80)을 가로지른다. 후속 도면들은 명확성을 위해 이들 참조 단면들을 참조한다.
도 2 내지 도 6, 도 7a 내지 도 7d, 및 도 8 내지 도 16은 실시예에 따른 다양한 제조 스테이지들에서의 FinFET(100)의 단면도들이다. FinFET 디바이스(100)는 도 1의 FinFET(30)과 유사하지만 복수의 핀들 및 복수의 게이트 구조물들을 갖는다. 도 2 내지 도 5는 단면 B-B를 따른 FinFET 디바이스(100)의 단면도를 예시한다. 도 6 및 도 7a는 단면 A-A에 따른 FinFET 디바이스(100)의 단면도를 예시하고, 도 7b는 단면 B-B를 따른 FinFET 디바이스(100)의 단면도를 예시하고, 도 7c 및 도 7d는 단면 C-C를 따른 FinFET 디바이스(100)의 단면도들을 예시한다. 도 8 내지 도 15는 단면 A-A를 따른 FinFET 디바이스(100)의 단면도들을 예시하고, 도 16은 단면 B-B를 따른 FinFET 디바이스(100)의 단면도를 예시한다.
도 2는 기판(50)의 단면도를 예시한다. 기판(50)은 (예를 들어, p-타입 또는 n-타입 도펀트로) 도핑되거나 또는 도핑되지 않을 수 있는, 벌크 반도체, 반도체 온 절연체(SOI, semiconductor-on-insulator) 기판일 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료의 층을 포함한다. 절연체 층은 예를 들어, 매립 산화물(BOX, buried oxide) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 일반적으로 실리콘 또는 유리 기판인 기판 상에 제공된다. 다층 기판 또는 그래디언트 기판과 같은 다른 기판들이 또한 사용될 수 있다. 몇몇 실시예들에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함한 합금 반도체; 또는이들의 조합들을 포함할 수 있다.
도 3을 참조하면, 도 2에 도시된 기판(50)은 예를 들어, 포토리소그래피 기법 및 에칭 기법을 사용하여 패터닝된다. 예를 들어, 패드 산화물 층(52) 및 위에 놓인 패드 질화물 층(56)과 같은 마스크 층이 기판(50) 위에 형성된다. 패드 산화물 층(52)은 예를 들어, 열 산화 프로세스를 사용하여 형성된 실리콘 산화물을 포함한 박막일 수 있다. 패드 산화물 층(52)은 기판(50)과 위에 놓인 패드 질화물 층(56) 사이의 접착 층으로서 역할을 할 수 있다. 몇몇 실시예들에서, 패드 질화물 층(56)은 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 탄질화물 등, 또는 이들의 조합으로 형성되며, 예로서, 저압 화학 기상 증착(LPCVD, low-pressure chemical vapor deposition) 또는 플라즈마 강화 화학 기상 증착(PECVD, plasma enhanced chemical vapor deposition)을 사용하여 형성될 수 있다.
마스크 층은 포토리소그래피 기법들을 사용하여 패터닝될 수 있다. 일반적으로, 포토리소그래피 기법들은 포토레지스트 재료의 일부분을 제거하기 위해 성막되고, 조사(노출)되고, 현상되는 포토레지스트 재료(미도시)를 이용한다. 남아있는 포토레지스트 재료는 에칭과 같은 후속 프로세싱 단계들로부터 이 예에서는 마스크 층과 같은 아래 놓인 재료를 보호한다. 이 예에서, 포토레지스트 재료는 도 3에 예시된 바와 같이 패터닝된 마스크(58)를 형성하기 위해 패드 산화물 층(52) 및 패드 질화물(56)을 패터닝하는데 사용된다.
패터닝된 마스크(58)는 후속하여 기판(50)의 노출된 부분들을 패터닝하여 트렌치(61)를 형성하는데 사용되어, 도 3에 예시된 바와 같이, 인접한 트렌치들(61) 사이에 반도체 핀들(64)(예를 들어, 64A 및 64B)을 형성한다. 몇몇 실시예들에서, 반도체 핀들(64)은 예를 들어, 반응성 이온 에칭(RIE, reactive ion etch), 중성 빔 에칭(NBE, neutral beam etch) 등, 또는 이들의 조합을 사용하여 기판(50) 내에 트렌치들을 에칭함으로써 형성된다. 에칭은 이방성일 수 있다. 몇몇 실시예들에서, 트렌치들(61)은 (위에서 보았을 때) 서로 평행하고 서로에 대해 근접하게 이격되어 있는 스트립들일 수 있다. 몇몇 실시예들에서, 트렌치들(61)은 연속적이고, 반도체 핀들(64)을 둘러쌀 수 있다. 반도체 핀들(64)은 또한 이하에서 핀들(64)로 지칭될 수 있다.
핀들(64)은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀들(64)은 이중 패터닝 또는 다중 패터닝 프로세스들을 포함하는 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피 및 자기 정렬 프로세스를 결합하여, 예를 들어 단일의 직접 포토리소그래피 프로세스를 사용하여 얻을 수 있는 것보다 더 작은 피치들을 갖는 패턴들이 생성되도록 허용한다. 예를 들어, 일 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서들은 자기 정렬 프로세스를 사용하여 패터닝된 희생 층과 함께 형성된다. 희생 층은 그 후 제거되고, 나머지 스페이서들 또는 맨드릴들은 그 후 핀들을 패터닝하는데 사용될 수 있다.
도 4는 격리 영역들(62)을 형성하기 위한 이웃하는 반도체 핀들(64) 사이의 절연 재료의 형성을 예시한다. 절연 재료는 산화물, 예컨대 실리콘 산화물, 질화물 등, 또는 이들의 조합일 수 있으며, 고밀도 플라즈마 화학 기상 증착(HDP-CVD, high density plasma chemical vapor deposition), 유동성 CVD(FCVD, flowable CVD)(예를 들어, 원격 플라즈마 시스템에서의 CVD 기반 재료 증착, 및 산화물과 같은 다른 재료로 변환시키는 포스트(post) 경화) 등, 또는 이들의 조합에 의해 형성될 수 있다. 다른 절연 재료들 및/또는 다른 형성 프로세스들이 사용될 수 있다. 예시된 실시예에서, 절연 재료는 FCVD 프로세스에 의해 형성된 실리콘 산화물이다. 일단 절연 재료가 형성되면 어닐링 프로세스가 수행될 수 있다. 화학 기계적 연마(CMP)와 같은 평탄화 프로세스는 초과 절연 재료를 제거하고, 동일 평면 상에 있는(미도시) 반도체 핀(64)의 상단면들 및 격리 영역들(62)의 상단면들을 형성할 수 있다. 패터닝된 마스크 층(58)(도 3 참조)은 또한 평탄화 프로세스에 의해 제거될 수 있다.
몇몇 실시예들에서, 격리 영역들(62)은 격리 영역들(62)과 기판(50)/반도체 핀들(64) 사이의 계면에 라이너, 예를 들어 라이너 산화물(미도시)을 포함한다. 몇몇 실시예들에서, 라이너 산화물은 기판(50)과 격리 영역(62) 사이의 계면에서 결정 결함들을 감소시키도록 형성된다. 유사하게, 라이너 산화물은 또한 반도체 핀들(64)과 격리 영역(62) 사이의 계면에서 결정 결함을 감소시키는데 사용될 수 있다. 라이너 산화물을 형성하기 위해 다른 적합한 방법이 사용될 수 있지만, 라이너 산화물(예를 들어, 실리콘 산화물)은 기판(50)의 표면 층의 열 산화를 통해 형성된 열 산화물일 수 있다.
다음으로, 격리 영역들(62)은 리세스되어 얕은 트렌치 격리(STI, shallow trench isolation) 영역들(62)을 형성한다. 격리 영역들(62)은 반도체 핀들(64)의 상부 부분들이 이웃한 STI 영역들(62) 사이로부터 돌출되도록 리세스된다. STI 영역들(62)의 상단면들은 평평한 표면(예시된 바와 같은), 볼록한 표면, 오목한 표면(디싱(dishing)과 같은), 또는 이들의 조합을 가질 수 있다. STI 영역들(62)의 상단면들은 적절한 에칭에 의해 평평하게, 볼록하게, 및/또는 오목하게 형성될 수 있다. 격리 영역들(62)은 격리 영역들(62)의 재료에 선택적인 것과 같은 허용가능한 에칭 프로세스를 사용하여 리세스될 수 있다. 예를 들어, 건식 에칭 또는 희석 플루오린화수소산(dHF)을 사용하는 습식 에칭이 수행되어 격리 영역들(62)을 리세스할 수 있다.
도 2 내지 도 4는 핀들(64)을 형성하는 실시예를 예시하지만, 핀들은 다양한 상이한 프로세스들에서 형성될 수 있다. 예를 들어, 기판(50)의 상단부는 형성될 반도체 디바이스들의 의도된 타입(예를 들어, N 타입 또는 P 타입)에 적합한 에피택셜 재료와 같은 적합한 재료로 대체될 수 있다. 그 후, 상단에 에피택셜 재료를 갖는 기판(50)이 패터닝되어, 에피택셜 재료를 포함하는 반도체 핀들(64)을 형성한다.
다른 예로서, 유전체 층은 기판의 상단면 위에 형성될 수 있다; 트렌치들은 유전체 층을 관통하여 에칭될 수 있다; 호모에피택셜 구조물들은 트렌치들에서 에피택셜하게 성장될 수 있다; 그리고 호모에피택셜 구조물들이 유전체 층으로부터 돌출되어 핀들을 형성하도록 유전체 층은 리세스될 수 있다.
또 다른 예로서, 유전체 층은 기판의 상단면 위에 형성될 수 있다; 트렌치들은 유전체 층을 관통하여 에칭될 수 있다; 헤테로에피택셜 구조물들은 기판과 상이한 재료를 사용하여 트렌치들에서 에피택셜하게 성장될 수 있다; 그리고 헤테로에피택셜 구조물들이 유전체 층으로부터 돌출되어 핀들을 형성하도록 유전체 층은 리세스될 수 있다.
에피택셜 재료(들) 또는 에피택셜 구조물들(예를 들어, 헤테로에피택셜 구조물들 또는 호모에피택셜 구조물들)이 성장되는 실시예들에서, 성장된 재료(들) 또는 구조물들은 성장 동안 인 시츄 도핑될 수 있으며, 이는 이전의 주입 및 후속 주입을 배제시킬 수 있지만, 인 시튜 및 주입 도핑이 함께 사용될 수 있다. 또한, PMOS 영역 내의 재료와 상이한 NMOS 영역에서 재료를 에피택셜하게 성장시키는 것이 유리할 수 있다. 다양한 실시예들에서, 핀들(64)은 실리콘 게르마늄(SixGe1-x, 여기서 x는 0 내지 1일 수 있음), 실리콘 탄화물, 순수한 또는 실질적으로 순수한 게르마늄, III-V족 화합물 반도체, II-VI족 화합물 반도체 등을 포함할 수 있다. 예를 들어, III-V족 화합물 반도체를 형성하기 위해 이용가능한 재료들은 InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함하지만, 이들로 제한되는 것은 아니다.
도 5는 반도체 핀들(64) 위에 더미 게이트 구조물(75)의 형성을 예시한다. 몇몇 실시예들에서, 더미 게이트 구조물(75)은 게이트 유전체(66) 및 게이트(68)를 포함한다. 마스크(70)는 더미 게이트 구조물(75) 위에 형성될 수 있다. 더미 게이트 구조물(75)을 형성하기 위해, 유전체 층은 반도체 핀들(64) 상에 형성된다. 유전체 층은 예를 들어, 실리콘 산화물, 실리콘 질화물, 이들의 다중층들 등일 수 있으며, 성막되거나 열적으로 성장될 수 있다.
게이트 층은 유전체 층 위에 형성되며, 마스크 층은 게이트 층 위에 형성된다. 게이트 층은 유전체 층 위에 성막되고, 그 후 예컨대 CMP에 의해 평탄화될 수 있다. 마스크 층은 게이트 층 위에 성막될 수 있다. 다른 재료들이 또한 사용될 수 있으나, 게이트 층은 예를 들어 폴리실리콘으로 형성될 수 있다. 마스크 층은 예를 들어, 실리콘 질화물 등으로 형성될 수 있다.
층들(예를 들어, 유전체 층, 게이트 층, 및 마스크 층)이 형성된 후, 마스크 층은 마스크(70)를 형성하기 위해 허용가능한 포토리소그래피 및 에칭 기법들을 사용하여 패터닝될 수 있다. 마스크(70)의 패턴은 그 후 허용가능한 에칭 기법에 의해 게이트 층 및 유전체 층으로 전사되어 각각 게이트(68) 및 게이트 유전체(66)를 형성할 수 있다. 게이트(68) 및 게이트 유전체(66)는 반도체 핀들(64)의 각각의 채널 영역들을 커버한다. 게이트(68)는 또한 각각의 반도체 핀들(64)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다.
게이트 유전체(66)는 핀들(64) 위에(예를 들어, 핀들(64)의 상단면들 및 측벽들 위에), 그리고 도 5의 예에서 STI 영역들(62) 위에 형성되는 것으로 도시되어 있다. 다른 실시예들에서, 게이트 유전체(66)는 예를 들어, 핀들(64)의 재료의 열 산화에 의해 형성될 수 있고, 따라서 핀들(64) 위에 형성되지만 STI 영역들(62) 위에는 형성될 수 없다. 이들 및 다른 변형들이 완전히 본 개시물의 범위 내에 포함되는 것으로 의도된다.
도 6 및 도 7a는 단면 A-A를 따른(핀(64)의 세로 축을 따른) FinFET 디바이스(100)의 추가 프로세싱의 단면도들을 예시한다. 도 6 및 도 7a에서, 3 개의 더미 게이트 구조물들(75A, 75B 및 75C)이 핀(64) 위에 형성된다는 것에 유념한다. 당업자는 3 개보다 더 많거나 적은 게이트 구조물들이 핀(64) 위에 형성될 수 있음을 인식할 것이며, 이들 및 다른 변형들은 완전히 본 개시물의 범위 내에 포함되는 것으로 의도된다.
도 6에 예시된 바와 같이, 저농도로 도핑된 드레인(LDD, lightly doped drain) 영역들(65)이 핀들(64)에 형성된다. LDD 영역들(65)은 플라즈마 도핑 프로세스에 의해 형성될 수 있다. 플라즈마 도핑 프로세스는 플라즈마 도핑 프로세스로부터 보호되어야 하는 FinFET의 영역들을 커버하기 위해 포토레지스트와 같은 마스크들을 형성하고 패터닝하는 것을 포함할 수 있다. 플라즈마 도핑 프로세스는 핀들(64) 내에 N 타입 또는 P 타입 불순물들을 주입하여 LDD 영역들(65)을 형성할 수 있다. 예를 들어, 붕소와 같은 P 타입 불순물들은 핀(64A)에 주입되어 P 타입 디바이스용 LDD 영역들(65)을 형성할 수 있고, 인과 같은 N 타입 불순물은 핀(64B)에 주입되어 N 타입 디바이스용 LDD 영역들(65)을 형성할 수 있다. 몇몇 실시예들에서, LDD 영역들(65)은 FinFET 디바이스(100)의 채널 영역에 접한다. LDD 영역들(65)의 부분들은 게이트(68) 아래에 그리고 FinFET 디바이스(100)의 채널 영역으로 연장될 수 있다. 도 6은 LDD 영역들(65)의 비 제한적인 예들을 예시한다. LDD 영역들(65)의 다른 구성들, 형상들, 및 형성 방법들이 또한 가능하며, 완전히 본 개시물의 범위 내에 포함되는 것으로 의도된다. 예를 들어, LDD 영역들(65)은 제1 게이트 스페이서들(72)이 형성된 후에 형성될 수 있다.
여전히 도 6을 참조하면, LDD 영역들(65)이 형성된 후에, 게이트 스페이서(87)가 게이트 구조물 상에 형성된다. 게이트 스페이서(87)는 제1 게이트 스페이서(72) 및 제2 게이트 스페이서(86)를 포함할 수 있다. 도 6의 예에서, 제1 게이트 스페이서(72)는 게이트(68)의 대향 측벽들 상에 그리고 게이트 유전체(66)의 대향 측벽들 상에 형성된다. 제2 게이트 스페이서(86)는 도 6에 예시된 바와 같이 제1 게이트 스페이서(72) 상에 형성된다. 제1 게이트 스페이서(72)는 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 탄질화물 등, 또는 이들의 조합과 같은 질화물로 형성될 수 있으며, 예를 들어, 열 산화, CVD, 또는 다른 적합한 성막 프로세스를 사용하여 형성될 수 있다. 제2 게이트 스페이서(86)는 적합한 성막 방법을 사용하여 실리콘 질화물, SiCN, 이들의 조합 등으로 형성될 수 있다.
예시적인 실시예에서, 게이트 스페이서(87)는 먼저 FinFET 디바이스(100) 위에 제1 게이트 스페이서 층을 컨포멀하게 성막하고, 그 후 성막된 제1 게이트 스페이서 층 위에 제2 게이트 스페이서 층을 컨포멀하게 성막함으로써 형성된다. 다음에, 건식 에칭 프로세스와 같은 이방성 에칭 프로세스가 수행되어, 제2 게이트 스페이서 층의 제2 부분은 게이트 구조물들의 측벽들을 따라 배치된 채로 유지하면서, FinFET 디바이스(100)의 상부 표면들(예를 들어, 마스크(70)의 상부 표면) 상에 배치된 제2 게이트 스페이서 층의 제1 부분을 제거한다. 이방성 에칭 프로세스 후에 남아있는 제2 게이트 스페이서 층의 제2 부분은 제2 게이트 스페이서(86)를 형성한다. 이방성 에칭 프로세스는 또한 제2 게이트 스페이서(86)의 측벽들 외부에 배치된 제1 게이트 스페이서 층의 일부를 제거하고, 제1 게이트 스페이서 층의 나머지 부분은 제1 게이트 스페이서(72)를 형성한다.
도 6에 예시된 제1 게이트 스페이서(72) 및 제2 게이트 스페이서(86)의 형상들 및 형성 방법들은 단지 비제한적인 예들일 뿐이며, 다른 형상들 및 형성 방법들도 가능하다. 이들 및 다른 변형들은 완전히 본 개시물의 범위 내에 포함되는 것으로 의도된다.
다음에, 도 7a에 예시된 바와 같이, 소스/드레인 영역들(80)이 형성된다. 소스/드레인 영역들(80)은 리세스들을 형성하도록 핀들(64)을 에칭하고, 금속 유기 CVD(MOCVD, metal-organic CVD), 분자 빔 에피택시(MBE, molecular beam epitaxy), 액상 에피택시(LPE, liquid phase epitaxy), 기상 에피택시(VPE, vapor phase epitaxy), 선택적 에피택셜 성장(SEG, selective epitaxial growth) 등, 또는 이들의 조합과 같은 적합한 방법들을 사용하여 리세스 내에 재료를 에피택셜하게 성장시킴으로써 형성될 수 있다.
도 7a에 예시된 바와 같이, 에피택셜 소스/드레인 영역들(80)은 핀들(64)의 각각의 표면들로부터 상승된(예를 들어, 핀들(64)의 비-리세싱된 부분들 위로 상승된) 표면들을 가질 수 있고, 패싯들을 가질 수 있다. 인접한 핀들(64)의 소스/드레인 영역들(80)은 병합되어 연속적인 에피택셜 소스/드레인 영역들(80)을 형성할 수 있다(도 7c 참조). 몇몇 실시예들에서, 인접한 핀들(64)에 대한 소스/드레인 영역들(80)은 함께 병합되지 않고, 별도의 소스/드레인 영역들(80)으로 남는다(도 7d 참조). 몇몇 실시예들에서, 결과적인 FinFET은 n 타입 FinFET이고, 소스/드레인 영역들(80)은 실리콘 탄화물(SiC), 실리콘 인(SiP), 인-도핑된 실리콘 탄소(SiCP) 등을 포함한다. 몇몇 실시예들에서, 결과적인 FinFET은 p 타입 FinFET이고, 소스/드레인 영역들(80)은 SiGe, 및 붕소 또는 인듐과 같은 p 타입 불순물을 포함한다.
에피택셜 소스/드레인 영역들(80)에는 소스/드레인 영역들(80)을 형성하기 위해 도펀트들이 주입되고 어닐링 프로세스가 후속될 수 있다. 주입 프로세스는 주입 프로세스로부터 보호되어야 하는 FinFET의 영역들을 커버하기 위해 포토레지스트와 같은 마스크들을 형성하고 패터닝하는 것을 포함할 수 있다. 소스/드레인 영역들(80)은 약 1E19 cm-3 내지 약 1E21 cm-3 범위의 불순물(예를 들어, 도펀트) 농도를 가질 수 있다. 붕소 또는 인듐과 같은 P 타입 불순물들은 P 타입 트랜지스터의 소스/드레인 영역들(80)에 주입될 수 있다. 인 또는 비화물과 같은 N 타입 불순물들은 N 타입 트랜지스터의 소스/드레인 영역들(80)에 주입될 수 있다. 몇몇 실시예들에서, 에피택셜 소스/드레인 영역들은 성장 동안에 인 시츄 도핑될 수 있다.
도 7a에 예시된 바와 같이, 제1 층간 유전체(ILD)(90)는 소스/드레인 영역들(80), 핀들(64), 및 더미 게이트 구조물들(75)(예를 들어, 75A, 75B, 및 75C) 위에 형성된다. 몇몇 실시예들에서, 제1 ILD(90)는 실리콘 산화물, 포스포실리케이트 유리(PSG, phosphosilicate glass), 보로실리케이트 유리(BSG, borosilicate glass), 붕소 도핑된 포스포실리케이트 유리(BPSG, boron-doped phosphosilicate Glass), 도핑되지 않은 실리케이트 유리(USG, undoped silicate glass) 등과 같은 유전체 재료로 형성되고, CVD, PECVD 또는 FCVD와 같은 임의의 적합한 방법에 의해 성막될 수 있다. CMP 프로세스와 같은 평탄화 프로세스는 마스크(70)를 제거하기 위해, 그리고 제1 ILD(90)의 상단면이 게이트(68)의 상단면과 동일한 높이이도록 제1 ILD(90)의 상단면을 평탄화하기 위해 수행될 수 있다.
도 7b는 도 7a에 도시된 그러나 단면 B-B를 따른 FinFET 디바이스(100)의 단면도를 예시한다. 도 7b에 예시된 바와 같이, 게이트(68)는 핀(64A)과 핀(64B) 위에 배치되고, 핀(64A)으로부터 핀(64B)까지 연속적으로 연장된다. 게이트 스페이서들(87)은 게이트(68)와 제1 ILD(90) 사이에 형성된다. 게이트(68) 및 게이트 유전체(66)를 능동 게이트(대체 게이트 또는 금속 게이트로도 또한 지칭될 수 있음) 및 능동 게이트 유전체 재료(들)로 대체하기 위한 실시예의 게이트-라스트(gate-last) 프로세스(때때로 대체 게이트 프로세스로 지칭됨)가 후속하여 수행된다. 능동 게이트는 몇몇 실시예들에서 금속 게이트일 수 있다. 따라서, 게이트(68) 및 게이트 유전체(66)는 게이트-라스트 프로세스에서 더미 게이트 구조물들로 고려된다.
도 7c는 실시예에 따른, 도 7a에 도시된 그러나 단면 C-C를 따른 FinFET 디바이스(100)의 단면도를 예시한다. 도 7c의 예에서, 핀(64A) 위의 소스/드레인 영역들(80A)은 핀들(64A 및 64B) 위에 연속적인 소스/드레인 영역들(80)을 형성하도록 핀(64B) 위의 소스/드레인 영역들(80B)과 병합된다. 도 7c는 또한 소스/드레인 영역들(80A/80B)의 대향 측벽들 상의 스페이서들(87')을 예시하며, 스페이서들(87')은 스페이서(87)(도 7a 참조)와 동일하거나 유사한 구조를 가질 수 있고, 스페이서들(87)과 동일한 프로세싱 단계에서 형성될 수 있다.
도 7d는 또 다른 실시예에 따른, 도 7a에 도시된 그러나 단면 C-C를 따른 FinFET 디바이스(100)의 단면도를 예시한다. 도 7d의 예에서, 핀(64A) 위의 소스/드레인 영역들(80A)은 핀(64B) 위의 소스/드레인 영역들(80B)로부터 분리되고, 따라서 병합되지 않는다. 도 7d는 또한 소스/드레인 영역들(80A/80B)의 대향 측벽들 상의 스페이서들(87')을 예시하며, 스페이서들(87')은 스페이서(87)(도 7a 참조)와 동일하거나 유사한 구조를 가질 수 있고, 스페이서들(87)과 동일한 프로세싱 단계에서 형성될 수 있다.
도 8 내지 도 15는 몇몇 실시예들에 따른 추가 프로세싱 동안의 단면 A-A를 따른 FinFET 디바이스(100)의 단면도들을 예시한다. 도 8을 참조하면, 더미 게이트 구조물들(75A, 75B 및 75C)은 활성 게이트 구조물들(97A, 97B 및 97C)로 각각 대체된다. 몇몇 실시예들에 따르면, 활성 게이트 구조물들(97)(예를 들어, 97A, 97B, 또는 97C)을 형성하기 위해, 게이트(68) 및 게이트(68) 바로 아래의 게이트 유전체(66)가 에칭 단계(들)에서 제거되어, 리세스들(미도시)이 스페이서들(87) 사이에 형성된다. 각각의 리세스는 각각의 핀(64)의 채널 영역을 노출시킨다. 더미 게이트 제거 동안, 더미 게이트 유전체 층(66)은 더미 게이트(68)가 에칭될 때 에칭 스탑 층으로서 사용될 수 있다. 더미 게이트 유전체 층(66)은 그 후 더미 게이트(68)의 제거 후에 제거될 수 있다.
다음에, 대체 게이트들(97)을 위해 리세스들 내에 게이트 유전체 층(94), 배리어 층(96), 시드 층(98), 및 게이트 전극(99)이 형성된다. 게이트 유전체 층(94)은 리세스들 내에, 예컨대 핀들(64)의 상단면들 및 측벽들 상에 그리고 제1 게이트 스페이서들(72)의 측벽들 상에, 그리고 제1 ILD(90)의 상단면(미도시) 상에 컨포멀하게 성막된다. 몇몇 실시예들에 따르면, 게이트 유전체 층(96)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 다중층들을 포함한다. 다른 실시예들에서, 게이트 유전체 층(94)은 하이 k 유전체 재료를 포함하고, 이들 실시예들에서, 게이트 유전체 층(94)은 약 7.0보다 큰 k 값을 가질 수 있고, Hf, Al, Zr, La, Mg, Ba, Ti, Pb, 및 이들의 조합들의 금속 산화물 또는 실리케이트를 포함할 수 있다. 게이트 유전체 층(94)의 형성 방법들은 분자 빔 증착(MBD, molecular beam deposition), 원자 층 증착(ALD, atomic layer deposition), PECVD 등을 포함할 수 있다.
다음으로, 배리어 층(96)은 게이트 유전체 층(94) 위에 컨포멀하게 형성된다. 탄탈륨 질화물, 티타늄, 탄탈륨 등과 같은 다른 재료들이 대안적으로 이용될 수 있으나, 배리어 층(96)은 티타늄 질화물과 같은 전기 도전성 재료를 포함할 수 있다. 배리어 층(96)은 PECVD와 같은 CVD 프로세스를 사용하여 형성될 수 있다. 그러나, 스퍼터링, 금속 유기 화학 기상 증착(MOCVD), 또는 ALD와 같은 다른 대안적인 프로세스들이 대안적으로 사용될 수도 있다.
도 8에 예시되지는 않았지만, 몇몇 실시예들에서, P 타입 일함수 층 또는 N 타입 일함수 층과 같은 일함수 층들은 배리어 층(96) 위의 리세스들에 형성될 수 있고 시드 층(98)이 형성되기 전에 형성될 수 있다. 게이트 구조물들에 포함될 수 있는 예시적인 p 타입 일함수 금속들은 TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 다른 적합한 p 타입 일함수 재료들, 또는 이들의 조합들을 포함한다. 게이트 구조물들에 포함될 수 있는 예시적인 n 타입 일함수 금속들은 Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 다른 적절한 n 타입 일함수 재료들, 또는 이들의 조합물들을 포함한다. 일함수 값은 일함수 층의 재료 조성과 연관되고, 따라서 일함수 층의 재료는 형성될 디바이스에서 타겟 문턱 전압(Vt)이 달성되도록 그 일함수 값을 튜닝하도록 선택된다. 일함수 층(들)은 CVD, 물리 기상 증착(PVD), 및/또는 다른 적합한 프로세스에 의해 성막될 수 있다.
다음으로, 시드 층(98)은 배리어 층(96) 위에 컨포멀하게 형성된다. 시드 층(89)은 구리, 티타늄, 탄탈륨, 티타늄 질화물, 탄탈륨 질화물 등, 또는 이들의 조합을 포함할 수 있으며, ALD, 스퍼터링, PVD 등에 의해 성막될 수 있다. 몇몇 실시예들에서, 시드 층은 단일 층 또는 상이한 재료들로 형성된 복수의 서브 층들을 포함하는 복합 층일 수 있는 금속 층이다. 예를 들어, 시드 층(98)은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다.
다음으로, 게이트 전극(99)이 시드 층(98) 위에 성막되고, 리세스들의 나머지 부분들을 채운다. 게이트 전극(99)은 Cu, Al, W 등과 같은 금속 함유 재료, 이들의 조합들, 또는 이들의 다중층들로 이루어질 수 있으며, 예를 들어 전기 도금, 무전해 도금, 또는 다른 적합한 방법에 의해 형성될 수 있다. 게이트 전극(99)의 형성 후에, CMP와 같은 평탄화 프로세스가 수행되어 게이트 유전체 층(94), 배리어 층(96), 일함수 층(형성되는 경우), 시드 층(98), 및 게이트 전극(99)의 노출된 부분들을 제거할 수 있으며, 이들 초과 부분들은 제1 ILD(90)의 상단면 위에 있다. 게이트 유전체 층(94), 배리어 층(96), 일함수 층(형성되는 경우), 시드 층(98), 및 게이트 전극(99)의 결과적인 나머지 부분들은 따라서 결과적인 FinFET 디바이스(100)의 대체 게이트들(97)을 형성한다.
도 9 내지 도 11은 몇몇 실시예들에서, 대체 게이트들(97) 및 제1 ILD(90) 위에 마스크 구조물(126)(도 11 참조)을 형성하기 위한 추가 프로세싱 단계들을 예시한다. 도 9에서, 유전체 층인 표면 처리된 층(121)이 제1 ILD(90)의 상부 표면 위에 선택적으로 형성된다. 따라서, 표면 처리된 층(121)은 대체 게이트(97)의 상부 표면 및 스페이서들(87)의 상부 표면을 노출시키면서, 제1 ILD(90)의 상부 표면을 커버한다. 몇몇 실시예들에서, 표면 처리된 층(121)은 인 시츄 HF 증기 세정 프로세스에 의해 형성된다. 예시적인 HF 증기 세정 프로세스에서, FinFET 디바이스(100)를 갖는 웨이퍼는 약 1 torr로 유지되는 진공을 갖는 증착 챔버에 위치된다. 증착 챔버는 고순도 질소로(예를 들어, 1ppm 미만의 산소 및 수분 농도로) 채워진다. 아제오트로픽(azeotropic) HF/H2O, 아제오트로픽 HCl/H2O, H2O, 및 고순도 이소프로필 알코올(IPA, isopropyl alcohol)과 같은 증기는 그 후 증착 챔버로 도입되고, N2와 같은 캐리어 가스를 사용하여 웨이퍼(예를 들어, FinFET 디바이스(100)를 포함하는)의 표면으로 이송된다. 증기는 ILD(90)의 상부 부분과 반응하여 표면 처리된 층(121)으로 변환시킨다. 증착 챔버 내의 압력은 증기가 증착 챔버 내로 도입된 후에 상승한다. 예시된 실시예에서, 표면 처리된 층(121)은 ILD(90)와 동일한 재료, 예컨대 실리콘 산화물(예를 들어, SiO2)을 포함한다.
몇몇 실시예들에 따라, 표면 처리된 층(121)의 형성(예를 들어, HF 증기 세정 프로세스) 동안, HF 증기의 유량은 약 500 sccm(standard cubic centimeters per minute) 내지 약 2000 sccm의 범위이고, IPA의 유량은 약 500 sccm 내지 약 1000 sccm의 범위이다. 프리커서들을 증착 챔버 내로 운반하기 위해 질소, 헬륨, 아르곤 등, 또는 이들의 조합과 같은 캐리어 가스가 사용될 수 있다. 표면 처리된 층(121)의 형성 프로세스의 온도는 약 10 ℃ 내지 약 50 ℃일 수 있고, 형성 프로세스의 압력은 약 50 torr 내지 약 400 torr일 수 있다. 다른 치수들도 또한 가능하나, 형성된 표면 처리된 층(121)의 두께는 약 5 A 내지 약 10 A 범위일 수 있다. 몇몇 실시예들에서, 표면 처리된 층(121)의 표면은 SiO2 이외에 SiOF를 포함할 수 있다.
다음으로, 도 10에서, 캐핑 층(122)은 LPCVD, ALD 등과 같은 적합한 성막 방법을 사용하여 대체 게이트들(97)의 상부 표면 및 스페이서들(87)의 상부 표면 위에 형성된다(예를 들어, 선택적으로 형성된다). 캐핑 층(122)은 캐핑 층(122)과 제1 ILD(90) 사이에 에칭 선택도를 제공하는 재료(예를 들어, 유전체 재료)로 형성된다. 예시적인 실시예에서, 제1 ILD(90)는 실리콘 산화물로 형성되고, 캐핑 층(122)은 실리콘 질화물로 형성된다. 실리콘 탄화물, 실리콘 산질화물, 또는 실리콘 탄질화물과 같은 다른 적합한 재료들이 또한 캐핑 층(122)에 대해 사용될 수 있다. 몇몇 실시예들에서, 캐핑 층(122)은 실리콘 질화물을 포함하고, 실란(SiH4) 및 암모니아(NH3)를 포함하는 프리커서들을 사용하는 LPCVD 프로세스에 의해 형성된다.
몇몇 실시예들에서, 캐핑 층(122)은 디클로로실란(H2SiCl2) 및 암모니아(NH3)를 포함하는 프리커서들을 FinFET 디바이스(100)가 있는 증착 챔버에 공급함으로써 형성된다. H2SiCl2의 유량은 약 50sccm 내지 약 500 sccm일 수 있고, NH3의 유량은 약 50 sccm 내지 약 500 sccm일 수 있다. 성막 프로세스의 온도는 약 500 ℃ 내지 약 700 ℃의 범위일 수 있으며, 성막 프로세스의 압력은 약 5 mTorr 내지 약 100 mTorr의 범위, 예컨대 10mTorr일 수 있다. 성막 프로세스 후에, 실리콘 질화물을 포함하는 캐핑 층(122)이 형성되며, 다른 치수도 또한 가능하지만, 약 5 nm 내지 약 10 nm의 두께를 가질 수 있다.
몇몇 실시예들에서, 표면 처리된 층(121) 위의 캐핑 층(122)의 성막 레이트는 스페이서(87) 위 및 대체 게이트(97) 위의 캐핑 층(122)의 성막 레이트와 비교하여 거의 0이다. 몇몇 실시예들에서, HF 증기 세정 프로세스는 표면 처리된 층(121)(예를 들어, SiO2)의 표면 상의 핵 형성 사이트들의 밀도를 억제(예를 들어, 감소)시킨다. 특히, HF 증기 세정 프로세스는 표면 처리된 층(121)(예를 들어, SiO2)의 표면 상의 오염 및 댕글링 결합(dangling bond)들을 감소시킬 수 있고, 따라서 실리콘 질화물 성장을 호스팅할 수 있는 핵 형성 사이트들의 수를 감소시킨다. 그 결과, 표면 처리된 층(121) 상에 거의 또는 전혀 캐핑 층(122)이 형성되지 않는다. 몇몇 실시예들에서, 대체 게이트(97) 위의(또는 스페이서들(87) 위의) 캐핑 층(122)의 두께는 약 2 nm 내지 약 10 nm의 범위이고, 캐핑 층(122)의 성막 프로세스 후에 표면 처리된 층(121) 위에 캐핑 층(122)이 거의 또는 전혀 형성되지 않는다.
몇몇 실시예들에서, 표면 처리된 층(121)의 상부 표면(121U)과 동일한 높이인(예를 들어, 상부 표면(121U)에 의해 노출된) 스페이서(87)의 상부 표면은 약 1 nm 내지 약 2.5 nm의 폭(W)을 갖고, 캐핑 층(122)에 의해 커버된다. 즉, 캐핑 층(122)은 스페이서(87)의 상부 표면을 커버하기 위해 대체 게이트(97)의 측벽들을 넘어 측방으로 약 1 nm 및 약 2.5 nm만큼 연장된다. 도 9 및 도 10에 예시된 프로세싱 단계들은 캐핑 층(122)이 대체 게이트(97) 위에 그리고 스페이서(87) 위에 형성되지만 제1 ILD(90) 위에는 형성되지 않도록 한다는 것을 유념한다. 이러한 이유 때문에, 도 9 및 도 10에 도시된 프로세싱은 대체 게이트들(97) 위에 그리고 스페이서들(87) 위에 캐핑 층(122)을 선택적으로 형성하는 것으로 집합적으로 언급될 수 있다.
다음으로, 도 11에 예시된 바와 같이, 이전에 형성된 캐핑 층(122) 위에 추가의 캐핑 층들(예를 들어, 122B 및 122C)을 선택적으로 형성하기 위해 도 10에 도시된 것들과 유사한 프로세싱이 1 회 이상 반복된다. 예를 들어, 도 10의 프로세싱 이후에, 캐핑 층(122)의 상부 표면을 노출시키면서, 이전에 형성된 표면 처리된 층(121)의 상부 표면을 커버하도록 또 다른 표면 처리된 층(121)이 선택적으로 형성될 수 있다. 다음에, 캐핑 층(122)이 캐핑 층(122) 위에 선택적으로 형성될 수 있다. 캐핑 층(예를 들어, 122, 122B, 122C)의 전체 두께가 약 100 옹스트롬 또는 약 200 옹스트롬과 같은 미리 결정된 두께에 도달하거나 초과할 때까지, 또 다른 캐핑 층(122C) 또는 캐핑 층(122C) 위의 추가적인 캐핑 층(들)을 형성하기 위해 상기 설명된 프로세싱이 반복될 수 있다. 예를 들어, 약 150 옹스트롬의 전체 두께에 도달하도록 4 개의 캐핑 층이 선택적으로 형성될 수 있다. 또 다른 실시예에서, 도 10의 프로세싱 이후, 추가의 표면 처리된 층(121)을 형성하지 않고 캐핑 층(122) 위에 선택적으로 그리고 연속적으로 추가의 캐핑 층들(예컨대, 122B 및 122C)이 형성된다.
상이한 재료들이 캐핑 층들에 대해 사용될 수 있으나, 도 11의 예시된 예에서, 캐핑 층들(예를 들어, 122, 122B 및 122C)은 동일한 재료로 형성된다. 도 11은 대체 게이트들(97) 위에(그리고 스페이서(87) 위에) 형성되는 3 개의 캐핑 층들(122/122B/122C)을 예시하나, 3 개보다 많거나 적은 캐핑 층이 형성될 수도 있다. 이들 및 다른 변형들은 완전히 본 개시물의 범위 내에 포함되는 것으로 의도된다.
캐핑 층들(122/122B/122C)의 형성 동안, 캐핑 층은 측방 성장(예를 들어, 제 1 ILD(90)의 상부 표면에 평행한 방향을 따른 성장)을 가질 수 있다. 따라서, 도 11의 122/122B/122C와 같은 캐핑 층들의 합과 동일한 두께를 갖는 단일 캐핑 층은 성능 저하 또는 디바이스 고장을 초래할 수 있는 측방 성장으로 인해 변형될 수 있다. 반대로, 몇몇 실시예들에서, 각각 비교적 작은(예를 들어, 약 50 옹스트롬) 두께를 갖는 복수의 캐핑 층들을 형성함으로써, 캐핑 층들 각각의 측방 성장 및 프로파일의 양호한 제어가 달성된다. 결과적으로, 형성된 캐핑 층들(예를 들어, 122, 122B 및 122C)의 스택은 양호하게 제어된 프로파일을 가지며, 이는 형성된 반도체 디바이스의 수율 및/또는 성능을 향상시킨다. 몇몇 실시예들에서, 도 11의 캐핑 층들의 측벽들, 예를 들어, 122/122B/122C는 서로 실질적으로 정렬되고, 서로의 1.5 nm 내에 있다. 다시 말해, 캐핑 층의 대응 측벽들 사이의 최대 측방 거리는 약 1.5 nm보다 작다.
캐핑 층들(예를 들어, 122/122B/122C)이 미리 결정된 두께에 도달하도록 형성된 이후, 유전체 층(124)이 제 1 ILD(90) 위에, 표면 처리된 층(121) 위에, 그리고 캐핑 층들 위에 형성된다. CMP와 같은 평탄화 프로세스는 유전체 층(124)과 캐핑 층 스택의 최상부 표면(예를 들어, 도 11의 캐핑 층(122C)의 상부 표면) 사이의 평탄한 상부 표면을 달성하도록 수행될 수 있다. 몇몇 실시예들에서, 유전체 층(124)은 제 1 ILD(90)와 동일한 재료(예를 들어, 실리콘 산화물)를 포함한다. 다른 실시예들에서, 유전체 층(124)은, 후속 에칭 프로세스에서 캐핑 층들의 스택이 에칭 프로세스로부터 대체 게이트들(97)을 보호하면서, 제 1 ILD(90)와 유전체 층(124)이 동일하거나 유사한 레이트로 제거되도록, 제 1 ILD(90)와 동일하거나 유사한 에칭 속도를 갖는 재료를 포함한다. 캐핑 층들의 스택(예를 들어, 122/122B/122C) 및 유전체 층(124)은 집합적으로 마스크 구조물(126)로 지칭될 수 있다.
다음으로, 도 12에 예시된 바와 같이, 패터닝된 마스크 층(95)이 마스크 구조물(126) 위에 형성된다. 패터닝된 마스크 층(95)은 포토레지스트와 같은 마스크 층을 성막하고 그 후 포토리소그래피 및/또는 에칭 프로세스들을 사용하여 포토레지스트를 패터닝함으로써 형성될 수 있다. 패터닝된 마스크 층(95)의 개구(91)는 대체 게이트들(97) 사이에, 예를 들어 97A와 97B 사이 및 97B와 97C 사이에 배치된 유전체 층(124)의 부분들을 노출시킨다. 후속 에칭 프로세스에서 대체 게이트들(97)을 커버하고 보호하는 캐핑 층들(122/122B/122C)로 인해, 개구(91) 내의 패터닝된 마스크 층(95)의 에지(95E)는 캐핑 층들의 측벽(122E)과 정렬될 필요가 없으므로, 개구(91)를 형성하는데 사용된 포토리소그래피 프로세스에 대한 더 큰 에러 마진을 허용한다.
다음으로, 도 13에서, 에칭 프로세스가 수행되어, 개구(91)를 FinFET 디바이스(100) 내로 더 깊게 연장시키고, 결과적으로 소스/드레인 영역들(80)을 노출시키는 개구(91')가 형성된다. 몇몇 실시예들에서, 에칭 프로세스는 제 1 ILD(90), 및 캐핑 층들(예를 들어, 122/122B/122C) 위의 유전체 층(124), 및 스페이서들(87)에 대한 에칭 선택도를 갖는(예를 들어, 더 높은 에칭 레이트를 갖는) 에천트를 사용한다. 예를 들어, 불소, 테트라플루오로메탄(CF4), 헥사플루오로에탄(C2F6) 또는 황 헥사플루오라이드(SF6)와 같은 적합한 에천트가 개구(91')를 형성하는데 사용될 수 있다. 몇몇 실시예들에서, 에천트는 불화 수소산(HF), 및 암모니아(NH3)를 포함하는 가스이고, 아르곤(Ar)과 같은 캐리어 가스를 더 포함할 수 있다. 에칭 선택도로 인해, 에천트는 캐핑 층들(122/122B/122C) 및 스페이서(87)를 실질적으로 공격하지 않으면서 ILD(90) 및 유전체 층(124)을 제거한다.
일단 개구(91')가 형성되면, 금속과 같은 전기 도전성 재료(88)가 도 14에 예시된 바와 같이 개구(91')를 채우도록 형성된다. 도전성 재료(88)는 구리, 알루미늄, 텅스텐, 코발트, 루테늄 등, 또는 이들의 조합들과 같은 적합한 재료를 포함할 수 있고, 도금, PVD, CVD, ALD 등, 또는 이들의 조합들과 같은 적합한 방법에 의해 형성될 수 있다. 비록 예시되지는 않았지만, 도전성 재료(88)가 형성되기 전에 시드 층이 형성될 수 있고, 도전성 재료(88)는 그 후 시드 층 위에 도금되어 개구(91')를 채울 수 있다. 도전성 재료(88)는 형성된 후에, 개구(91')를 과도하게 채우고, 패터닝된 마스크 층(95)의 상부 표면을 커버할 수 있다.
다음으로, 도 15에서, 도전성 재료(88) 및 패터닝된 마스크 층(95)의 상부 부분들을 제거하기 위해 CMP와 같은 평탄화 ㅍ로세스가 수행된다. 평탄화 프로세스 후, 최상부 캐핑 층(예를 들어, 122C) 및 유전체 층(124)은 노출되고, 도전성 재료(88)의 나머지 부분들은 소스/드레인 콘택 플러그들(88A/88B)을 형성한다. 도 15에 예시된 바와 같이, 소스/드레인 콘택 플러그들(88A/88B)은 자기 정렬 방식으로 형성되고, 소스/드레인 콘택 플러그들 각각, 예를 들어 소스/드레인 콘택 플러그(88A)(예를 들어, 97A)는 대체 게이트(예를 들어, 97A)의 제 1 측벽 상의 스페이서(87)로부터 제 1 측벽과 마주보는 인접 대체 게이트(예를 들어, 97B)의 제 2 측벽 상의 스페이서(87)까지 연장된다. 도 15의 예는 소스/드레인 콘택 플러그들(88A/88B)의 상부 표면(88U)이 최상부 캐핑 층(예를 들어, 122C)의 상부 표면과 동일한 높이인 것을 예시한다. 다른 실시예들에서, CMP 프로세스는 최상부 캐핑 층(예를 들어, 122C)의 상부 표면에 도달한 후 (정지하기 전에) 계속될 수 있으며, 이 경우 소스/드레인 콘택 플러그들(88A/88B)의 상부 표면(88U)은 기판(50)을 향해 추가로 리세싱될 수 있다.
도 15에서, 가장 좌측(라벨 80L 참조) 상에 그리고 가장 우측(라벨 80R 참조) 상에 소스/드레인 영역들(80)에 대한 콘택 플러그들이 예시되어 있지 않다. 예시되지는 않았지만, 소스/드레인 영역들(80L 및 80R)을 위한 컨택 플러그들은 예를 들어, 비-자기-정렬 방법에 의해, 예컨대 유전체 층(124) 및 제1 ILD(90)를 관통하는 개구들을 형성하여 소스/드레인 영역들(80L, 80R)를 노출시키고, 그 후 개구들을 도전성 재료들로 채움으로써 형성될 수 있다. 몇몇 실시예들에서, 소스/드레인 영역들(80L 및 80R)에 대한 콘택 플러그들이 형성되지 않으며, 이 경우 대체 게이트들(97A 및 97C)은 기능 게이트들이 아니며, 대체 게이트(97B)에 대한 자기 정렬된 소스/드레인 콘택 플러그들(88A / 88B)의 형성을 위한 더미 게이트들로서을 역할을 한다.
도 16은 도 15의 FinFET 디바이스(100)의 단면도를 예시하지만, 단면 B-B를 따라 예시한다. 도 16에서, 게이트 콘택(102)이 형성된다. 게이트 콘택(102)은 대체 게이트(97)에 전기적으로 연결하기 위해 캐핑 층들의 스택(예를 들어, 122/122B/122C)을 관통하여 연장될 수 있다. 예시된 바와 같이, 게이트 콘택(102)은 배리어 층(104), 시드 층(109), 및 전기 도전성 재료(110)를 포함하며, 이들은 대체 게이트(97)의 배리어 층(96), 시드 층(98), 및 게이트 전극(99)과 동일하거나 유사하므로, 상세한 설명은 반복하지 않는다. 추가적인 층들이 게이트 콘택(102)에 포함될 수 있고, 게이트 콘택(102)의 위치는 다른 적합한 위치들에, 예를 들어, 도 16의 대체 게이트(97)의 좌측 단부 또는 우측 단부에 있을 수 있다. 이들 및 다른 변형들은 완전히 본 개시물의 범위 내에 포함되는 것으로 의도된다.
도 2 내지 도 8, 및 도 17 내지 도 26은 또 다른 실시예에 따른 다양한 프로세싱 스테이지들에서의 FinFET 디바이스(100)의 단면도들을 예시한다. 도 17을 참조하면, 도 2 내지 도 8에 예시된 프로세싱 후에, 대체 게이트들(97)의 상부 표면 위에 캐핑 층(132)이 선택적으로 형성된다. 캐핑 층(132)은 예시된 실시예에서 후속 프로세싱에서 캐핑 층(132) 상에 탄소 나노튜브들을 형성하기 위한 촉매로서의 역할을 하는 코발트(Co) 또는 철(Fe)과 같은 금속을 포함한다. 몇몇 실시예들에서, 캐핑 층(132)은 약 50 옹스트롬 내지 약 100 옹스트롬의 두께를 가지며, 대체 게이트들(97) 위에 선택적으로 형성된다. 캐핑 층(132)은 또한 스페이서들(87)의 상부 표면 위에 형성될 수도 있다.
몇몇 실시예들에서, 캐핑 층(132)은 코발트 층이고, 비스(1,4-디 -tert-부틸-1,3-디아자비에닐) 코발트 및 tert-부틸아민을 포함하는 전구체를 FinFET 디바이스가 있는 증착 챔버에 공급함으로써 성막된다. 몇몇 실시예들에서, 비스(1,4-디-tert-부틸-1,3-디아자디에닐) 코발트의 유량은 약 20 sccm 내지 약 100 sccm이고, tert-부틸아민의 유량은 약 50 sccm 내지 약 100 sccm이며, 성막 프로세스의 온도는 약 200 ℃ 내지 약 250 ℃이고, 성막 프로세스의 압력은 약 10 Torr 내지 약 20 Torr이다. 성막 프로세스의 지속 시간은 약 70 초 내지 약 90 초, 예컨대 80 초이지만, 다른 지속 시간들이 또한 사용될 수도 있다.
다음으로, 도 18를 참조하면, 탄소 나노튜브들(134)이 캐핑 층(132) 위에 형성된다. 몇몇 실시예들에서, 탄소 나노튜브들(134)은 아세틸렌(C2H2)과 같은 탄소를 포함하는 가스를 캐핑 층(132)의 표면에 공급함으로써 형성된다. 몇몇 실시예들에서, C2H2의 유량은 약 20sccm 내지 약 100sccm이다. 탄소 나노튜브 성장 프로세스의 온도는 약 270 ℃ 내지 약 1000 ℃이고, 몇몇 실시예들에서 탄소 나노튜브 성장 프로세스의 압력은 약 100 mTorr 내지 약 700 mTorr, 예컨대 300mTorr이다. C2H2는 고온 하에서 분해되어 탄소 나노튜브들(134)의 성장을 위해 탄소를 제공한다. C2H2의 분해를 설명하는 화학식은 다음과 같다.
C2H2 → 2C + H2
몇몇 실시예들에서, 캐핑 층(132)은 탄소 나노튜브들(134)의 성장에서 촉매로서 작용하는 코발트 층 또는 철 층이다. 몇몇 실시예들에서, 탄소 나노튜브 성장 프로세스는 약 20 분 내지 약 40 분 동안 수행되고, 약 200 옹스트롬 내지 약 500 옹스트롬 범위의 높이를 갖는 탄소 나노튜브들(134)이 캐핑 층(132) 상에 형성된다. 도 18의 예에 예시된 바와 같이, 탄소 나노튜브들(134)은 캐핑 층(132)의 상부 표면(132U)에 실질적으로 수직이다.
다음으로, 도 19에서, 유전체 층(133)은 제1 ILD(90) 및 탄소 나노튜브들(134) 위에 형성된다. CMP와 같은 평탄화 프로세스는 유전체 층(133)의 상단 부분들 및/또는 탄소 나노튜브들(134)의 상단 부분들을 제거하도록 수행될 수 있다. 몇몇 실시예들에서, 유전체 층(133)은 실리콘 산화물과 같은 제1 ILD(90)와 동일한 재료를 포함한다. 다른 실시예들에서, 유전체 층(133)은, 후속 에칭 프로세스에서 하드 마스크 층(135)(예를 들어, 도 21 참조)이 에칭 프로세스로부터 대체 게이트들(97)을 보호하면서, 제 1 ILD(90)와 유전체 층(133)이 동일하거나 유사한 레이트로 제거되도록, 제 1 ILD(90)와 동일하거나 유사한 에칭 속도를 갖는 재료를 포함한다.
다음으로, 도 20에서, 탄소 나노튜브들(134) 및 캐핑 층(132)은 제거되어 유전체 층(133)에 리세스들(92)를 형성하고, 리세스들(92)은 대체 게이트들(97)의 상부 표면을 노출시킨다. 예시적인 실시예에서, 탄소 나노튜브들(134) 및 캐핑 층(132)의 제거는 제1 에칭 프로세스 및 그에 후속하는 제2 에칭 프로세스를 포함한다. 제1 에칭 프로세스는 플라즈마 프로세스와 같은 건식 에칭일 수 있다. 예를 들어, 탄소 나노튜브들(134)을 제거하기 위해 O2를 사용하는 플라즈마 프로세스가 수행될 수 있다. 제1 에칭 프로세스 후에, 몇몇 실시예들에서, 산을 사용하는 습식 에칭일 수 있는 제2 에칭 프로세스가 수행되어 캐핑 층(132)을 제거한다. 예를 들어, 염산(HCl)을 사용하는 습식 에칭이 수행되어 캐핑 층(132)을 제거할 수 있다.
다음으로, 도 21에서, 하드 마스크 층(135)이 리세스들(92) 내에 형성된다. 하드 마스크 층(135)은 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 또는 실리콘 탄질화물과 같은 적합한 재료를 포함할 수 있으며, 임의의 적합한 성막 방법을 이용하여 형성될 수 있다. 하드 마스크 층(135)은 리세스들(92)을 과도하게 채우고, 유전체 층(133)의 상부 표면을 커버할 수 있다. 유전체 층(133) 위에 배치된 하드 마스크 층(135)의 초과 부분들을 제거하기 위해 CMP와 같은 후속 평탄화 프로세스가 수행될 수 있다. 평탄화 프로세스 후에, 도 21에 예시된 바와 같이, 하드 마스크 층(135) 및 유전체 층(133)의 나머지 부분들은 마스크 구조물(136)을 형성한다.
다음으로, 도 22에 예시된 바와 같이, 패터닝된 마스크 층(95)이 마스크 구조물(136) 위에 형성된다. 패터닝된 마스크 층(95)은 포토레지스트와 같은 마스크 층을 성막하고 그 후 포토리소그래피 및/또는 에칭 프로세스들을 사용하여 포토레지스트를 패터닝함으로써 형성될 수 있다. 패터닝된 마스크 층(95)의 개구(93)는 대체 게이트들(97) 사이에, 예를 들어 대체 게이트들(97A 및 97B) 사이 및 97B와 97C 사이에 배치된 유전체 층(133)의 부분들을 노출시킨다. 후속 에칭 프로세스에서 대체 게이트들(97)을 커버하고 보호하는 하드 마스크 층(135)으로 인해, 개구(93) 내의 패터닝된 마스크 층(95)의 에지(95E)는 하드 마스크 층(135)들의 측벽(135E)과 정렬될 필요가 없으므로, 개구(93)를 형성하는데 사용된 포토리소그래피 프로세스에 대한 더 큰 에러 마진을 허용한다.
다음으로, 도 23에서, 에칭 프로세스가 수행되어, 개구(93)를 FinFET 디바이스(100) 내로 더 깊게 연장시키고, 결과적으로 소스/드레인 영역들(80)을 노출시키는 개구(93')가 형성된다. 몇몇 실시예들에서, 에칭 프로세스는 제 1 ILD(90), 및 하드 마스크 층(135) 위의 유전체 층(133), 및 스페이서들(87)에 대한 에칭 선택도를 갖는(예를 들어, 더 높은 에칭 레이트를 갖는) 에천트를 사용한다. 예를 들어, 불소, 테트라플루오로메탄(CF4), 헥사플루오로에탄(C2F6) 또는 황 헥사플루오라이드(SF6)와 같은 적합한 에천트가 개구(93')를 형성하는데 사용될 수 있다. 몇몇 실시예들에서, 에천트는 불화 수소산(HF), 및 암모니아(NH3)를 포함하는 가스이고, 아르곤(Ar)과 같은 캐리어 가스를 더 포함할 수 있다. 에칭 선택도로 인해, 에천트는 하드 마스크 층(135) 및 스페이서들(87)을 실질적으로 공격하지 않으면서 ILD(90) 및 유전체 층(133)을 제거한다.
일단 개구(93')가 형성되면, 금속과 같은 전기 도전성 재료(88)가 도 24에 예시된 바와 같이 개구(93')를 채우도록 형성된다. 도전성 재료(88)는 구리, 알루미늄, 텅스텐, 코발트, 루테늄 등, 또는 이들의 조합들과 같은 적합한 재료를 포함할 수 있고, 도금, PVD, CVD, ALD 등, 또는 이들의 조합들과 같은 적합한 방법에 의해 형성될 수 있다. 비록 예시되지는 않았지만, 도전성 재료(88)가 형성되기 전에 시드 층이 형성될 수 있고, 도전성 재료(88)는 그 후 시드 층 위에 도금되어 개구(93')를 채울 수 있다. 도전성 재료(88)는 형성된 후에, 개구(93')를 과도하게 채우고, 패터닝된 마스크 층(95)의 상부 표면을 커버할 수 있다.
다음으로, 도 25에서, 도전성 재료(88) 및 패터닝된 마스크 층(95)의 상부 부분들을 제거하기 위해 CMP와 같은 평탄화 ㅍ로세스가 수행된다. 평탄화 프로세스 후, 하드 마스크 층(135)의 상부 표면 및 유전체 층(133)의 상부 표면은 노출되고, 도전성 재료(88)의 나머지 부분들은 소스/드레인 콘택 플러그들(88A/88B)을 형성한다. 도 25에 예시된 바와 같이, 소스/드레인 콘택 플러그들(88A/88B)은 자기 정렬 방식으로 형성되고, 소스/드레인 콘택 플러그들 각각, 예를 들어 소스/드레인 콘택 플러그(88A)(예를 들어, 97A)는 대체 게이트(예를 들어, 97A)의 제 1 측벽 상의 스페이서(87)로부터 제 1 측벽과 마주보는 인접 대체 게이트(예를 들어, 97B)의 제 2 측벽 상의 스페이서(87)까지 연장된다.
도 25에서, 가장 좌측(라벨 80L 참조) 상에 그리고 가장 우측(라벨 80R 참조) 상에 소스/드레인 영역들(80)에 대한 소스/드레인 콘택 플러그들이 예시되어 있지 않다. 예시되지는 않았지만, 소스/드레인 영역들(80L 및 80R)을 위한 컨택 플러그들은 예를 들어, 비-자기-정렬 방법에 의해, 예컨대 유전체 층(133) 및 제1 ILD(90)를 관통하는 개구들을 형성하여 소스/드레인 영역들(80L, 80R)를 노출시키고, 그 후 개구들을 도전성 재료들로 채움으로써 형성될 수 있다. 몇몇 실시예들에서, 소스/드레인 영역들(80L 및 80R)에 대한 콘택 플러그들이 형성되지 않으며, 이 경우 대체 게이트들(97A 및 97C)은 기능 게이트들이 아니며, 대체 게이트(97B)에 대한 자기 정렬된 소스/드레인 콘택 플러그들(88A / 88B)의 형성을 위한 더미 게이트들로서을 역할을 한다.
도 26은 도 25의 FinFET 디바이스(100)의 단면도를 예시하지만, 단면 B-B를 따라 예시한다. 도 26에서, 게이트 콘택(102)이 형성된다. 게이트 콘택(102)은 대체 게이트(97)에 전기적으로 연결하기 위해 하드 마스크 층(135)을 관통하여 연장될 수 있다. 도 26에 예시된 바와 같이, 게이트 콘택(102)은 배리어 층(104), 시드 층(109), 및 전기 도전성 재료(110)를 포함하며, 이들은 대체 게이트(97)의 배리어 층(96), 시드 층(98), 및 게이트 전극(99)과 동일하거나 유사하므로, 상세한 설명은 반복하지 않는다. 추가적인 층들이 게이트 콘택(102)에 포함될 수 있고, 게이트 콘택(102)의 위치는 임의의 적합한 위치에, 예를 들어, 대체 게이트(97)의 좌측 단부 또는 우측 단부에 있을 수 있다. 이들 및 다른 변형들은 완전히 본 개시물의 범위 내에 포함되는 것으로 의도된다.
도 27은 몇몇 실시예들에 따른 게이트 유전체 재료를 형성하는 방법의 흐름도를 예시한다. 도 27에 도시된 실시예 방법은 많은 가능한 실시예 방법들의 일예일 뿐이라는 것이 이해되어야 한다. 본 업계의 당업자는 많은 변형들, 대안들, 및 수정들을 인식할 것이다. 예를 들어, 도 22에 예시된 바와 같은 다양한 단계들은 추가, 제거, 대체, 재배열 및 반복될 수 있다.
도 27을 참조하면, 단계(1010)에서, 기판 위에 제1 게이트 구조물이 형성되고, 여기서 제1 게이트 구조물은 제1 유전체 층에 의해 둘러싸여 있다. 단계(1020)에서, 마스크 구조물은 제1 게이트 구조물 위 및 제1 유전체 층 위에 형성되고, 마스크 구조물을 형성하는 단계는 제1 게이트 구조물의 상부 표면 위에 제1 캐핑 층을 선택적으로 형성하는 단계, 및 제1 캐핑 층 주위에 제2 유전체 층을 형성하는 단계를 포함한다. 단계(1030)에서, 패터닝된 유전체 층이 마스크 구조물 위에 형성되고, 패터닝된 유전체 층은 마스크 구조물의 일부분을 노출시킨다. 단계(1040)에서, 마스크 구조물의 노출된 부분 및 마스크 구조물의 노출된 부분 아래 놓인 제1 유전체 층의 일부분은 제거되고, 그에 의해 제1 게이트 구조에 인접한 소스/드레인 영역을 노출시키는 리세스를 형성한다. 단계(1050)에서, 리세스는 도전성 재료로 채워진다.
실시예들은 장점들을 얻을 수 있다. 예를 들어, 본 개시물에 개시된 마스크 구조물(예를 들어, 126, 136)은 자기 정렬된 소스/드레인 콘택 플러그 형성 프로세스에 사용될 훨씬 낮은 높이들(예를 들어, 50 nm 내지 약 80 nm)을 갖는 게이트 구조물들(예를 들어, 97)을 허용한다. 대조적으로, 자기 정렬된 소스/드레인 콘택 플러그들을 형성하기 위한 베이스-라인 방법은, 게이트의 상단 부분이 에치 백되어 하드 마스크 층으로 대체될 것이기 때문에, 약 150 nm 이상의 게이트 높이를 갖는 높은 게이트를 필요로 할 수 있다. 첨단 프로세싱 기술에서 게이트들 간의 게이트 사이즈들 및 피치들이 점점 더 작아짐에 따라, 높은 종횡비들을 갖는 높은 게이트들을 형성하는 것이 어려울 수 있는데, 이는 높은 게이트가 쉽게 붕괴될 수 있거나 또는 양호한 프로파일들(예를 들어, 곧은 측벽을 갖는)을 가질 수 없기 때문이다. 본 개시물에 의해 가능해지는 더 낮은 게이트 높이 또는 짧은 게이트는 높은 게이트들을 형성할 필요성을 방지하고, 따라서 게이트 프로파일이 잘 제어되고 디바이스의 신뢰성이 향상되게 허용할 수 있다. 또한, 게이트 높이가 낮아질수록, 이웃하는 게이트들 사이에 소스/드레인 영역들을 형성하기 위해 주입 프로세스와 같은 다양한 프로세싱 단계들을 수행하는 것을 더 용이하게 한다. 또한, 이웃한 게이트들 사이에 제1 ILD(90)를 형성할 때와 같이, 짧은 게이트들 사이의 공간을 채우기가 더 쉽다. 본 개시물의 다른 장점들은 포토리소그래피 프로세스에서 부정확성에 대한 더 큰 공차, 및 타겟 두께 및 양호한 프로파일 제어로 캐핑 층들(예를 들어, 122/122B/122C)을 형성하는 능력을 포함한다.
실시예에서, 방법은, 기판 위에 제1 게이트 구조물을 형성하는 단계 ― 제1 게이트 구조물은 제1 유전체 층에 의해 둘러싸임 ― ; 및 제1 게이트 구조물 위에 그리고 제1 유전체 층 위에 마스크 구조물을 형성하는 단계를 포함하며, 마스크 구조물을 형성하는 단계는, 제1 게이트 구조물의 상부 표면 위에 제1 캐핑 층을 선택적으로 형성하는 단계; 및 제1 캐핑 층 주위에 제2 유전체 층을 형성하는 단계를 포함한다. 방법은, 마스크 구조물 위에 패터닝된 유전체 층 ― 패터닝된 유전체 층은 마스크 구조물의 일부분을 노출시킴 ― 을 형성하는 단계; 마스크 구조물의 노출된 부분, 및 마스크 구조물의 노출된 부분 아래 놓인 제1 유전체 층의 일부분을 제거하여, 제1 게이트 구조물에 인접한 소스/드레인 영역을 노출시키는 리세스를 형성하는 단계; 및 도전성 재료로 리세스를 채우는 단계를 더 포함한다. 실시예에서, 마스크 구조물을 형성하는 단계는, 제1 캐핑 층을 형성하는 단계 이후에 그리고 제2 유전체 층을 형성하는 단계 이전에, 제1 캐핑 층 위에 제2 캐핑 층을 선택적으로 형성하는 단계를 더 포함한다. 실시예에서, 제1 캐핑 층 및 제2 캐핑 층은 제1 유전체 층과는 상이한 동일한 재료로 형성되고, 제1 캐핑 층의 측벽들은 제2 캐핑 층의 각각의 측벽들과 정렬된다. 실시예에서, 제1 캐핑 층을 선택적으로 형성하는 단계는, 제1 유전체 층 위에 표면 처리된 층 ― 표면 처리된 층은 제1 유전체 층의 상부 표면을 커버하고 제1 게이트 구조물의 상부 표면을 노출시키며, 표면 처리된 층 상의 제1 캐핑 층의 제1 성막 레이트는 제1 게이트 구조물 상의 제1 캐핑 층의 제2 성막 레이트보다 낮음 ― 을 형성하는 단계; 및 제1 캐핑 층을 형성하기 위한 하나 이상의 프리커서를 제1 게이트 구조물의 노출된 상부 표면에 그리고 표면 처리된 층에 공급하는 단계를 포함한다. 실시예에서, 제1 캐핑 층은 실리콘 질화물을 포함하고, 제1 유전체 층은 실리콘 산화물을 포함한다. 실시예에서, 하나 이상의 프리커서를 공급하는 단계는, 디클로로실란(H2SiCl2)을 포함하는 제1 프리커서 및 암모니아(NH3)를 포함하는 제2 프리커서를 제1 게이트 구조물의 노출된 상부 표면에 그리고 표면 처리된 층에 공급하는 단계를 포함한다. 실시예에서, 표면 처리된 층을 형성하는 단계는, 인 시튜(in-situ) HF 증기 세정 프로세스를 수행함으로써 제1 유전체 층의 상부 부분을 표면 처리된 층으로 변환하는 단계를 포함한다. 실시예에서, 인 시튜 HF 증기 세정 프로세스를 수행하는 것은, 아제오트로픽(azeotropic) HF/H2O, 아제오트로픽 HCl/H2O, H2O, 및 고순도 이소프로필 알코올(IPA, isopropyl alcohol)을 포함하는 증기를 제1 유전체 층의 표면에 공급하는 것을 포함한다. 실시예에서, 제1 캐핑 층은 금속을 포함하고, 마스크 구조물을 형성하는 단계는: 제1 캐핑 층을 선택적으로 형성하는 단계 이후에 그리고 제2 유전체 층을 형성하는 단계 이전에, 제1 캐핑 층 상에 탄소 나노튜브들을 성장시키는 단계; 제2 유전체 층을 형성하는 단계 이후에, 제2 유전체 층 내에 개구를 형성하기 위해 탄소 나노튜브들 및 제1 캐핑 층을 제거하는 단계; 및 제3 유전체 재료로 개구를 채우는 단계를 더 포함한다. 실시예에서, 금속은 코발트 또는 철이다. 실시예에서, 탄소 나노튜브들을 성장시키는 단계는, 제1 캐핑 층의 상부 표면에 아세틸렌을 포함하는 프리커서를 공급하는 단계를 포함한다.
실시예에서, 방법은, 기판 위에 제1 게이트를 형성하는 단계; 기판 위에 그리고 제1 게이트에 인접하게 제2 게이트를 형성하는 단계 ― 제1 게이트 및 제2 게이트는 제1 유전체 재료 내에 임베딩됨 ― ; 제1 게이트 상에 그리고 제2 게이트 상에 캐핑 층을 형성하는 단계; 캐핑 층 상에 탄소 나노튜브들을 성장시키는 단계; 제1 유전체 재료 위에 그리고 탄소 나노튜브들 주위에 제2 유전체 재료를 형성하는 단계; 제2 유전체 재료 내에 제1 리세스들을 형성하기 위해 탄소 나노튜브들 및 캐핑 층을 제거하는 단계; 제3 유전체 재료로 제1 리세스들을 채워, 제1 게이트 위에 제1 하드 마스크를 그리고 제2 게이트 위에 제2 하드 마스크를 형성하는 단계; 제1 하드 마스크와 제2 하드 마스크 사이에 제2 유전체 재료의 일부분 및 제1 게이트와 제2 게이트 사이에 제1 유전체 재료의 일부분을 제거하여, 제2 리세스를 형성하는 단계; 및 도전성 재료로 제2 리세스를 채우는 단계를 포함한다. 실시예에서, 캐핑 층을 형성하는 단계는, 제1 게이트의 제1 상부 표면 위에 그리고 제2 게이트의 제2 상부 표면 위에 금속 층을 선택적으로 형성하는 단계를 포함한다. 실시예에서, 탄소 나노튜브들을 성장시키는 단계는, 탄소를 포함하는 가스를 캐핑 층에 공급하는 단계를 포함한다. 실시예에서, 탄소 나노튜브들 및 캐핑 층을 제거하는 단계는, 제1 에칭 프로세스에서 탄소 나노튜브들을 제거하는 단계; 및 탄소 나노튜브들을 제거하는 단계 이후에, 제1 에칭 프로세스와 상이한 제2 에칭 프로세스에서 캐핑 층을 제거하는 단계를 포함한다. 실시예에서, 제1 에칭 프로세스는 건식 에칭 프로세스이고, 제2 에칭 프로세스는 습식 에칭 프로세스이다.
실시예에서, 반도체 디바이스는, 기판 위의 제1 게이트; 제1 게이트의 측벽들을 따른 제1 게이트 스페이서들; 기판 위에 있고 제1 게이트에 인접한 제2 게이트; 제2 게이트의 측벽들을 따른 제2 게이트 스페이서들 ― 제1 게이트 및 제2 게이트는 제1 유전체 재료에 의해 둘러싸임 ― ; 제1 게이트의 제1 상부 표면 위의 그리고 제2 게이트의 제2 상부 표면 위의 제1 캐핑 층 ― 제1 캐핑 층 및 제1 유전체 재료는 상이한 재료들을 포함함 ― ; 제1 캐핑 층 위의 제2 캐핑 층 ― 제1 캐핑 층 및 제2 캐핑 층은 동일한 유전체 재료를 포함하고, 제1 캐핑 층의 측벽들은 제2 캐핑 층의 각각의 측벽들과 정렬됨 ― ; 제1 유전체 재료 위의 제2 유전체 재료 ― 제2 유전체 재료는 제1 캐핑 층 및 제2 캐핑 층을 둘러쌈 ― ; 및 제1 게이트와 제2 게이트 사이의 전기 도전성 재료 ― 전기 도전성 재료는 제1 게이트 스페이서들 중 첫번째 제1 게이트 스페이서로부터 제2 게이트 스페이서들 중 첫번째 제2 게이트 스페이서까지 연장됨 ― 를 포함한다. 실시예에서, 제1 캐핑 층 및 제2 캐핑 층은 실리콘 질화물을 포함하고, 제1 유전체 층은 실리콘 산화물을 포함한다. 실시예에서, 제1 캐핑 층은 최하위 캐핑 층이고, 제2 캐핑 층은 최상위 캐핑 층이며, 제2 유전체 재료의 상부 표면은 제2 캐핑 층의 상부 표면과 동일한 높이이다. 실시예에서, 전기 도전성 재료의 상부 표면은 제2 유전체 재료의 상부 표면과 동일한 높이이다.
전술한 내용은 본 기술분야의 당업자들이 본 개시물의 양상들을 더 잘 이해할 수 있도록 몇몇 실시예들의 피처들을 약술하였다. 본 기술분야의 당업자들은 본 명세서에서 소개한 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시내용을 자신들이 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 이와 같은 등가적 구성들은 본 개시물의 사상과 범위를 벗어나지 않으며, 본 개시물의 사상과 범위를 벗어나지 않고 당업자들이 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있음을 알아야 한다.
상기 제1 캐핑 층 주위에 제2 유전체 층을 형성하는 단계
를 포함함 ― ;
상기 마스크 구조물 위에 패터닝된 유전체 층 ― 상기 패터닝된 유전체 층은 상기 마스크 구조물의 일부분을 노출시킴 ― 을 형성하는 단계;
상기 마스크 구조물의 노출된 부분, 및 상기 마스크 구조물의 노출된 부분 아래 놓인 상기 제1 유전체 층의 일부분을 제거하여, 상기 제1 게이트 구조물에 인접한 소스/드레인 영역을 노방시키는 리세스를 형성하는 단계; 및
도전성 재료로 상기 리세스를 채우는 단계
를 포함하는, 방법.
실시예 2. 실시예 1에 있어서,
상기 마스크 구조물을 형성하는 단계는, 상기 제1 캐핑 층을 형성하는 단계 이후에 그리고 상기 제2 유전체 층을 형성하는 단계 이전에, 상기 제1 캐핑 층 위에 제2 캐핑 층을 선택적으로 형성하는 단계를 더 포함하는 것인, 방법.
실시예 3. 실시예 2에 있어서,
상기 제1 캐핑 층 및 상기 제2 캐핑 층은 상기 제1 유전체 층과는 상이한 동일한 재료로 형성되고, 상기 제1 캐핑 층의 측벽들은 상기 제2 캐핑 층의 각각의 측벽들과 정렬되는 것인, 방법.
실시예 4. 실시예 1에 있어서,
상기 제1 캐핑 층을 선택적으로 형성하는 단계는:
상기 제1 유전체 층 위에 표면 처리된 층 ― 상기 표면 처리된 층은 상기 제1 유전체 층의 상부 표면을 커버하고 상기 제1 게이트 구조물의 상부 표면을 노출시키며, 상기 표면 처리된 층 상의 상기 제1 캐핑 층의 제1 성막 레이트는 상기 제1 게이트 구조물 상의 상기 제1 캐핑 층의 제2 성막 레이트보다 낮음 ― 을 형성하는 단계; 및
상기 제1 캐핑 층을 형성하기 위한 하나 이상의 프리커서를 상기 제1 게이트 구조물의 노출된 상부 표면에 그리고 상기 표면 처리된 층에 공급하는 단계
를 포함하는 것인, 방법.
실시예 5. 실시예 4에 있어서,
상기 제1 캐핑 층은 실리콘 질화물을 포함하고, 상기 제1 유전체 층은 실리콘 산화물을 포함하는 것인, 방법.
실시예 6. 실시예 4에 있어서,
상기 하나 이상의 프리커서를 공급하는 단계는, 디클로로실란(H2SiCl2)을 포함하는 제1 프리커서 및 암모니아(NH3)를 포함하는 제2 프리커서를 상기 제1 게이트 구조물의 노출된 상부 표면에 그리고 상기 표면 처리된 층에 공급하는 단계를 포함하는 것인, 방법.
실시예 7. 실시예 4에 있어서,
상기 표면 처리된 층을 형성하는 단계는, 인 시튜(in-situ) HF 증기 세정 프로세스를 수행함으로써 상기 제1 유전체 층의 상부 부분을 상기 표면 처리된 층으로 변환하는 단계를 포함하는 것인, 방법.
실시예 8. 실시예 7에 있어서,
상기 인 시튜 HF 증기 세정 프로세스를 수행하는 것은, 아제오트로픽(azeotropic) HF/H2O, 아제오트로픽 HCl/H2O, H2O, 및 고순도 이소프로필 알코올(IPA, isopropyl alcohol)을 포함하는 증기를 상기 제1 유전체 층의 표면에 공급하는 것을 포함하는 것인, 방법.
실시예 9. 실시예 1에 있어서,
상기 제1 캐핑 층은 금속을 포함하고, 상기 마스크 구조물을 형성하는 단계는:
상기 제1 캐핑 층을 선택적으로 형성하는 단계 이후에 그리고 상기 제2 유전체 층을 형성하는 단계 이전에, 상기 제1 캐핑 층 상에 탄소 나노튜브들을 성장시키는 단계;
상기 제2 유전체 층을 형성하는 단계 이후에, 상기 제2 유전체 층 내에 개구를 형성하기 위해 상기 탄소 나노튜브들 및 상기 제1 캐핑 층을 제거하는 단계; 및
제3 유전체 재료로 상기 개구를 채우는 단계
를 더 포함하는 것인, 방법.
실시예 10. 실시예 9에 있어서,
상기 금속은 코발트 또는 철인 것인, 방법.
실시예 11. 실시예 10에 있어서,
상기 탄소 나노튜브들을 성장시키는 단계는, 상기 제1 캐핑 층의 상부 표면에 아세틸렌을 포함하는 프리커서를 공급하는 단계를 포함하는 것인, 방법.
실시예 12. 방법에 있어서,
기판 위에 제1 게이트를 형성하는 단계;
상기 기판 위에 그리고 상기 제1 게이트에 인접하게 제2 게이트를 형성하는 단계 ― 상기 제1 게이트 및 상기 제2 게이트는 제1 유전체 재료 내에 임베딩됨 ― ;
상기 제1 게이트 상에 그리고 상기 제2 게이트 상에 캐핑 층을 형성하는 단계;
상기 캐핑 층 상에 탄소 나노튜브들을 성장시키는 단계;
상기 제1 유전체 재료 위에 그리고 상기 탄소 나노튜브들 주위에 제2 유전체 재료를 형성하는 단계;
상기 제2 유전체 재료 내에 제1 리세스들을 형성하기 위해 상기 탄소 나노튜브들 및 상기 캐핑 층을 제거하는 단계;
제3 유전체 재료로 상기 제1 리세스들을 채워, 상기 제1 게이트 위에 제1 하드 마스크를 그리고 상기 제2 게이트 위에 제2 하드 마스크를 형성하는 단계;
상기 제1 하드 마스크와 상기 제2 하드 마스크 사이의 상기 제2 유전체 재료의 일부분 및 상기 제1 게이트와 상기 제2 게이트 사이의 상기 제1 유전체 재료의 일부분을 제거하여, 제2 리세스를 형성하는 단계; 및
도전성 재료로 상기 제2 리세스를 채우는 단계
를 포함하는, 방법.
실시예 13. 실시예 12에 있어서,
상기 캐핑 층을 형성하는 단계는, 상기 제1 게이트의 제1 상부 표면 위에 그리고 상기 제2 게이트의 제2 상부 표면 위에 금속 층을 선택적으로 형성하는 단계를 포함하는 것인, 방법.
실시예 14. 실시예 12에 있어서,
상기 탄소 나노튜브들을 성장시키는 단계는, 탄소를 포함하는 가스를 상기 캐핑 층에 공급하는 단계를 포함하는 것인, 방법.
실시예 15. 실시예 14에 있어서,
상기 탄소 나노튜브들 및 상기 캐핑 층을 제거하는 단계는:
제1 에칭 프로세스에서 상기 탄소 나노튜브들을 제거하는 단계; 및
상기 탄소 나노튜브들을 제거하는 단계 이후에, 상기 제1 에칭 프로세스와 상이한 제2 에칭 프로세스에서 상기 캐핑 층을 제거하는 단계
를 포함하는 것인, 방법.
실시예 16. 실시예 15에 있어서,
상기 제1 에칭 프로세스는 건식 에칭 프로세스이고, 상기 제2 에칭 프로세스는 습식 에칭 프로세스인 것인, 방법.
실시예 17. 반도체 디바이스에 있어서,
기판 위의 제1 게이트;
상기 제1 게이트의 측벽들을 따른 제1 게이트 스페이서들;
상기 기판 위에 있고 상기 제1 게이트에 인접한 제2 게이트;
상기 제2 게이트의 측벽들을 따른 제2 게이트 스페이서들 ― 상기 제1 게이트 및 상기 제2 게이트는 제1 유전체 재료에 의해 둘러싸임 ― ;
상기 제1 게이트의 제1 상부 표면 위의 그리고 상기 제2 게이트의 제2 상부 표면 위의 제1 캐핑 층 ― 상기 제1 캐핑 층 및 상기 제1 유전체 재료는 상이한 재료들을 포함함 ― ;
상기 제1 캐핑 층 위의 제2 캐핑 층 ― 상기 제1 캐핑 층 및 상기 제2 캐핑 층은 동일한 유전체 재료를 포함하고, 상기 제1 캐핑 층의 측벽들은 상기 제2 캐핑 층의 각각의 측벽들과 정렬됨 ― ;
상기 제1 유전체 재료 위의 제2 유전체 재료 ― 상기 제2 유전체 재료는 상기 제1 캐핑 층 및 상기 제2 캐핑 층을 둘러쌈 ― ; 및
상기 제1 게이트와 상기 제2 게이트 사이의 전기 도전성 재료 ― 상기 전기 도전성 재료는 상기 제1 게이트 스페이서들 중 첫번째 제1 게이트 스페이서로부터 상기 제2 게이트 스페이서들 중 첫번째 제2 게이트 스페이서까지 연장됨 ―
를 포함하는, 반도체 디바이스.
실시예 18. 실시예 17에 있어서,
상기 제1 캐핑 층 및 상기 제2 캐핑 층은 실리콘 질화물을 포함하고, 상기 제1 유전체 층은 실리콘 산화물을 포함하는 것인, 반도체 디바이스.
실시예 19. 실시예 17에 있어서,
상기 제1 캐핑 층은 최하위 캐핑 층이고, 상기 제2 캐핑 층은 최상위 캐핑 층이며, 상기 제2 유전체 재료의 상부 표면은 상기 제2 캐핑 층의 상부 표면과 동일한 높이인 것인, 반도체 디바이스.
실시예 20. 실시예 19에 있어서,
상기 전기 도전성 재료의 상부 표면은 상기 제2 유전체 재료의 상부 표면과 동일한 높이인 것인, 반도체 디바이스.

Claims (10)

  1. 방법에 있어서,
    기판 위에 제1 게이트 구조물 ― 상기 제1 게이트 구조물은 제1 유전체 층에 의해 둘러싸임 ― 을 형성하는 단계;
    상기 제1 게이트 구조물 위에 그리고 상기 제1 유전체 층 위에 마스크 구조물을 형성하는 단계 ― 상기 마스크 구조물을 형성하는 단계는:
    상기 제1 게이트 구조물의 상부 표면 위에 제1 캐핑 층을 선택적으로 형성하는 단계; 및
    상기 제1 캐핑 층 주위에 제2 유전체 층을 형성하는 단계로서, 상기 제2 유전체 층의 상부 표면은 상기 제1 캐핑 층의 상부 표면과 수평을 이루는 것인(level with), 제2 유전체 층을 형성하는 단계
    를 포함함 ― ;
    상기 마스크 구조물 위에 패터닝된 유전체 층 ― 상기 패터닝된 유전체 층은 상기 마스크 구조물의 일부분을 노출시킴 ― 을 형성하는 단계;
    상기 마스크 구조물의 노출된 부분, 및 상기 마스크 구조물의 노출된 부분 아래 놓인 상기 제1 유전체 층의 일부분을 제거하여, 상기 제1 게이트 구조물에 인접한 소스/드레인 영역을 노출시키는 리세스를 형성하는 단계; 및
    도전성 재료로 상기 리세스를 채우는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 마스크 구조물을 형성하는 단계는, 상기 제1 캐핑 층을 형성하는 단계 이후에 그리고 상기 제2 유전체 층을 형성하는 단계 이전에, 상기 제1 캐핑 층 위에 제2 캐핑 층을 선택적으로 형성하는 단계를 더 포함하는 것인, 방법.
  3. 제2항에 있어서,
    상기 제1 캐핑 층 및 상기 제2 캐핑 층은 상기 제1 유전체 층과는 상이한 동일한 재료로 형성되고, 상기 제1 캐핑 층의 측벽들은 상기 제2 캐핑 층의 각각의 측벽들과 정렬되는 것인, 방법.
  4. 제1항에 있어서,
    상기 제1 캐핑 층을 선택적으로 형성하는 단계는:
    상기 제1 유전체 층 위에 표면 처리된 층 ― 상기 표면 처리된 층은 상기 제1 유전체 층의 상부 표면을 커버하고 상기 제1 게이트 구조물의 상부 표면을 노출시키며, 상기 표면 처리된 층 상의 상기 제1 캐핑 층의 제1 성막 레이트는 상기 제1 게이트 구조물 상의 상기 제1 캐핑 층의 제2 성막 레이트보다 낮음 ― 을 형성하는 단계; 및
    상기 제1 캐핑 층을 형성하기 위한 하나 이상의 프리커서(precursor)를 상기 제1 게이트 구조물의 노출된 상부 표면에 그리고 상기 표면 처리된 층에 공급하는 단계
    를 포함하는 것인, 방법.
  5. 제4항에 있어서,
    상기 제1 캐핑 층은 실리콘 질화물을 포함하고, 상기 제1 유전체 층은 실리콘 산화물을 포함하는 것인, 방법.
  6. 제4항에 있어서,
    상기 하나 이상의 프리커서를 공급하는 단계는, 디클로로실란(H2SiCl2)을 포함하는 제1 프리커서 및 암모니아(NH3)를 포함하는 제2 프리커서를 상기 제1 게이트 구조물의 노출된 상부 표면에 그리고 상기 표면 처리된 층에 공급하는 단계를 포함하는 것인, 방법.
  7. 제4항에 있어서,
    상기 표면 처리된 층을 형성하는 단계는, 인 시튜(in-situ) HF 증기 세정 프로세스를 수행함으로써 상기 제1 유전체 층의 상부 부분을 상기 표면 처리된 층으로 변환하는 단계를 포함하는 것인, 방법.
  8. 제1항에 있어서,
    상기 제1 캐핑 층은 금속을 포함하고, 상기 마스크 구조물을 형성하는 단계는:
    상기 제1 캐핑 층을 선택적으로 형성하는 단계 이후에 그리고 상기 제2 유전체 층을 형성하는 단계 이전에, 상기 제1 캐핑 층 상에 탄소 나노튜브들을 성장시키는 단계;
    상기 제2 유전체 층을 형성하는 단계 이후에, 상기 제2 유전체 층 내에 개구를 형성하기 위해 상기 탄소 나노튜브들 및 상기 제1 캐핑 층을 제거하는 단계; 및
    제3 유전체 재료로 상기 개구를 채우는 단계
    를 더 포함하는 것인, 방법.
  9. 방법에 있어서,
    기판 위에 제1 게이트를 형성하는 단계;
    상기 기판 위에 그리고 상기 제1 게이트에 인접하게 제2 게이트를 형성하는 단계 ― 상기 제1 게이트 및 상기 제2 게이트는 제1 유전체 재료 내에 임베딩됨 ― ;
    상기 제1 게이트 상에 그리고 상기 제2 게이트 상에 캐핑 층을 형성하는 단계;
    상기 캐핑 층 상에 탄소 나노튜브들을 성장시키는 단계;
    상기 제1 유전체 재료 위에 그리고 상기 탄소 나노튜브들 주위에 제2 유전체 재료를 형성하는 단계;
    상기 제2 유전체 재료 내에 제1 리세스들을 형성하기 위해 상기 탄소 나노튜브들 및 상기 캐핑 층을 제거하는 단계;
    제3 유전체 재료로 상기 제1 리세스들을 채워, 상기 제1 게이트 위에 제1 하드 마스크를 그리고 상기 제2 게이트 위에 제2 하드 마스크를 형성하는 단계로서, 상기 제1 및 제2 하드 마스크의 상부 표면들은 상기 제2 유전체 재료의 상부 표면과 수평을 이루는 것인, 상기 제1 및 제2 하드 마스크를 형성하는 단계;
    상기 제1 하드 마스크와 상기 제2 하드 마스크 사이의 상기 제2 유전체 재료의 일부분 및 상기 제1 게이트와 상기 제2 게이트 사이의 상기 제1 유전체 재료의 일부분을 제거하여, 제2 리세스를 형성하는 단계; 및
    도전성 재료로 상기 제2 리세스를 채우는 단계
    를 포함하는, 방법.
  10. 반도체 디바이스에 있어서,
    기판 위의 제1 게이트;
    상기 제1 게이트의 측벽들을 따른 제1 게이트 스페이서들;
    상기 기판 위에 있고 상기 제1 게이트에 인접한 제2 게이트;
    상기 제2 게이트의 측벽들을 따른 제2 게이트 스페이서들 ― 상기 제1 게이트 및 상기 제2 게이트는 제1 유전체 재료에 의해 둘러싸임 ― ;
    상기 제1 게이트의 제1 상부 표면 위에 그리고 상기 제2 게이트의 제2 상부 표면 위에 있는 제1 캐핑 층 ― 상기 제1 캐핑 층 및 상기 제1 유전체 재료는 상이한 재료를 포함함 ― ;
    상기 제1 캐핑 층 위의 제2 캐핑 층 ― 상기 제1 캐핑 층 및 상기 제2 캐핑 층은 동일한 유전체 재료를 포함하고, 상기 제1 캐핑 층의 측벽들은 상기 제2 캐핑 층의 각각의 측벽들과 정렬됨 ― ;
    상기 제1 유전체 재료 위의 제2 유전체 재료로서, 상기 제2 유전체 재료는 상기 제1 캐핑 층 및 상기 제2 캐핑 층을 둘러싸고, 상기 제2 유전체 재료의 상부 표면은 상기 제2 캐핑 층의 상부 표면과 수평을 이루는 것인, 상기 제2 유전체 재료; 및
    상기 제1 게이트와 상기 제2 게이트 사이의 전기 도전성 재료 ― 상기 전기 도전성 재료는 상기 제1 게이트 스페이서들 중 첫번째 제1 게이트 스페이서로부터 상기 제2 게이트 스페이서들 중 첫번째 제2 게이트 스페이서까지 연장됨 ―
    를 포함하는, 반도체 디바이스.
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