KR102293884B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

반도체 소자의 제조 방법으로, 기판 상에 게이트 절연막, 게이트 전극 및 하드 마스크가 적층된 제1 게이트 구조물을 형성한다. 상기 제1 게이트 구조물 측벽 및 기판 상에 실리콘 질화물을 포함하는 예비 스페이서막을 형성한다. 상기 예비 스페이서막에 불순물 분자를 이온 주입하여 상기 예비 스페이서막보다 낮은 유전율을 갖는 스페이서막을 형성한다. 상기 스페이서막을 이방성 식각하여 상기 제1 게이트 구조물 측벽에 스페이서를 형성한다. 그리고, 상기 게이트 구조물 양 측의 기판에 불순물 영역을 형성한다. 상기 반도체 소자는 기생 커패시턴스가 감소되고 우수한 전기적 특성을 가질 수 있다.

Description

반도체 소자의 제조 방법{METHODS OF MANUFACTURING SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자의 제조 방법에 관한 것이다. 보다 상세하게, 본 발명은 트랜지스터를 포함하는 반도체 소자의 제조 방법에 관한 것이다.
트랜지스터의 게이트 구조물의 양 측에는 스페이서가 구비될 수 있다. 반도체 소자가 고집적화됨에 따라, 상기 게이트 구조물들 사이의 거리가 감소되어 상기 게이트 구조물들 사이에 기생 커패시턴스가 발생될 수 있다. 상기 게이트 구조물들 사이의 기생 커패시턴스가 감소되도록 상기 스페이서는 낮은 유전율을 갖는 것이 필요하다.
본 발명의 과제는 기생 커패시턴스가 감소되고 우수한 특성을 갖는 반도체 소자를 제공하는 것이다.
상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 기판 상에 게이트 절연막, 게이트 전극 및 하드 마스크가 적층된 제1 게이트 구조물을 형성한다. 상기 제1 게이트 구조물 측벽 및 기판 상에 실리콘 질화물을 포함하는 예비 스페이서막을 형성한다. 상기 예비 스페이서막에 불순물 분자를 이온 주입하여 상기 예비 스페이서막보다 낮은 유전율을 갖는 스페이서막을 형성한다. 상기 스페이서막을 이방성 식각하여 상기 제1 게이트 구조물 측벽에 스페이서를 형성한다. 그리고, 상기 게이트 구조물 양 측의 기판에 불순물 영역을 형성한다.
예시적인 실시예들에 있어서, 상기 분자 주입 공정에서 상기 분자는 탄소와 수소의 화합물 또는 붕소와 수소의 화합물을 포함하는 반도체 소자 제조 방법.
예시적인 실시예들에 있어서, 상기 분자의 질량은 20AMU 내지 1000AMU이고, 상기 분자의 도즈량은 5E13/cm2 내지 1E16/cm2 일 수 있다.
예시적인 실시예들에 있어서, 상기 분자 주입 공정을 수행한 다음, 상기 스페이서막을 열처리 하는 것을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 분자 주입 공정에서, 분자가 주입되는 깊이는 상기 예비 스페이서막의 두께보다 작거나 같을 수 있다.
예시적인 실시예들에 있어서, 상기 스페이서막 상에 상부 스페이서막을 형성하는 것을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 스페이서를 형성한 이 후에, 상기 스페이서 사이를 채우는 층간 절연막을 형성하고, 상기 제1 게이트 구조물을 제거하여 개구부를 형성하고, 그리고, 상기 개구부 내부에, 금속을 포함하는 게이트 전극, 상기 게이트 전극의 측벽 및 저면에 형성되는 게이트 절연막 및 상기 게이트 전극 상에 하드 마스크를 포함하는 제2 게이트 구조물을 형성하는 것을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 예비 스페이서막은 원자층 적층 공정 또는 화학 기상 증착 공정을 통해 형성할 수 있다.
상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 기판 상에 더미 게이트 구조물을 형성한다. 상기 더미 게이트 구조물 측벽 및 기판 상에 실리콘 질화물을 포함하는 예비 스페이서막을 형성한다. 상기 예비 스페이서막에 분자를 이온 주입하여 상기 예비 스페이서막보다 낮은 유전율을 갖는 스페이서막을 형성한다. 상기 스페이서막을 이방성 식각하여 상기 더미 게이트 구조물 측벽에 스페이서를 형성한다. 상기 스페이서 양 측의 기판을 식각하여 리세스부를 형성한다. 상기 리세스부 내에 불순물 영역을 포함하는 에피택시얼 패턴을 형성한다. 그리고, 상기 더미 게이트 구조물을 게이트 절연막, 금속을 포함하는 게이트 전극 및 하드 마스크를 포함하는 게이트 구조물로 대체한다.
예시적인 실시예들에 있어서, 상기 분자의 이온 주입 공정에서 상기 분자는 탄소와 수소의 화합물 또는 붕소와 수소의 화합물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 분자의 이온 주입 공정을 수행한 다음, 상기 스페이서막을 열처리 하는 것을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 예비 스페이서막은 10 내지 500Å의 두께로 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 스페이서막 상에 상부 스페이서막을 형성하는 것을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물로 대체하는 것은, 상기 스페이서 사이를 채우는 층간 절연막을 형성한다. 상기 더미 게이트 구조물을 제거하여 개구부를 형성한다. 그리고, 상기 개구부 내부에 상기 게이트 구조물을 형성한다.
예시적인 실시예들에 있어서, 상기 더미 게이트 구조물을 형성하기 이 전에, 상기 기판의 일부를 식각하여 기판으로부터 돌출된 액티브 핀을 형성하는 것을 더 포함할 수 있다.
예시적인 실시예들에 따른 반도체 소자는 게이트 구조물의 측벽에 실리콘 질화물보다 낮은 유전율을 갖는 스페이서를 포함할 수 있다. 따라서, 상기 게이트 구조물 사이의 기생 커패시턴스가 감소되고, 이로 인해 반도체 소자는 높은 신뢰성을 가질 수 있다.
도 1은 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 2 내지 도 9는 도 1에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 10은 예시적인 실시예들에 따른 반도체 소자의 단면도이다.
도 11 및 도 12는 도 10에 도시된 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 13은 예시적인 실시예들에 따른 반도체 소자를 나타내는 사시도이다.
도 14 내지 도 22는 도 13에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도들 및 사시도들이다.
도 23은 예시적인 실시예들에 따른 반도체 소자를 나타내는 사시도이다.
도 24는 도 23에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 1을 참조하면, 반도체 물질로 이루어지는 기판(100) 상에 게이트 절연막(126), 게이트 전극(128) 및 하드 마스크(130)가 적층된 게이트 구조물(132)이 구비된다. 상기 게이트 구조물(132)의 양 측에는 스페이서(118a)가 구비된다.
상기 기판(100)에는 액티브 영역과 소자 분리 영역을 구분하기 위한 소자 분리막(104)이 구비될 수 있다. 상기 소자 분리막(104)은 상기 기판(100)에 형성된 트렌치(102) 내에 구비될 수 있다. 상기 소자 분리막(104)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
상기 게이트 절연막(126)은 상기 게이트 전극(128)의 측벽 및 저면을 둘러싸는 형상을 가질 수 있다. 예시적인 실시예로, 상기 게이트 절연막(126)은 고유전율을 갖는 금속 산화물을 포함할 수 있다.
상기 게이트 절연막(126)은 예를들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 금속 산화물을 포함할 수 있다. 상기 게이트 전극(128)은 예를들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 금속 또는 이들의 금속 질화물을 포함할 수 있다. 상기 하드 마스크(130)는 예를 들어 실리콘 질화물과 같은 질화물을 포함할 수 있다.
예시적인 실시예에서, 상기 기판(100)과 상기 게이트 구조물(132)의 계면에 계면막 패턴(도시안됨)이 더 포함될 수 있다. 상기 계면막 패턴은 예를들어 실리콘 산화물을 포함할 수 있다.
상기 스페이서(118a)는 붕소 분자 및 탄소 분자 중 적어도 하나가 이온 주입된 실리콘 질화물을 포함할 수 있다. 상기 스페이서(118a)는 실리콘 질화물보다 낮은 유전율을 가질 수 있다. 예시적인 실시예에서, 상기 스페이서(118a)는 유전율이 4 내지 6일 수 있다. 상기 스페이서(118a)는 10Å 내지 500Å의 두께를 가질 수 있다.
예시적인 실시예에서, 상기 게이트 구조물(132)과 스페이서(118a) 사이에 오프셋 스페이서(도시안됨)가 더 구비될 수도 있다. 상기 오프셋 스페이서는 상기 스페이서(118a)보다 얇은 두께를 가질 수 있다. 예를들어, 상기 오프셋 스페이서는 실리콘 산화물을 포함할 수 있다.
상기 게이트 구조물(132) 양 측의 기판에는 소스/드레인 영역으로 제공되는 불순물 영역(121)이 구비될 수 있다. 상기 불순물 영역(121)은 저농도 불순물 영역(114) 및 고농도 불순물 영역(120)을 포함할 수 있다.
상기 스페이서들(118a) 사이에는 제1 층간 절연막(122)이 구비될 수 있다.
상기 제1 층간 절연막(122) 및 게이트 구조물(132) 상에 제2 층간 절연막(134)이 구비될 수 있다. 상기 불순물 영역(121)과 전기적으로 연결되는 배선 구조물들이 구비될 수 있다. 상기 배선 구조물은 상기 제1 및 제2 층간 절연막(122, 134)을 관통하여 상기 불순물 영역(121)과 접촉하는 콘택 플러그(138) 및 상기 콘택 플러그(138) 상부면과 접촉하는 도전 패턴(140)을 포함할 수 있다.
도시하지는 않았지만, 상기 콘택 플러그(138)는 상기 스페이서(118a)에 의해 셀프 얼라인될 수 있다. 즉, 상기 콘택 플러그(148)의 측벽은 상기 스페이서(118a)와 접촉할 수 있다.
설명한 것과 같이, 본 발명의 일 실시예에 따른 반도체 소자는 실리콘 질화물보다 낮은 유전율을 갖는 스페이서를 포함한다. 따라서, 상기 게이트 구조물들 간의 기생 커패시턴스 및 게이트 구조물 및 콘택 플러그 간의 기생 커패시턴스가 감소될 수 있다.
도 2 내지 도 9는 도 1에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 기판(100)에 소자 분리 공정을 수행하여 소자 분리막(104)을 형성한다. 상기 기판(100) 상에 더미 게이트 구조물(112)을 형성한다. 또한, 상기 더미 게이트 구조물(112) 양 측으로 저농도 불순물 영역(114)을 형성한다.
상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 반도체 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon On Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium On Insulator: GOI) 기판일 수 있다.
상기 소자 분리막(104)은 상기 기판(100)의 일부를 식각하여 소자 분리용 트렌치(102)를 형성하고, 상기 소자 분리용 트렌치(102)를 채우는 절연막을 형성하고, 상기 기판(100) 상면이 노출될 때까지 상기 절연막을 평탄화함으로써 형성될 수 있다.
상기 더미 게이트 구조물들(112)은 기판(100) 상에 더미 게이트 절연막, 더미 게이트 전극막 및 하드 마스크막을 순차적으로 형성하고, 포토레지스트 패턴(도시되지 않음)을 사용하는 사진 식각 공정을 통해 상기 하드 마스크막을 패터닝하여 제1 하드 마스크(110)를 형성한 후, 이를 식각 마스크로 사용하여 상기 더미 게이트 전극막 및 상기 더미 게이트 절연막을 순차적으로 식각함으로써 형성될 수 있다. 이에 따라, 상기 더미 게이트 구조물들(112)은 순차적으로 적층된 더미 게이트 절연막(106), 더미 게이트 전극(108) 및 제1 하드 마스크(110)를 포함할 수 있다.
상기 더미 게이트 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다. 상기 더미 게이트 전극막은 예를 들어, 폴리실리콘을 포함하도록 형성될 수 있으며, 상기 하드 마스크막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다. 상기 더미 게이트 절연막은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성될 수 있으며, 이와는 달리, 기판(100) 상부에 대한 열산화 공정을 통해 형성될 수도 있다. 한편, 상기 더미 게이트 전극막 및 상기 하드 마스크막은 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다.
상기 저농도 불순물 영역(114)은 상기 더미 게이트 구조물(112) 양 측의 기판으로 불순물을 주입하여 형성할 수 있다. 상기 저농도 불순물 영역(114)은 트랜지스터의 소스/드레인 영역의 일부로 제공될 수 있다. 따라서, 상기 저농도 불순물 영역(114)은 n형 불순물 또는 p형 불순물이 도핑될 수 있다.
도 3을 참조하면, 상기 더미 게이트 구조물들(112), 소자 분리막(104) 및 기판(100) 표면 상에 예비 스페이서막(116)을 형성한다.
예시적인 실시예에서, 상기 예비 스페이서막(116)을 형성하기 이 전에 상기 더미 게이트 구조물들(112), 소자 분리막(104) 및 기판(100) 표면 상에 오프셋 스페이서막(도시안됨)을 더 형성할 수도 있다. 상기 오프셋 스페이서막은 상기 예비 스페이서막(116)보다 얇은 두께를 가질 수 있다. 예를들어, 상기 오프셋 스페이서막은 실리콘 산화물을 포함할 수 있다. 상기 오프셋 스페이서막은 원자층 적층법, 화학기상 증착법 또는 열산화 공정을 통해 형성할 수 있다.
상기 예비 스페이서막(116)은 실리콘 질화물을 증착하여 형성할 수 있다. 상기 예비 스페이서막(116)의 두께가 10Å보다 얇으면, 게이트 구조물을 보호하기 어렵고, 상기 예비 스페이서막(116)의 두께가 500Å보다 두꺼우면 유전율이 증가하게 된다. 따라서, 상기 예비 스페이서막(116)은 10Å 내지 500Å의 두께로 형성할 수 있다. 예시적인 실시예에서, 상기 예비 스페이서막(116)은 원자층 적층법 또는 화학기상 증착법으로 형성할 수 있다. 보다 바람직하게는, 원자층 적층법으로 10Å 내지 500Å의 얇은 두께의 예비 스페이서막(116)을 형성할 수 있다.
도 4를 참조하면, 상기 예비 스페이서막(116) 상에 붕소 분자 및 탄소 분자 중 적어도 하나를 이온 주입한다. 따라서, 상기 불순물 분자가 이온이 주입된 실리콘 질화물을 포함하는 스페이서막(118)을 형성한다. 예시적인 실시예에서, 상기 스페이서막(118)은 유전율이 4 내지 6일 수 있다.
상기 불순물 분자의 이온 주입 공정에 의하면, 상기 예비 스페이서막(116)의 외부면으로 바로 아래에 대부분 불순물이 도핑될 수 있다.
따라서, 상기 불순물 분자의 이온 주입 공정을 수행하면, 상기 불순물 분자는 얇은 두께를 갖는 상기 예비 스페이서막(116) 내부에만 주입되도록 할 수 있다. 즉, 상기 불순물 분자의 이온 주입 깊이는 상기 예비 스페이서막(116)의 두께와 동일하거나 더 작을 수 있다. 따라서, 상기 불순물 분자는 상기 기판(100) 표면 아래 및 상기 더미 게이트 구조물(112) 내부에는 도핑되지 않을 수 있다.
예시적인 실시예에서, 상기 더미 게이트 구조물(112) 측벽에 형성되는 상기 예비 스페이서막(116) 내에 상기 불순물 분자들이 도핑될 수 있도록 상기 불순물 분자들은 기판과 경사를 가지면서 주입될 수 있다. 이를 위하여, 상기 기판(100)이 틸트된 상태에서 수평 회전하면서 상기 불순물 분자의 이온 주입 공정이 수행될 수 있다.
한편, 원자 단위의 소스를 이용하는 불순물 이온 주입 공정에서는 상기 예비 스페이서막(116)의 외부면 바로 아래보다 상기 외부면으로부터 일정 깊이를 갖는 부위에서 더 높은 불순물 농도를 가지게 된다. 또한, 원자 단위의 소스를 이용하는 불순물 이온 주입 공정은 상기 분자 단위의 소스를 이용하는 불순물 이온 주입 공정에서보다 더 깊은 주입 깊이를 가진다. 따라서, 원자 단위의 소스를 이용하는 불순물 이온 주입 공정을 통해서, 10Å 내지 500Å의 얇은 두께를 갖는 예비 스페이서막 내에만 선택적으로 불순물 이온을 주입하는 것이 용이하지 않다.
구체적으로, 상기 불순물 분자의 이온 주입 공정은 0.1KeV 내지 50KeV의 에너지로 진행될 수 있다. 상기 불순물 분자는 C 및 H의 화합물 및/또는 B 및 H의 화합물을 사용할 수 있다. 일 예로, 상기 불순물 분자에는 수 내지 수십개의 C 의 원자를 포함하는 C 및 H의 화합물 일 수 있다. 다른 예로, 상기 불순물 분자에는 수 내지 수 십개 B의 원자를 포함하는 B 및 H의 화합물일 수 있다. 예시적인 실시예에서, 상기 불순물 분자의 질량은 20AMU 내지 1000AMU일 수 있다. 상기 불순물 분자의 도즈량은 5E13/cm2 내지 1E16/cm2 일 수 있다.
상기 불순물 분자의 이온 주입 공정을 수행한 다음, 열처리 공정을 수행할 수 있다. 상기 열처리 공정은 300도 내지 1500도의 온도에서 진행할 수 있다. 상기 열처리 공정은 0.1초 내지 10시간동안 진행할 수 있다. 다른 예로, 상기 열처리 공정은 생략될 수도 있다.
상기 열처리 공정을 통해 상기 불순물 분자는 상기 스페이서막(118) 내에서 확산될 수 있다. 따라서, 상기 스페이서막(118) 내에 상기 불순물 분자들이 균일하게 도핑될 수 있다.
상기 공정을 수행하면, 실리콘 질화물을 포함하는 예비 스페이서막(116)이 상기 실리콘 질화물보다 낮은 유전율을 갖는 스페이서막(118)으로 변환된다. 상기 스페이서막(118)은 도핑되는 불순물 분자에 따라, 실리콘 탄 질화물(SiCN), 실리콘 붕 질화물(SiBN) 및 실리콘 탄붕질화물(SiCBN) 중 적어도 하나의 물질로 형성될 수 있다.
도 5를 참조하면, 상기 스페이서막(118)을 이방성으로 식각하여 상기 더미 게이트 구조물들(112)의 측벽 상에 상기 스페이서(118a)를 각각 형성한다.
이 후, 상기 스페이서(118a) 양 측의 기판에 불순물을 주입하여, 고농도 불순물 영역(120)을 형성한다. 상기 불순물은 상기 저농도 불순물 영역에 도핑된 불순물과 동일한 도전형을 가질 수 있다. 상기 저농도 불순물 영역 및 고농도 불순물 영역은 트랜지스터의 소스/드레인 영역으로 제공되는 불순물 영역(121)일 수 있다.
도 6을 참조하면, 상기 더미 게이트 구조물(112), 스페이서(118a), 기판(100) 및 소자 분리막(104)을 덮는 제1 층간 절연막(122)을 형성한 후, 상기 더미 게이트 전극(108)의 상부면의 상부면이 노출될 때까지 상기 제1 층간 절연막(122)을 평탄화한다.
예시적인 실시예들에 있어서, 상기 제1 층간 절연막(122)은 실리콘 산화물을 포함할 수 있다. 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch back) 공정을 포함할 수 있다.
상기 평탄화 공정에서, 상기 제1 하드 마스크(110)는 제거될 수 있다. 이와는 다른 예로, 상기 더미 게이트 전극(108) 상에 상기 제1 하드 마스크(110)가 일부 남아있을 수도 있다.
도 7을 참조하면, 상기 더미 게이트 전극(108) 및 더미 게이트 절연막(106)을 등방성 식각 공정을 통해 제거하여 개구부(124)를 형성한다. 상기 개구부(124)의 저면에는 상기 기판(100) 표면이 노출될 수 있다.
도 8을 참조하면, 상기 개구부(124) 내부에 게이트 절연막(126), 게이트 전극(128) 및 하드 마스크(130)를 포함하는 게이트 구조물(132)을 형성한다. 상기 개구부(124) 저면에 노출된 기판(100)과 상기 게이트 절연막 (126) 사이에 계면막 패턴(도시안됨)을 더 형성할 수도 있다. 상기 계면막 패턴은 열산화 공정을 통해 형성되는 실리콘 산화막일 수 있다.
구체적으로, 상기 개구부(124)의 내부 표면 및 제1 층간 절연막(122)의 상면에 고유전막을 형성한다. 상기 고유전막 상에 상기 개구부(124)의 나머지 부분을 채우는 게이트 전극막을 형성한다. 상기 고유전막은, 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 고유전율을 갖는 금속 산화물을 포함하도록 형성할 수 있다. 상기 게이트 전극막은 예를 들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 금속과 금속 질화물과 같은 저 저항 금속을 사용하여 원자층 증착(ALD) 공정, 물리 기상 증착(Physical Vapor Deposition: PVD) 공정 등을 통해 형성할 수 있다.
이 후, 상기 제1 층간 절연막(122)의 상면이 노출될 때까지, 상기 게이트 전극막 및 상기 고유전막을 평탄화한다. 예시적인 실시예들에 따르면, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정에 의해 수행될 수 있다.
이 후, 상기 게이트 전극막의 상부를 일부 식각한다. 따라서, 상기 개구부(124) 내부 표면 상에 게이트 절연막(126)을 형성하고, 상기 게이트 절연막(126) 상에 상기 개구부(124)의 일부를 채우는 게이트 전극(128)을 형성할 수 있다.상기 게이트 전극(128)의 상에 상기 개구부(124)의 나머지 부위를 채우도록 하드 마스크막을 형성하고, 이를 평탄화하여 하드 마스크(130)를 형성할 수 있다.
따라서, 순차적으로 적층된 게이트 절연막(126), 게이트 전극(128) 및 하드 마스크(130)를 포함하는 게이트 구조물(132)을 형성할 수 있다. 상기 게이트 절연막(126)은 상기 게이트 전극(128)의 측벽 및 저면을 둘러싸는 형상을 가질 수 있다.
예시적인 실시예에서, 상기 더미 게이트 구조물을 게이트 전극 구조물로 사용할 수 있다. 이 경우, 상기 도 6 내지 8을 참조로 설명한 게이트 리플레이스 공정들을 생략할 수 있다.
도 9를 참조하면, 상기 제1 층간 절연막(122) 및 게이트 구조물 상에 제2 층간 절연막(134)을 형성한다. 예시적인 실시예들에 있어서, 상기 제2 층간 절연막(134)은 상기 제1 층간 절연막(122)과 실질적으로 동일한 물질을 포함할 수 있다.
상기 제1 및 제2 층간 절연막(122, 134)을 식각하여 상기 불순물 영역을 노출하는 콘택홀(136)을 형성하고, 상기 콘택홀(136) 내부에 콘택 플러그(138)를 형성한다. 상기 콘택 플러그(138)는 베리어 금속 패턴 및 금속 패턴을 포함할 수 있다. 상기 콘택 플러그(138) 상에 도전 패턴(140)을 형성한다. 예를들어, 상기 도전 패턴(140)은 패드 전극, 도전 라인 등을 포함할 수 있다.
설명한 것과 같이, 본 발명의 일 실시예에 따르며, 실리콘 질화막에 불순물 분자를 이온 주입하여 실리콘 질화물보다 낮은 유전율을 갖는 스페이서를 형성할 수 있다. 따라서, 상기 게이트 구조물들 간의 기생 커패시턴스 및 게이트 구조물과 콘택 플러그 간의 기생 커패시턴스가 감소될 수 있다.
도 10은 예시적인 실시예들에 따른 반도체 소자의 단면도이다.
도 10에 도시된 반도체 소자는 스페이서 및 콘택 플러그의 형상을 제외하고는 도 1에 도시된 반도체 소자와 실질적으로 동일하다.
도 10을 참조하면, 게이트 구조물(132)의 측벽 상에 제1 및 제2 스페이서(118a, 119a)를 포함하는 스페이서 구조물이 구비된다.
상기 제1 스페이서(118a)는 상기 도 1에 도시된 스페이서와 동일한 물질을 포함할 수 있다. 즉, 상기 제1 스페이서(118a)는 붕소 분자 및 탄소 분자 중 적어도 하나가 이온 주입된 실리콘 질화물을 포함할 수 있다. 상기 제1 스페이서(118a)는 실리콘 질화물보다 낮은 유전율을 가질 수 있다.
상기 제2 스페이서(119a)는 상기 제1 스페이서(118a) 측벽 상에 구비될 수 있다. 상기 제2 스페이서(119a)는 상기 제1 스페이서(118a)보다 얇은 두께를 가질 수 있다. 예시적인 실시예에서, 상기 제2 스페이서(119a)는 실리콘 산화물을 식각하는 공정에서 상기 제1 스페이서(118a)보다 낮은 식각율을 가질 수 있다. 즉, 상기 제2 스페이서(119a)는 상기 제1 스페이서(118a)보다 실리콘 산화물에 대한 식각 선택비가 높을 수 있다.
예시적인 실시예에서, 상기 제2 스페이서(119a)는 실리콘 질화물을 포함할 수 있다.
상기 게이트 구조물(132) 양 측의 기판에는 소스/드레인 영역으로 제공되는 불순물 영역(121)이 구비될 수 있다.
상기 제2 스페이서들(119a) 사이에는 제1 층간 절연막(122)이 구비될 수 있다.
상기 제1 층간 절연막(122) 및 게이트 구조물(132) 상에 제2 층간 절연막(134)이 구비될 수 있다. 상기 불순물 영역(121)과 전기적으로 연결되는 배선 구조물들(138, 140)이 구비될 수 있다. 상기 배선 구조물은 상기 제1 및 제2 층간 절연막(122, 134)을 관통하여 상기 불순물 영역(121)과 접촉하는 콘택 플러그(138) 및 상기 콘택 플러그(138) 상부면과 접촉하는 도전 패턴(140)을 포함할 수 있다.
예시적인 실시예로, 상기 콘택 플러그(138)는 셀프 얼라인 콘택 구조를 가질 수 있다. 즉, 상기 콘택 플러그(138)의 측벽은 상기 제2 스페이서와 접촉할 수 있다. 상기 제2 스페이서(119a)는 상기 제1 스페이서(118a)보다 실리콘 산화물에 대한 식각 선택비가 높기 때문에, 상기 콘택 플러그(138)의 형성 시에 상기 스페이서 구조물 및 게이트 구조물(132)의 손상이 감소될 수 있다.
도 11 및 도 12는 도 10에 도시된 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 11을 참조하면, 먼저 도 2 및 3을 참조로 설명한 것과 동일한 공정을 수행한다. 따라서, 상기 더미 게이트 구조물(112) 측벽 상에 제1 스페이서막(118)을 형성한다. 상기 제1 스페이서막(118)은 붕소 분자 및 탄소 분자 중 적어도 하나가 이온 주입된 실리콘 질화물을 포함한다.
이 후, 상기 제1 스페이서막(118) 상에 제2 스페이서막(119)을 형성한다. 상기 제2 스페이서막(119)은 상기 제1 스페이서막(118)보다 얇은 두께로 형성할 수 있다. 예시적인 실시예에서, 상기 제2 스페이서막(119)은 원자층 적층 방법 또는 화학 기상 증착 방법으로 형성할 수 있다. 상기 제2 스페이서막(119)은 실리콘 산화물을 식각하는 공정에서 상기 제1 스페이서막(118)보다 낮은 식각율을 가질 수 있다. 즉, 상기 제2 스페이서막(119)은 상기 제1 스페이서막(118)보다 실리콘 산화물에 대한 식각 선택비가 높을 수 있다. 예시적인 실시예에서, 상기 제2 스페이서막(119)은 실리콘 질화물을 포함할 수 있다.
도 12를 참조하면, 상기 제2 스페이서막(119) 및 제1 스페이서막(118)을 이방성 식각하여, 상기 더미 게이트 구조물(112)의 측벽 상에 제1 스페이서(118a) 및 제2 스페이서(119a)를 포함하는 스페이서 구조물을 형성한다. 상기 스페이서 구조물 양 측의 기판(100)에 불순물을 주입하여 불순물 영역(121)을 형성한다.
이 후, 게이트 리플레이스 공정을 수행하여, 상기 더미 게이트 구조물(112)을 게이트 구조물(132)로 변환한다. 상기 게이트 리플레이스 공정은 도 6 내지 8을 참조로 설명한 것과 실질적으로 동일하다.
다시, 도 10을 참조하면, 상기 제1 층간 절연막(122) 및 상기 게이트 구조물(132) 상에 제2 층간 절연막(134)을 형성한다. 상기 제1 및 제2 층간 절연막(122, 134)을 식각하여 상기 불순물 영역(121)을 노출하는 콘택홀(136)을 형성하고, 상기 콘택홀(136) 내부에 콘택 플러그(138)를 형성한다.
상기 콘택홀(136)은 상기 스페이서 구조물에 의해 셀프 얼라인될 수 있다. 따라서, 상기 콘택홀(136) 측벽에 상기 스페이서 구조물이 노출될 수 있다. 상기 콘택홀(136) 측벽에 노출되는 제2 스페이서(119a)는 상기 제1 스페이서(118a)보다 실리콘 산화물에 대한 식각 선택비가 높다. 따라서, 상기 콘택홀(138)을 형성하는 공정에서 상기 스페이서 구조물 및 게이트 구조물(132)의 손상이 감소될 수 있다.
상기 콘택 플러그(138) 상에 도전 패턴(140)을 형성한다. 예를들어, 상기 도전 패턴(140)은 패드 전극, 도전 라인 등을 포함할 수 있다.
도 13은 예시적인 실시예들에 따른 반도체 소자를 나타내는 사시도이다.
도 13을 참조하면, 상기 반도체 소자는 기판(200) 상에 형성된 액티브 핀(201a), 게이트 구조물(236), 에피택시얼 패턴(220) 및 스페이서(214)를 포함할 수 있다. 또한, 상기 반도체 소자는 소자 분리막(202)이 더 포함될 수 있다.
상기 기판(200)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 반도체 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(200)은 실리콘-온-인슐레이터(Silicon On Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium On Insulator: GOI) 기판일 수 있다.
상기 액티브 핀(201a)은 제1 방향으로 연장되는 형상의 제1 패턴과, 상기 제1 패턴 상부 표면으로부터 돌출되는 제2 패턴을 포함할 수 있다. 상기 액티브 핀(201a)은 상기 기판(200)과 동일한 물질을 포함할 수 있다. 상기 액티브 핀(201a)은 복수개가 구비되어 상기 제1 방향과 수직한 제2 방향으로 배치될 수 있다. 상기 액티브 핀(201a)에서, 상기 소자 분리막(104)에 의해 측벽이 커버되지 않는 부위는 실질적인 액티브 영역으로 제공될 수 있다. 상기 액티브 핀(201a)에서 상기 제2 패턴들의 제1 방향의 사이에는 리세스부(218)가 형성되어 있다.
상기 소자 분리막(202)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
상기 게이트 구조물(236)은 상기 액티브 핀(201a)의 표면을 둘러싸면서 상기 제2 방향으로 연장될 수 있다. 상기 게이트 구조물(236)은 상기 제1 방향을 따라 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물(236)은 상기 액티브 핀(201a) 및 소자 분리막(202) 상에 순차적으로 적층된 게이트 절연막 (230), 게이트 전극(232) 및 하드 마스크(234)를 포함할 수 있다.
상기 게이트 전극(232)은 예를들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 금속 또는 이들의 금속 질화물을 포함할 수 있다.
상기 게이트 절연막(230)은 예를들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 금속 산화물을 포함할 수 있다. 상기 게이트 절연막(230)은 상기 게이트 전극(232)의 측벽 및 저면을 둘러싸는 형상을 가질 수 있다.
상기 하드 마스크(234)는 예를 들어 실리콘 질화물과 같은 질화물을 포함할 수 있다.
예시적인 실시예에서, 상기 액티브 핀(201a)과 상기 게이트 구조물(236)의 계면에 계면막 패턴(도시안됨)이 더 포함될 수 있다. 상기 계면막 패턴은 예를들어 실리콘 산화물을 포함할 수 있다.
상기 스페이서(214a)는 상기 게이트 구조물(236)의 측벽에 구비된다. 따라서, 상기 게이트 구조물의 측벽은 상기 스페이서(214a)에 의해 둘러싸여 있을 수 있다. 상기 스페이서(214a)는 도 1을 참조로 설명한 스페이서와 실질적으로 동일할 수 있다.
구체적으로, 상기 스페이서(214a)는 붕소 분자 및 탄소 분자 중 적어도 하나가 이온주입된 실리콘 질화물을 포함할 수 있다. 상기 스페이서(214a)는 실리콘 질화물보다 낮은 유전율을 가질 수 있다. 예시적인 실시예에서, 상기 스페이서(214a)는 유전율이 4 내지 6일 수 있다. 상기 스페이서(214a)는 10Å 내지 500Å의 두께를 가질 수 있다.
예시적인 실시예에서, 상기 게이트 구조물(236)과 스페이서(214a) 사이에 오프셋 스페이서(도시안됨)가 더 구비될 수도 있다. 상기 오프셋 스페이서는 상기 스페이서(214a)보다 얇은 두께를 가질 수 있다. 예를들어, 상기 오프셋 스페이서는 실리콘 산화물을 포함할 수 있다.
상기 게이트 구조물(236) 및 스페이서(214a)는 상기 액티브 핀(201a)의 제2 패턴 상에 형성될 수 있다. 또한, 상기 리세스부(218)는 상기 스페이서(214a) 사이에 위치할 수 있다.
상기 리세스부(218) 내부에는 에피택시얼 패턴(220)이 구비될 수 있다. 상기 에피택시얼 패턴(220)은 상기 제2 방향으로 돌출되는 형상을 가질 수 있다. 따라서, 상기 에피택시얼 패턴(220)은 상기 제2 방향으로 절단한 단면에서 볼 때, 오각형 혹은 육각형 형상을 가질 수 있다.
예시적인 실시예에 있어서, 복수의 상기 에피택시얼 패턴들(220)은 각각 상기 제2 방향으로 돌출되는 부위가 서로 접촉되어 상기 제2 방향으로 연결된 형상을 가질 수도 있다.
상기 에피택시얼 패턴(220) 내에는 불순물이 도핑되어 있으며, 핀 펫의 소스/드레인 영역으로 제공될 수 있다.
상기 에피택시얼 패턴(220)은 실리콘 또는 실리콘 게르마늄을 포함할 수 있다. 상기 에피택시얼 패턴(220) 상에는 금속 실리사이드 패턴(도시안됨)이 구비될 수도 있다.
도시하지 않았지만, 상기 게이트 구조물(236) 사이에 제1 층간 절연막이 구비될 수 있다. 또한, 상기 게이트 구조물(236) 및 제1 층간 절연막 상에 제2 층간 절연막이 구비될 수 있다. 상기 제1 및 제2 층간 절연막을 관통하여 상기 에피택시얼 패턴(220)의 소스/드레인 영역과 전기적으로 연결되는 배선 구조물이 더 포함될 수 있다. 예시적인 실시예에서, 상기 배선 구조물은 상기 스페이서의 측벽과 접촉하는 형상을 갖는 셀프 얼라인된 콘택 플러그를 포함할 수 있다.
도 14 내지 도 22는 도 13에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도들 및 사시도들이다.
구체적으로, 도 14 내지 16, 도 18, 도 20 내지 도 22는 도 13의 I-I'선을 따라 절단한 단면도들이다. 도 17 및 도 19는 각각 도 16 및 18에 대응하는 사시도들이다.
도 14를 참조하면, 기판(200) 상부를 부분적으로 식각하여 제1 방향으로 연장되는 트렌치들(도시안됨)을 형성하고, 상기 트렌치들 하부를 채우는 소자 분리막(도시안됨)을 형성한다. 상기 기판(200) 상에 더미 게이트 구조물들(212)을 형성한다.
상기 트렌치 형성 이전에, 이온 주입 공정을 통해 기판(200)에 불순물을 주입하여 웰(well) 영역(도시되지 않음)을 형성할 수 있다.
상기 소자 분리막이 형성됨에 따라, 기판(200)에는 상기 제1 방향으로 연장되는 예비 액티브 핀(201)이 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 예비 액티브 핀(201)은 상기 제1 방향과 수직한 제2 방향을 따라 복수 개로 형성될 수 있다.
상기 더미 게이트 구조물들(212)은 기판(100)의 예비 액티브 핀들(201) 및 소자 분리막 상에 더미 게이트 절연막, 더미 게이트 전극막 및 하드 마스크막을 순차적으로 형성하고, 포토레지스트 패턴(도시안됨)을 사용하는 사진 식각 공정을 통해 상기 하드 마스크막을 패터닝하여 제1 하드 마스크(210)를 형성한 후, 이를 식각 마스크로 사용하여 상기 더미 게이트 전극막 및 상기 더미 게이트 절연막을 순차적으로 식각함으로써 형성될 수 있다. 이에 따라, 상기 더미 게이트 구조물들(212)은 순차적으로 적층된 더미 게이트 절연막(206), 더미 게이트 전극(208) 및 제1 하드 마스크(210)를 포함할 수 있다.
상기 더미 게이트 구조물(212)은 도 2를 참조로 설명한 것과 동일한 적층 구조를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 더미 게이트 구조물들(212)은 기판(100)의 예비 액티브 핀들(201)및 소자 분리막 상에 상기 제2 방향으로 연장되도록 형성될 수 있으며, 상기 제1 방향을 따라 일정한 간격으로 서로 이격되도록 복수 개로 형성될 수 있다.
도 15를 참조하면, 상기 더미 게이트 구조물들(212), 소자 분리막 및 예비 액티브 핀들(201) 표면 상에 컨포멀하게 질화물을 포함하는 예비 스페이서막을 형성한다. 상기 예비 스페이서막에 붕소 및 탄소 분자 중 적어도 하나를 이온 주입한다. 따라서, 상기 불순물 분자가 이온 주입된 실리콘 질화물을 포함하는 스페이서막(214)을 형성한다. 상기 불순물 분자를 이온 주입한 다음, 열처리 공정을 수행할 수 있다.
예시적인 실시예에서, 상기 예비 스페이서막을 형성하기 이 전에 오프셋 스페이서막(도시안됨)을 더 형성할 수도 있다. 상기 오프셋 스페이서막은 실리콘 산화물을 포함할 수 있다. 상기 오프셋 스페이서막은 CVD, ALD 또는 열산화 공정을 통해 형성할 수 있다.
상기 예비 스페이서막은 도 3을 참조로 설명한 것과 실질적으로 동일한 공정을 통해 형성할 수 있다. 또한, 상기 예비 스페이서막에 붕소 및 탄소 분자 중 적어도 하나를 이온 주입하는 공정은 도 4를 참조로 설명한 것과 실질적으로 동일할 수 있다.
따라서, 실리콘 질화물보다 낮은 유전율을 갖는 스페이서막(214)을 형성할 수 있다. 상기 스페이서막(214)은 도핑되는 불순물 분자에 따라, 실리콘 탄 질화물(SiCN), 실리콘 붕 질화물(SiBN) 및 실리콘 탄붕질화물(SiCBN) 중 적어도 하나의 물질로 형성될 수 있다.
도 16 및 도 17을 참조하면, 상기 스페이서막(214)을 이방성으로 식각하여 상기 더미 게이트 구조물(212)의 측벽 상에 스페이서(214a)를 각각 형성한다.
예시적인 실시예에서, 상기 더미 게이트 구조물(212)을 실재 게이트 구조물로 사용할 수 있다. 이 경우, 상기 더미 게이트 구조물(212) 양 측의 기판에 불순물 영역을 형성함으로써, 핀 전계효과 트랜지스터가 형성될 수 있다. 또한, 후속 공정들은 진행하지 않을 수 있다.
도 18 및 도 19를 참조하면, 상기 더미 게이트 구조물(212) 및 상기 스페이서(214a)를 식각 마스크로 사용하여 상기 예비 액티브 핀(201)을 이방성 식각하여 액티브 핀(201a)을 형성한다. 또한, 상기 이방성 식각에 의해 상기 액티브 핀(201a)에는 리세스부(218)가 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 스페이서(214a) 및 리세스부(218)를 형성하기 위한 이방성 식각 공정은 인-시튜로 수행될 수 있다.
도 20을 참조하면, 상기 리세스부(218)를 채우는 에피택시얼 패턴(220)을 형성한다. 예시적인 실시예들에 있어서, 상기 제2 방향으로 나란하게 배치되는 복수의 에피택시얼 패턴들(220)은 상기 제2 방향으로 측벽이 서로 접촉될 수 있다.
구체적으로, 상기 리세스부(218) 저면에 위치하는 액티브 핀(201a)의 표면을 시드로 사용하여 선택적 에피택시얼 성장(selective epitaxial growth: SEG) 공정을 수행함으로써 상기 에피택시얼 패턴(220)을 형성할 수 있다.
상기 에피택시얼 패턴(220)은 수직 및 수평 방향으로 에피택시얼 성장하여 형성될 수 있다. 따라서, 상기 에피택시얼 패턴(220)은 상기 제2 방향으로 절단한 단면에서 볼 때, 육각형 또는 오각형 형상을 가질 수 있다. 또한, 상기 제2 방향으로 이웃하고 있는 에피택시얼 패턴(220)은 서로 접촉될 수 있다.
예시적인 실시예들에 있어서, 상기 에피택시얼 성장 공정을 수행할 때 인시튜로 불순물을 도핑할 수 있다. 따라서, 상기 에피택시얼 패턴(220)은 핀 전계효과 트랜지스터의 소스/드레인 영역으로 제공될 수 있다.
예시적인 실시예들에 있어서, 상기 에피택시얼 패턴(220)은 실리콘 게르마늄 또는 실리콘을 포함할 수 있다.
예시적인 실시예에서, 상기 에피택시얼 패턴(220)을 형성한 다음에, 소스/드레인 형성을 위한 불순물 이온 주입 공정 및 열처리 공정을 더 수행할 수 있다.
도 21을 참조하면, 상기 더미 게이트 구조물(212), 스페이서(214a), 에피택시얼 패턴(220) 및 소자 분리막을 덮는 제1 층간 절연막(222)을 형성한 후, 상기 더미 게이트 전극(208)의 상부면의 상부면이 노출될 때까지 상기 제1 층간 절연막(222)을 평탄화한다. 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch back) 공정을 포함할 수 있다.
상기 평탄화 공정에서, 상기 제1 하드 마스크(210)가 제거될 수 있다. 이와는 다른 예로, 상기 더미 게이트 전극(208) 상에 상기 제1 하드 마스크(210)가 일부 남아있을 수도 있다.
도 22를 참조하면, 상기 더미 게이트 구조물(212)을 게이트 구조물(236)로 변환시킨다.
구체적으로, 상기 더미 게이트 전극(208) 및 더미 게이트 절연막(206)을 등방성 식각 공정을 통해 제거하여 개구부를 형성한다. 상기 등방성 식각 공정은 습식 식각 공정을 포함할 수 있다.
상기 개구부 내부에 게이트 절연막(230), 게이트 전극(232) 및 하드 마스크(234)를 포함하는 게이트 구조물(236)을 형성한다.
상기 게이트 구조물(236)을 형성하는 공정은 도 8을 참조로 설명한 것과 실질적으로 동일할 수 있다.
이 후, 도시하지 않았지만, 상기 게이트 구조물(236)을 덮는 제2 층간 절연막을 형성하고, 상기 제1 및 제2 층간 절연막을 관통하여 상기 에피택시얼 패턴(220)의 소스/드레인 영역과 전기적으로 연결되는 배선 구조물을 형성할 수 있다.
상기 공정에 의해 도 13에 도시된 핀 전계효과 트랜지스터를 제조할 수 있다.
도 23은 예시적인 실시예들에 따른 반도체 소자를 나타내는 사시도이다.
도 23에 도시된 반도체 소자는 스페이서를 제외하고는 도 13에 도시된 반도체 소자와 실질적으로 동일하다.
도 23을 참조하면, 게이트 구조물(236) 측벽 상에 제1 및 제2 스페이서(214a, 216a)를 포함하는 스페이서 구조물이 구비된다.
상기 제1 스페이서(214a)는 상기 도 13에 도시된 스페이서와 동일한 물질을 포함할 수 있다. 즉, 상기 제1 스페이서(214a)는 붕소 분자 및 탄소 분자 중 적어도 하나가 이온 주입된 실리콘 질화물을 포함할 수 있다. 상기 제1 스페이서(214a)는 실리콘 질화물보다 낮은 유전율을 가질 수 있다.
상기 제2 스페이서(216a)는 상기 제1 스페이서(214a) 측벽 상에 구비될 수 있다. 상기 제2 스페이서(216a)는 상기 제1 스페이서(214a)보다 얇은 두께를 가질 수 있다. 상기 제2 스페이서(216a)는 실리콘 산화물을 식각하는 공정에서 상기 제1 스페이서(214a)보다 낮은 식각율을 가질 수 있다. 즉, 상기 제2 스페이서(216a)는 상기 제1 스페이서(214a)보다 실리콘 산화물에 대한 식각 선택비가 높을 수 있다. 또한, 상기 제2 스페이서(216a)는 실리콘을 식각하는 공정에서 상기 제1 스페이서(214a)보다 낮은 식각율을 가질 수 있다.
예시적인 실시예에서, 상기 제2 스페이서(216a)는 실리콘 질화물을 포함할 수 있다.
도 24는 도 23에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 24를 참조하면, 먼저 도 14 및 15를 참조로 설명한 것과 동일한 공정을 수행한다. 따라서, 더미 게이트 구조물(212) 측벽 상에 제1 스페이서막(214)을 형성한다. 상기 제1 스페이서막(214)은 붕소 분자 및 탄소 분자 중 적어도 하나가 이온 주입된 실리콘 질화물을 포함한다.
이 후, 상기 제1 스페이서막(214) 상에 제2 스페이서막(216)을 형성한다. 상기 제2 스페이서막(216)은 상기 제1 스페이서막(214)보다 얇은 두께로 형성할 수 있다. 예시적인 실시예에서, 상기 제2 스페이서막(216)은 원자층 적층 방법 또는 화학 기상 증착 방법으로 형성할 수 있다. 상기 제2 스페이서막(216)은 실리콘 산화물 및 실리콘을 식각하는 공정에서 상기 제1 스페이서막(214)보다 낮은 식각율을 가질 수 있다. 즉, 상기 제2 스페이서막(216)은 상기 제1 스페이서막(214)보다 실리콘 산화물에 대한 식각 선택비가 높을 수 있다. 예시적인 실시예에서, 상기 제2 스페이서막(216)은 실리콘 질화물을 포함할 수 있다.
계속하여, 상기 제2 스페이서막(216) 및 제1 스페이서막(214)을 이방성 식각하여, 상기 더미 게이트 구조물(212)의 측벽 상에 스페이서 구조물을 형성한다. 상기 스페이서 구조물은 제1 스페이서(도 23, 214a) 및 제2 스페이서(도 23, 216a)를 포함할 수 있다.
이 후, 도 18 내지 22를 참조로 설명한 공정을 수행하여 도 23에 도시된 반도체 소자를 제조한다. 상기 제2 스페이서(216a)는 리세스부(218)를 형성하기 위하여 기판(200)을 식각하는 공정에서 상기 제1 스페이서(214a)보다 낮은 식각율을 가질 수 있다. 따라서, 상기 리세스부(218)를 형성하기 위한 식각 공정에서 상기 제1 및 제2 스페이서(214a, 216a)의 손상이 감소될 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는 게이트 구조물의 측벽에 스페이서를 포함하는 트랜지스터를 포함할 수 있다. 상기 반도체 소자는 메모리 소자, 로직 소자 등을 포함할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200 : 기판 104, 202 : 소자 분리막
106, 206 : 더미 게이트 절연막
108, 208 : 더미 게이트 전극
110, 210 : 제1 하드 마스크 112, 212 : 더미 게이트 구조물
116 : 예비 스페이서막 118, 214 : 스페이서막
118a, 214a : 스페이서 119, 216 : 제2 스페이서막
119a, 216a : 제2 스페이서 121 : 불순물 영역
122, 222 : 제1 층간 절연막 124 : 개구부
126 : 게이트 절연막 128 : 게이트 전극
130 : 하드 마스크 132 : 게이트 구조물
138 : 콘택 플러그 134 : 제2 층간 절연막
140 : 도전 패턴 201a : 액티브 핀
201 : 예비 액티브 핀 218 : 리세스부
220 : 에피택시얼 패턴

Claims (10)

  1. 기판 상에 게이트 절연막, 게이트 전극 및 하드 마스크가 적층된 제1 게이트 구조물을 형성하고;
    상기 제1 게이트 구조물 측벽 및 기판 상에 실리콘 질화물을 포함하는 예비 스페이서막을 형성하고;
    상기 예비 스페이서막에 분자를 이온 주입하여 상기 예비 스페이서막보다 낮은 유전율을 갖는 스페이서막을 형성하고;
    상기 스페이서막을 이방성 식각하여 상기 제1 게이트 구조물 측벽에 스페이서를 형성하고;
    상기 제1 게이트 구조물 양 측의 기판에 불순물 영역을 형성하는 것을 포함하고,
    상기 예비 스페이서막에 분자를 이온 주입하는 공정에서, 상기 분자는 탄소와 수소의 화합물 또는 붕소와 수소의 화합물을 포함하는 반도체 소자 제조 방법.
  2. 삭제
  3. 제1항에 있어서, 상기 분자의 질량은 20AMU 내지 1000AMU이고, 상기 분자의 도즈량은 5E13/cm2 내지 1E16/cm2 인 반도체 소자 제조 방법.
  4. 제1항에 있어서, 상기 분자의 이온 주입을 수행한 다음, 상기 스페이서막을 열처리 하는 것을 더 포함하는 반도체 소자 제조 방법.
  5. 제1항에 있어서, 상기 분자의 이온 주입 공정에서, 분자가 주입되는 깊이는 상기 예비 스페이서막의 두께보다 작거나 같은 반도체 소자 제조 방법.
  6. 제1항에 있어서, 상기 스페이서막 상에 상부 스페이서막을 형성하는 것을 더 포함하는 반도체 소자 제조 방법.
  7. 제1항에 있어서, 상기 스페이서를 형성한 이 후에,
    상기 스페이서 사이를 채우는 층간 절연막을 형성하고;
    상기 제1 게이트 구조물을 제거하여 개구부를 형성하고; 그리고,
    상기 개구부 내부에, 금속을 포함하는 게이트 전극, 상기 게이트 전극의 측벽 및 저면에 형성되는 게이트 절연막 및 상기 게이트 전극 상에 하드 마스크를 포함하는 제2 게이트 구조물을 형성하는 것을 더 포함하는 반도체 소자 제조 방법.
  8. 제1항에 있어서, 상기 예비 스페이서막은 원자층 적층 공정 또는 화학 기상 증착 공정을 통해 형성하는 반도체 소자 제조 방법.
  9. 기판 상에 더미 게이트 구조물을 형성하고;
    상기 더미 게이트 구조물 측벽 및 기판 상에 실리콘 질화물을 포함하는 예비 스페이서막을 형성하고;
    상기 예비 스페이서막에 불순물 분자를 이온 주입하여 상기 예비 스페이서막보다 낮은 유전율을 갖는 스페이서막을 형성하고;
    상기 스페이서막을 이방성 식각하여 상기 더미 게이트 구조물 측벽에 스페이서를 형성하고;
    상기 스페이서 양 측의 기판을 식각하여 리세스부를 형성하고;
    상기 리세스부 내에 불순물 영역을 포함하는 에피택시얼 패턴을 형성하고;
    상기 더미 게이트 구조물을 게이트 절연막, 금속을 포함하는 게이트 전극 및 하드 마스크를 포함하는 게이트 구조물로 대체하는 것을 포함하는 반도체 소자 제조 방법.
  10. 제9항에 있어서, 상기 분자의 주입 공정에서 상기 분자는 탄소와 수소의 화합물 또는 붕소와 수소의 화합물을 포함하는 반도체 소자 제조 방법.
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