KR20090008568A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로서, 반도체 기판상에 형성된 게이트 전극의 측벽에 TEOS막으로 이루어지는 제 1 스페이서와 제 1 질화막으로 이루어지는 제 2 스페이서를 형성시키는 단계와, 제 1 및 제 2 스페이서와 게이트 전극을 마스크로 하여 반도체 기판상에 소오스/드레인 영역을 형성시키는 단계와, 제 2 스페이서를 제거하는 단계와, 제 2 스페이서가 제거된 기판 결과물의 전면에 제 2 질화막을 증착시키는 단계와, 제 2 질화막에 압축응력이 생기도록 이온을 주입시키는 단계와, 제 2 질화막을 식각하여 제 1 스페이서의 측벽에 베리어 질화막을 형성시키는 단계를 포함한다. 따라서, 본 발명은 게이트 전극의 측벽에 형성된 TEOS막의 스페이서를 난살리사이드 공정 및 살리사이드 공정의 식각으로부터 보호하기 위하여 형성되는 베리어 질화막이 이온주입공정에 의하여 압축응력(compressive stress)을 가지게 됨으로써 모빌 이온(mobile ion)의 이동을 억제하고, 이로 인해 플래쉬 메모리 소자에서 전하 손실과 전하 이득에 대한 영향을 최소화하여 리텐션(retention) 특성을 향상시키는 효과를 가지고 있다.
스페이서, 베리어 질화막, 난살리사이드, 살리사이드, 이온주입

Description

반도체 소자의 제조방법{METHOD FOR FABRICATING A SEMICONDUCTOR DEVICE}
본 발명은 모빌 이온(mobile ion)의 이동을 제한하여 전하 손실 및 전하 이득을 최소화하여 리텐션(retention) 특성을 향상시키기 위한 반도체 소자의 제조방법에 관한 것이다.
종래의 반도체 소자 제조공정을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1a 내지 도 1f는 종래의 기술에 따른 반도체 소자의 제조공정을 순서적으로 나타낸 단면도로서, 노아(Nor)형 플래쉬 메모리를 제조하는 공정이다.
도 1a에 도시된 바와 같이, 반도체 기판(11)에 STI(Shallow Trench Isolation) 구조의 소자 분리막(12)을 형성한 다음, 소자 분리막(12)에 의해 한정되는 활성영역에 게이트 절연막(13)과, 제 1 폴리실리콘층(14a), 절연막(14b), 제 2 폴리실리콘층(14c)으로 이루어지는 게이트 전극(14)을 형성한다. 그리고 나서, 게이트 전극(14)을 마스크로 하여 LDD(Lightly Doped Drain) 영역(15)을 형성한다.
도 1b에 도시된 바와 같이, LDD 영역(15)이 형성된 기판의 결과물에 TEOS(tetraethly orthosilicate, 이하 "TEOS"라 함)막(16a)과 제 1 질화막(17a)을 차례로 증착한다.
도 1c에 도시된 바와 같이, 제 1 질화막(17a)과 TEOS막(16a)을 반응성 이온 식각(reactive ion etch, "RIE"라고도 함)에 의하여 게이트 절연막(13)과 게이트 전극(14)의 측면에 TEOS막(16a)으로 이루어지는 제 1 스페이서(16)와 제 1 질화막(17a)으로 이루어지는 제 2 스페이서(17)를 형성한다. 그런 다음 제 1 및 제 2 스페이서(16,17) 및 게이트 전극(14)을 마스크로 이용하여 반도체 기판(11)의 전면에 소소스/드레인용 불순물을 주입하여 게이트 전극(14) 양측의 반도체 기판(11) 표면 내에 LDD 영역(15)과 연결되는 소오스/드레인 영역(18)을 형성한다.
도 1d에 도시된 바와 같이, 기판 결과물상에 층간절연막으로 갭 필(gap fill)시 보이드(boid)의 발생을 억제하기 위하여 제 2 스페이서(17)를 제거한다.
도 1e에 도시된 바와 같이, 제 2 스페이서(17)의 제거로 인해 후속공정에서 난살리사이드(non salicide) 공정과 살리사이드(salicide) 공정에서의 습식 식각에 의한 언더 컷(under cut)을 제거하기 위하여 기판 결과물에 제 2 질화막(19a)을 LP-CVD(low pressure chemical vapor deposition)를 이용하여 성장시킨다.
도 1f에 도시된 바와 같이, 질화막(19a)의 선택적 식각에 의하여 제 1 스페이서(16)의 측벽에 베리어 질화막(19)을 형성한다.
상기한 바와 같이 종래 기술에 의한 반도체 소자의 제조방법은, 층간 절연막 의 형성시 보이드(boid) 발생을 억제함과 아울러 마진 확보를 위하여 질화막으로 이루어지는 제 2 스페이서를 제거하는 구조를 가짐으로써 리텐션(retention) 특성이 나빠지게 되고, 특히 전하 손실과 전하 이득의 원인이 될 수 있다. 즉, LP-CVD를 이용하여 만들어지는 베리어 질화막은 신장성(tensile)을 가지게 되며, 이러한 신장성의 특성은 내측에 위치하는 TEOS막으로 이루어지는 제 1 스페이서에 동일하게 작용하여 TEOS막의 제 1 스페이서 또한 신장성을 가지게 되며, 이러한 TEOS 영역은 신장성으로 인해 기존에 비하여 격자의 간격이 넓어지게 되고, 넓어지게 된 격자 사이로 전하 손실과 전하 이득의 원인인 모빌 이온(mobile ion)의 이동을 쉽게 함으로써 리텐션 특성을 악화시키는 문제점을 가지고 있었다.
본 발명은 게이트 전극의 측벽에 형성된 TEOS막으로 이루어진 스페이서를 난살리사이드 공정 및 살리사이드 공정의 식각으로부터 보호하기 위하여 형성되는 베리어 질화막이 모빌 이온(mobile ion)의 이동을 억제함으로써 플래쉬 메모리 소자에서의 전하 손실과 전하 이득에 대한 영향을 최소화하여 리텐션(retention) 특성을 향상시킨다.
본 발명의 반도체 소자의 제조방법은 반도체 소자의 제조방법에 있어서, 반도체 기판상에 형성된 게이트 전극의 측벽에 TEOS막으로 이루어지는 제 1 스페이서와 제 1 질화막으로 이루어지는 제 2 스페이서를 형성시키는 단계와, 제 1 및 제 2 스페이서와 게이트 전극을 마스크로 하여 반도체 기판상에 소오스/드레인 영역을 형성시키는 단계와, 제 2 스페이서를 제거하는 단계와, 제 2 스페이서가 제거된 기 판 결과물의 전면에 제 2 질화막을 증착시키는 단계와, 제 2 질화막에 압축응력이 생기도록 이온을 주입시키는 단계와, 제 2 질화막을 식각하여 제 1 스페이서의 측벽에 베리어 질화막을 형성시키는 단계를 포함하는 것을 특징으로 한다.
본 발명은 게이트 전극의 측벽에 형성된 TEOS막의 스페이서를 난살리사이드 공정 및 살리사이드 공정의 식각으로부터 보호하기 위하여 형성되는 베리어 질화막이 이온주입공정에 의하여 압축응력(compressive stress)을 가지게 됨으로써 모빌 이온(mobile ion)의 이동을 억제하고, 이로 인해 플래쉬 메모리 소자에서 전하 손실과 전하 이득에 대한 영향을 최소화하여 리텐션(retention) 특성을 향상시킬 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하기로 한다. 아울러 본 발명을 설명함에 있어서, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
본 발명은 베리어 질화막이 이온주입공정에 의하여 압축응력(compressive stress)을 가지도록 하여 모빌 이온(mobile ion)의 이동을 억제하는 반도체 소자의 제조방법으로서, 이로 인해 플래쉬 메모리 소자에서 전하 손실과 전하 이득에 대한 영향을 최소화하도록 한다.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 제조방법을 순서적으로 도시한 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(101)상에 형성된 STI(shallow trench isolation) 구조의 소자 분리막(102)에 의해 한정되는 활성영역에 게이트 절연막(103) 및 게이트 전극(104), 그리고, LDD(lightly doped drain, 이하 "LDD"라 함) 영역(105)을 형성한다.
소자 분리막(102)은 반도체 기판(101)상에 패드 절연막(미도시)을 형성하고, 소자분리 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 패드 절연막 및 소정 두께의 반도체 기판(101)을 식각하여 트렌치(trench)를 형성한 다음, 트렌치를 산화막으로 매립하고, 패드 절연막을 제거함으로써 형성된다.
소자 분리막(102)이 형성되면, 게이트 절연막(103)과 게이트 전극(104)을 형성기 위하여 반도체 기판(101)상에 게이트 절연막(103)과, 게이트 전극(104)을 이루는 제 1 폴리실리콘층(104a), 절연막(104b), 제 2 폴리실리콘층(104b)을 순차적으로 적층 형성한 다음, 이들의 전면에 포토레지스트(photo resist)를 코팅하고, 노광, 현상 등의 포토리소그래피 공정을 실시하여 게이트 전극(104)을 정의하는 포토레지스트 패턴(미도시)을 형성한 후, 포토레지스트 패턴을 마스크(mask)로 하여 식각 공정에 의해 반도체 기판(101)상에 게이트 절연막(103)을 사이에 두고 게이트 전극(104)을 형성한다. 그리고 나서, 게이트 전극(104)을 마스크로 하여 LDD 영역(105)을 형성한다.
한편, 본 발명에 따른 반도체 소자 제조방법은 본 실시예에서 플래쉬 메모리 소자에 적용됨을 나타내었으나, 반드시 이에 한하지 않으며, 플래쉬 메모리 소자인 경우 게이트 전극(104)에서 제 1 폴리실리콘층(104a)은 전자가 실제로 저장되고 지워지는 플로우팅 게이트(floating gate)이고, 제 2 폴리실리콘층(104c)은 콘트롤 게이트(control gate)이다.
도 2b에 도시된 바와 같이, LDD 영역(105)이 형성된 기판 결과물에 TEOS(tetraethly orthosilicate, 이하 "TEOS"라 함)막(106a)과 제 1 질화막(107a)을 차례로 증착한다.
도 2c에 도시된 바와 같이, 제 1 질화막(107a)과 TEOS막(106a)을 반응성 이온 식각(reactive ion etch, RIE)에 의하여 게이트 절연막(103)과 게이트 전극(104)의 측면에 TEOS막(106a)으로 이루어지는 제 1 스페이서(106)와 제 1 질화막(107a)으로 이루어지는 제 2 스페이서(107)를 형성한다. 그런 다음 제 1 및 제 2 스페이서(106,107) 및 게이트 전극(104)을 마스크로 사용하여 반도체 기판(101)의 전면에 소오스/드레인용 불순물을 주입하여 게이트 전극(104) 양측의 반도체 기판(101) 표면 내에 LDD 영역(105)과 연결되는 소오스/드레인 영역(108)을 형성한다.
도 2d에 도시된 바와 같이, 후속공정에서 층간절연막으로 갭 필(gap fill)시 보이드(boid)가 발생하는 것을 방지함과 아울러 마진(margin)의 확보를 위하여 제 2 스페이서(107)를 제거한다.
도 2e에 도시된 바와 같이, 제 2 스페이서(107)의 제거로 인해 난살리사이 드(non salicide) 공정과 살리사이드(salicide) 공정에서의 습식 식각에 의한 언더 컷(under cut)에 의한 TEOS막의 제 1 스페이서(106)가 제거되는 것을 방지하기 위하여 기판 결과물에 제 2 질화막(109a)을 LP-CVD(low pressure chemical vapor deposition)를 이용하여 성장시킨다.
도 2f에 도시된 바와 같이, 제 2 질화막(109a)에 압축응력(compressive stress)이 생기도록 이온을 주입시킨다.
이 때, 제 2 질화막(109a)에 주입되는 이온은 제 2 질화막(109a)이 압축 특성을 가지도록 하는 모든 도펀트(dopant)들이 사용되며, 바람직하게는 4가 원소의 이온을 주입하게 되며, 더욱 바람직하게는 게르마늄(Ge)이 사용된다.
제 1 스페이서(106)의 측벽에 위치하는 제 2 질화막(109a)에 이온주입을 용이하게 진행하기 위하여 반도체 기판(101) 전면에 수직한 가상선으로부터 5° ∼ 10°의 범위 내에서 틸트(tilt)시켜서 주입하며, 이 때, 1×1014∼1×1016의 게르마늄(Ge) 이온을 5∼10KeV의 에너지로 제 2 질화막(109a)에 주입함이 바람직하다.
그리고, 제 2 질화막(109a)을 식각하여 제 1 스페이서(106)의 측벽에 베리어질화막(109; 도 2h에 도시)을 형성시키는데, 이러한 베리어 질화막(109; 도 2h에 도시)의 형성은 난살리사이드(non salicide) 공정을 이용하여 진행함으로써 공정의 단순화를 가져오도록 한다.
즉, 도 2g에 도시된 바와 같이, 제 2 질화막(109a)상에 산화막(110)을 형성시킨 다음, 산화막(110)상에 포토레지스트(photo resist)를 코팅하고, 노광, 현상 등의 포토리소그래피 공정을 실시함으로써 살리사이드 영역을 정의하는 포토레지스트 패턴(PR)을 산화막(110)상의 난살리사이드((non-salicide) 영역에 형성시킨다.
그런 다음, 포토레지스트 패턴을 마스크로 하여 게이트 전극(104) 및 제 1 스페이서(106)를 포함하는 살리사이드 영역에 위치하는 산화막(110)과 제 2 질화막(109a)을 습식 식각한다.
도 2h에 도시된 바와 같이, 제 2 질화막(109a)이 산화막(110)과 함께 습식 식각에 의해 제거됨으로써 제 1 스페이서(106)의 측벽에 베리어 질화막(109)을 형성하며, 이러한 베리어 질화막(109)에 의해 난살리사이드 공정에서의 습식 식각은 물론 살리사이드 공정에서의 습식 식각시 TEOS막으로 이루어진 제 1 스페이서(106)가 제거되는 것을 방지한다.
이와 같은 본 발명의 바람직한 실시예에 따라 게이트 전극(104)의 측벽에 형성된 TEOS막의 스페이서(106)를 난살리사이드 공정 및 살리사이드 공정의 식각으로부터 보호하기 위하여 형성되는 베리어 질화막(109)이 이온주입공정에 의하여 압축응력(compressive stress)을 가지게 됨으로써 모빌 이온(mobile ion)의 이동을 최대한 억제하게 된다. 따라서, 압축응력을 가지게 되는 베리어 질화막(109)으로 인하여 플래쉬 메모리 소자의 경우 전하 손실과 전하 이득에 대한 영향을 최소화하여 리텐션(retention) 특성을 향상시키게 된다.
이상에서와 같이, 본 발명의 상세한 설명에서 구체적인 실시예에 관해 설명하였으나, 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하며, 이러한 변형된 실시예들은 본 발명의 특허청구범위에 기재된 기술사상에 포 함된다할 것이다.
도 1a 내지 도 1f는 종래의 기술에 따른 반도체 소자의 제조방법을 순서적으로 도시한 단면도이고,
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 제조방법을 순서적으로 도시한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 102 : 소자 분리막
103 : 게이트 절연막 104 : 게이트 전극
104a : 제 1 폴리실리콘층 104b : 절연막
104c : 제 2 폴리실리콘층 105 : LDD 영역
106 : 제 1 스페이서 106a : TEOS막
107 : 제 2 스페이서 107a : 제 1 질화막
108 : 소오스/드레인 영역 109 : 베리어 질화막
109a : 제 2 질화막 110 : 산화막

Claims (5)

  1. 반도체 소자의 제조방법에 있어서,
    반도체 기판상에 형성된 게이트 전극의 측벽에 TEOS막으로 이루어지는 제 1 스페이서와 제 1 질화막으로 이루어지는 제 2 스페이서를 형성시키는 단계와,
    상기 제 1 및 제 2 스페이서와 상기 게이트 전극을 마스크로 하여 상기 반도체 기판상에 소오스/드레인 영역을 형성시키는 단계와,
    상기 제 2 스페이서를 제거하는 단계와,
    상기 제 2 스페이서가 제거된 기판 결과물의 전면에 제 2 질화막을 증착시키는 단계와,
    상기 제 2 질화막에 압축응력이 생기도록 이온을 주입시키는 단계와,
    상기 제 2 질화막을 식각하여 상기 제 1 스페이서의 측벽에 베리어 질화막을 형성시키는 단계
    를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 이온을 주입시키는 단계는,
    4가 원소의 이온을 주입하는 것
    을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 이온을 주입시키는 단계는,
    이온을 5° ∼ 10°의 범위 내에서 틸트시켜서 주입하는 것
    을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 이온을 주입시키는 단계는,
    상기 제 2 질화막에 1×1014∼1×1016의 게르마늄(Ge) 이온을 5∼10KeV의 에너지로 주입시키는 것
    을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 제 2 질화막을 식각하는 단계는,
    상기 제 2 질화막상에 산화막을 형성시키는 단계와,
    상기 산화막상에서 난살리사이드(non salicide) 영역에 포토레지스트 패턴을 형성시키는 단계와,
    상기 포토레지스트 패턴을 마스크로 하여 살리사이드 영역에 존재하는 산화막과 함께 상기 질화막을 식각함으로써 베리어 질화막을 형성시키는 단계
    를 포함하는 반도체 소자의 제조방법.
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