KR100903277B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 소오스 및 드레인 확산층을 3중 층 구조로 형성하되, 게이트 전극 방향으로 신장되는 이들의 일측단부의 길이가 서로 다르도록 계단형 또는 물결형 구조로 형성하고, 타측단부는 소자 분리막과 접촉되도록 형성함으로써 단채널 효과를 감소시키면서 접합누설전류특성 및 게이트 전극 도핑효율특성을 동시에 확보할 수 있는 반도체 소자 및 그 제조방법을 개시한다.
반도체 소자, 소오스 확산층, 드레인 확산층, 희생 산화막, 단채널 효과, 접합누설전류
Description
도 1은 본 발명의 바람직한 실시예에 따른 반도체 소자의 단면도이다.
도 2 내지 도 9는 도 1에 도시된 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
12 : 반도체 기판 14 : 소자 분리막
16 : 게이트 전극 16a : 게이트 절연막
16b : 폴리실리콘층 20a : 얕은 확산층
20b : 중간 확산층 20c : 깊은 확산층
22 : 스페이서 22a : 산화막
22b : 질화막 24 : 희생 산화막
26 : 소오스 확산층 28 : 드레인 확산층
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 반도체 소자의 단채널 효과를 감소시키면서 접합누설전류특성 및 게이트 전극 도핑효율특성을 동시에 확보할 수 있는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자가 고집적화되어 게이트 전극의 길이가 마이크로미터(㎛)이하로 감소됨에 따라 소자의 단채널 효과(short channel effect)의 증가가 큰 문제로 대두되고 있다. 이러한 단채널 효과는 소오스/드레인(source/drain) 확산층의 채널영역으로의 측면 확산에 의해 유효채널길이(effective channel length)가 감소되어 발생한다. 특히 단채널 효과는 채널길이가 0.20㎛ 이하로 감소됨에 따라 더욱 커지고 있다. 심한 경우 유효채널길이가 거의 없어져 소오스에서 드레인으로 직접 전류가 흐르는 펀치 스루우(punch-through) 현상이 발생하며, 이에 따라 게이트 동작 특성이 저하되고 있는 실정이다.
이러한 단채널 효과를 감소시키기 위해서는 확산층의 측면 확산을 최대한 억제하여 유효채널길이를 크게해야 하며, 이를 위해서는 소오스/드레인 확산층의 깊이 감소가 필수적으로 요구된다. 그러나, 상기 소오스/드레인 확산층의 깊이 감소는 고집적 소자에서 접합누설전류(junction leakage current)의 증대를 유발시킨다. 특히, 금속샐리사이드 구조를 사용하고 있는 고속도의 로직소자에서는 금속샐리사이드의 비정상적 성장이나 금속확산 등이 수반되어 더욱 심각한 문제가 되고 있다. 그리고, 확산층의 깊이를 감소시키기 위하여 이온주입 깊이를 감소시키면 게이트 전극의 도핑효율이 떨어지는 현상이 유발되므로 역시 그 한계가 있다. 따라서 단채널 효과를 감소시키면서 접합누설전류특성 및 게이트 전극 도핑효율특성을 동시에 확보할 수 있도록 소오스/드레인 확산층 및 게이트 형성방법에 대한 개선이 요구되고 있다.
따라서, 본 발명은 상기에서 설명한 종래기술의 문제점을 해결하기 위해 안출된 것으로, 반도체 소자의 단채널 효과를 감소시키면서 접합누설전류특성 및 게이트 전극 도핑효율특성을 동시에 확보할 수 있는 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
본 발명의 일측면에 따르면 반도체 기판 상에 형성된 소자 분리막과, 상기 소자 분리막 사이에 형성된 게이트 전극과, 상기 게이트 전극의 양측으로 노출되는 상기 반도체 기판에 3중 층 구조로 형성된 소오스 및 드레인 확산층을 포함하는 반도체 소자를 제공한다.
본 발명의 다른 측면에 따르면 반도체 기판에 소자 분리막을 형성하는 단계와, 상기 소자 분리막 사이에 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 양측으로 노출되는 상기 반도체 기판에 얕은 확산층을 형성하는 단계와, 상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계와, 전체 구조 상부에 희생 산화막을 증착한 후 평탄화하여 상기 게이트 전극의 상부를 노출시키는 단계와, 습식식각공정을 실시하여 상기 반도체 기판을 기준으로 상기 희생 산화막의 증착부위 중 다른 부위에 비하여 상기 스페이서와 인접하게 증착된 부위가 두껍게 잔재되도록 하는 단계와, 상기 스페이서를 마스크로 이용한 이온주입공정을 실시하여 상기 얕은 확산층보다 깊게 중간 확산층 및 깊은 확산층을 형성하는 단계를 포함하는 반도체 소 자의 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 바람직한 실시예에 따른 반도체 소자를 설명하기 위하여 도시한 단면도이다.
도 1을 참조하면, 본 발명의 바람직한 실시예에 따른 반도체 소자는 활성영역과 소자분리영역을 정의하기 위한 소자 분리막(14)과, 소자 분리막(14) 사이의 활성영역에 형성된 게이트 전극(16)을 포함한다. 또한, 본 발명의 바람직한 실시예에 따른 반도체 소자는 소자 분리막(14)과 게이트 전극(16) 사이에 3중 층 구조로 형성된 소오스 및 드레인 확산층(26 및 28)을 포함한다. 또한, 본 발명의 바람직한 실시예에 따른 반도체 소자는 게이트 전극(16)의 양측벽에 형성된 스페이서(22)를 포함한다.
소오스 및 드레인 확산층(26 및 28)은 얕은 확산층(20a), 중간 확산층(20b) 및 깊은 확산층(20c)으로 이루어진 3중 층 구조로 형성되며, 일측단부가 게이트 전극(16) 방향으로 신장되고, 신장되는 방향(즉, 게이트 전극 방향)으로 증가하는 계단형 또는 물결형 구조로 형성된다. 즉, 소오스 및 드레인 확산층(26 및 28)은 깊은 확산층(20c), 중간 확산층(20b) 및 얕은 확산층(20a) 순으로 순차적으로 증가하 는 계단형 또는 물결형 구조로 형성된다. 또한, 소오스 및 드레인 확산층(26 및 28)의 타측단부는 소자 분리막(14)과 접촉된다.
한편, 얕은 확산층(20a)은 소오스 및 드레인 확산층(26 및 28)의 3중 층 중 가장 최상부에 위치되며, 가장 얕게 형성된다. 또한, 얕은 확산층(20a)은 일부가 스페이서(22)와 중첩(overlap)되며, 일측단부가 소오스 및 드레인 확산층(26 및 28)의 다른 층들(20b및 20c)의 일측단부에 비해 가장 게이트 전극(16)과 인접하게 형성된다. 중간 확산층(20b)은 얕은 확산층(20a)의 깊이에 비해 비교적 깊게 형성되며, 일부가 스페이서(22)와 중첩되지 않도록 형성된다. 즉, 중간 확산층(20b)은 일측단부가 스페이서(22)의 두께만큼 게이트 전극(16)과 이격되도록 형성된다. 깊은 확산층(20c)은 중간 확산층(20b)의 깊이와 동일하게 형성되거나, 더 깊게 형성된다.
도 1에 도시된 'A'와 같이, 소오스 및 드레인 확산층(26 및 28)의 가장 최상부에 위치되는 얕은 확산층(20a)을 다른 층들(20b 및 20c)에 비해 가장 얕게 형성하는 이유는 소자의 단채널 효과를 감소시키기 위함이다. 일반적으로, 게이트 전극(16)의 길이(L)가 감소됨에 따라 소오스 확산층(26)과 드레인 확산층(28) 사이의 간격, 즉 유효채널길이가 감소되어 단채널 효과가 발생한다. 따라서, 본 발명에서는 게이트 전극(16)과 가장 인접하게 형성된 얕은 확산층(20a)의 깊이를 최대한 얕게 형성하여 서로 대응되는 소오스 확산층(26)과 드레인 확산층(28)의 대응면적을 감소시킴으로써 소오스 확산층(26)과 드레인 확산층(28) 간에 발생하는 단채널 효과를 감소시킬 수 있다.
또한, 도 1에 도시된 'B'와 같이 소오스 및 드레인 확산층(26 및 28)의 타측단부의 깊이를 최대한 깊게 형성하는 이유는 소오스 및 드레인 확산층(26 및 28)과 소자 분리막(14) 간의 접촉면적을 증가시켜 소자의 접합누설전류를 감소시키기 위함이다. 일반적으로, 소자의 접합누설전류는 소자 분리막(14)에 인접한 소오스 및 드레인 확산층(26 및 28)의 깊이가 얕을 수록 증가한다. 따라서, 본 발명에서는 소자 분리막(14)과 인접, 즉 접촉되는 소오스 및 드레인 확산층(26 및 28)의 타측단부의 깊이를 최대한 깊게 형성함으로써 소자의 접합누설전류를 감소시킬 수 있는 것이다.
이하에서는 도 1에 도시된 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 일례로 도시한 도 2 내지 도 9를 통해 구체적으로 설명하기로 한다. 한편, 이하에서 설명되는 참조부호 중 도 1에 도시된 참조부호와 동일한 참조부호는 동일한 기능을 하는 동일한 부재를 가리킨다.
도 2 내지 도 9는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 도시한 단면들로서, 그 일례로 CMOS(Complementary Metal-Oxide-Semiconductor) 소자에서 PMOS 영역을 제외한 NMOS 영역만을 도시한 단면도들이다.
도 2를 참조하면, P형 반도체 기판(12)을 활성영역과 소자분리영역으로 정으하기 위해 STI(Shallow Trench Isolation) 공정을 실시하여 소자 분리막(14)을 형성한 후 NMOS 영역에는 'p-' 불순물인 보론(boron)을 주입하여 P-웰(P-Well)을 형성 한다.
도 3을 참조하면, 전체 구조 상부에 게이트 절연막(16a) 및 게이트 전극용 폴리실리콘층(16b)을 순차적으로 증착한 후 게이트 전극 패턴용 마스크를 이용한 식각공정을 실시하여 폴리실리콘층(16b) 및 게이트 산화막(16a)을 순차적으로 패터닝하여 게이트 전극(16)을 형성한다.
도 4를 참조하면, LDD(Lightly Doped Drain) 이온주입 마스크용 포토레지스트 패턴(photoresist pattern; 미도시)을 형성한 후, 이 포토레지스트 패턴을 마스크로 이용하고, 'n-' 이온을 이용한 LDD 이온주입공정을 실시하여 P-웰에 얕은 접합영역(Shallow junction)인 얕은 확산층(20a)을 형성한다.
도 5를 참조하면, 전체 구조 상부에 CVD(Chemical Vapor Deposition)공정을 실시하여 산화막(22a)을 증착한 후 그 상부에 질화막(22b)을 증착한다. 그런 다음, 질화막(22b)과 산화막(22a)에 대해 에치백(Etch back)과 같은 전면 식각공정을 실시하여 게이트 전극(16)의 스페이서(22)를 형성한다.
도 6을 참조하면, 전체 구조 상부에 LPCVD(Low Pressure CVD) 공정을 이용하여 희생 산화막(24)을 증착한다. LPCVD 공정의 증착조건은 LPCVD 반응기의 반응온도를 650 내지 750℃로 하고, 소스 기체로는 TEOS(Tetra Ethyl Ortho Silicate)와 산소(O2) 기체가 혼합된 혼합기체를 이용하되, 이들의 혼합비가 30:1 내지 50:1 정도가 되도록 설정한다.
또한, 희생 산화막(24)은 USG(Undoped Silicate Glass) 산화막을 이용하여 증착할 수도 있는데, 이 경우에 USG 산화막은 TEOS와 오존(O3)기체가 혼합된 혼합기체를 이용하되, 플라즈마를 사용하지 않고 400 내지 600℃의 저온에서 증착할 수 있다.
한편, 희생 산화막(24)의 증착두께는 도 8에 도시된 습식식각공정시 식각되는 양을 고려하여 100 내지 500Å의 정도로 비교적 범위가 넓은 두께로 증착하는 것이 바람직하다. 또한, 희생 산화막(24)의 증착두께는 최종적으로 게이트 전극(16)의 길이에 따라 결정된다. 예컨대, 게이트 전극(16)의 길이가 0.10 내지 0.20㎛인 경우에 희생 산화막(24)의 두께는 500 내지 1000Å으로 하는 것이 바람직하다.
도 7을 참조하면, 도 6에서 증착된 희생 산화막(24)에 대해 CMP(Chemical Mechanical Polishing)를 이용한 평탄화 공정을 실시하여 게이트 전극(16)의 상부가 노출되도록 희생 산화막(24)을 평탄화한다.
도 8을 참조하면, 전체 구조 상부에 대하여 습식식각공정을 실시하여 희생 산화막(24)을 등방성 식각한다. 이때, 희생 산화막(24)은 습식식각공정에 의해 일정한 비율로 식각되며, 이에 따라, 희생 산화막(24)의 부위 중 스페이서(22)의 측벽부위에 증착된 부위는 다른 부위에 비해 비교적 두껍게 잔재한다. 즉, 도 6에서 도시된 바와 같이 희생 산화막(24)은 반도체 기판(12)을 기준으로 하여 볼때 다른 부위에 비해 스페이서(22)의 측벽에 증착된 부위가 가장 두껍게 증착되게 된다. 이에 따라, 습식식각공정을 실시한 후 다른 부위에 비해 이 부위가 가장 두껍게 잔재 하게 된다.
습식식각공정은 식각용액으로 DHF(Diluted HF; HF:H2O의 혼합비율은 1:99 또는 1:500) 또는 BOE(Buffer Oxide Etchant; HF:NH4F의 혼합비율은 20:1 또는 100:1)를 이용한다. 또한, 습식식각공정의 식각시간은 DHF 또는 BOE의 혼합비율에 따른 식각속도를 고려하여 적절히 설정된다. 즉, 습식식각공정후 잔재하는 희생 산화막(24)의 잔재두께는 도 9에 도시된 확산층 이온주입공정을 통해 형성되는 중간 확산층(20b) 및 깊은 확산층(20c)의 깊이를 고려하여 적절히 조절하는 것이 바람직하다. 예컨대, 도 6에서 희생 산화막(24)의 두께를 500 내지 1000Å으로 한 경우에는 습식식각공정을 통해 200 내지 600Å의 두께로 잔재하도록 하는 것이 바람직하다.
한편, 본 발명에서는 습식식각공정 대신에 건식식각공정을 실시하여도 무방하나, 건식식각공정을 실시할 경우에는 도 7에서 노출된 게이트 전극(16)의 상부가 식각될 수 있기 때문에 여기서는 습식식각공정을 실시하는 것이 공정상 바람직하다.
도 9를 참조하면, 전체 구조 상부에 확산층 이온주입 마스크용 포토레지스트 패턴(미도시)을 형성한 후, 이 포토레지스트 패턴을 마스크로 이용하고, 'n+' 이온을 이용한 확산층 이온주입공정을 실시하여 P-웰에 중간 확산층(20b) 및 깊은 확산층(20c)을 형성한다. 이로써, 얕은 확산층(20a), 중간 확산층(20b) 및 깊은 확산층(20c)의 3중 층으로 이루어진 소오스 및 드레인 확산층(26 및 28)이 형성된 다.
이때, 중간 확산층(20b)은 얕은 확산층(20a)의 깊이에 비해 비교적 깊게 형성되며, 일부가 스페이서(22)와 중첩되지 않도록 형성된다. 즉, 중간 확산층(20b)은 일측단부가 스페이서(22)의 두께만큼 게이트 전극(16)과 이격되도록 형성된다. 깊은 확산층(20c)은 중간 확산층(20b)의 깊이와 동일하게 형성되거나 더 깊게 형성된다.
이후공정은 희생 산화막(24)을 제거한 후 일반적인 공정과 동일한 방법으로 진행한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에서는 소오스 및 드레인 확산층을 3중 층 구조로 형성하되, 게이트 전극 방향으로 신장되는 이들의 일측단부의 길이가 서로 다르도록 계단형 또는 물결형 구조로 형성하고, 타측단부는 소자 분리막과 접촉되도록 형성함으로써 단채널 효과를 감소시키면서 접합누설전류특성 및 게이트 전극 도핑효율특성을 동시에 확보할 수 있다.
Claims (14)
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- (a) 반도체 기판에 소자 분리막을 형성하는 단계;(b) 상기 소자 분리막 사이에 게이트 전극을 형성하는 단계;(c) 상기 게이트 전극의 양측으로 노출되는 상기 반도체 기판에 얕은 확산층을 형성하는 단계;(d) 상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계;(e) 전체 구조 상부에 희생 산화막을 증착한 후 평탄화하여 상기 게이트 전극의 상부를 노출시키는 단계;(f) 습식식각공정을 실시하여 상기 반도체 기판을 기준으로 상기 희생 산화막의 증착부위 중 다른 부위에 비하여 상기 스페이서와 인접하게 증착된 부위가 두껍게 잔재되도록 하는 단계; 및(g) 상기 스페이서를 마스크로 이용한 이온주입공정을 실시하여 상기 얕은 확산층보다 깊게 중간 확산층 및 깊은 확산층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 6 항에 있어서,상기 얕은 확산층은 일부가 상기 스페이서와 중첩되도록 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 6 항에 있어서,상기 중간 확산층은 상기 게이트 전극의 일측벽을 기준으로 하여 상기 얕은 확산층보다 상기 스페이서 두께만큼 이격되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 6 항에 있어서,상기 희생 산화막은 LPCVD 공정을 이용하여 증착하되, 상기 LPCVD 공정의 증착조건은 LPCVD 반응기의 반응온도를 650 내지 750℃로 하고, 소스 기체로는 TEOS와 산소(O2) 기체가 혼합된 혼합기체를 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 9 항에 있어서,상기 혼합기체의 혼합비는 30:1 내지 50:1인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 6 항에 있어서,상기 희생 산화막은 USG 산화막을 이용하여 증착하되, 상기 USG 산화막은 TEOS와 오존(O3)기체가 혼합된 혼합기체를 이용하고, 400 내지 600℃의 온도에서 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 6 항에 있어서,상기 습식식각공정은 식각용액으로 DHF 또는 BOE를 이용하여 실시되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 12 항에 있어서,상기 DHF는 HF:H2O의 혼합비율이 1:99 또는 1:500인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 12 항에 있어서,상기 BOE는 HF:NH4F의 혼합비율이 20:1 또는 100:1인 것을 특징으로 하는 반도체 소자의 제조방법.
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