CN107346782A - 鳍型场效应晶体管及其制造方法 - Google Patents

鳍型场效应晶体管及其制造方法 Download PDF

Info

Publication number
CN107346782A
CN107346782A CN201611193592.9A CN201611193592A CN107346782A CN 107346782 A CN107346782 A CN 107346782A CN 201611193592 A CN201611193592 A CN 201611193592A CN 107346782 A CN107346782 A CN 107346782A
Authority
CN
China
Prior art keywords
fin
offset spacer
spacer
certain embodiments
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201611193592.9A
Other languages
English (en)
Other versions
CN107346782B (zh
Inventor
蔡俊雄
陈科维
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN107346782A publication Critical patent/CN107346782A/zh
Application granted granted Critical
Publication of CN107346782B publication Critical patent/CN107346782B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明描述了鳍型场效应晶体管，包括衬底、绝缘体、栅极堆叠件、密封间隔件、第一偏移间隔件和第二偏移间隔件。衬底具有位于其上的鳍。绝缘体位于衬底上方和鳍之间。栅极堆叠件位于鳍上方和绝缘体上方。密封间隔件位于栅极堆叠件的侧壁上方。第一偏移间隔件位于密封间隔件上方。第二偏移间隔件位于第一偏移间隔件上方。本发明的实施例还涉及鳍型场效应晶体管的制造方法。

Description

鳍型场效应晶体管及其制造方法
技术领域
本发明的实施例涉及鳍型场效应晶体管及其制造方法。
背景技术
由于半导体器件的尺寸保持按比例缩小，已经开发了诸如鳍型场效应晶体管(FinFET)的三维多栅极结构以替代平面CMOS器件。FinFET的结构部件是从衬底的表面直立延伸的硅基鳍，并且包裹在沟道周围的栅极还提供对沟道的更好的电气控制。
发明内容
本发明的实施例提供了一种鳍型场效应晶体管，包括：衬底，具有多个鳍；多个绝缘体，位于所述衬底上方和所述鳍之间；栅极堆叠件，位于所述鳍上方和所述绝缘体上；密封间隔件，位于所述栅极堆叠件的侧壁上方；以及第一偏移间隔件，位于所述密封间隔件上方，并且具有3-5的介电常数。
本发明的另一实施例提供了一种鳍型场效应晶体管，包括：衬底，具有多个鳍；多个绝缘体，位于所述衬底上方和所述鳍之间；栅极堆叠件，位于所述鳍上方和所述绝缘体上；密封间隔件，位于所述栅极堆叠件的侧壁上方，其中，所述密封间隔件的材料包括碳浓度为1-12at％的SiCN；第一偏移间隔件，位于所述密封间隔件上方；伪间隔件，位于所述第一偏移间隔件上方，其中，所述伪间隔件的材料包括碳浓度为0.5-2at％的SiCN；以及第二偏移间隔件，位于所述伪间隔件上方。
本发明的又一实施例提供了一种鳍型场效应晶体管的制造方法，包括：提供衬底；图案化所述衬底以形成多个鳍；在所述鳍之间形成多个绝缘体；在所述衬底上方和所述绝缘体上形成堆叠结构，其中，所述堆叠结构覆盖所述鳍的部分；在所述堆叠结构的侧壁上方形成密封间隔件；在所述密封间隔件上方形成第一偏移间隔件；在所述第一偏移间隔件上方形成伪间隔件；通过去除未被所述堆叠结构覆盖的所述鳍的多个部分而在所述鳍中形成多个凹槽；在所述绝缘体之间的所述凹槽中和所述堆叠结构的两个相对侧上形成多个应变材料部分；在所述伪间隔件上方形成第二偏移间隔件；以及实施处理工艺以钝化所述第二偏移间隔件的悬空键。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本发明的一些实施例的示出用于形成FinFET的制造方法的工艺步骤的示例性流程图。
图2A至图2I是根据本发明的一些实施例的示出处于制造方法的各个阶段的FinFET的立体图。
图3A至图3I是根据本发明的一些实施例的示出处于制造方法的各个阶段的FinFET的截面图。
图4A是根据本发明的一些实施例的示出用于形成FinFET的制造方法的工艺步骤的示例性流程图。
图4B是根据本发明的一些实施例的示出处于制造方法的各个阶段的FinFET的立体图。
图4C是根据本发明的一些实施例的示出处于制造方法的各个阶段的FinFET的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于公开的范围或值，但可能依赖于工艺条件和/或器件的期望的性质。此外，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。为了简单和清楚的目的，各个部件可以以不同比例任意地绘制。
此外，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且本文使用的空间相对描述符可以同样地作出相应的解释。此外，术语“由…制成”可以意味着“包括”或“由…组成”。
本发明的实施例描述了FinFET的示例性制造工艺和由其制造的FinFET。在本发明的特定实施例中，FinFET可以形成在块状硅衬底上。作为可选方式，FinFET也可以形成在绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底上。此外，根据实施例，硅衬底可以包括其它导电层或其它半导体元件，诸如晶体管、二极管等。实施例并不用来限制上下文。
根据本实施例，图1是示出用于形成FinFET的制造方法的工艺步骤的示例性流程图。图1示出的工艺流程的各个工艺步骤可以包括如下讨论的多个工艺步骤。图2A至图2G是根据本发明的一些实施例的示出处于用于形成FinFET的制造方法的各个阶段的FinFET200的立体图。图3A至图3G是分别沿着图2A至图2G的线I-I'截取的FinFET200的截面图。应注意的是，这里所描述的工艺流程包括用于制造FinFET器件的制造工艺的一部分。
图2A是处于制造方法的各个阶段的其中一个的FinFET200的立体图，以及图3A是沿着图2A的线I-I'截取的FinFET200的截面图。在步骤10中并且如图2A和图3A所示，提供了其上具有鳍102的衬底100。在一些实施例中，衬底100是块状硅衬底。根据设计的要求，衬底100可以是p型衬底或n型衬底，并且包括不同的掺杂区。掺杂区可以被配置为用于n型FinFET或p型FinFET。在一些实施例中，通过以下步骤形成其上具有鳍102的衬底100：在衬底100上方形成掩模层104；在掩模层104上和衬底100上方形成光敏图案；将光敏图案和掩模层104用作蚀刻掩模，通过蚀刻衬底100图案化衬底100以在衬底100中形成沟槽并且在沟槽106之间形成鳍102。在一些实施例中，掩模层104是由例如化学汽相沉积(CVD)形成的氮化硅层。在一些实施例中，沟槽106是条状并且平行布置。
图2B是处于制造方法的各个阶段的其中一个的FinFET200的立体图，以及图3B是沿着图2B的线I-I'截取的FinFET200的截面图。在步骤12中，在鳍102之间形成绝缘体108。用绝缘材料(未示出)填充沟槽106。在一些实施例中，该绝缘材料包括氧化硅、氮化硅、氧氮化硅、旋涂介电材料或低k介电材料。通过高密度等离子体化学汽相沉积(HDP-CVD)、亚大气压CVD(SACVD)或旋涂形成绝缘材料。可选择地，实施化学机械抛光工艺以去除突出的绝缘材料和剩余的掩模层104(参照图2A)。之后，通过蚀刻工艺部分地去除填充在鳍102之间的沟槽106中的绝缘材料。在一些实施例中，通过使用用氢氟酸(HF)的湿蚀刻工艺实施蚀刻工艺。在另一个实施例中，通过使用干蚀刻工艺实施蚀刻工艺。残留在沟槽106中的绝缘材料变成顶面108a低于鳍102的顶面102a的绝缘体108。鳍102的上部110从绝缘体108的顶面108a突出。
图2C处于制造方法的各个阶段的其中一个的FinFET200的立体图，以及图3C是沿着图2C的线I-I'截取的FinFET200的截面图。在步骤14中，堆叠结构112形成在衬底100上方和绝缘体108上，并且堆叠结构112横跨在鳍102的上部的110上方。在图2C中，示出了2个堆叠结构112。这里示出的堆叠结构112的数目是为了说明的目的，并不旨在限制本发明的结构。堆叠结构112平行布置。堆叠结构112包括介电层120和位于介电层120上方的多晶硅条122。在一些实施例中，其中一个堆叠结构112覆盖鳍102的上部110。在一些实施例中，通过沉积氧化物层(未示出)，在氧化物层上方沉积多晶硅层(未示出)，以及之后图案化多晶硅层以形成多晶硅条122和介电层120来形成堆叠结构112。
在步骤16中，在堆叠结构112(多晶硅条122)的侧壁上形成密封间隔件114。在一些实施例中，密封间隔件114由诸如碳氮化硅(SiCN)、-碳-氧-氮化硅(SiCON)或它们的组合的介电材料形成。在一些实施例中，密封间隔件114在多晶硅条上方具有1-2nm的厚度，并具有4-7的介电常数。在一些实施例中，通过原子层沉积(ALD)沉积介电材料的毯状层，以及实施各向异性蚀刻工艺以在堆叠结构112的两侧上形成密封间隔件114来形成密封间隔件114。在一些实施例中，密封间隔件114由碳浓度为1–12at％(原子百分比)的SiCN形成以保持所需的刻蚀选择性和4-7的介电常数。碳掺杂的ALD SiCN为堆叠结构112(多晶硅条122)改进了所需的刻蚀选择性。因此，消除了由内向外的栅极至接触件或栅极至源极和漏极的短路风险。堆叠结构112与鳍102的上部110的部分重叠并且覆盖鳍102的上部110的部分，且鳍102的上部110的被覆盖部分用于形成FinFET200的沟道区。未被堆叠结构112覆盖的鳍102的上部110的部分此后称为暴露部分118。堆叠结构112的延伸方向垂直于鳍102的延伸方向。在一些实施例中，光掺杂区116形成在鳍102的暴露部分118上，且通过实施离子注入形成光掺杂区116。
图2D是处于制造方法的各个阶段的其中一个的FinFET200的立体图，以及图3D是沿着图2D的线I-I'截取的FinFET200的截面图。在步骤18中，第一偏移间隔件124形成在密封间隔件114上方。在一些实施例中，第一偏移间隔件124由诸如SiCON、SiOF、SiCO或它们的组合的介电材料形成。在一些实施例中，第一偏移间隔件124在密封间隔件114上方具有2-6nm的厚度，并具有3-5的介电常数。在一些实施例中，通过原子层沉积(ALD)沉积介电材料的毯状层，以及实施各向异性蚀刻工艺以在密封间隔件114上方形成第一偏移间隔件124来形成第一偏移间隔件124。在一些实施例中，第一偏移间隔件124由SiCON形成以维持最低的K来维持栅极至源极和漏极电容。
在步骤20中，伪间隔件126形成在第一偏移间隔件124上方。在一些实施例中，伪间隔件126由诸如硅、SiCN、SiCON或它们的组合的介电材料形成。在一些实施例中，伪间隔件126在第一偏移间隔件124上方具有2-6nm的厚度，并具有5-7的介电常数。在一些实施例中，通过原子层沉积沉积介电材料的毯状层，以及实施各向异性蚀刻工艺以在第一偏移间隔件124上方形成伪间隔件126来形成伪间隔件126。在一些实施例中，伪间隔件126由具有0.5-2at％的碳浓度的SiCN形成，以帮助保持在随后的蚀刻工艺期间的伪间隔件126(1-2nm，在栅极至鳍底拐角处)的稳健性以及具有5-7的介电常数，同时在SiGe源极漏极(SD)蚀刻期间防止碳残余引起的异常外延。
在一些实施例中，通过原子层沉积沉积介电材料的2个毯状层，以及实施各向异性蚀刻工艺以形成伪间隔件126和第一偏移间隔件124来形成伪间隔件126和第一偏移间隔件124。
图2E是处于制造方法的各个阶段的其中一个的FinFET200的立体图，以及图3E是沿着图2E的线I-I'截取的FinFET200的截面图。在步骤22中，通过去除未被堆叠112覆盖的鳍102的部分(SD蚀刻)在鳍102中形成凹槽128。在一些实施例中，去除鳍102的暴露部分118(图2D)以形成凹槽128，例如，通过使用各向异性蚀刻、各向同性蚀刻或它们的组合。在一些实施例中，鳍102凹进至低于绝缘体108的顶面108a。在一些实施例中，在鳍102的暴露部分118的蚀刻期间，部分伪间隔件126保留。在一些实施例中，在鳍102的暴露部分118的蚀刻期间，去除伪间隔件126。
图2F是处于制造方法的各个阶段的其中一个的FinFET200的立体图，以及图3F是沿着图2F的线I-I'截取的FinFET200的截面图。在步骤24中，通过在凹槽128中填充应变材料(未示出)而在绝缘体108之间的凹槽128中形成应变材料部分130。应变材料部分130位于堆叠结构112的相对两侧上。例如，在一些实施例中，应变材料部分130的材料包括SiGe、硅碳(SiC)或SiP。在一些实施例中，通过选择生长外延形成应变材料部分130。在用应变材料填充凹槽128之后，应变材料的进一步外延生长使应变材料部分130向上和水平扩展超出凹槽128并且位于绝缘体108之上。由于应变材料的晶格常数不同于衬底100的材料的晶格常数，沟道区被应变或受到应力以增加器件的载流子迁移率并且增强器件性能。在一些实施例中，一些应变材料部分130形成有小平面，且在绝缘体108的顶面108a下方的部分应变材料部分130称为基部。之后，注入应变材料部分130以形成源极和漏极区(也标记为130)。源极和漏极区，也称为应变源极和漏极区，位于堆叠结构112的相对两侧上。在一些实施例中，源极和漏极区130可选择地通过硅化形成有硅化物顶层(未示出)。
图2G是处于制造方法的各个阶段的其中一个的FinFET200的立体图以及图3G是沿着图2G的线I-I'截取的FinFET200的截面图。在步骤26中,在去除堆叠结构112之后形成栅极堆叠件132。在堆叠结构112上形成层间介电层134。在一些实施例中，层间介电层134包括含碳氧化物、硅酸盐玻璃或合适的介电材料。在一些实施例中，层间介电层134是由单一材料形成。在可选实施例中，层间介电层134包括多层结构。在层间介电层134可以填充直至其顶面高于堆叠结构112的顶面。然后实施诸如CMP的平面化步骤以去除过量的层间介电层134。在一些实施例中，堆叠结构112用作抛光停止层，因此，层间介电层134的顶面与堆叠结构112的顶面基本齐平。在一些实施例中，通过各向异性蚀刻去除介电层120和位于介电层120上方的多晶硅条122，而密封间隔件114、第一偏移间隔件124和伪间隔件126保留。
之后，在密封间隔件114之间的凹槽中以及在鳍102的顶面和侧壁上方形成栅极介电层136。在一些实施例中，栅极介电层136的材料包括氧化硅、氮化硅或它们的组合。在一些实施例中，栅极介电层136包括高k介电材料，并且高k介电材料的k值大于7.0，并且包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb和它们的组合的金属氧化物或硅酸盐。在一些实施例中，栅极介电层136通过ALD、分子束沉积(MBD)、物理汽相沉积(PVD)或热氧化形成。之后，栅电极层138在栅极介电层136上方、覆盖部(沟道区)上方形成，并且填充密封间隔件114之间的剩余的凹槽。在一些实施例中，栅电极层138包括含金属材料，诸如Al、Cu、W、Co、Ti、Ta、Ru、TiN、TiAl、TiAlN、TaN、TaC、NiSi、CoSi或它们的组合。根据FinFET200是p型FinFET还是n型FinFET选择栅极介电层136和/或栅电极层138的材料。可选择地，实施CMP工艺以去除过量的栅极介电层136和栅电极层138。密封间隔件114、第一偏移间隔件124和伪间隔件126位于栅极介电层136和栅电极层138的侧壁上方。也就是说，堆叠结构112被替换，并且形成替换栅极堆叠件132。在此处描述的一些实施例中，栅极堆叠件132是替换栅极，但是栅极堆叠结构或其制造工艺不受这些实施例限制。
在一些实施例中，栅极堆叠件132位于绝缘体108上方，源极和漏极区(应变材料部分130)位于栅极堆叠件132的相对两侧上。栅极堆叠件132覆盖鳍102的沟道区，并且产生的FinFET200包括多个鳍。
图2H是处于制造方法的各个阶段的其中一个的FinFET200的立体图，以及图3H是沿着图2H的线I-I'截取的FinFET200的截面图。在步骤28中，实施自对准收缩工艺。去除栅电极层138的部分以在栅电极层138中形成凹槽。在一些实施例中，通过各向异性蚀刻、各向同性蚀刻或它们的组合去除栅电极层138的部分。形成覆盖层140以填充凹槽。例如，覆盖层140由氮化硅、氧化硅或它们的组合形成。在一些实施例中，覆盖层140可以填充直至其顶面高于层间介电层134的顶面。然后实施诸如CMP的平面化步骤以去除过量的覆盖层140。
在层间介电层134上方形成层间介电层142。在一些实施例中，层间介电层142包括含碳氧化物、硅酸盐玻璃或合适的介电材料。在一些实施例中，层间介电层142由单一材料制成。在可选择实施例中，层间介电层142包括多层结构。之后，在层间介电层142上方形成硬掩模层144。在一些实施例中，硬掩模层144是由例如物理汽相沉积(PVD)形成的氮化钛层。之后，图案化硬掩模层144。通过使用图案化的硬掩模层144作为蚀刻掩模，去除层间介电层142和层间介电层134以暴露栅极堆叠件132、密封间隔件114、第一偏移间隔件124、伪间隔件126和部分应变材料部分130。
图2I是处于制造方法的各个阶段的其中一个的FinFET200的立体图以及图3I是沿着图2I的线I-I'截取的FinFET200的截面图。例如，通过湿蚀刻工艺或者干蚀刻工艺去除图案化的硬掩模层144。在步骤30中，在伪间隔件126上方形成第二偏移间隔件146。在一些实施例中，第二偏移间隔件146由诸如碳氮化硅(SiCN)、SiC、SICON或它们的组合的介电材料形成。在一些实施例中，第二偏移间隔件146在伪间隔件126上方具有3-7nm的厚度，并具有3-6的介电常数。在一些实施例中，通过原子层沉积(ALD)沉积介电材料的毯状层，以及实施各向异性蚀刻工艺以在伪间隔件126上方形成第二偏移间隔件146来形成第二偏移间隔件146。在一些实施例中，在鳍102的暴露部分118的蚀刻期间去除伪间隔件126，且在第一偏移间隔件124上方形成第二偏移间隔件146。在一些实施例中，第二偏移间隔件146形成为保持期望的厚度来应对随后的蚀刻，实施该随后的蚀刻以破坏鳍102(EPI)的顶部上的底部部分。
在步骤32中，实施处理工艺以钝化第二偏移间隔件146的悬空键。在一些实施例中，处理工艺包括原位形成气体退火或UV固化。在一些实施例中，实施原位形成气体退火或UV固化以钝化蚀刻期间产生的悬空键，其防止氧化物形成，并因此可以防止由预硅化原生氧化物去除工艺引起的损耗。
根据实施例，图4A是示出用于形成FinFET的制造方法的工艺步骤的另一示例性流程图。图4A中示出的工艺流程图的各个工艺步骤可以包括如下讨论的多个工艺步骤。图4B是根据本发明的一些实施例的示出处于用于形成FinFET的制造方法的各个阶段的FinFET200的立体图。图4C是沿着图4B的线I-I'截取的FinFET200的截面图。应注意的是，这里所描述的工艺步骤包括用于制造FinFET器件的制造工艺的一部分。在图4A中，步骤10-24与图1中的步骤10-24相同。图4B和图4C分别示出了图2F和图3F之后的工艺。
如图4A至图4C所示，通过在凹槽128(如图2F和图3F所示)中填充应变材料(未示出)，在绝缘体108之间的凹槽128中形成应变材料部分130。
在步骤26中，在伪间隔件126上方形成第二偏移间隔件146。在一些实施例中，第二偏移间隔件146由如碳氮化硅(的SiCN)SiC或它们的组合的介电材料形成。在一些实施例中，第二偏移间隔件146在伪间隔件126上方具有3-7nm的厚度，并具有3-6的介电常数。在一些实施例中，通过原子层沉积(ALD)沉积介电材料的毯状层，以及实施各向异性蚀刻工艺以在密封间隔件114上方形成第二偏移间隔件146来形成第二偏移间隔件146。在一些实施例中，在鳍102的暴露部分118的蚀刻期间去除伪间隔件126，并且在第一偏移间隔件124上方形成第二偏移间隔件146。在一些实施例中，第二偏移间隔件146形成为保持期望的厚度以应对随后的蚀刻，实施该随后的蚀刻以破坏鳍(EPI)的顶部上的底部部分。
在步骤28中，实施处理工艺以钝化第二偏移间隔件146的悬空键。在一些实施例中，处理工艺包括原位形成气体退火或UV固化。在一些实施例中，实施原位形成气体退火或UV固化以钝化蚀刻期间产生的悬空键，其防止氧化物形成，并因此可以防止由预硅化原生氧化物去除工艺引起的损耗。
在以上实施例中，密封间隔件114由具有1-12at％的碳浓度的SiCN形成，以维持所需的选择性和4-7的介电常数，第一偏移间隔件124由SiCON形成以维持最低的K来维持栅极至源极和漏极电容，伪间隔件126由具有0.5-2at％的碳浓度的SiCN形成，以帮助维持在随后的蚀刻工艺期间的伪间隔件(1-2nm，在栅极至鳍底部拐角处)的稳健性和5-7的介电常数，同时防止SiGe源极漏极(SD)蚀刻期间的碳残余物引起的异常外延，并且第二偏移间隔件146形成为保持期望的厚度以应对随后的蚀刻，实施该随后的蚀刻以破坏鳍(EPI)的顶部上的底部部分。处理工艺包括原位形成气体退火或UV固化，实施原位形成气体退火或UV固化以钝化第二偏移间隔件146的悬空键。
在本发明的一些实施例中，描述了一种鳍型场效应晶体管，包括衬底、绝缘体、栅极堆叠件、密封间隔件、第一偏移间隔件。衬底具有位于其上的多个鳍。绝缘体位于衬底上方和鳍之间。栅极堆叠件位于鳍上方和绝缘体上。密封间隔件位于栅极堆叠件的侧壁上方。第一偏移间隔件位于密封间隔件上方，并且具有3-5的介电常数。
在上述鳍型场效应晶体管中，其中，所述密封间隔件的材料具有4-7的介电常数。
在上述鳍型场效应晶体管中，其中，所述密封间隔件的材料包括SiCN。
在上述鳍型场效应晶体管中，其中，所述密封间隔件的材料包括SiCN，所述密封间隔件的材料具有1-12at％的碳浓度。
在上述鳍型场效应晶体管中，其中，所述第一偏移间隔件的材料包括SiCON、SiCO或SiOF。
在上述鳍型场效应晶体管中，还包括位于所述第一偏移间隔件上方并且具有3-6的介电常数的第二偏移间隔件。
在上述鳍型场效应晶体管中，还包括位于所述第一偏移间隔件上方并且具有3-6的介电常数的第二偏移间隔件，其中，所述第二偏移间隔件的材料具有小于1*1011cm-3的浓度的悬空键。
在上述鳍型场效应晶体管中，还包括位于所述第一偏移间隔件上方并且具有3-6的介电常数的第二偏移间隔件，其中，所述第二偏移间隔件的材料包括SiCN或SiC。
在上述鳍型场效应晶体管中，还包括位于所述第一偏移间隔件上方并且具有3-6的介电常数的第二偏移间隔件，还包括位于所述第一偏移间隔件和所述第二偏移间隔件之间并且具有5-7的介电常数的伪间隔件。
在上述鳍型场效应晶体管中，还包括位于所述第一偏移间隔件上方并且具有3-6的介电常数的第二偏移间隔件，还包括位于所述第一偏移间隔件和所述第二偏移间隔件之间并且具有5-7的介电常数的伪间隔件，其中，所述伪间隔件的材料包括SiCN。
在上述鳍型场效应晶体管中，还包括位于所述第一偏移间隔件上方并且具有3-6的介电常数的第二偏移间隔件，还包括位于所述第一偏移间隔件和所述第二偏移间隔件之间并且具有5-7的介电常数的伪间隔件，其中，所述伪间隔件的材料具有0.5-2at％的碳浓度。
在本发明的一些实施例中，描述了一种鳍型场效应晶体管，包括衬底、绝缘体、栅极堆叠件、密封间隔件、第一偏移间隔件、伪间隔件和第二偏移间隔件。衬底具有位于其上的多个鳍。绝缘体位于衬底上方和鳍之间。栅极堆叠件位于鳍上方和绝缘体上。密封间隔件位于栅极堆叠件的侧壁上方，并且密封间隔件的材料包括具有1-12at％的碳浓度的SiCN。第一偏移间隔件位于密封间隔件上方。伪间隔件位于第一偏移间隔件上方，并且伪间隔件的材料包括具有0.5-2at％的碳浓度的SiCN。第二偏移间隔件位于伪间隔件上方。
在本发明的一些实施例中，描述了用于形成鳍型场效应晶体管的方法。提供了衬底。图案化衬底以形成多个鳍。在鳍之间形成绝缘体。在衬底上方和绝缘体上形成堆叠结构，其中堆叠结构覆盖鳍的一部分。在堆叠结构的侧壁上方形成密封间隔件。在密封间隔件上方形成第一偏移间隔件。在第一偏移间隔件上方形成伪间隔件。通过去除未被堆叠结构覆盖的鳍的多个部分在鳍中形成多个凹槽。在绝缘体之间的凹槽中和在叠层结构的两个相对侧上形成多个应变材料部分。在伪间隔件上方形成第二偏移间隔件。实施处理工艺以钝化第二偏移间隔件的悬空键。
在上述方法中，其中，通过去除未被所述堆叠结构覆盖的所述鳍的多个部分而在所述鳍中形成多个凹槽还包括去除所述伪间隔件的多个部分。
在上述方法中，还包括：去除所述堆叠结构；在所述衬底上方和所述绝缘体上形成栅极堆叠件；以及实施自对准收缩工艺。
在上述方法中，还包括：去除所述堆叠结构；在所述衬底上方和所述绝缘体上形成栅极堆叠件；以及实施自对准收缩工艺，其中，在实施所述自对准收缩工艺之后实施在所述伪间隔件上方形成所述第二偏移间隔件。
在上述方法中，还包括：去除所述堆叠结构；在所述衬底上方和所述绝缘体上形成栅极堆叠件；以及实施自对准收缩工艺，还包括：在所述衬底上方和所述绝缘体上形成所述栅极堆叠件之后，在所述栅极堆叠件上方形成覆盖层。
在上述方法中，其中，所述处理工艺包括原位形成气体退火或UV固化。
在上述方法中，其中，所述密封间隔件的材料具有4-7的介电常数。
在上述方法中，其中，所述第一偏移间隔件的材料包括SiCON、SiCO或SiOF。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (1)

1.一种鳍型场效应晶体管，包括：
衬底，具有多个鳍；
多个绝缘体，位于所述衬底上方和所述鳍之间；
栅极堆叠件，位于所述鳍上方和所述绝缘体上；
密封间隔件，位于所述栅极堆叠件的侧壁上方；以及
第一偏移间隔件，位于所述密封间隔件上方，并且具有3-5的介电常数。
CN201611193592.9A 2016-05-04 2016-12-21 鳍型场效应晶体管及其制造方法 Active CN107346782B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/145,804 US10079291B2 (en) 2016-05-04 2016-05-04 Fin-type field effect transistor structure and manufacturing method thereof
US15/145,804 2016-05-04

Publications (2)

Publication Number Publication Date
CN107346782A true CN107346782A (zh) 2017-11-14
CN107346782B CN107346782B (zh) 2022-05-27

Family

ID=60243639

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201611193592.9A Active CN107346782B (zh) 2016-05-04 2016-12-21 鳍型场效应晶体管及其制造方法

Country Status (2)

Country Link
US (4) US10079291B2 (zh)
CN (1) CN107346782B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110957273A (zh) * 2018-09-26 2020-04-03 台湾积体电路制造股份有限公司 制造半导体装置的方法及全绕栅极场效晶体管

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10079291B2 (en) * 2016-05-04 2018-09-18 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-type field effect transistor structure and manufacturing method thereof
CN109148278B (zh) * 2017-06-15 2021-02-02 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10741667B2 (en) 2018-02-27 2020-08-11 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a protective stack on a semiconductor fin
US11037818B2 (en) * 2019-05-30 2021-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure having epitaxial structure and method for forming the same
US11088140B2 (en) 2019-08-27 2021-08-10 Nanya Technology Corporation Multiple semiconductor elements with different threshold voltages
US11217679B2 (en) 2020-04-01 2022-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
KR20230013679A (ko) * 2021-07-16 2023-01-27 삼성전자주식회사 반도체 소자 및 그의 제조 방법

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6387804B1 (en) * 2000-09-19 2002-05-14 Advanced Micro Devices, Inc. Passivation of sidewall spacers using ozonated water
US20040063260A1 (en) * 2002-09-26 2004-04-01 Haowen Bu Sidewall processes using alkylsilane precursors for MOS transistor fabrication
US20110278676A1 (en) * 2010-05-14 2011-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for enhancing channel strain
CN102386234A (zh) * 2010-09-03 2012-03-21 台湾积体电路制造股份有限公司 半导体元件与其形成方法
CN102456691A (zh) * 2010-10-29 2012-05-16 索尼公司 半导体装置和半导体装置制造方法
US20130200455A1 (en) * 2012-02-08 2013-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Dislocation smt for finfet device
US20130320434A1 (en) * 2012-06-04 2013-12-05 Dong-Suk Shin Semiconductor device having embedded strain-inducing pattern and method of forming the same
US20140073097A1 (en) * 2010-02-12 2014-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of dual epi process for semicondcutor device
CN104241369A (zh) * 2013-06-24 2014-12-24 三星电子株式会社 半导体器件
CN104425271A (zh) * 2013-08-27 2015-03-18 中芯国际集成电路制造(上海)有限公司 Mos晶体管及其形成方法
US20150318398A1 (en) * 2014-05-01 2015-11-05 Globalfoundries Inc. Methods of forming epi semiconductor material in a trench formed above a semiconductor device and the resulting devices
CN105322013A (zh) * 2014-07-17 2016-02-10 联华电子股份有限公司 半导体元件及其形成方法
US9419101B1 (en) * 2015-11-04 2016-08-16 Globalfoundries Inc. Multi-layer spacer used in finFET

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101476367B1 (ko) * 2008-01-29 2014-12-26 삼성전자주식회사 이미지 센서의 제조 방법
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8357579B2 (en) * 2010-11-30 2013-01-22 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuits
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
US8841701B2 (en) 2011-08-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device having a channel defined in a diamond-like shape semiconductor structure
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8847293B2 (en) 2012-03-02 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure for semiconductor device
US8836016B2 (en) 2012-03-08 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods with high mobility and high energy bandgap materials
US8853025B2 (en) 2013-02-08 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET/tri-gate channel doping for multiple threshold voltage tuning
US9093514B2 (en) 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
CN104425377B (zh) * 2013-09-04 2017-07-14 中芯国际集成电路制造(北京)有限公司 Cmos晶体管的形成方法
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
KR20160059861A (ko) * 2014-11-19 2016-05-27 삼성전자주식회사 반도체 소자 및 이의 제조 방법
CN106684041B (zh) * 2015-11-10 2020-12-08 联华电子股份有限公司 半导体元件及其制作方法
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
KR102458923B1 (ko) * 2016-02-01 2022-10-25 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US10079291B2 (en) * 2016-05-04 2018-09-18 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-type field effect transistor structure and manufacturing method thereof

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6387804B1 (en) * 2000-09-19 2002-05-14 Advanced Micro Devices, Inc. Passivation of sidewall spacers using ozonated water
US20040063260A1 (en) * 2002-09-26 2004-04-01 Haowen Bu Sidewall processes using alkylsilane precursors for MOS transistor fabrication
US20140073097A1 (en) * 2010-02-12 2014-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of dual epi process for semicondcutor device
US20110278676A1 (en) * 2010-05-14 2011-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for enhancing channel strain
CN102386234A (zh) * 2010-09-03 2012-03-21 台湾积体电路制造股份有限公司 半导体元件与其形成方法
CN102456691A (zh) * 2010-10-29 2012-05-16 索尼公司 半导体装置和半导体装置制造方法
US20130200455A1 (en) * 2012-02-08 2013-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Dislocation smt for finfet device
US20130320434A1 (en) * 2012-06-04 2013-12-05 Dong-Suk Shin Semiconductor device having embedded strain-inducing pattern and method of forming the same
CN104241369A (zh) * 2013-06-24 2014-12-24 三星电子株式会社 半导体器件
CN104425271A (zh) * 2013-08-27 2015-03-18 中芯国际集成电路制造(上海)有限公司 Mos晶体管及其形成方法
US20150318398A1 (en) * 2014-05-01 2015-11-05 Globalfoundries Inc. Methods of forming epi semiconductor material in a trench formed above a semiconductor device and the resulting devices
CN105322013A (zh) * 2014-07-17 2016-02-10 联华电子股份有限公司 半导体元件及其形成方法
US9419101B1 (en) * 2015-11-04 2016-08-16 Globalfoundries Inc. Multi-layer spacer used in finFET

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110957273A (zh) * 2018-09-26 2020-04-03 台湾积体电路制造股份有限公司 制造半导体装置的方法及全绕栅极场效晶体管
US11289580B2 (en) 2018-09-26 2022-03-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device
CN110957273B (zh) * 2018-09-26 2023-05-26 台湾积体电路制造股份有限公司 制造半导体装置的方法及全绕栅极场效晶体管

Also Published As

Publication number Publication date
US20190027579A1 (en) 2019-01-24
US10950710B2 (en) 2021-03-16
US20210202718A1 (en) 2021-07-01
US12046661B2 (en) 2024-07-23
US10079291B2 (en) 2018-09-18
CN107346782B (zh) 2022-05-27
US20240339521A1 (en) 2024-10-10
US20170323954A1 (en) 2017-11-09

Similar Documents

Publication Publication Date Title
CN106298540B (zh) 具有脱氧栅极堆叠件的多栅极场效应晶体管
US10868179B2 (en) Fin-type field effect transistor structure and manufacturing method thereof
CN107346782A (zh) 鳍型场效应晶体管及其制造方法
CN104851913B (zh) 场效应晶体管的具有基脚的栅极结构
US20150357471A1 (en) Stress inducing contact metal in finfet cmos
US9711417B2 (en) Fin field effect transistor including a strained epitaxial semiconductor shell
CN107039435A (zh) 鳍式场效应晶体管结构及其制造方法
US11682591B2 (en) Method for forming transistor structures
US10483377B2 (en) Devices and methods of forming unmerged epitaxy for FinFet device
US9818877B2 (en) Embedded source/drain structure for tall finFET and method of formation
US10896976B2 (en) Embedded source/drain structure for tall FinFet and method of formation
US20140199817A1 (en) Method for manufacturing multi-gate transistor device
US10847634B2 (en) Field effect transistor and method of forming the same
US8748239B2 (en) Method of fabricating a gate
TWI713642B (zh) 鰭式場效電晶體及其製造方法
TW201733015A (zh) 鰭狀場效電晶體及其製造方法
US10622454B2 (en) Formation of a semiconductor device with RIE-free spacers
CN106803497A (zh) 鳍式场效应晶体管及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant