CN106803497A - 鳍式场效应晶体管及其制造方法 - Google Patents

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张世杰
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Abstract

本发明的实施例提供了一种制造FinFET的方法，至少包括以下步骤。图案化半导体衬底以在半导体衬底中形成多个沟槽并且在沟槽之间形成至少一个半导体鳍。在沟槽中形成绝缘体。在半导体鳍的部分上方和隔离件的部分上方形成栅极堆叠件。在半导体鳍的通过栅极堆叠件暴露的部分上方形成掺杂有导电掺杂剂的应变材料，并且通过选择性地生长的具有渐变掺杂浓度的体层来形成应变材料。本发明的实施例还提供了一种鳍式场效应晶体管(FinFET)。

Description

鳍式场效应晶体管及其制造方法
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及鳍式场效应晶体管及其制造方法。
背景技术
随着半导体器件的尺寸不断缩小，已经开发出诸如鳍式场效应晶体管(FinFET)的三维多栅极结构以代替平面互补金属氧化物半导体(CMOS)器件。FinFET的结构性特征是从半导体衬底的表面垂直延伸的硅基鳍，并且包裹在由鳍形成的导电沟道周围的栅极进一步提供了对沟道的更好的电控制。
发明内容
根据本发明的一个方面，提供了一种制造鳍式场效应晶体管(FinFET)的方法，包括：图案化半导体衬底以在所述半导体衬底中形成多个沟槽并且在所述沟槽之间形成至少一个半导体鳍；在所述沟槽中形成多个绝缘体；在所述半导体鳍的部分上方和所述绝缘体的部分上方形成栅极堆叠件；以及在所述半导体鳍的通过所述栅极堆叠件暴露的部分上方形成掺杂有导电掺杂剂的应变材料，并且通过选择性地生长具有渐变掺杂浓度的体层来形成所述应变材料。
根据本发明的另一方面，提供了一种制造FinFET的方法，包括：图案化半导体衬底以在所述半导体衬底中形成多个沟槽并且在所述沟槽之间形成至少一个半导体鳍；在所述沟槽中形成多个绝缘体；在所述半导体鳍的部分上方和所述绝缘体的部分上方形成栅极堆叠件；去除通过所述栅极堆叠件暴露的所述半导体鳍以形成所述半导体鳍的凹部；选择性地生长掺杂有导电掺杂剂的应变材料，所述应变材料从所述半导体鳍的所述凹部生长以覆盖所述半导体鳍的通过所述栅极堆叠件暴露的部分，所述应变材料包括体层，并且选择性地生长具有渐变掺杂浓度的所述应变材料的体层。
根据本发明的又一方面，提供了一种鳍式场效应晶体管(FinFET)，包括：半导体衬底，包括位于所述半导体衬底上的至少一个半导体鳍；多个绝缘体，设置在所述半导体衬底上，并且所述半导体鳍夹置在所述绝缘体之间；栅极堆叠件，位于所述半导体鳍的部分上方和所述绝缘体的部分上方；以及掺杂的应变材料，覆盖所述半导体鳍的通过所述栅极堆叠件暴露的部分，并且所述掺杂的应变材料包括具有渐变掺杂剂浓度的体层。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1是根据一些实施例的示出制造FinFET的方法的流程图。
图2A至图2H是根据一些实施例的用于制造FinFET的方法的立体图。
图3A至图3H是根据一些实施例的用于制造FinFET的方法的截面图。
图4是根据一些实施例的示出了用于形成FinFET的应变材料的方法的示图。
图5是根据一些实施例的图3H的放大图。
图6是根据一些实施例的FinFET的立体图。
图7是根据一些实施例的FinFET的截面图。
图8是根据一些实施例的图7的放大图。
具体实施方式
以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
本发明的实施例描述了FinFET的示例性制造工艺和由该工艺制造的FinFET。在本发明的特定实施例中，FinFET可以形成在硅衬底上。此外，FinFET可以形成在绝缘体上硅(SOI)衬底上或者可选地绝缘体上锗(GOI)半导体衬底上作为可选方式。此外，根据一些实施例，硅衬底可以包括其他导电层或其他半导体元件，诸如晶体管、二极管等。该实施例不限定在该上下文中。
参考图1，示出的是根据本发明的一些实施例的示出制造FinFET的方法的流程图。该方法至少包括步骤S10、步骤S12、步骤S14和步骤S16。首先，在步骤S10中，图案化半导体衬底以在半导体衬底中形成多个沟槽并且在沟槽之间形成至少一个半导体鳍。然后，在步骤S12中，在半导体衬底上形成绝缘体并且该绝缘体位于沟槽中。例如，绝缘体是绝缘或隔离半导体鳍的浅沟槽隔离(STI)结构。此后，在步骤S14中，栅极堆叠件形成在半导体鳍的一部分上方以及绝缘体上方；在步骤S16中，形成掺杂有导电掺杂剂的应变材料以覆盖被栅极堆叠件暴露的半导体鳍。应变材料包括体(bulk)层，并且应变材料的体层选择性地生长有渐变掺杂浓度。如图1所示，在形成栅极堆叠件后，形成应变材料。然而，栅极堆叠件(步骤S14)和应变材料(步骤S16)的形成顺序不限制于本发明。
图2A是FinFET在制造方法的多个阶段之一的立体图，并且图3A是沿着图2A的线I-I’截取的FinFET的截面图。在图1中的步骤S10中，并且如图2A和图3A所示，提供半导体衬底200。在一个实施例中，半导体衬底200包括晶体硅衬底(例如，晶圆)。半导体衬底200可以包括取决于设计需求(例如，p型半导体衬底或n型半导体衬底)的多种掺杂区。在一些实施例中，掺杂区可以掺杂有p型或n型掺杂剂。例如，掺杂区可掺杂p型掺杂剂，诸如硼或BF2；n型掺杂剂，诸如磷或砷；和/或它们的组合。掺杂区可被配置为用于n型FinFET，或者可选地被配置为用于P型FinFET。在一些可选实施例中，半导体衬底200可以由以下材料制成：其他一些合适的元素半导体，诸如金刚石或锗；合适的化合物半导体，诸如砷化镓、碳化硅、砷化铟或磷化铟；或合适的合金半导体材料，诸如碳化硅锗、磷砷化镓或磷铟化镓。
在一个实施例中，在半导体衬底200上依次形成衬垫层202a和掩模层202b。例如，衬垫层202a可以是通过热氧化工艺由氧化硅薄膜形成的。衬垫层202a可以用作半导体衬底200和掩模层202b之间的粘合层。衬垫层202a也可以用作蚀刻掩模层202b的蚀刻停止层。在至少一个实施例中，掩模层202b是例如通过低压化学汽相沉积(LPCVD)或等离子增强化学汽相沉积(PECVD)而形成的氮化硅层。掩模层202b在随后的光刻工艺中用作硬掩模。具有预定图案的图案化的光刻胶层204形成在掩模层202b上。
图2B是FinFET在制造方法的多个阶段之一的立体图，并且图3B是沿着图2B的线I-I’截取的FinFET的截面图。在图1中的步骤S10中，并且如图2A至2B和图3A至3B所示，依次蚀刻未被图案化的光刻胶层204覆盖的掩模层202b和衬垫层202a以形成图案化的掩模层202b’和图案化的衬垫层202a’以暴露下面的半导体衬底200。通过使用图案化的掩模层202b’、图案化的衬垫层202a’和图案化的光刻胶层204作为掩模，半导体衬底200的各部分暴露并且被蚀刻以形成沟槽206和半导体鳍208。半导体鳍208由图案化的掩模层202b’、图案化的衬垫层202a’和图案化的光刻胶层204覆盖。两个邻近的沟槽206被间距间隔开。例如，沟槽206之间的间距可小于约30纳米。换句话说，两个相邻的沟槽206被相应的半导体鳍208间隔开。
半导体鳍208的高度和沟槽206的深度在大约5nm至大约500nm的范围内。在形成沟槽206和半导体鳍208后，然后去除图案化的光刻胶层204。在一个实施例中，可以实施清洗工艺以去除半导体衬底200a和半导体鳍208的原生氧化物。可以使用稀释的氢氟酸(DHF)或其他合适的清洗溶液来实施清洗工艺。
图2C是FinFET在制造方法的多个阶段之一的立体图，并且图3C是沿着图2C的线I-I’截取的FinFET的截面图。在图1中的步骤S12中，并且如图2B至2C和图3B至3C所示，在半导体衬底200a上方形成绝缘材料210以覆盖半导体鳍208并且填充沟槽206。除了半导体鳍208之外，绝缘材料210进一步覆盖图案化的衬垫层202a’和图案化的掩模层202b’。绝缘材料210可包括氧化硅、氮化硅、氮氧化硅、旋涂介电材料或低k介电材料。可通过高密度等离子体化学汽相沉积(HDP-CVD)、次大气压CVD(SACVD)或旋涂来形成绝缘材料210。
图2D是FinFET在制造方法的多个阶段之一的立体图，并且图3D是沿着图2D的线I-I’截取的FinFET的截面图。在图1中的步骤S12中，并且如图2C至2D和图3C至3D所示，例如，实施化学机械抛光工艺，以去除绝缘材料210的一部分、图案化的掩模层202b’和图案化的衬垫层202a’直到暴露半导体鳍208。如图2D和3D所示，在抛光绝缘材料210之后，抛光的绝缘材料210的顶面与半导体鳍208的顶面T2基本共面。
图2E是FinFET在制造方法的多个阶段之一的立体图，并且图3E是沿着图2E的线I-I’截取的FinFET的截面图。在图1中的步骤S12中，并且如图2D至2E和图3D至3E所示，通过蚀刻工艺部分地去除填充在沟槽206中的抛光的绝缘材料210，使得绝缘体210a形成在半导体衬底200a上方并且每个绝缘体210a均位于两个邻近的半导体鳍208之间。在一个实施例中，蚀刻工艺可以是利用氢氟酸(HF)的湿蚀刻工艺或干蚀刻工艺。绝缘体210a的顶面T1低于半导体鳍208的顶面T2。半导体鳍208从绝缘体210a的顶面T1处突出。半导体鳍208的顶面T2与绝缘体210a的顶面T1之间的高度差在大约15nm至大约50nm的范围之间。
图2F是FinFET在制造方法的多个阶段之一的立体图，并且图3F是沿着图2F的线I-I’截取的FinFET的截面图。在图1中的步骤S14中，并且如图2E至2F和图3E至3F所示，在半导体鳍208的一部分和隔离件210a的一部分上方形成栅极堆叠件212。在一个实施例中，例如，栅极堆叠件212的延伸方向D1垂直于半导体鳍208的延伸方向D2以覆盖半导体鳍208的中间部分M(如图3F中所示)。上述中间部分M可以用作三栅极FinFET的沟道。栅极堆叠件212包括栅极介电层212a和设置在栅极介电层212a上方的栅电极层212b。栅极介电层212a设置在半导体鳍208的部分上方以及隔离件210a的部分上方。
栅极介电质212a形成为覆盖半导体鳍208的中间部分M。在一些实施例中，该栅极介电层212a可以包括氧化硅、氮化硅、氧氮化硅或高k电介质。高k电介质包括金属氧化物。用于高k电介质的金属氧化物的实例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物和/或它们混合物。在一个实施例中，该栅极介电层212a是具有在从约10埃至约30埃范围内的厚度的高k介电层。可以使用诸如原子层沉积(ALD)、化学汽相沉积(CVD)、物理汽相沉积(PVD)、热氧化、UV-臭氧氧化或它们的组合的适当的工艺来形成栅极介电层212a。栅极介电层212a可以进一步包括界面层(未示出)以降低栅极介电层212a和半导体鳍208之间的损坏。界面层可以包括氧化硅。
然后，在栅极介电层212a上形成栅电极层212b。在一些实施例中，栅电极层212b可以包括单层或多层结构。在一些实施例中，栅电极层212b可包括多晶硅或金属，诸如Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlN、TaN、NiSi、CoSi、具有与半导体衬底材料可兼容的功函的其他导电材料或它们的组合。在一些实施例中，栅电极层212b包括含硅材料，诸如多晶硅、非晶硅或它们的组合，并且在形成应变材料214之前形成。在一些实施例中，栅电极层212b包括在约30nm至约60nm的范围内的厚度。可以使用诸如ALD、CVD、PVD、镀或它们的组合的合适的工艺来形成栅电极层212b。
此外，栅极堆叠件212还包括设置在栅极介电层212a和栅电极层212b的侧壁上的一对间隔件212c。该对间隔件212c可以进一步覆盖半导体鳍208的部分。间隔件212c是由诸如氮化硅或SiCON的介电材料形成。间隔件212c可以包括单层或多层结构。在后文中，将半导体鳍208的未被栅极堆叠件212覆盖的部分称为暴露部分E。
图2G是FinFET在制造方法的多个阶段之一的立体图，并且图3G是沿着图2G的线II-II’截取的FinFET的截面图。在图1中的步骤S16中，并且如图2F至2G和图3F至3G所示，去除半导体鳍208的暴露部分E并且使其凹进以形成凹部R。例如，通过各向异性蚀刻、各向同性蚀刻或它们的组合来去除暴露部分E。在一些实施例中，使半导体鳍208的暴露部分E凹进为低于隔离件210a的顶面T1。凹部R的深度小于绝缘体210a的厚度。换句话说，不完全去除半导体鳍208的暴露部分。如图2G和图3G所示，当使半导体鳍208的暴露部分E凹进时，半导体鳍208中被栅极堆叠件212覆盖的部分没有被去除。半导体鳍208中被栅极堆叠件212覆盖的部分在栅极堆叠件212的侧壁处露出。
图2H是FinFET在制造方法的多个阶段之一的立体图，并且图3H是沿着图2H的线II-II’截取的FinFET的截面图。在图1中的步骤S16中，并且如图2G至2H和图3G至3H所示，在半导体鳍208的凹进部分R上方选择性地生长应变材料214，并且应变材料部分214延伸超出隔离件210a的顶面T1以使半导体鳍208应变或者对半导体鳍208施加应力。应变材料214包括设置在栅极堆叠件212的一侧处的源极和设置在栅极堆叠件212的另一侧处的漏极。源极覆盖半导体鳍208的一端并且漏极覆盖半导体鳍208的另一端。
应变材料214掺杂有导电掺杂剂。在一个实施例中，诸如SiGe的应变材料214外延生长有p型掺杂剂以使p型FinFET应变。即，应变材料214掺杂有p型掺杂剂以成为p型FinFET的源极和漏极。p型掺杂剂包括硼或BF2，并且可以通过LPCVD工艺且利用原位掺杂来外延生长应变材料214。在另一实施例中，诸如SiC的应变材料214外延生长有n型掺杂剂以使n型FinFET应变。即，应变材料214掺杂有n型掺杂剂以成为n型FinFET的源极和漏极。n型掺杂剂包括砷和/或磷，并且可以通过LPCVD工艺且利用原位掺杂来外延生长应变材料214。应变材料214包括选择性地生长有渐变掺杂浓度的体层。用于形成包括选择性地生长有渐变掺杂浓度的体层的应变材料的方法将如以下段落所述。
图4是示出了用于形成FinFET的应变材料的方法的示图，并且图5是图3H的放大图。图4的示图示出了外延工艺时间和掺杂浓度之间的关系。如图4和图5所示，用于形成应变材料214的方法包括以下步骤。首先，从开始时间至时间T1选择性地生长具用掺杂浓度C1的第一层214a。在一个实施例中，第一掺杂浓度C1在2E20原子/cm3至6E20原子/cm3的范围之间，并且从开始时间至时间T1的第一生长时间可以介于100秒和600秒之间，以形成第一层214a。在一些实施例中，第一层214a从半导体鳍218的凹部生长并且未填满半导体鳍218的凹部，即，在半导体鳍208的凹部的表面上选择性地生长具有第一掺杂浓度C1的第一层214a。第一层214a可以是半导体鳍208的凹部中的共形层并且未填满半导体鳍208的凹部以成为保护层。
在形成第一层214a之后，在第一层214a上选择性地生长具有渐变掺杂浓度的体层214b。体层214a填充半导体鳍218的凹部并且延伸超过绝缘体210a的顶面。从时间T1至时间T2生长体层214b。在一些实施例中，随着选择性地生长体层214b的时间的流逝，体层214b的渐变掺杂浓度从高至低。即，时间T1处的掺杂浓度C2高于时间T2处的掺杂浓度C3。体层214b的渐变掺杂浓度可以是从掺杂浓度C2至掺杂浓度C3的线性渐变。在一个实施例中，掺杂浓度C2在7E20原子/cm3至5E21原子/cm3的范围之间，掺杂浓度C3在2E20原子/cm3至2E21原子/cm3的范围之间，并且从时间T1至时间T2的第二生长时间可以介于350秒和1050秒之间，以形成具有渐变掺杂浓度体层214b。在一个实施例中，用于选择性地生长体层214b的渐变掺杂浓度在1.0E21原子/cm3至7.4E20原子/cm3的范围之间。
在形成体层214b之后，从时间T2至结束时间在体层214b上选择性地生长具有第二掺杂浓度的第二层214c。在一个实施例中，第二掺杂浓度C4在2E20原子/cm3至2E21原子/cm3的范围之间，并且从时间T2至结束时间的第三生长时间可以介于100秒和600秒之间，以利用第二掺杂剂浓度形成第二层214c。第二层214c覆盖体层214b的顶面以保护体层214b。
在一些实施例中，第一层214a、体层214b和第二层214c形成应变材料214，并且随着体层214b的选择性地生长的时间的流逝，体层214b的渐变掺杂浓度从高至低。通常，掺杂剂在应变材料中的浓度分布可以影响应变材料的总电阻。在这种情况下，由于应变材料214的体层214b被生长为具有渐变掺杂浓度，所以与传统的FinFET相比，应变材料214的总电阻可以减少大约20％并且器件性能可以提高大约10％。
图6是FinFET的立体图，图7是沿着图6的线II-II’截取的FinFET的截面图，以及图8是图7的放大图。在实施例中，FinFET的制造步骤包括实施与在图2A至2F和3A至3F中示出的步骤相同或类似的工艺步骤。如图6和图7所示，在形成半导体鳍208、隔离件210a和栅极堆叠件212之后，在半导体鳍208的通过栅极堆叠件212暴露的部分上方选择性地生长应变材料部分214。用于形成包括具有渐变掺杂浓度且选择性地生长的体层的应变材料的方法如图4和图8所示。
参考图4和图8，用于形成应变材料214的方法包括以下步骤。首先，从开始时间至时间T1选择性地生长具有掺杂浓度C1的第一层214a。在一个实施例中，第一掺杂浓度C1在2E20原子/cm3至6E20原子/cm3的范围之间，并且从开始时间至时间T1的第一生长时间可以介于100秒和600秒之间，以形成第一层214a。在一些实施例中，半导体鳍208不具有凹部，因此，在半导体鳍208的通过隔离件210a暴露的表面上生长第一层214a。第一层214a可以是半导体鳍208的暴露的表面上的共形层以作为保护层。
如图4和图8所示，在形成第一层214a之后，在第一层214a上选择性地生长具有渐变掺杂浓度的体层214b。体层214b覆盖第一层214a并延伸超过绝缘体210a的顶面。从时间T1至时间T2生长体层214b。在一些实施例中，随着体层214b的选择性地生长的时间流逝，体层214b的渐变掺杂浓度从高至低。即，时间T1处的掺杂浓度C2高于时间T2处的掺杂浓度C3。体层214b的渐变掺杂浓度可以是从掺杂浓度C2至掺杂浓度C3的线性渐变。在一个实施例中，掺杂浓度C2在7E20原子/cm3至5E21原子/cm3的范围之间，掺杂浓度C3在2E20原子/cm3至2E21原子/cm3的范围之间，并且从时间T1至时间T2的第二生长时间可以介于350秒和1050秒之间，以形成具有渐变掺杂浓度的体层214b。在一个实施例中，用于选择性地生长体层214b的渐变掺杂浓度在1.0E21原子/cm3至7.4E原子/cm3的范围之间。
如图4和图8所示，在形成体层214b之后，从时间T2至结束时间在体层214b上选择性地生长具有第二掺杂浓度的第二层214c。在一个实施例中，第二掺杂浓度C4在2E20原子/cm3至2E21原子/cm3的范围之间，并且从时间T2至结束时间的第三生长时间可以介于100秒和600秒之间，以形成具有第二掺杂剂浓度的第二层214c。第二层214c覆盖体层214b的顶面以保护体层214b。
在一些实施例中，半导体鳍208不具有凹部，应变材料214包括第一层214a、体层214b和第二层214c，并且选择性地生长具有渐变掺杂浓度的体层214b。类似地，掺杂剂在应变材料中的浓度分布可以影响应变材料的总电阻。在这种情况下，由于应变材料214的体层214b被生长为具有渐变掺杂浓度，所以减少了应变材料214的总电阻并且提高了器件性能。
根据本发明的一些实施例，一种制造FinFET的方法包括至少以下步骤。图案化半导体衬底以在半导体衬底中形成多个沟槽并且在沟槽之间形成至少一个半导体鳍。在沟槽中形成绝缘体。在半导体鳍的部分上方和隔离件的部分上方形成栅极堆叠件。在半导体鳍的通过栅极堆叠件暴露的部分上方形成掺杂有导电掺杂剂的应变材料，并且通过选择性地生长具有渐变掺杂浓度的体层来形成应变材料。
在一些实施例中，随着选择性地生长所述体层的的时间的流逝，所述渐变掺杂浓度从高至低。
在一些实施例中，用于选择性地生长所述体层的所述渐变掺杂浓度从第一浓度至第二浓度，所述第一浓度在7E20原子/cm3至5E21原子/cm3范围之间，并且所述第二浓度在2E20原子/cm3至2E21原子/cm3范围之间。
在一些实施例中，形成所述应变材料的方法还包括：选择性地生长具有第一掺杂浓度的第一层，并且所述体层形成在所述第一层上；以及在所述体层上选择性地生长具有第二掺杂浓度的第二层。
在一些实施例中，用于选择性地生长所述第一层的所述第一掺杂浓度在2E20原子/cm3至6E20原子/cm3范围之间，并且用于选择性地生长所述第二层的所述第二掺杂浓度在2E20原子/cm3至2E21原子/cm3的范围之间。
在一些实施例中，利用第一生长时间选择性地生长所述第一层，利用第二生长时间选择性地生长所述体层，利用第三生长时间选择性地生长所述第二层，并且所述第二生长时间比所述第一生长时间长并且比所述第三生长时间长。
在一些实施例中，所述应变材料包括掺杂有p型掺杂剂的SiGe，或所述应变材料包括掺杂有n型掺杂剂的SiC。
根据本发明的一些实施例，一种制造FinFET的方法包括至少以下步骤。图案化半导体衬底以在半导体衬底中形成多个沟槽并且在沟槽之间形成至少一个半导体鳍。在沟槽中形成绝缘体。在半导体鳍的部分上方和隔离件的部分上方形成栅极堆叠件。去除通过栅极堆叠件暴露的半导体鳍以形成半导体鳍的凹部。选择性地生长掺杂有导电掺杂剂的应变材料，并且从半导体鳍的凹部生长应变材料以覆盖半导体鳍的通过栅极堆叠件暴露的部分。应该材料包括体层，并且应变材料的体层以渐变掺杂浓度选择性地生长。
在一些实施例中，选择性地生长所述应变材料的方法包括：在所述半导体鳍的所述凹部的表面上选择性地生长具有第一掺杂浓度的第一层；在所述第一层上选择性地生长具有所述渐变掺杂浓度的所述体层，所述体层填充所述半导体鳍的所述凹部并且延伸超过所述绝缘体的顶面；以及在所述体层上选择性地生长具有第二掺杂浓度的第二层。
在一些实施例中，所述第二层覆盖所述体层的顶面。
在一些实施例中，随着所述体层的选择性地生长的时间的流逝，所述渐变掺杂浓度从高至低。
在一些实施例中，用于选择性地生长所述体层的所述渐变掺杂浓度从第一浓度至第二浓度，所述第一浓度在7E20原子/cm3至5E21原子/cm3的范围之间，并且所述第二浓度在2E20原子/cm3至2E21原子/cm3的范围之间。
在一些实施例中，用于选择性地生长所述第一层的所述第一掺杂浓度在2E20原子/cm3至6E20原子/cm3的范围之间，并且用于选择性地生长所述第二层的所述第二掺杂浓度在2E20原子/cm3至2E21原子/cm3的范围之间。
在一些实施例中，利用第一生长时间选择性地生长所述第一层，利用第二生长时间选择性地生长所述体层，利用第三生长时间选择性地生长所述第二层，并且所述第二生长时间比所述第一生长时间长同时也比所述第三生长时间长。
在一些实施例中，所述应变材料包括掺杂有p型掺杂剂的SiGe，或所述应变材料包括掺杂有n型掺杂剂的SiC。
根据本发明的一些实施例，FinFET包括半导体衬底、隔离件、栅极堆叠件和掺杂的应变材料。半导体衬底上包括位于其上的至少一个半导体鳍。绝缘体设置在半导体衬底上，并且半导体鳍夹在绝缘体之间。在半导体鳍的部分上方和隔离件的部分上方设置栅极堆叠件。掺杂的应变材料覆盖半导体鳍的通过栅极堆叠件暴露的部分，并且掺杂的应变材料包括具有渐变掺杂剂浓度的体层。
在一些实施例中，所述掺杂的应变材料还包括：第一层，具有第一掺杂剂浓度，并且所述体层设置在所述第一层上；以及第二层，设置在所述体层上并且具有第二掺杂剂浓度。
在一些实施例中，所述半导体鳍还包括凹部，并且所述掺杂的应变材料还包括：第一层，设置在所述半导体鳍的所述凹部的表面上并且具有第一掺杂剂浓度，所述体层设置在所述第一层上并且填充所述半导体鳍的所述凹部以及延伸超过所述绝缘体的顶面；以及第二层，设置在所述体层上并且具有第二掺杂剂浓度。
在一些实施例中，所述第二层覆盖所述体层的顶面。优选地，所述掺杂的应变材料包括掺杂有p型掺杂剂的SiGe，或所述应变材料包括掺杂有n型掺杂剂的SiC。
以上论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (1)

1.一种制造鳍式场效应晶体管(FinFET)的方法，包括：
图案化半导体衬底以在所述半导体衬底中形成多个沟槽并且在所述沟槽之间形成至少一个半导体鳍；
在所述沟槽中形成多个绝缘体；
在所述半导体鳍的部分上方和所述绝缘体的部分上方形成栅极堆叠件；以及
在所述半导体鳍的通过所述栅极堆叠件暴露的部分上方形成掺杂有导电掺杂剂的应变材料，并且通过选择性地生长具有渐变掺杂浓度的体层来形成所述应变材料。
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