CN107275285B - 鳍式场效应晶体管及其制造方法 - Google Patents

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Abstract

提供了一种鳍式场效应晶体管(FinFET)，包括衬底、多个绝缘体、以及栅极堆叠件。衬底包括多个沟槽和多个沟槽之间的至少一个半导体鳍。绝缘体设置在沟槽中并且包括分布在其中的掺杂区域。栅极堆叠件部分覆盖至少一个半导体鳍和绝缘体。还讨论了用于制造前述FinFET的方法。

Description

鳍式场效应晶体管及其制造方法
技术领域
本发明的实施例一般地涉及半导体技术领域，更具体地，涉及半导体器件及其制造方法。
背景技术
随着半导体器件的尺寸不断缩小，已经开发出诸如鳍式场效应晶体管(FinFET)的三维多栅极结构以代替平面互补金属氧化物半导体(CMOS)器件。FinFET的结构性特征是从衬底的表面垂直延伸的基于硅的鳍，并且包裹环绕由半导体鳍形成的导电沟道的栅极进一步提供了对沟道的更好的电控制。
目前，FinFET中的半导体鳍的截面轮廓可以大大影响FinFET的性能。当蚀刻条件对于半导体鳍太迅速时，半导体鳍会被浅沟槽隔离(STI)工艺的蚀刻步骤消耗或损坏。此外，在密集区和隔离区之间的边界附近，由于负载效应，所以半导体鳍的截面轮廓可以不对称或不均匀。
发明内容
根据本发明的一方面，提供了一种用于制造鳍式场效应晶体管(FinFET)的方法，包括：图案化衬底以在所述衬底中形成多个沟槽和介于所述多个沟槽之间的至少一个半导体鳍；形成介电层以填充所述沟槽并且覆盖至少一个半导体鳍；在所述介电层中形成多个掺杂区域，其中，所述掺杂区域分布在所述沟槽中；去除所述沟槽外部的介电层；部分地去除所述沟槽中的掺杂区域以在所述沟槽中形成多个绝缘体；以及形成栅极堆叠件以部分地覆盖所述至少一个半导体鳍和所述绝缘体。
根据本发明的另一方面，提供了一种用于制造鳍式场效应晶体管(FinFET)的方法，包括：图案化衬底以至少形成第一沟槽、第二沟槽和多个半导体鳍，所述半导体鳍被所述第一沟槽和所述第二沟槽间隔开，其中，所述第二沟槽占据的面积大于所述第一沟槽占据的面积；形成介电层以填充所述第一沟槽和所述第二沟槽并且覆盖所述半导体鳍；在所述介电层中形成第一掺杂区域和第二掺杂区域，其中，所述第一掺杂区域包含第一掺杂剂并且分布在所述第一沟槽中，所述第二掺杂区域至少包含与所述第一掺杂剂不同的第二掺杂剂并且分布在所述第二沟槽中；通过平坦化工艺去除所述第一沟槽和所述第二沟槽外部的介电层；部分蚀刻所述介电层的第一掺杂区域和第二掺杂区域，以在所述第一沟槽中形成第一绝缘体并且在所述第二沟槽中形成第二绝缘体；以及形成栅极堆叠件以部分覆盖所述半导体鳍、所述第一绝缘体和所述第二绝缘体。
根据本发明的又一方面，提供了一种鳍式场效应晶体管(FinFET)，包括：衬底，包括多个沟槽和所述多个沟槽之间的至少一个半导体鳍；多个绝缘体，位于所述多个沟槽中，其中，所述绝缘体包括分布在所述绝缘体中的掺杂区域；以及栅极堆叠件，部分覆盖所述至少一个半导体鳍和所述绝缘体。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各部部件未按比例绘制，并且为了讨论清楚的目的，这些部件的尺寸可以任意增加或减少。
图1示出了根据本发明的一些实施例的示出制造FinFET的方法的流程图。
图2A至图2K是根据本发明的一些实施例的用于制造FinFET的方法的透视图。
图3A至图3K是根据本发明的一些实施例的用于制造FinFET的方法的截面图。
图4A至图4K是根据本发明的一些可选实施例的用于制造FinFET的方法的透视图。
图5A至图5K是根据本发明的一些可选实施例的用于制造FinFET的方法的截面图。
图6至图9示出了根据本发明的一些可选实施例的掺杂区域的各种修改。
具体实施方式
以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
本发明的实施例描述了FinFET的示例性制造工艺。在本发明的特定实施例中，FinFET可以形成在块状硅衬底上。此外，FinFET可以形成在绝缘体上硅(SOI)衬底上或者可选地形成在绝缘体上锗(GOI)衬底上。此外，根据一些实施例，硅衬底可以包括其他导电层或其他半导体元件，诸如晶体管、二极管等。该实施例不限定在该上下文中。
图1示出了根据本发明的一些实施例的示出制造FinFET的方法的流程图。参考图1，方法至少包括步骤S10、步骤S20、步骤S30、步骤S40、步骤S50以及步骤S60。首先，在步骤S10中，图案化衬底以在衬底中形成多个沟槽并且在沟槽之间形成至少一个半导体鳍。然后，在步骤S20中，形成介电层以填充沟槽并且覆盖至少一个半导体鳍。在步骤S30中，多个掺杂区域形成在介电层中，并且掺杂区域分布在沟槽中。在步骤S40中，去除沟槽外部的介电层。在步骤S50中，部分去除沟槽中的掺杂区域以在沟槽中形成多个绝缘体。之后，在步骤S60中，形成栅极堆叠件以部分覆盖至少一个半导体鳍和绝缘体。
应该注意，不限制上述步骤S30至步骤S40的顺序。在一些实施例中，可以在步骤S40之前执行步骤S30，在可选的实施例中，可以在步骤S40之后执行步骤S30。在又一可选实施例中，可以在执行步骤S40之前在介电层中形成一些掺杂区域，而可以在执行步骤S40之后在介电层中形成剩余的掺杂区域。
图2A是处于制造方法的多个阶段之一的FinFET的透视图，并且图3A是沿着图2A的截面线I-I’截取的FinFET的截面图。在图1中的步骤S10中并且如图2A和图3A所示，提供衬底100。在一个实施例中，该衬底100包括晶体硅衬底(例如，晶圆)。该衬底100根据设计要求(例如，p型衬底或n型衬底)可以包括各种掺杂区。在一些实施例中，掺杂区可以掺杂有p型或n型掺杂剂。例如，掺杂区可掺杂p型掺杂剂，诸如硼或BF2；n型掺杂剂，诸如磷或砷和/或其组合。掺杂区域可以配置为用于n型FinFET。可选地，掺杂区域可以配置为用于p型FinFET。在一些可选实施例中，衬底100可以由以下材料制成：一些不同元素的其他合适的半导体，诸如碳(金刚石)或锗；合适的化合物半导体，诸如砷化镓、碳化硅、砷化铟、或磷化铟；或合适的合金半导体材料，诸如碳化硅锗，磷砷化镓或磷铟化镓。
在一个实施例中，在衬底100上依次形成保护层102a和硬掩模层102b。例如，保护层102a可以是通过热氧化工艺形成的氧化硅薄膜。保护层102a可以用作衬底100和硬掩模层102b之间的粘合层。保护层102a也可以用作蚀刻硬掩模层102b的蚀刻停止层。在至少一个实施例中，例如，硬掩模层102b是通过低压化学汽相沉积(LPCVD)和等离子增强的化学汽相沉积(PECVD)所形成的氮化硅层。具有预定图案的图案化的光刻胶层104形成在硬掩模层102b上。
图2B是在制造方法的多个阶段之一的FinFET的透视图，并且图3B是沿着图2B的截面线I-I’截取的FinFET的截面图。在图1的步骤S10中，并且如图2A至图2B和图3A至图3B所示，依次蚀刻未被图案化的光刻胶层104覆盖的硬掩模层102b和保护层102a，以形成图案化的硬掩模层102b’和图案化的保护层102a’，从而暴露下面的衬底100。通过使用图案化的硬掩模层102b’、图案化的保护层102a’和图案化的光刻胶层104作为掩模，衬底100的部分被暴露和被蚀刻以形成沟槽106和半导体鳍108。半导体鳍108基本彼此平行。图2C和图3C中示出的半导体鳍108的数量仅是为了说明，在一些可选实施例中，根据实际设计需要，可以形成至少一个半导体鳍(如，一个、两个、三个或四个以上)。半导体鳍108由图案化的硬掩模层102b’、图案化的保护层102a’和图案化的光刻胶层104覆盖。两个邻近的沟槽106被间距S间隔开。例如，两个邻近的沟槽106之间的间距S在约20nm至约25nm的范围内。换句话说，两个邻近的沟槽106相应地被一个半导体鳍108间隔开，并且半导体鳍108的宽度与间距S相同。
在一些实施例中，沟槽106的宽度W在约20nm至约48nm的范围内。例如，半导体鳍108的高度和沟槽106的深度D在约40nm至约70nm的范围内。在形成沟槽106和半导体鳍108后，然后去除图案化的光刻胶层104。在一个实施例中，可以实施清洗工艺以去除半导体衬底100a和半导体鳍108的本征氧化物。可以使用稀释的氢氟酸(DHF)或其他合适的清洗溶液来实施清洗工艺。
图2C是在制造方法的多个阶段之一的FinFET的透视图，和图3C是沿着图2C的截面线I-I’截取的FinFET的截面图。在图1的步骤S20中并且如图2B至图2C和图3B至图3C所示，在形成沟槽106和半导体鳍108之后，然后在衬底100a上方形成介电层110以完全填充沟槽106并且覆盖半导体鳍108。除了半导体鳍108之外，介电层110还覆盖图案化的保护层102a’和图案化的硬掩模层102b’。介电层110可包括氧化硅、氮化硅、氮氧化硅，旋涂介电材料或低k介电材料。可通过高密度等离子体化学汽相沉积(HDP-CVD)，次大气压CVD(SACVD)或旋涂工艺来形成介电层110。在一些可选实施例中，介电层110为通过化学汽相沉积(CVD)工艺和固化工艺形成的可流动的介电层。
图2D是在制造方法的多个阶段之一的FinFET的透视图，和图3D是沿着图2D的截面线I-I’截取的FinFET的截面图。在图1的步骤S30中并且如图2C至图2D和图3C至图3D所示，在介电层110中形成局部地分布在沟槽106中的多个掺杂区域DP。例如，掺杂区域DP接触与其邻近的半导体鳍108。掺杂区域DP未与沟槽106的底面接触。例如，如图2D和图3D所示，掺杂区域DP为通过至少一个注入工艺形成的掩埋掺杂区域。在一些实施例中，将诸如硼(B)、碳(C)、氮(N)、磷(P)、锗(Ge)或它们的组合的注入掺杂剂注入介电层110中并且执行退火工艺以在介电层110中形成掺杂区域DP。通过适当控制退火工艺、注入掺杂剂的注入深度和注入剂量，可以在介电层110中故意地形成掺杂区域DP。在沟槽106中形成掺杂区域DP之后，介电层110保持电绝缘。
如图2D和图3D所示，在一些实施例中，图案化的衬垫层102a’和图案化的硬掩模层102b’可以保护半导体鳍108以免掺杂有注入的掺杂剂。换句话说，在上述注入工艺期间，可以通过图案化的衬垫层102a’和/或图案化的硬掩模层102b’阻挡注入的掺杂剂。在一些可选实施例中，由于退火工艺在注入工艺之后，并且通过退火工艺驱动注入的掺杂剂以从掺杂区域DP扩散进半导体鳍108中，所以可以在半导体鳍108中形成由退火工艺导致的非故意掺杂的区域(未示出)。在又一可选实施例中，在注入工艺期间，将掺杂剂注入介电层110和半导体鳍108中，并且因此，在执行注入工艺和退火工艺之后，故意地形成分布在介电层110中的掺杂区域DP和分布在半导体鳍108中的掺杂区域(未示出)。
在一些实施例中，掺杂区域DP的顶面介于介电层110的顶面与半导体鳍108的顶面之间。换句话说，掺杂区域DP的顶面低于介电层110的顶面并且高于半导体鳍108的顶面。例如，如图2D和图3D所示，掺杂区域DP的顶面与图案化的硬掩模层102b’的顶面基本对准，并且掺杂区域DP的底面高于沟槽106的底面。
图2D和图3D中所示的掺杂区域DP的分布仅是为了说明，可以根据实际设计需要适当地修改掺杂区域DP的分布。结合图6至图9示出了掺杂区域DP的修改。
在可选实施例中，掺杂区域DP的顶面高于图案化的硬掩模层102b’的顶面。例如，如图6所示，掺杂区域DP的顶面与介电层110的顶面基本对准。在又一实施例中，掺杂区域DP的顶面低于图案化的硬掩模层102b’的顶面并且高于半导体鳍108的顶面。例如，掺杂区域DP的顶面与图案化的衬垫层102a’(如图7所示)的顶面或与半导体鳍108(如图8所示)的顶面基本对准。
在一些实施例中，掺杂区域DP的底面与沟槽106的底面基本对准。
换句话说，如图9所示，介电层110的掺杂区域DP与沟槽106的底面接触。
图2E是在制造方法的多个阶段之一的FinFET的透视图，和图3E是沿着图2E的截面线I-I’截取的FinFET的截面图。在图1的步骤S40中并且如图2D至图2E和图3D至图3E所示，例如，执行诸如化学机械抛光(CMP)工艺的平坦化工艺以去除介电层110的位于沟槽106外部的部分、图案化的硬掩模层102b’和图案化的保护层102a’，直到暴露半导体鳍108的顶面T2。如图2E和图3E所示，在抛光介电层110之后，抛光的介电层110的顶面与半导体鳍108的顶面T2基本对齐或共面。此外，在抛光介电层110之后，掺杂区域DP的顶面与半导体鳍108的顶面T2基本对齐或共面。
如图2C至图2E和图3C至图3E所示，在去除沟槽106外部的介电层110(即，步骤S40)之前执行掺杂区域DP的形成(即，步骤S30)。然而，不限制上述步骤S30和步骤S40的顺序。在可选实施例中，在去除沟槽106外部的介电层110(即，步骤S40)之后，执行掺杂区域DP的形成(即，步骤S30)。在又一可选实施例中，可以在去除介电层110(即，步骤S40)之前在介电层110中形成一些掺杂区域DP，而在去除介电层110(即，步骤S40)之后在介电层110中形成剩余的掺杂区域DP。
图2F是在制造方法的多个阶段之一的FinFET的透视图，和图3F是沿着图2F的截面线I-I’截取的FinFET的截面图。在图1的步骤S50中并且如图2E至图2F和图3E至图3F所示，在去除沟槽106外部的介电层110之后，通过蚀刻工艺部分地去除分布在沟槽106中的掺杂区域DP，从而在沟槽106中形成具有掺杂区域DP’的绝缘体110a(如，STI结构)。在一些实施例中，蚀刻工艺可以是干蚀刻工艺或利用氢氟酸(HF)的湿蚀刻工艺。
在上述蚀刻工艺期间，绝缘体110a的掺杂区域DP的蚀刻率大于半导体鳍108的蚀刻率。在一些实施例中，掺杂区域DP相对于半导体鳍108的蚀刻选择率大于60。通过注入掺杂剂，修改介电层110(如图2E所示)或绝缘体110a(如图2F所示)的特性，从而可以更快速地蚀刻掺杂区域DP。换句话说，绝缘体110a的掺杂区域DP’的蚀刻率大于绝缘体110a的剩余部分的蚀刻率。因此，可以通过介电层110(如图2E所示)中的掺杂区域DP或绝缘体110a(如图2F所示)中的掺杂区域DP’来最小化半导体鳍108的消耗或损坏问题。
如图3F所示，在形成绝缘体110a之后，半导体鳍108可以具有顶部尺寸(l)和底部尺寸(L)，其中，顶部尺寸(l)大于底部尺寸(L)的一半并且小于底部尺寸(L)。换句话说，露出到绝缘体110a外部的半导体鳍108的侧壁为锥形侧壁。因此，可以最小化半导体鳍108的消耗或损坏问题。
如图2F和图3F所示，绝缘体110a的顶面T1低于半导体鳍108的顶面T2。半导体鳍108从绝缘体110a的顶面T1突出。例如，鳍108的顶面T2和绝缘体110a的顶面T1之间的高度差H(即，鳍高度)在约15nm至约50nm的范围内。
图2G是在制造方法的多个阶段之一的FinFET的透视图，和图3G是沿着图2G的截面线I-I’截取的FinFET的截面图。在图1的步骤S60中并且如图2F至图2G和图3F至图3G所示，形成栅极堆叠件GS(如图2K所示)以部分覆盖半导体鳍108和绝缘体110a。结合图2G至图2K和图3G至图3K讨论栅极堆叠件GS(如图2K所示)的形成。
如图2G和图3G所示，形成栅极介电层112以共形地覆盖绝缘体110a和半导体鳍108。掺杂区域DP’的顶面被栅极介电层112覆盖。在一些实施例中，栅极介电层112的厚度在约20nm至45nm的范围内。栅极介电层112可以包括氧化硅、氮化硅、氧氮化硅、或高k电介质。高-k电介质包括金属氧化物。用于高k电介质的金属氧化物的实例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物和/或它们混合物。可以通过诸如原子层沉积(ALD)，化学汽相沉积(CVD)、物理汽相沉积(PVD)、热氧化、UV-臭氧氧化等的适当的工艺形成栅极介电层112。
图2H是在制造方法的多个阶段之一的FinFET的透视图，和图3H是沿着图2H的截面线I-I’截取的FinFET的截面图。在图1的步骤S60中并且如图2G至图2H和图3G至图3H所示，至少一个伪栅极带114形成在栅极介电层112上，其中，伪栅极带114的纵长方向D1与半导体鳍108的纵长方向D2不同。在一些实施例中，伪栅极带114的纵长方向D1垂直于半导体鳍108的纵长方向D2。图2H中示出的伪栅极带114的数量仅是为了说明，在一些可选实施例中，可以根据实际设计需要形成两个或更多平行的伪栅极带。伪栅极带114包括含硅材料，诸如多晶硅、无定型硅或它们的组合。
如图2H所示，在形成伪栅极带114之后，间隔件对116形成在伪栅极带114的侧壁上。间隔件对116形成在栅极介电层112上并且沿着伪栅极带114的侧壁延伸。换句话说，间隔件对116沿着纵长方向D1延伸。间隔件对116由介电材料形成，诸如氮化硅或SiCON。间隔件对116可以包括单层或多层结构。
图2I是在制造方法的多个阶段之一的FinFET的透视图，和图3I是沿着图2I的截面线I-I’截取的FinFET的截面图。在图1的步骤S60中并且如图2H至图2I和图3H至图3I所示，形成图案化的介电层118以覆盖未被伪栅极带114和间隔件116覆盖的栅极介电层112。例如，图案化的介电层118的顶面与伪栅极带114的顶面基本共面。在一些实施例中，在形成图案化的介电层118之前，可以提前执行一些工艺(如，栅极介电层112的图案化工艺、半导体鳍凹进工艺、半导体鳍上的应变源极/漏极外延工艺、硅化工艺等)。省略了前述可选工艺的具体细节。
如图2I所示，间隔件对116和图案化的介电层118的组合可以视为邻近伪栅极带114的介电结构DS。换句话说，伪栅极带114可以嵌在介电结构DS中，并且介电结构DS部分覆盖半导体鳍108和绝缘体110a。
图2J是在制造方法的多个阶段之一的FinFET的透视图，并且图3J是沿着图2J的截面线I-I’截取的FinFET的截面图。在图1中的步骤S60中，并且如图2I至图2J和图3I至图3J所示，去除伪栅极带114。在一些实施例中，例如，通过蚀刻工艺来去除伪栅极带114。通过适当地选择蚀刻剂，去除伪栅极带114，而不显著损坏图案化的介电层118、栅极介电层112和间隔件116。在去除伪栅极带114之后，形成间隔件对116之间的腔体C。换句话说，通过腔体C部分暴露介电栅极层112。
图2K是在制造方法的多个阶段之一的FinFET的透视图，并且图3K是沿着图2K的截面线I-I’截取的FinFET的截面图。在图1的步骤S60中并且如图2J至图2K和图3J至图3K所示，在形成腔体C之后，栅极122形成在腔体C中并且填充该腔体，并且栅极122覆盖由腔体C暴露的栅极介电层112。栅极122的宽度与伪栅极带114(如图2I所示)的宽度基本相同。FinFET的沟道长度与栅极122的宽度相关或由该栅极的宽度确定。换句话说，半导体鳍108的与栅极122重叠并且被该栅极覆盖的部分用作FinFET的沟道。
如图2K所示，在一个实施例中，例如，栅极122和下方的栅极介电层112被视为栅极堆叠件GS，介电结构DS(如，间隔件对116或间隔件对116和图案化的介电层118的组合)形成在栅极堆叠件GS的侧壁上，并且介电结构DS的顶面与栅极堆叠件GS的顶面基本共面。在可选实施例中，可以省略以上示出的栅极替换工艺(图2J至图2K和图3J至图3K)。
图4A是在制造方法的多个阶段之一的FinFET的透视图，并且图5A是沿着图4A的截面线I-I’截取的FinFET的截面图。在图1的步骤S10中并且如图4A和图5A所示，提供具有形成在其上的保护层102a和硬掩模层102b的衬底100。然后，具有预定图案的图案化的光刻胶层104形成在硬掩模层102b上。
图4B是在制造方法的多个阶段之一的FinFET的透视图，并且图5B是沿着图4B的截面线I-I’截取的FinFET的截面图。在图1中的步骤S10中，并且如图4A至图4B和图5A至图5B所示，蚀刻未被图案化的光刻胶层104’覆盖的硬掩模层102b和保护层102a以形成图案化的硬掩模层102b’和图案化的保护层102a’以暴露下面的衬底100。通过使用图案化的硬掩模层102b’、图案化的保护层102a’和图案化的光刻胶层104作为掩模，衬底100的部分被暴露并被蚀刻以形成至少一个第一沟槽106a、至少一个第二沟槽106b和半导体鳍108。半导体鳍108被第一沟槽和第二沟槽(106a和106b)间隔开，其中，第二沟槽106b占据的面积A2大于第一沟槽106a占据的面积A1。第一沟槽106a、第二沟槽106b和半导体鳍108的数量仅是为了说明。
在一些实施例中，第一沟槽106a的宽度W在约22nm至约32nm的范围内，而第二沟槽106b的宽度在约32nm至约320nm的范围内。例如，半导体鳍108的高度和沟槽106的深度D在约40nm至约70nm的范围内。在形成第一沟槽106a、第二沟槽106b和半导体鳍108后，然后去除图案化的光刻胶层104’。在一个实施例中，可以实施清洗工艺以去除半导体衬底100a和半导体鳍108的本征氧化物。可以使用稀释的氢氟酸(DHF)或其他合适的清洗溶液来实施清洗工艺。
图4C是在制造方法的多个阶段之一的FinFET的透视图，和图5C是沿着图4C的截面线I-I’截取的FinFET的截面图。在图1中的步骤S20中并且如图4B至图4C和图5B至图5C所示，在形成第一沟槽106a、第二沟槽106b和半导体鳍108之后，然后在衬底100a上方形成介电层110以完全填充第一和第二沟槽(106a和106b)并且覆盖半导体鳍108。除了半导体鳍108之外，介电层110还覆盖图案化的保护层102a’和图案化的硬掩模层102b’。
图4D是在制造方法的多个阶段之一的FinFET的透视图，和图5D是沿着图4D的截面线I-I’截取的FinFET的截面图。在图1的步骤S30中并且如图4C至图4D和图5C至图5D所示，在介电层110中形成局部分布在第一沟槽106a中的至少一个第一掺杂区域DP1和局部分布在第二沟槽106b中的至少一个第二掺杂区域DP2。例如，第一和第二掺杂区域(DP1和DP2)接触与其邻近的半导体鳍108。第一和第二掺杂区域(DP1和DP2)未与第一和第二沟槽(106a和106b)的底面接触。例如，如图4D和图5D所示，第一和第二掺杂区域(DP1和DP2)为通过至少一个注入工艺形成的掩埋掺杂区域。在一些实施例中，将诸如硼(B)、碳(C)、氮(N)、磷(P)、锗(Ge)或它们的组合的注入掺杂剂注入介电层110中并且执行退火工艺以在介电层110中形成第一和第二掺杂区域(DP1和DP2)。通过退火工艺、注入掺杂剂的注入深度和注入剂量的适当控制，可以在介电层110中故意形成第一和第二掺杂区域(DP1和DP2)。在第一沟槽106a和第二沟槽106b中形成第一和第二掺杂区域(DP1和DP2)之后，介电层110保持电绝缘。在一些实施例中，第一掺杂区域DP1包含分布在其中的第一掺杂剂，并且第二掺杂区域DP2至少包含分布在其中的第二掺杂剂。第一掺杂剂与第二掺杂剂不同。
在一些实施例中，可以通过不同的注入工艺形成第一和第二掺杂区域(DP1和DP2)。例如，可以通过由不同的注入工艺将第一掺杂剂和第二掺杂剂注入介电层110来形成第一和第二掺杂区域(DP1和DP2)，其中，第一掺杂剂分布在第一沟槽106a和第二沟槽106b中，并且第二掺杂剂分布在第二沟槽106b中。换句话说，第一掺杂区域DP1’包含第一掺杂剂，并且第二掺杂区域DP2’包含第一和第二掺杂剂。
在一些可选实施例中，可以通过以下步骤来形成第一和第二掺杂区域(DP1和DP2)：在去除第一和第二沟槽(106a和106b)外部的介电层110之前通过第一注入工艺将第一掺杂剂注入介电层110、并且在去除第一和第二沟槽(106a和106b)外部的介电层110之后通过第二注入工艺将第二掺杂剂注入介电层110，其中，第一掺杂剂分布在第一沟槽106a和第二沟槽106b中，并且第二掺杂剂分布在第二沟槽106b中。换句话说，第一掺杂区域DP1’包含第一掺杂剂，并且第二掺杂区域DP2’包含第一和第二掺杂剂。
如图4D和图5D所示，在一些实施例中，图案化的衬垫层102a’和图案化的硬掩模层102b’可以保护半导体鳍108免于掺杂有被注入的掺杂剂。换句话说，在上述注入工艺期间，可以通过图案化的衬垫层102a’和/或图案化的硬掩模层102b’阻挡注入的掺杂剂。在一些可选实施例中，由于退火工艺在注入工艺之后，并且通过退火工艺驱动注入的掺杂剂以从第一和第二掺杂区域(DP1和DP2)扩散进半导体鳍108中，所以可以在半导体鳍108中形成由退火工艺导致的非故意掺杂的区域(未示出)。在又一可选实施例中，在注入工艺期间，将掺杂剂注入介电层110和半导体鳍108中，并且因此，在执行注入工艺和退火工艺之后，故意形成分布在介电层110中的第一和第二掺杂区域(DP1和DP2)和分布在半导体鳍108中的掺杂区域(未示出)。
图4D和图5D中所示的第一和第二掺杂区域(DP1和DP2)的分布仅是为了说明，可以根据实际设计需要适当地修改第一和第二掺杂区域(DP1和DP2)的分布。第一和第二掺杂区域(DP1和DP2)的修改与掺杂区域DP类似并且可以参考图6至图9。
图4E是在制造方法的多个阶段之一的FinFET的透视图，和图5E是沿着图4E的截面线I-I’截取的FinFET的截面图。在图1的步骤S40中并且如图4D至图4E和图5D至图5E所示，例如，执行诸如化学机械抛光(CMP)工艺的平坦化工艺以去除介电层110的位于第一沟槽106a、第二沟槽106b外部的部分、并去除图案化的硬掩模层102b’和图案化的保护层102a’直到暴露半导体鳍108的顶面T2。如图4E和图5E所示，在抛光介电层110之后，抛光的介电层110的顶面与半导体鳍108的顶面T2基本对齐或共面。此外，在抛光介电层110之后，第一和第二掺杂区域(DP1和DP2)的顶面与半导体鳍108的顶面T2基本对齐或共面。
如图4C至图4E和图5C至图5E所示，在去除第一和第二沟槽(106a和106b)外部的介电层110之前执行第一和第二掺杂区域(DP1和DP2)的形成。换句话说，在步骤S40之前执行步骤S30。然而，不限制上述步骤S30至步骤S40的顺序。在可选实施例中，在去除第一和第二沟槽(106a和106b)外部的介电层110之后执行第一和第二掺杂区域(DP1和DP2)的形成。换句话说，在步骤S40之后执行步骤S30。在又一可选实施例中，可以在去除介电层110(即，步骤S40)之前在介电层110中形成第一掺杂区域DP1，而在去除介电层110(即，步骤S40)之后在介电层110中形成第二掺杂区域DP2。在又一可选实施例中，可以在去除介电层110(即，步骤S40)之后在介电层110中形成第一掺杂区域DP1，而在去除介电层110(即，步骤S40)之前在介电层110中形成第二掺杂区域DP2。
图4F是在制造方法的多个阶段之一的FinFET的透视图，和图5F是沿着图4F的截面线I-I’截取的FinFET的截面图。在图1的步骤S50中并且如图4E至图4F和图5E至图5F所示，在去除第一和第二沟槽(106a和106b)外部的介电层110之后，通过蚀刻工艺部分去除分布在第一和第二沟槽(106a和106b)中的第一和第二掺杂区域(DP1和DP2)，从而在第一和第二沟槽(106a和106b)中分别形成具有第一掺杂区域DP1’的第一绝缘体110a1和具有第二掺杂区域DP2’的第二绝缘体110a2。在一些实施例中，蚀刻工艺可以是干蚀刻工艺或利用氢氟酸(HF)的湿蚀刻工艺。
在上述蚀刻工艺期间，第一和第二绝缘体(110a1和110a2)的第一和第二掺杂区域(DP1和DP2)的蚀刻率大于半导体鳍108的蚀刻率。在一些实施例中，第一和第二掺杂区域(DP1和DP2)相对于半导体鳍108的蚀刻选择率大于60。通过修改注入的掺杂剂、修改介电层110(如图2E所示)或绝缘体110a(如图2F所示)的特性，可以更快速地蚀刻第一和第二掺杂区域(DP1和DP2)。换句话说，第一和第二绝缘体(110a1和110a2)的第一和第二掺杂区域(DP1’和DP2’)的蚀刻率大于第一和第二绝缘体(110a1和110a2)的剩余部分的蚀刻率。因此，可以通过第一和第二掺杂区域(DP1、DP2、DP1’和DP2’)最小化半导体鳍108的消耗或损坏问题。
如图3F所示，在形成第一和第二绝缘体(110a1和110a2)之后，半导体鳍108可以具有顶部尺寸(l)和底部尺寸(L)，其中，顶部尺寸(l)大于底部尺寸(L)的一半并且小于底部尺寸(L)。换句话说，露出到第一和第二绝缘体(110a1和110a2)外部的半导体鳍108的侧壁为锥形侧壁。此外，密集区中的第一绝缘体110a1的顶面T1和隔离区中的第二绝缘体110a2的顶面T1可以位于不同的高度的平面处并且两者之间的高度差Dh小于0.25nm。换句话说，可以有效地改善负载效应。
如图4F和图5F所示，第一和第二绝缘体(110a1和110a2)的顶面T1低于半导体鳍108的顶面T2。半导体鳍108从第一和第二绝缘体(110a1和110a2)的顶面T1突出。例如，鳍108的顶面T2与第一和第二绝缘体(110a1和110a2)的顶面T1之间的高度差H(即，鳍高度)在约15nm至约50nm的范围内。
图4G是在制造方法的多个阶段之一的FinFET的透视图，和图5G是沿着图4G的截面线I-I’截取的FinFET的截面图。在图1的步骤S60中并且如图4F至图4G和图5F至图5G所示，形成栅极堆叠件GS(如图4K所示)以部分覆盖半导体鳍108以及第一和第二绝缘体(110a1和110a2)。结合图4G至图4K和图5G至图5K讨论栅极堆叠件GS(如图4K所示)的形成。
如图4G和图5G所示，形成栅极介电层112以共形覆盖第一和第二绝缘体(110a1和110a2)以及半导体鳍108。第一和第二掺杂区域(DP1’和DP2’)的顶面被栅极介电层112覆盖。在一些实施例中，栅极介电层112的厚度在约20nm至45nm的范围内。
图4H是在制造方法的多个阶段之一的FinFET的透视图，和图5H是沿着图4H的截面线I-I’截取的FinFET的截面图。在图1的步骤S60中并且如图4G至图4H和图5G至图5H所示，至少一个伪栅极带114形成在栅极介电层112上，并且然后，间隔件对116形成在伪栅极带114的侧壁上。
图4I是在制造方法的多个阶段之一的FinFET的透视图，和图5I是沿着图4I的截面线I-I’截取的FinFET的截面图。在图1的步骤S60中并且如图4H至图4I和图5H至图5I所示，形成图案化的介电层118以覆盖未被伪栅极带114和间隔件116覆盖的栅极介电层112。
如图4I所示，间隔件对116和图案化的介电层118的组合可以视为邻近伪栅极带114的介电结构DS。换句话说，伪栅极带114可以嵌在介电结构DS中，并且介电结构DS部分覆盖半导体鳍108和绝缘体110a。
在一些实施例中，在形成图案化的介电层118之前，可以提前执行一些工艺(如，栅极介电层112的图案化工艺、半导体鳍凹进工艺、半导体鳍上的应变源极/漏极外延工艺、硅化工艺等)。省略了前述可选工艺的具体细节。
图4J和图4K是在制造方法的各个阶段中的FinFET的透视图，并且图5J和图5K是沿着图4J和图4K的截面线I-I’截取的FinFET的截面图。在图1中的步骤S60中，并且如图4I至图4K和图5I至图5K所示，执行栅极替换工艺。在可选实施例中，可以省略以上示出的栅极替换工艺(图4J至图4K和图5J至图5K)。
由于绝缘体(110a、110a1、110a2)中的掺杂区域(DP’、DP1’、DP2’)的形成，所以可以最小化半导体鳍108的消耗问题或损坏问题。此外，可以适当地控制半导体鳍108的截面轮廓。因此，可以增强FinFET的性能、可靠性和产率。
根据本发明的一些实施例，提供了包括以下步骤的用于制造鳍式场效应晶体管(FinFET)的方法。图案化衬底以在衬底中形成多个沟槽并且在沟槽之间形成至少一个半导体鳍。形成介电层以填充沟槽并且覆盖至少一个半导体鳍。多个掺杂区域形成在介电层中，并且掺杂区域分布在沟槽中。去除沟槽外部的介电层。部分去除沟槽中的掺杂区域以在沟槽中形成多个绝缘体。形成栅极堆叠件以部分覆盖至少一个半导体鳍和绝缘体。
在实施例中，所述掺杂区域包括在去除所述沟槽外部的介电层之前，通过至少一个注入工艺所形成的多个掩埋掺杂区域。
在实施例中，所述掺杂区域包括掺杂有硼(B)、碳(C)、氮(N)、磷(P)、锗(Ge)或它们的组合的介电材料。
在实施例中，去除所述沟槽外部的介电层的方法包括平坦化工艺。
在实施例中，部分去除所述介电层的掺杂区域的方法包括蚀刻工艺。
在实施例中，所述掺杂区域相对于所述至少一个半导体鳍的蚀刻选择率大于60。
根据本发明的可选实施例，提供了包括以下步骤的用于制造鳍式场效应晶体管(FinFET)的方法。图案化衬底以至少形成第一沟槽、第二沟槽和多个半导体鳍，半导体鳍被第一和第二沟槽间隔开，其中，第二沟槽占据的面积大于第一沟槽占据的面积。形成介电层以填充第一和第二沟槽并且覆盖半导体鳍。第一掺杂区域和第二掺杂区域形成在介电层中，其中，第一掺杂区域包含第一掺杂剂并且分布在第一沟槽中，第二掺杂区域至少包含与第一掺杂剂不同的第二掺杂剂并且分布在第二沟槽中。通过平坦化工艺去除第一和第二沟槽外部的介电层。部分蚀刻介电层的第一和第二掺杂区域以在第一沟槽中形成第一绝缘体并且在第二沟槽中形成第二绝缘体。形成栅极堆叠件以部分覆盖半导体鳍、第一和第二绝缘体。
在实施例中，所述第一掺杂区域和所述第二掺杂区域包括在部分去除所述第一沟槽和所述第二沟槽外部的介电层之前，通过注入工艺所形成的多个掩埋掺杂区域。
在实施例中，所述第一掺杂剂包括掺杂有硼(B)、碳(C)、氮(N)、磷(P)、锗(Ge)或它们的组合的介电材料。
在实施例中，所述第二掺杂剂包括掺杂有硼(B)、碳(C)、氮(N)、磷(P)、锗(Ge)或它们的组合的介电材料。
在实施例中，在去除所述第一沟槽和所述第二沟槽外部的介电层之前，在所述介电层中形成所述第一掺杂区域，并且在去除所述第一沟槽和所述第二沟槽外部的介电层之后，在所述介电层中形成所述第二掺杂区域。
在实施例中，在所述介电层中形成第一掺杂区域和第二掺杂区域的方法包括：将所述第一掺杂剂注入所述介电层中，其中，所述第一掺杂剂分布在所述第一沟槽和所述第二沟槽中；以及将所述第二掺杂剂注入所述介电层中，其中，所述第二掺杂剂分布在所述第二沟槽中，并且所述第二掺杂区域包含所述第一掺杂剂和所述第二掺杂剂。
在实施例中，所述第一掺杂区域和所述第二掺杂区域相对于所述半导体鳍的蚀刻选择率大于60。
根据本发明的又一可选实施例，提供了包括衬底、多个绝缘体和栅极堆叠件的鳍式场效应晶体管(FinFET)。衬底包括多个沟槽和沟槽之间的至少一个半导体鳍。绝缘体设置在沟槽中并且包括分布在其中的掺杂区域。栅极堆叠件部分覆盖至少一个半导体鳍和绝缘体。
在实施例中，所述掺杂区域从所述绝缘体的顶面延伸至所述绝缘体的内部。
在实施例中，所述掺杂区域包括掺杂有硼(B)、碳(C)、氮(N)、磷(P)、锗(Ge)或它们的组合的介电材料。
在实施例中，所述沟槽包括第一沟槽和第二沟槽，并且所述第二沟槽占据的面积大于所述第一沟槽占据的面积。
在实施例中，所述绝缘体包括位于所述第一沟槽中的第一绝缘体和位于所述第二沟槽中的第二绝缘体，并且所述掺杂区域包括分布在所述第一绝缘体中的第一掺杂区域和分布在所述第二绝缘体中的第二掺杂区域。
在实施例中，所述掺杂区域包括分布在所述第一绝缘体中的第一掺杂区域和分布在所述第二绝缘体中的第二掺杂区域，所述第一掺杂区域包含第一掺杂剂，并且所述第二掺杂区域至少包含与所述第一掺杂剂不同的第二掺杂剂。
在实施例中，所述掺杂区域包括分布在所述第一绝缘体中的第一掺杂区域和分布在所述第二绝缘体中的第二掺杂区域，所述第一掺杂区域包含第一掺杂剂，并且所述第二掺杂区域包含所述第一掺杂剂和与所述第一掺杂剂不同的第二掺杂剂。
以上论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (20)

1.一种用于制造鳍式场效应晶体管(FinFET)的方法，包括：
图案化衬底以在所述衬底中形成多个沟槽和介于所述多个沟槽之间的至少一个半导体鳍，其中，所述多个沟槽包括第一沟槽和第二沟槽；
形成介电层以填充所述多个沟槽并且覆盖所述至少一个半导体鳍；
在所述介电层中形成多个掺杂区域，其中，所述掺杂区域分布在所述多个沟槽中；
去除所述多个沟槽外部的介电层；
部分地去除所述多个沟槽中的掺杂区域以在所述多个沟槽中形成多个绝缘体；以及
形成栅极堆叠件以部分地覆盖所述至少一个半导体鳍和所述绝缘体，
其中，所述多个绝缘体包括位于所述第一沟槽中的第一绝缘体和位于所述第二沟槽中的第二绝缘体，并且所述多个掺杂区域包括分布在所述第一绝缘体中的第一掺杂区域和分布在所述第二绝缘体中的第二掺杂区域，其中，所述第一掺杂区域包含第一掺杂剂，并且所述第二掺杂区域至少包含与所述第一掺杂剂不同的第二掺杂剂。
2.根据权利要求1所述的用于制造鳍式场效应晶体管的方法，其中，所述掺杂区域包括在去除所述多个沟槽外部的介电层之前，通过至少一个注入工艺所形成的多个掩埋掺杂区域。
3.根据权利要求1所述的用于制造鳍式场效应晶体管的方法，其中，所述掺杂区域包括掺杂有硼(B)、碳(C)、氮(N)、磷(P)、锗(Ge)或它们的组合的介电材料。
4.根据权利要求1所述的用于制造鳍式场效应晶体管的方法，其中，去除所述多个沟槽外部的介电层的方法包括平坦化工艺。
5.根据权利要求1所述的用于制造鳍式场效应晶体管的方法，其中，部分去除所述介电层的掺杂区域的方法包括蚀刻工艺。
6.根据权利要求5所述的用于制造鳍式场效应晶体管的方法，其中，所述掺杂区域相对于所述至少一个半导体鳍的蚀刻选择率大于60。
7.一种用于制造鳍式场效应晶体管(FinFET)的方法，包括：
图案化衬底以至少形成第一沟槽、第二沟槽和多个半导体鳍，所述半导体鳍被所述第一沟槽和所述第二沟槽间隔开，其中，所述第二沟槽占据的面积大于所述第一沟槽占据的面积；
形成介电层以填充所述第一沟槽和所述第二沟槽并且覆盖所述半导体鳍；
在所述介电层中形成第一掺杂区域和第二掺杂区域，其中，所述第一掺杂区域包含第一掺杂剂并且分布在所述第一沟槽中，所述第二掺杂区域至少包含与所述第一掺杂剂不同的第二掺杂剂并且分布在所述第二沟槽中；
通过平坦化工艺去除所述第一沟槽和所述第二沟槽外部的介电层；
部分蚀刻所述介电层的第一掺杂区域和第二掺杂区域，以在所述第一沟槽中形成第一绝缘体并且在所述第二沟槽中形成第二绝缘体；以及
形成栅极堆叠件以部分覆盖所述半导体鳍、所述第一绝缘体和所述第二绝缘体。
8.根据权利要求7所述的用于制造鳍式场效应晶体管的方法，其中，所述第一掺杂区域和所述第二掺杂区域包括在部分去除所述第一沟槽和所述第二沟槽外部的介电层之前，通过注入工艺所形成的多个掩埋掺杂区域。
9.根据权利要求7所述的用于制造鳍式场效应晶体管的方法，其中，所述第一掺杂剂包括掺杂有硼(B)、碳(C)、氮(N)、磷(P)、锗(Ge)或它们的组合的介电材料。
10.根据权利要求7所述的用于制造鳍式场效应晶体管的方法，其中，所述第二掺杂剂包括掺杂有硼(B)、碳(C)、氮(N)、磷(P)、锗(Ge)或它们的组合的介电材料。
11.根据权利要求7所述的用于制造鳍式场效应晶体管的方法，其中，在去除所述第一沟槽和所述第二沟槽外部的介电层之前，在所述介电层中形成所述第一掺杂区域，并且在去除所述第一沟槽和所述第二沟槽外部的介电层之后，在所述介电层中形成所述第二掺杂区域。
12.根据权利要求7所述的用于制造鳍式场效应晶体管的方法，其中，在所述介电层中形成第一掺杂区域和第二掺杂区域的方法包括：
将所述第一掺杂剂注入所述介电层中，其中，所述第一掺杂剂分布在所述第一沟槽和所述第二沟槽中；以及
将所述第二掺杂剂注入所述介电层中，其中，所述第二掺杂剂分布在所述第二沟槽中，并且所述第二掺杂区域包含所述第一掺杂剂和所述第二掺杂剂。
13.根据权利要求7所述的用于制造鳍式场效应晶体管的方法，其中，所述第一掺杂区域和所述第二掺杂区域相对于所述半导体鳍的蚀刻选择率大于60。
14.一种鳍式场效应晶体管(FinFET)，包括：
衬底，包括多个沟槽和所述多个沟槽之间的至少一个半导体鳍，所述多个沟槽包括第一沟槽和第二沟槽；
多个绝缘体，位于所述多个沟槽中，其中，所述绝缘体包括分布在所述绝缘体中的掺杂区域；以及
栅极堆叠件，部分覆盖所述至少一个半导体鳍和所述绝缘体，
其中，所述多个绝缘体包括位于所述第一沟槽中的第一绝缘体和位于所述第二沟槽中的第二绝缘体，并且所述掺杂区域包括分布在所述第一绝缘体中的第一掺杂区域和分布在所述第二绝缘体中的第二掺杂区域，所述第一掺杂区域包含第一掺杂剂，并且所述第二掺杂区域至少包含与所述第一掺杂剂不同的第二掺杂剂。
15.根据权利要求14所述的鳍式场效应晶体管，其中，所述掺杂区域从所述绝缘体的顶面延伸至所述绝缘体的内部。
16.根据权利要求14所述的鳍式场效应晶体管，其中，所述掺杂区域包括掺杂有硼(B)、碳(C)、氮(N)、磷(P)、锗(Ge)或它们的组合的介电材料。
17.根据权利要求14所述的鳍式场效应晶体管，其中，所述第二沟槽占据的面积大于所述第一沟槽占据的面积。
18.根据权利要求17所述的鳍式场效应晶体管，其中，所述第一掺杂区域和所述第二掺杂区域未与所述第一沟槽和所述第二沟槽的底面接触。
19.根据权利要求18所述的鳍式场效应晶体管，其中，所述半导体鳍的顶面和所述多个绝缘体的顶面之间的高度差在15nm至50nm的范围内。
20.根据权利要求18所述的鳍式场效应晶体管，其中，所述第二掺杂区域包含所述第一掺杂剂和与所述第一掺杂剂不同的第二掺杂剂。
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