CN106601735B - 鳍式场效应晶体管结构及其制造方法 - Google Patents

鳍式场效应晶体管结构及其制造方法 Download PDF

Info

Publication number
CN106601735B
CN106601735B CN201610680892.3A CN201610680892A CN106601735B CN 106601735 B CN106601735 B CN 106601735B CN 201610680892 A CN201610680892 A CN 201610680892A CN 106601735 B CN106601735 B CN 106601735B
Authority
CN
China
Prior art keywords
fin
stop layer
substrate
strained material
fins
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610680892.3A
Other languages
English (en)
Other versions
CN106601735A (zh
Inventor
张哲诚
林志翰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN106601735A publication Critical patent/CN106601735A/zh
Application granted granted Critical
Publication of CN106601735B publication Critical patent/CN106601735B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

描述了一种鳍式场效应晶体管，包括衬底、多个绝缘物、至少一个栅极堆叠件和应变材料部分。衬底具有位于衬底上的多个鳍以及鳍包括嵌入在鳍中的停止层。多个绝缘物设置在衬底上和多个鳍之间。至少一个栅极堆叠件设置在多个鳍上方和设置在多个绝缘物上。应变材料部分设置在至少一个栅极堆叠件的相对两侧上。本发明实施例涉及鳍式场效应晶体管结构及其制造方法。

Description

鳍式场效应晶体管结构及其制造方法
技术领域
本发明实施例涉及鳍式场效应晶体管结构及其制造方法。
背景技术
由于半导体器件的尺寸成比例减小，诸如鳍式场效应晶体管(FinFET)的三维多栅极结构已经发展以置换平坦的CMOS器件。FinFET的结构部件是从衬底的表面垂直延伸的基于硅的鳍，并且包裹沟道的栅极在沟道上方进一步提供更好的电控制。
发明内容
根据本发明的一个实施例，提供了一种鳍式场效应晶体管，包括：衬底，具有多个鳍，其中，所述多个鳍的至少一个包括嵌入在所述多个鳍的至少一个中的停止层；多个绝缘物，设置在所述衬底上以及设置在所述多个鳍之间；至少一个栅极堆叠件，设置在所述多个鳍上方以及设置在所述多个绝缘物上；以及应变材料部分，设置在所述至少一个栅极堆叠件的相对两侧上。
根据本发明的另一实施例，还提供了一种鳍式场效应晶体管，包括：衬底，具有位于所述衬底上的鳍，其中，所述鳍包括嵌入在所述鳍中的停止层；绝缘物，设置在所述衬底上和所述鳍之间；至少一个栅极堆叠件，横跨所述鳍设置并且设置在所述鳍上方以及设置在所述绝缘物上；以及应变材料部分，设置在所述至少一个栅极堆叠件的相对两侧上，其中，所述应变材料部分包括源极和漏极区域，并且所述鳍中的所述停止层位于所述应变材料部分的底部之上或与所述应变材料部分的所述底部基本上齐平。
根据本发明的又一实施例，还提供了一种用于形成鳍式场效应晶体管的方法，包括：提供嵌有停止层的衬底；图案化所述衬底以在所述衬底中形成沟槽并且在所述沟槽之间形成鳍；在所述衬底的所述沟槽中形成绝缘物；在所述衬底上方和所述绝缘物上形成堆叠结构，其中，所述堆叠结构覆盖所述鳍的部分；通过将所述鳍中的所述停止层用作蚀刻停止层以去除所述鳍的未被所述堆叠结构覆盖的部分来在所述鳍中形成凹槽；在位于所述绝缘物之间的所述凹槽中并且在所述堆叠结构的相对两侧上形成应变材料部分；去除所述堆叠结构；以及在所述衬底上方和所述绝缘物上形成栅极堆叠件，其中，所述应变材料部分位于所述栅极堆叠件的相对两侧上。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的实施例。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或缩小。
图1是根据本发明的一些实施例的示出了用于形成FinFET的制造方法的工艺步骤的示例性流程图。
图2A至图3G是根据本发明的一些实施例的示出了在用于形成FinFET的制造方法的各个阶段中的FinFET的立体图和截面图。
图4A至图4E是根据本发明的一些实施例的示出了利用不同蚀刻工艺制造的FinFET的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以便于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而在此使用的空间相对描述符可以同样地作相应的解释。
本发明的实施例描述了FinFET的示例性制造工艺及从这些制造工艺中制造的FinFET。在本发明的某些实施例中，FinFET可以形成在块状硅衬底上。仍然，作为替换方案，FinFET可以形成在绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底上。仍然，根据实施例，硅衬底可以包括诸如晶体管、二极管等的其他导电层或其他半导体元件。这些实施例不用于限制上下文。
根据实施例，图1是示出了用于形成FinFET的制造方法的工艺步骤的示例性流程图。图1中示出的工艺流程的各个工艺步骤可以包括如以下讨论的多个工艺步骤。图2A至图3G是根据本发明的一些实施例的示出了在用于形成FinFET的制造方法的各个阶段中的FinFET的立体图和截面图。应该注意，本文所述的工艺步骤包括用于制造FinFET器件的一部分制造工艺。
图2A是在制造方法的各个阶段的一个中的FinFET 20的立体图，并且图3A是沿着图2A的线I-I'所截取的FinFE T20的截面图。在步骤10中并且如图2A和图3A所示，提供了嵌入有停止层104的衬底100。然后，掩模层108形成在衬底100上方并且光敏图案110形成在掩模层108上和衬底100上方。在实施例中，掩模层108是通过，例如，化学汽相沉积(CVD)来形成的氮化硅层。在一些实施例中，衬底100是具有嵌入在衬底100中的停止层104的块状硅衬底102。取决于设计的要求，块状硅衬底102可以是p型衬底或n型衬底并且包括不同的掺杂区域。掺杂区域可以配置为用于n型FinFET或p型FinFET。在一些实施例中，停止层104的材料包括氧化硅锗(SiGeOx)、硅锗(SiGe)、氧化硅(SiOx)、磷化硅(SiP)、磷酸硅(SiPOx)或它们的组合，其中x大于零(x>0)。在一些实施例中，例如，停止层104的厚度在从1nm至50nm的范围内。在一些实施例中，通过提供块状硅衬底102并且然后通过离子注入形成嵌入在块状硅衬底102内的停止层104来形成衬底100。可以选择离子注入的注入剂量和/或注入能量从而在块状硅衬底102中的所期望的位置处形成停止层104。也就是说，停止层104的深度和厚度可以取决于离子注入的条件变化。通过用于离子注入的掺杂剂的类型控制停止层104的材料。
可选地，在如图3A'所示的另一实施例中，通过提供块状硅衬底102A，在块状硅衬底102A上形成停止层104并且然后在停止层104上形成硅层102B来形成衬底100。停止层104夹在块状硅衬底102A和硅层102B之间(即，嵌入在块状硅衬底102中)。图2A和图3A中的块状硅衬底102被看作类似于或等同于图3A'中的块状硅衬底102A和硅层102B。在一些实施例中，停止层104的材料包括SiGeOx、SiGe、SiOx、SiP、SiPOx或它们的组合。在一些实施例中，例如，停止层104的厚度在从1nm至50nm的范围内。在一些实施例中，例如，通过原子层沉积(ALD)或任何其他合适的沉积工艺形成停止层104。取决于设计的要求，可以确定硅层102B的厚度。
图2B是在制造方法的各个阶段的一个中的FinFET 20的立体图，并且图3B是沿着图2B的线I-I'所截取的FinFET 20的截面图。在步骤12中并且如图2B所示，图案化衬底100以在衬底100中形成沟槽112，并且通过使用光敏图案110和掩模层108作为蚀刻掩模蚀刻衬底100，在沟槽112之间形成鳍116。在一些实施例中，沟槽112是条状的并且平行地布置。从衬底100的表面100a计算，沟槽112的深度D大于停止层104的深度d。在图案化衬底100期间，部分地去除在沟槽112的位置处的停止层104，同时保留在鳍116内的停止层104。也就是说，鳍116插入有停止层104，嵌入在鳍116中的停止层104位于高于沟槽112的底部112a的位置处。
图2C是在制造方法的各个阶段的一个中的FinFET 20的立体图，并且图3C是沿着图2C的线I-I'所截取的FinFET 20的截面图。在步骤14中，形成填充在沟槽112内的绝缘物114。沟槽112填充有绝缘材料(未示出)。在一些实施例中，绝缘材料包括氧化硅、氮化硅、氮氧化硅、旋涂介电材料或低k介电材料。通过高密度等离子体化学汽相沉积(HDP-CVD)、次大气压CVD(SACVD)或通过旋涂形成绝缘材料。可选地，实施化学机械抛光工艺以去除突出的绝缘材料和剩余的掩模层108(参照图2B)。之后，通过蚀刻工艺部分地去除填充在鳍116之间的沟槽112中的绝缘材料。在实施例中，通过使用具有氢氟酸(HF)湿蚀刻工艺实施蚀刻工艺。在另一实施例中，通过使用干蚀刻工艺实施蚀刻工艺。保留在沟槽112内的绝缘材料变成绝缘物114，绝缘物114的顶面114a低于鳍116的顶面116a。鳍116的上部117从绝缘物114的顶面114a突出。
图2D是在制造方法的各个阶段的一个中的FinFET 20的立体图，并且图3D是沿着图2D的线I-I'所截取的FinFET 20的截面图。在步骤16中，堆叠结构120形成在衬底100上方和绝缘物114上，并且横跨鳍116的上部117和位于鳍116的上部117上方。在图2D中，示出了两个堆叠结构，并且堆叠结构120的数量是用于说明的目的而不旨在限制本发明的结构。堆叠结构120呈平行地布置。堆叠结构120包括多晶硅条122、位于多晶硅条上的硬掩模条124和位于多晶硅条122和硬掩模条124的侧壁上的间隔件126。在至少一个实施例中，堆叠结构120的一个覆盖鳍116的上部117。在一些实施例中，通过沉积多晶硅层(未示出)，多晶硅层上方的硬掩模层(未示出)以及然后图案化硬掩模层和多晶硅层以形成多晶硅条122和硬掩模条124，来形成堆叠结构120。可选地，在形成多晶硅层之前形成氧化物层(未示出)以保护鳍116。然后，在硬掩模条124和多晶硅条122的侧壁上形成间隔件126。在实施例中，例如，硬掩模条124由氮化硅、氧化硅或它们的组合形成。在一些实施例中，间隔件126由诸如氮化硅、SiCON或它们的组合的介电材料形成。间隔件126可以是单层或多层结构。在一些实施例中，通过沉积介电层的毯式层和实施各向异性蚀刻工艺以在堆叠结构120的两侧上形成间隔件126，来形成间隔件126。
还如图2D和3D所示，多晶硅条122与鳍116的上部117的部分119重叠并且覆盖鳍116的上部117的部分119，以及鳍116的上部117的部分119用于形成FinFET 20的沟道区域。鳍116的上部117的不被堆叠结构120覆盖的部分在下文中称为暴露部分118。堆叠结构120的延伸方向垂直于鳍116的延伸方向。
图2E是在制造方法的各个阶段的一个中的FinFET 20的立体图，并且图3E是沿着图2E的线I-I'所截取的FinFET 20的截面图。在步骤18中，例如，通过使用各向异性蚀刻、各向同性蚀刻或它们的组合去除鳍116的暴露部分118(图2D)以形成凹槽128。在一些实施例中，使鳍116凹进以位于绝缘物114的顶面114a下方。在一些实施例中，鳍116的暴露部分118的蚀刻停止在停止层104处，形成绝缘物114之间的凹槽128。在可选实施例中，鳍116的暴露部分118蚀刻稍微穿过停止层104。
图3E'是沿着图2E的线II-II'所截取的FinFET 20的截面图。参考图2E和图3E'，使未被堆叠结构120覆盖的鳍116凹进直到去除停止层104。在为了去除暴露部分118的蚀刻工艺期间(图2D)，停止层104用作蚀刻停止层并且可以较好地控制凹槽128的轮廓。在图3E'中，用于去除鳍116的暴露部分118以形成凹槽128的蚀刻工艺包括至少一个蚀刻工艺。在一些实施例中，通过一个各向异性蚀刻工艺蚀刻鳍116直到去除停止层104。在一些实施例中，通过调整各向异性蚀刻工艺的蚀刻条件，鳍116中得到的凹槽128具有深度D1和基本上垂直的侧轮廓，从而得到的凹槽128的顶部临界尺寸(凹槽的顶部尺寸)CDt、中部临界尺寸(凹槽的中部尺寸)CDm和底部临界尺寸(凹槽的底部尺寸)CDb基本上相等。取决于工艺需要，凹槽128的深度D1是可调整的。
如图3E'所示，保留堆叠结构120下方的鳍116内的停止层。在一些实施例中，凹槽128的底部128b与嵌入在鳍116内的停止层104基本上齐平。
图2F是在制造方法的各个阶段的一个中的FinFET 20的立体图，并且图3F是沿着图2F的线I-I'所截取的FinFET 20的截面图。在步骤20中，通过形成填充至凹槽128中的应变材料(未示出)在凹槽128中形成应变材料部分130。应变材料部分130位于堆叠结构120的相对两侧上。在一些实施例中，例如，应变材料部分130的材料包括SiGe、碳化硅(SiC)或SiP。在一些实施例中，通过选择性地外延生长形成应变材料部分130。在凹槽128填充有应变材料之后，应变材料的进一步外延生长造成应变材料部分130向上扩展并且水平地超过凹槽128以及位于绝缘物114之上。由于应变材料的晶格常数不同于衬底100的材料，因此沟道区域是应变的或受应力的，以增加器件的载流子迁移率以及提高器件的性能。在一些实施例中，应变材料部分130的一些形成有小平面，并且应变材料部分130的位于绝缘物114的顶面114a下方的部分131称为基底部分131。然后，注入应变材料部分130以形成源极和漏极区域(也标记为130)。又称为应变源极和漏极区域的源极和漏极区域130位于堆叠结构120的相对两侧上。在一些实施例中，通过硅化，源极和漏极区域130可选地形成有硅化物顶部层(未示出)。
图2G是在制造方法的各个阶段的一个中的FinFET 20的立体图，并且图3G是沿着图2G的线I-I'所截取的FinFET 20的截面图。在步骤22中，在去除堆叠结构120之后形成栅极堆叠件140。在实施例中，通过各向异性蚀刻去除多晶硅条122和位于多晶硅条122上的硬掩模条124并且保留间隔件126。然后，在间隔件126之间的凹槽内以及在鳍116的顶面116a和侧壁117b上形成栅极介电层142。在一些实施例中，栅极介电层142的材料包括氧化硅、氮化硅或它们的组合。在一些实施例中，栅极介电层142包括高k介电材料，并且高k介电材料具有大于约7.0的k值并且包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb的金属氧化物或硅酸盐以及它们的组合。在一些实施例中，通过ALD、分子束沉积(MBD)、物理汽相沉积(PVD)或热氧化形成栅极介电层142。然后，栅电极层144形成在栅极介电层142上方、覆盖的部分119(沟道区域)上方以及填充间隔件126之间的剩余凹槽。在一些实施例中，栅电极层144包括含金属材料，诸如Al、Cu、W、Co、Ti、Ta、Ru、TiN、TiAl、TiAlN、TaN、TaC、NiSi、CoSi或它们的组合。取决于FinFET 20是p型FinFET还是n型FinFET，选择栅极介电层142和/或栅电极层的材料。可选地，实施CMP工艺以去除栅极介电层142和栅电极144的多余部分。间隔件126位于栅极电介质142和栅电极层144的侧壁上。也就是说，替代堆叠结构120并且形成替代栅极堆叠件140。在本文所述的一些实施例中，栅极堆叠件140是替代栅极，但是栅极堆叠结构或其制造工艺不受这些实施例的限制。
在一些实施例中，栅极堆叠件140位于绝缘物114上并且源极和漏极区域130位于栅极堆叠件140的相对两侧上。栅极堆叠件140覆盖鳍116的沟道区域119，并且得到的FinFET 20包括多个鳍。
图4A至图4E是根据本发明的实施例的示出了用不同蚀刻工艺制造的FinFET的截面图。在一些实施例中，在用于去除暴露部分118的蚀刻工艺期间，停止层104用作蚀刻停止层以及可以较好地控制凹槽128的轮廓。在一些实施例中，蚀刻停止在蚀刻停止层处并且去除蚀刻停止层。
在一些实施例中，如图4A所示，蚀刻未被堆叠结构120覆盖的鳍116并且蚀刻停止在停止层104处。用于去除鳍116以形成凹槽128的蚀刻工艺包括第一蚀刻工艺和第二蚀刻工艺，同时第一蚀刻工艺包括各向异性蚀刻工艺并且第二蚀刻工艺包括各向同性蚀刻工艺。在一些实施例中，通过各向异性蚀刻工艺蚀刻鳍116直到到达凹槽128的深度的一半或更多，并且然后，通过各向同性蚀刻工艺进一步蚀刻鳍116以及去除停止层104。通过调整各向异性蚀刻工艺和各向同性蚀刻工艺的蚀刻条件和蚀刻选择性，更好地控制得到的凹槽128的侧轮廓，并且凹槽128具有窄基底轮廓(即，凹槽128的底部小于凹槽128的开口)，以使得到的凹槽128的顶部临界尺寸CDt基本上等同于得到的凹槽128的中部临界尺寸CDm并且大于得到的凹槽128的底部临界尺寸CDb。之后，应变材料部分130形成在凹槽128中并且充填凹槽128。关于填充在凹槽128(即，位于绝缘物114的顶面114a下方的应变材料部分130的基底部分131)内的应变材料部分130，基底部分131的顶部尺寸CDt基本上等同于基底部分131的中部临界尺寸CDm并且大于应变材料部分130的基底部分131的底部临界尺寸CDb。在一些实施例中，应变材料部分130的底部130b与嵌入在鳍116内的停止层104基本上齐平。
在一些实施例中，如图4B所述，使用停止层104作为蚀刻停止层使未被堆叠结构120覆盖的鳍116凹进。用于去除鳍116以形成凹槽128的蚀刻工艺包括第一蚀刻工艺和第二蚀刻工艺，同时第一蚀刻工艺包括主蚀刻工艺并且第二蚀刻工艺包括横向蚀刻工艺。在一些实施例中，通过主各向异性蚀刻工艺蚀刻鳍116直到到达凹槽128的深度的一半或更多，并且然后，通过横向蚀刻工艺进一步蚀刻鳍116以及去除停止层104。横向蚀刻工艺进一步加宽凹槽128。通过调整主各向异性蚀刻工艺和横向蚀刻工艺的蚀刻条件和蚀刻选择性，较好地控制得到的凹槽128的侧轮廓，并且凹槽128具有向上倾斜的宽基底轮廓(即，凹槽128从凹槽128的开口至底部越来越大)，以使顶部临界尺寸CDt小于中部临界尺寸CDm并且中部临界尺寸CDm小于得到的凹槽128的底部临界尺寸CDb。之后，应变材料部分130形成在凹槽128中并且充填凹槽128。关于位于绝缘物114的顶面114a下方的应变材料部分130的基底部分131，基底部分131的顶部尺寸CDt小于基底部分131的中部临界尺寸CDm并且基底部分131的中部临界尺寸CDm小于应变材料部分130的基底部分131的底部临界尺寸CDb。在一些实施例中，应变材料部分130的底部130b与嵌入在鳍116内的停止层104基本上齐平。
在一些实施例中，如图4C所示，使用停止层104作为蚀刻停止层使未被堆叠结构120覆盖的鳍116凹进。用于去除鳍116以形成凹槽128的蚀刻工艺包括第一蚀刻工艺和第二蚀刻工艺，同时第一蚀刻工艺包括各向同性蚀刻工艺并且第二蚀刻工艺包括各向异性蚀刻工艺。在一些实施例中，通过各向同性蚀刻工艺蚀刻鳍116直到到达凹槽128的深度的一半或更多，并且然后，通过各向异性蚀刻进一步蚀刻鳍116以及去除停止层104。横向同性蚀刻工艺加宽凹槽128意思各向异性蚀刻工艺加深凹槽128。通过调整各向同性蚀刻工艺和各向异性蚀刻工艺的蚀刻条件和蚀刻选择性，较好地控制得到的凹槽128的侧轮廓，并且凹槽128具有宽中部轮廓，以使顶部临界尺寸CDt基本上等同于底部临界尺寸CDb并且小于得到的凹槽128的中部临界尺寸CDm。之后，应变材料部分130形成在凹槽128中并且充填凹槽128。关于位于绝缘物114的顶面114a下方的应变材料部分130的基底部分131，基底部分131的顶部尺寸CDt基本上等同于基底部分131的底部临界尺寸CDb并且小于应变材料部分130的基底部分131的中部临界尺寸CDm。在一些实施例中，应变材料部分130的底部130b与嵌入在鳍116内的停止层104基本上齐平。
在一些实施例中，如图4D所示，使未被堆叠结构120覆盖的鳍116凹进穿过停止层104。持续蚀刻鳍116直到穿过停止层104，但是凹槽128的深度D1小于鳍116的深度D(图2B)。用于去除鳍116以形成凹槽128的蚀刻工艺包括第一蚀刻工艺和第二蚀刻工艺，同时第一蚀刻工艺包括主各向异性蚀刻工艺并且第二蚀刻工艺包括各向同性蚀刻工艺。在一些实施例中，通过主各向异性蚀刻工艺蚀刻鳍116直到穿过停止层，并且然后通过各向同性蚀刻工艺过蚀刻停止层。通过调整各向异性蚀刻工艺和各向同性蚀刻工艺的蚀刻条件和蚀刻选择性，较好地控制得到的凹槽128的深度和侧轮廓，并且凹槽128具有窄基底轮廓，以使顶部临界尺寸CDt基本上等同于中部临界尺寸CDm并且大于得到的凹槽128的底部临界尺寸CDb。之后，应变材料部分130形成在凹槽128中并且充填凹槽128。关于位于绝缘物114的顶面114a下方的应变材料部分130的基底部分131，基底部分131的顶部尺寸CDt基本上等于基底部分131的中部临界尺寸CDm并且基底部分131的中部临界尺寸CDm大于应变材料部分130的基底部分131的底部临界尺寸CDb。在一些实施例中，嵌入在鳍116内的停止层104位于应变材料部分130的底部130b之上。
在一些实施例中，如图4E所示，使未被堆叠结构120覆盖的鳍116凹进穿过停止层104。持续蚀刻鳍116直到穿过停止层104，但是凹槽128的深度D1小于鳍116的深度D(图2B)。去除鳍116以形成凹槽128的蚀刻工艺包括至少第一蚀刻工艺和第二蚀刻工艺。在一些实施例中，第一蚀刻工艺包括主各向异性蚀刻工艺，而第二蚀刻工艺包括调整各向异性蚀刻工艺。在一些实施例中，通过主各向异性蚀刻工艺蚀刻鳍116直到穿过停止层104，并且然后为了调整轮廓通过调整各向异性蚀刻工艺进一步蚀刻鳍116。通过调整主各向异性蚀刻工艺和调整各向异性蚀刻工艺的蚀刻条件和蚀刻选择性，较好地控制得到的凹槽128的深度和侧轮廓并且凹槽128具有基本上垂直的轮廓。得到的凹槽128的顶部临界尺寸CDt、中部临界尺寸CDm和底部临界尺寸CDb基本上相等。之后，应变材料部分130形成在凹槽128中并且充填凹槽128。关于位于绝缘物114的顶面114a下方的应变材料部分130的基底部分131，应变材料部分130的基底部分131的顶部尺寸CDt、基底部分131的中部临界尺寸CDm和基底部分131的底部临界尺寸CDb基本上相等。在一些实施例中，嵌入在鳍116内的停止层104位于应变材料部分130的底部130b之上。
在以上实施例中，在绝缘物114形成之前形成的停止层104插入在鳍116内。停止层104用作蚀刻停止层并且鳍116中的凹槽128的蚀刻可以停止在停止层104处或穿过停止层104。在使位于堆叠结构120之间的鳍116凹进期间，由于鳍116中存在停止层104，可以较好地控制凹槽128的蚀刻和轮廓。另外，为了形成有密集鳍的区域(紧密间隔布置的鳍)，由于插入停止层，可以严格控制凹槽的蚀刻深度和间隔。由于较好地控制凹槽的深度和轮廓，用于形成应变材料部分的工艺窗口扩大并且稍后形成的应变材料部分130的邻近轮廓保持稳定。
在以上实施例中，由于停止层104用作用于形成凹槽的蚀刻停止层，准确地控制得到的凹槽128的深度和轮廓并且使填充在凹槽128中的应变材料部分130的邻近轮廓保持稳定，因此导致器件的一致的应力和一致的电性能。相应地，可以提高晶圆分析测试(WAT)结果和器件的一致性能。
在本发明的一些实施例中，描述了一种鳍式场效应晶体管,包括衬底、多个绝缘物、至少一个栅极堆叠件和应变材料部分。衬底具有多个鳍并且多个鳍的至少一个包括嵌入在其中的停止层。多个绝缘物设置在衬底上和多个鳍之间。至少一个栅极堆叠件设置在多个鳍上方和设置在多个绝缘物上。应变材料部分地设置在至少一个栅极堆叠件的相对两侧上。
在本发明的一些实施例中，描述了一种鳍式场效应晶体管，包括衬底、绝缘物、至少一个栅极堆叠件和应变材料部分。衬底具有在衬底上的鳍以及鳍包括嵌入在鳍中的停止层。绝缘物设置在衬底上和鳍之间。至少一个栅极堆叠件横跨鳍设置和设置在鳍上方以及设置在绝缘物上。应变材料部分设置在至少一个栅极堆叠件的相对两侧上。应变材料部分包括源极和漏极区域，并且鳍中的停止层位于应变材料部分的底部之上或与应变材料部分的底部基本上齐平。
在一些实施例中，描述了一种用于形成鳍式场效应晶体管的方法。提供了嵌有停止层的衬底。图案化衬底以在衬底中形成沟槽并且在沟槽之间形成鳍。在衬底的沟槽中形成绝缘物。在衬底上方和绝缘物上形成堆叠结构，并且堆叠结构覆盖鳍的部分。通过将鳍中的停止层用作蚀刻停止层以去除鳍的未被堆叠结构覆盖的部分来在鳍中形成凹槽。在绝缘物之间的凹槽中和堆叠结构的相对两侧上形成应变材料部分。在去除堆叠结构之后，在衬底上方和绝缘物上形成栅极堆叠件。应变材料部分位于栅极堆叠件的相对两侧上。
根据本发明的一个实施例，提供了一种鳍式场效应晶体管，包括：衬底，具有多个鳍，其中，所述多个鳍的至少一个包括嵌入在所述多个鳍的至少一个中的停止层；多个绝缘物，设置在所述衬底上以及设置在所述多个鳍之间；至少一个栅极堆叠件，设置在所述多个鳍上方以及设置在所述多个绝缘物上；以及应变材料部分，设置在所述至少一个栅极堆叠件的相对两侧上。
在上述晶体管中，所述停止层的材料包括氧化硅锗(SiGeOx)、硅锗(SiGe)、氧化硅(SiOx)、磷化硅(SiP)、磷酸硅(SiPOx)或它们的组合。
在上述晶体管中，所述应变材料部分包括基底部分，所述基底部分设置在所述至少一个栅极堆叠件的所述相对两侧上并且设置在所述多个绝缘物的顶面下方，并且所述基底部分具有基本上垂直的轮廓。
在上述晶体管中，所述应变材料部分包括基底部分，所述基底部分设置在所述至少一个栅极堆叠件的所述相对两侧上并且设置在所述多个绝缘物的顶面下方，并且所述基底部分具有窄基底轮廓。
在上述晶体管中，所述应变材料部分包括基底部分，所述基底部分设置在所述至少一个栅极堆叠件的所述相对两侧上并且设置在所述多个绝缘物的顶面下方，并且所述基底部分具有宽基底轮廓。
在上述晶体管中，所述应变材料部分包括基底部分，所述基底部分设置在所述至少一个栅极堆叠件的所述相对两侧上并且设置在所述多个绝缘物的顶面下方，并且所述基底部分具有宽中部轮廓。
在上述晶体管中，所述至少一个栅极堆叠件包括：栅极介电层，覆盖所述多个鳍的部分并且设置在所述多个绝缘物上；栅电极层，设置在所述栅极介电层上；以及间隔件，设置在所述栅极介电层和所述栅电极层的侧壁上。
根据本发明的另一实施例，还提供了一种鳍式场效应晶体管，包括：衬底，具有位于所述衬底上的鳍，其中，所述鳍包括嵌入在所述鳍中的停止层；绝缘物，设置在所述衬底上和所述鳍之间；至少一个栅极堆叠件，横跨所述鳍设置并且设置在所述鳍上方以及设置在所述绝缘物上；以及应变材料部分，设置在所述至少一个栅极堆叠件的相对两侧上，其中，所述应变材料部分包括源极和漏极区域，并且所述鳍中的所述停止层位于所述应变材料部分的底部之上或与所述应变材料部分的所述底部基本上齐平。
在上述晶体管中，所述停止层的材料包括氧化硅锗(SiGeOx)、硅锗(SiGe)、氧化硅(SiOx)、磷化硅(SiP)、磷酸硅(SiPOx)或它们的组合。
在上述晶体管中，所述应变材料部分的设置在所述绝缘物的顶面下方的基底部分具有基本上垂直的轮廓。
在上述晶体管中，所述应变材料部分的设置在所述绝缘物的顶面下方的基底部分具有窄基底轮廓。
在上述晶体管中，所述应变材料部分的设置在所述绝缘物的顶面下方的基底部分具有宽基底轮廓。
在上述晶体管中，所述应变材料部分的设置在所述绝缘物的顶面下方的基底部分具有宽中部轮廓。
根据本发明的又一实施例，还提供了一种用于形成鳍式场效应晶体管的方法，包括：提供嵌有停止层的衬底；图案化所述衬底以在所述衬底中形成沟槽并且在所述沟槽之间形成鳍；在所述衬底的所述沟槽中形成绝缘物；在所述衬底上方和所述绝缘物上形成堆叠结构，其中，所述堆叠结构覆盖所述鳍的部分；通过将所述鳍中的所述停止层用作蚀刻停止层以去除所述鳍的未被所述堆叠结构覆盖的部分来在所述鳍中形成凹槽；在位于所述绝缘物之间的所述凹槽中并且在所述堆叠结构的相对两侧上形成应变材料部分；去除所述堆叠结构；以及在所述衬底上方和所述绝缘物上形成栅极堆叠件，其中，所述应变材料部分位于所述栅极堆叠件的相对两侧上。
在上述方法中，提供嵌有所述停止层的所述衬底包括：提供块状硅衬底以及然后通过离子注入形成嵌在所述块状硅衬底内的所述停止层。
在上述方法中，提供嵌有所述停止层的所述衬底包括：提供块状硅衬底，通过原子层沉积在所述块状硅衬底上形成停止层以及然后在所述停止层上形成硅层。
在上述方法中，通过将所述停止层用作蚀刻停止层在所述鳍中形成凹槽包括：实施至少一个各向异性蚀刻工艺以去除所述鳍的未被所述堆叠结构覆盖的部分直到去除所述停止层，并且所述鳍中的所述凹槽具有基本上垂直的侧轮廓。
在上述方法中，通过将所述停止层用作蚀刻停止层在所述鳍中形成凹槽包括：实施各向异性蚀刻工艺和各向同性蚀刻工艺以去除所述鳍的未被所述堆叠结构覆盖的部分直到去除所述停止层，并且所述鳍中的所述凹槽具有窄基底轮廓。
在上述方法中，通过将所述停止层用作蚀刻停止层在所述鳍中形成凹槽包括：实施主蚀刻工艺和横向蚀刻工艺以去除所述鳍的未被所述堆叠结构覆盖的部分直到去除所述停止层，并且所述鳍中的所述凹槽具有宽基底轮廓。
在上述方法中，通过将所述停止层用作蚀刻停止层在所述鳍中形成凹槽包括：实施各向同性蚀刻工艺和各向异性蚀刻工艺以去除所述鳍的未被所述堆叠结构覆盖的部分直到去除所述停止层，并且所述鳍中的所述凹槽具有宽中部轮廓。
上面概述了若干实施例的部件、使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围、并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种鳍式场效应晶体管，包括：
衬底，具有多个鳍，其中，所述多个鳍的至少一个包括嵌入在所述多个鳍的至少一个中的停止层；
多个绝缘物，设置在所述衬底上以及设置在所述多个鳍之间；
至少一个栅极堆叠件，设置在所述多个鳍上方以及设置在所述多个绝缘物上；以及
应变材料部分，设置在沿所述多个鳍的延伸方向相邻的两个所述栅极堆叠件之间，所述停止层设置在所述应变材料部分的相对两侧上。
2.根据权利要求1所述的鳍式场效应晶体管，其中，所述停止层的材料包括氧化硅锗(SiGeOx)、硅锗(SiGe)、氧化硅(SiOx)、磷化硅(SiP)、磷酸硅(SiPOx)或它们的组合。
3.根据权利要求1所述的鳍式场效应晶体管，其中，所述应变材料部分包括基底部分，所述基底部分设置在所述至少一个栅极堆叠件的相对两侧上并且设置在所述多个绝缘物的顶面下方，并且所述基底部分具有垂直的轮廓。
4.根据权利要求1所述的鳍式场效应晶体管，其中，所述应变材料部分包括基底部分，所述基底部分设置在所述至少一个栅极堆叠件的相对两侧上并且设置在所述多个绝缘物的顶面下方，并且所述基底部分具有窄基底轮廓。
5.根据权利要求1所述的鳍式场效应晶体管，其中，所述应变材料部分包括基底部分，所述基底部分设置在所述至少一个栅极堆叠件的相对两侧上并且设置在所述多个绝缘物的顶面下方，并且所述基底部分具有宽基底轮廓。
6.根据权利要求1所述的鳍式场效应晶体管，其中，所述应变材料部分包括基底部分，所述基底部分设置在所述至少一个栅极堆叠件的相对两侧上并且设置在所述多个绝缘物的顶面下方，并且所述基底部分具有宽中部轮廓。
7.根据权利要求1所述的鳍式场效应晶体管，其中，所述至少一个栅极堆叠件包括：
栅极介电层，覆盖所述多个鳍的部分并且设置在所述多个绝缘物上；
栅电极层，设置在所述栅极介电层上；以及
间隔件，设置在所述栅极介电层和所述栅电极层的侧壁上。
8.一种鳍式场效应晶体管，包括：
衬底，具有位于所述衬底上的鳍，其中，所述鳍包括嵌入在所述鳍中的停止层；
绝缘物，设置在所述衬底上和所述鳍之间；
至少一个栅极堆叠件，横跨所述鳍设置并且设置在所述鳍上方以及设置在所述绝缘物上；以及
应变材料部分，设置在相邻的两个所述栅极堆叠件之间，所述停止层设置在所述应变材料部分的相对两侧上，其中，所述应变材料部分包括源极和漏极区域，并且所述鳍中的所述停止层位于所述应变材料部分的底部之上或与所述应变材料部分的所述底部齐平。
9.根据权利要求8所述的鳍式场效应晶体管，其中，所述停止层的材料包括氧化硅锗(SiGeOx)、硅锗(SiGe)、氧化硅(SiOx)、磷化硅(SiP)、磷酸硅(SiPOx)或它们的组合。
10.根据权利要求8所述的鳍式场效应晶体管，其中，所述应变材料部分的设置在所述绝缘物的顶面下方的基底部分具有垂直的轮廓。
11.根据权利要求8所述的鳍式场效应晶体管，其中，所述应变材料部分的设置在所述绝缘物的顶面下方的基底部分具有窄基底轮廓。
12.根据权利要求8所述的鳍式场效应晶体管，其中，所述应变材料部分的设置在所述绝缘物的顶面下方的基底部分具有宽基底轮廓。
13.根据权利要求8所述的鳍式场效应晶体管，其中，所述应变材料部分的设置在所述绝缘物的顶面下方的基底部分具有宽中部轮廓。
14.一种用于形成鳍式场效应晶体管的方法，包括：
提供嵌有停止层的衬底；
图案化所述衬底以在所述衬底中形成沟槽并且在所述沟槽之间形成鳍；
在所述衬底的所述沟槽中形成绝缘物；
在所述衬底上方和所述绝缘物上形成堆叠结构，其中，所述堆叠结构覆盖所述鳍的部分；
通过将所述鳍中的所述停止层用作蚀刻停止层以去除所述鳍的未被所述堆叠结构覆盖的部分来在所述鳍中形成凹槽；
在位于所述绝缘物之间的所述凹槽中并且在所述堆叠结构的相对两侧上形成应变材料部分；
去除所述堆叠结构；以及
在所述衬底上方和所述绝缘物上形成栅极堆叠件，其中，所述应变材料部分位于所述栅极堆叠件的相对两侧上。
15.根据权利要求14所述的用于形成鳍式场效应晶体管的方法，其中，提供嵌有所述停止层的所述衬底包括：提供块状硅衬底以及然后通过离子注入形成嵌在所述块状硅衬底内的所述停止层。
16.根据权利要求14所述的用于形成鳍式场效应晶体管的方法，其中，提供嵌有所述停止层的所述衬底包括：提供块状硅衬底，通过原子层沉积在所述块状硅衬底上形成停止层以及然后在所述停止层上形成硅层。
17.根据权利要求14所述的用于形成鳍式场效应晶体管的方法，其中，通过将所述停止层用作蚀刻停止层在所述鳍中形成凹槽包括：实施至少一个各向异性蚀刻工艺以去除所述鳍的未被所述堆叠结构覆盖的部分直到去除所述停止层，并且所述鳍中的所述凹槽具有垂直的侧轮廓。
18.根据权利要求14所述的用于形成鳍式场效应晶体管的方法，其中，通过将所述停止层用作蚀刻停止层在所述鳍中形成凹槽包括：实施各向异性蚀刻工艺和各向同性蚀刻工艺以去除所述鳍的未被所述堆叠结构覆盖的部分直到去除所述停止层，并且所述鳍中的所述凹槽具有窄基底轮廓。
19.根据权利要求14所述的用于形成鳍式场效应晶体管的方法，其中，通过将所述停止层用作蚀刻停止层在所述鳍中形成凹槽包括：实施主蚀刻工艺和横向蚀刻工艺以去除所述鳍的未被所述堆叠结构覆盖的部分直到去除所述停止层，并且所述鳍中的所述凹槽具有宽基底轮廓。
20.根据权利要求14所述的用于形成鳍式场效应晶体管的方法，其中，通过将所述停止层用作蚀刻停止层在所述鳍中形成凹槽包括：实施各向同性蚀刻工艺和各向异性蚀刻工艺以去除所述鳍的未被所述堆叠结构覆盖的部分直到去除所述停止层，并且所述鳍中的所述凹槽具有宽中部轮廓。
CN201610680892.3A 2015-10-15 2016-08-17 鳍式场效应晶体管结构及其制造方法 Active CN106601735B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/883,636 2015-10-15
US14/883,636 US9722079B2 (en) 2015-10-15 2015-10-15 Fin-type field effect transistor structure and manufacturing method thereof

Publications (2)

Publication Number Publication Date
CN106601735A CN106601735A (zh) 2017-04-26
CN106601735B true CN106601735B (zh) 2020-01-14

Family

ID=58524379

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610680892.3A Active CN106601735B (zh) 2015-10-15 2016-08-17 鳍式场效应晶体管结构及其制造方法

Country Status (3)

Country Link
US (4) US9722079B2 (zh)
CN (1) CN106601735B (zh)
TW (1) TWI597848B (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10084085B2 (en) * 2015-06-11 2018-09-25 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure with stop layer and method for forming the same
US9806155B1 (en) * 2016-05-05 2017-10-31 International Business Machines Corporation Split fin field effect transistor enabling back bias on fin type field effect transistors
US10269940B2 (en) * 2017-06-30 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10720516B2 (en) * 2017-06-30 2020-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Gate stack structure and method for forming the same
US10541319B2 (en) 2017-08-30 2020-01-21 Taiwan Semiconductor Manufacturing Co., Ltd. Fin structures having varied fin heights for semiconductor device
US10515817B2 (en) * 2017-09-29 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming features of semiconductor structure having reduced end-to-end spacing
US10297675B1 (en) * 2017-10-27 2019-05-21 Globalfoundries Inc. Dual-curvature cavity for epitaxial semiconductor growth
US10355104B2 (en) 2017-10-27 2019-07-16 Globalfoundries Inc. Single-curvature cavity for semiconductor epitaxy
US11127593B2 (en) * 2018-05-18 2021-09-21 Varian Semiconductor Equipment Associates, Inc. Techniques and apparatus for elongation patterning using angled ion beams
US10790155B2 (en) 2018-06-27 2020-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices
KR102573408B1 (ko) 2018-09-11 2023-08-30 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20210043842A (ko) 2019-10-14 2021-04-22 삼성전자주식회사 반도체 장치
CN113394104A (zh) * 2021-05-31 2021-09-14 上海华力集成电路制造有限公司 FinFET结构中的Fin形貌设计方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103000686A (zh) * 2011-09-08 2013-03-27 中国科学院微电子研究所 半导体器件及其制造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6833588B2 (en) 2002-10-22 2004-12-21 Advanced Micro Devices, Inc. Semiconductor device having a U-shaped gate structure
US8598003B2 (en) 2009-12-21 2013-12-03 Intel Corporation Semiconductor device having doped epitaxial region and its methods of fabrication
KR101876793B1 (ko) * 2012-02-27 2018-07-11 삼성전자주식회사 전계효과 트랜지스터 및 그 제조 방법
KR101912582B1 (ko) 2012-04-25 2018-12-28 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9136383B2 (en) * 2012-08-09 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9006786B2 (en) * 2013-07-03 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of semiconductor device
US9276087B2 (en) * 2013-05-10 2016-03-01 Samsung Electronics Co., Ltd. Methods of manufacturing FINFET semiconductor devices using sacrificial gate patterns and selective oxidization of a fin
KR102056874B1 (ko) * 2013-07-31 2019-12-17 삼성전자주식회사 핀 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법
US20150137237A1 (en) 2013-11-21 2015-05-21 Globalfoundries Inc. Undoped epitaxial layer for junction isolation in a fin field effect transistor (finfet) device
US9136384B2 (en) 2013-12-05 2015-09-15 Stmicroelectronics, Inc. Method for the formation of a FinFET device having partially dielectric isolated Fin structure
US9166049B2 (en) 2014-03-07 2015-10-20 Stmicroelectronics, Inc. Method to enhance strain in fully isolated finFET structures
US9385197B2 (en) * 2014-08-29 2016-07-05 Taiwan Semiconductor Manufacturing Co., Ltd Semiconductor structure with contact over source/drain structure and method for forming the same
US9391205B2 (en) * 2014-10-17 2016-07-12 Taiwan Semiconductor Manufacturing Co., Ltd Gate last semiconductor structure and method for forming the same
US9953836B2 (en) * 2015-01-28 2018-04-24 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer above anti-punch through (APT) implant region to improve mobility of channel region of fin field effect transistor (FinFET) device structure
US9570557B2 (en) * 2015-04-29 2017-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Tilt implantation for STI formation in FinFET structures
US10084085B2 (en) * 2015-06-11 2018-09-25 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure with stop layer and method for forming the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103000686A (zh) * 2011-09-08 2013-03-27 中国科学院微电子研究所 半导体器件及其制造方法

Also Published As

Publication number Publication date
US9722079B2 (en) 2017-08-01
US20170110579A1 (en) 2017-04-20
US10868179B2 (en) 2020-12-15
TWI597848B (zh) 2017-09-01
US10510890B2 (en) 2019-12-17
CN106601735A (zh) 2017-04-26
US20200119197A1 (en) 2020-04-16
US20170358678A1 (en) 2017-12-14
US10192987B2 (en) 2019-01-29
US20190109235A1 (en) 2019-04-11
TW201714309A (zh) 2017-04-16

Similar Documents

Publication Publication Date Title
CN106601735B (zh) 鳍式场效应晶体管结构及其制造方法
CN106252386B (zh) FinFET结构及其形成方法
TWI661490B (zh) 半導體裝置及其製造方法
US11145759B2 (en) Silicon germanium p-channel finFET stressor structure and method of making same
US9607838B1 (en) Enhanced channel strain to reduce contact resistance in NMOS FET devices
CN107039435B (zh) 鳍式场效应晶体管结构及其制造方法
TWI624875B (zh) 鰭式場效應電晶體及其製造方法
CN106711220B (zh) 鳍式场效应晶体管及其制造方法
US10672908B2 (en) Fin field effect transistor
CN107346782B (zh) 鳍型场效应晶体管及其制造方法
TW201731099A (zh) 鰭型場效電晶體及其製造方法
KR102293884B1 (ko) 반도체 소자의 제조 방법
US20180019240A1 (en) Fin-type field effect transistor structure and manufacturing method thereof
CN104134698B (zh) FinFET及其制造方法
US10153278B1 (en) Fin-type field effect transistor structure and manufacturing method thereof
CN107301951B (zh) 鳍式场效应晶体管及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant