KR102056874B1 - 핀 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 소자가 제공된다. 기판으로부터 돌출된 핀 구조체와 상기 핀 구조체 상의 게이트 전극, 및 상기 핀 구조체와 상기 게이트 전극 사이의 게이트 유전막이 제공된다. 상기 핀 구조체는 상기 기판 상의 버퍼 패턴, 상기 버퍼 패턴 상의 채널 패턴, 및 상기 채널 패턴과 상기 기판 사이에 제공되고 상기 버퍼 패턴보다 식각 저항성이 큰 물질을 포함하는 식각 정지 패턴을 포함한다.

Description

핀 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE HAVING FIN FIELD EFFECT TRANSISTORS AND METHODS OF FORMING THE SAME}
본 발명은 반도체 소자에 관한 것으로, 보다 상세히는 핀 전계 효과 트랜지스터 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다. 본 발명의 배경이 되는 기술은 미국 등록 특허 7,842,982, 미국 등록 특허 7,993,998, 및 미국 공개 특허2012-0091528에 개시되어 있다.
본 발명이 해결하고자 하는 과제는 이동도 특성을 향상시킬 수 있는 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 반도체 소자 특성의 산포를 감소시킬 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 소자는 기판으로부터 돌출된 핀 구조체; 상기 핀 구조체 상의 게이트 전극; 및 상기 핀 구조체와 상기 게이트 전극 사이의 게이트 유전막을 포함하고, 상기 핀 구조체는: 상기 기판 상의 버퍼 패턴; 상기 버퍼 패턴 상의 채널 패턴; 및 상기 채널 패턴과 상기 기판 사이에 제공되고 상기 버퍼 패턴보다 식각 저항성이 큰 물질을 포함하는 식각 정지 패턴을 포함할 수 있다.
상기 식각 정지 패턴은 반도체 물질을 포함할 수 있다.
상기 채널 패턴은 복수 개가 제공되고, 상기 식각 정지 패턴은 상기 복수 개의 채널 패턴들 사이로 연장될 수 있다.
상기 버퍼 패턴은 상기 기판 상에 차례로 제공되는 제 1 버퍼 패턴 및 제 2 버퍼 패턴을 포함하고, 상기 식각 정지 패턴은 상기 제 1 버퍼 패턴과 상기 제 2 버퍼 패턴 사이에 제공될 수 있다.
상기 식각 정지 패턴은 상기 버퍼 패턴과 상기 채널 패턴 사이에 제공될 수 있다.
상기 식각 정지 패턴은 상기 버퍼 패턴과 상기 기판 사이에 제공될 수 있다.
핀 구조체를 포함하고 기판의 제 1 영역 및 제 2 영역에 각각 제공되는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하고, 상기 제 1 트랜지스터의 핀 구조체 및 상기 제 2 트랜지스터의 핀 구조체 각각은 상기 기판 상의 버퍼 패턴, 상기 버퍼 패턴 상의 채널 패턴, 및 상기 채널 패턴과 상기 기판 사이의 식각 정지 패턴을 포함하고, 상기 제 1 트랜지스터의 채널 패턴은 상기 제 2 트랜지스터의 채널 패턴과 다른 물질을 포함할 수 있다.
상기 제 1 트랜지스터의 버퍼 패턴은 상기 제 1 트랜지스터의 채널 패턴보다 격자 상수가 크고, 상기 제 2 트랜지스터의 버퍼 패턴은 상기 제 2 트랜지스터의 채널 패턴보다 격자 상수가 작을 수 있다.
상기 제 1 트랜지스터의 버퍼 패턴은 상기 제 2 트랜지스터의 버퍼 패턴과 격자 상수가 다른 물질을 포함할 수 있다.
상기 버퍼 패턴은 상기 기판 상에 차례로 제공되는 제 1 버퍼 패턴 및 제 2 버퍼 패턴을 포함하고, 상기 식각 정지 패턴은 상기 제 1 버퍼 패턴과 상기 제 2 버퍼 패턴 사이에 제공될 수 있다.
상기 제 1 트랜지스터의 핀 구조체 및 상기 제 2 트랜지스터의 핀 구조체는 각각 복수 개의 채널 패턴들을 포함하고, 상기 식각 정지 패턴은 상기 복수 개의 채널 패턴들 사이로 연장될 수 있다.
제 1 영역 및 제 2 영역을 포함하는 기판을 준비하는 것; 상기 제 1 및 제 2 영역들 상에 버퍼 패턴과 식각 정지 패턴을 포함하는 복합층 및 상기 복합층 상의 제 1 채널 패턴을 포함하는 제 1 핀 구조체를 형성하는 것; 상기 제 2 영역 상의 제 1 핀 구조체의 적어도 일부를 제거하여 상기 식각 정지 패턴을 노출하는 리세스 영역을 형성하는 것; 및 상기 리세스 영역 내에 제 2 채널 패턴을 형성하여 제 2 핀 구조체를 형성하는 것을 포함할 수 있다.
상기 버퍼 패턴은 상기 기판 상에 차례로 제공되는 제 1 버퍼 패턴 및 제 2 버퍼 패턴을 포함하고, 상기 식각 정지 패턴은 상기 제 1 버퍼 패턴과 상기 제 2 버퍼 패턴 사이에 형성되고, 상기 리세스 영역을 형성하는 것은 상기 제 2 영역 상의 상기 제 1 채널 패턴 및 상기 제 2 버퍼 패턴을 제거하는 것을 포함할 수 있다.
상기 버퍼 패턴은 제 1 버퍼 패턴이고, 상기 제 2 핀 구조체를 형성하는 것은 상기 제 2 채널 패턴과 상기 식각 정지 패턴 사이에 제 3 버퍼 패턴을 형성하는 것을 더 포함할 수 있다.
상기 리세스 영역은 상기 식각 정지 패턴을 관통하도록 형성될 수 있다.
본 발명의 실시예들에 따르면, 이동도 특성을 향상시킬 수 있는 반도체 소자를 할 수 있다. 본 발명의 실시예들에 따르면, 반도체 소자 특성의 산포를 감소시킬 수 있는 반도체 소자의 제조 방법을 제공할 수 있다. 본 발명의 일부 실시예에 따르면 게르마늄 또는 Ⅲ-Ⅴ 반도체와 같이 채널 물질 자체의 전하 이동도가 높은 소자가 요구되는 경우 CMOS 구현을 용이하게 할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 평면도이다.
도 2 내지 도 8은 본 발명의 일 실시예 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로, 도 1의 A-A'선에 따른 단면도들이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 도면으로, 도 1의 A-A'선에 따른 단면도이다.
도 10 내지 도 16은 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로, 도 1의 A-A'선에 따른 단면도들이다.
도 17은 본 발명의 또 다른 실시예에 따른 반도체 소자를 설명하기 위한 도면으로, 도 1의 A-A'선에 따른 단면도이다.
도 18 내지 도 23은 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로, 도 1의 A-A'선에 따른 단면도들이다.
도 24는 본 발명의 또 다른 실시예에 따른 반도체 소자를 설명하기 위한 도면으로, 도 1의 A-A'선에 따른 단면도이다.
도 25는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 26은 본 발명의 실시예들에 따른 전자 시스템이 모바일 폰에 적용되는 예를 도시한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서, 도전성막, 반도체막, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판"상"에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 또 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 물질막 또는 공정 단계를 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 물질막 또는 공정 단계를 다른 물질막 또는 다른 공정 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안된다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 평면도이고, 도 2 내지 도 8은 본 발명의 일 실시예 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로, 도 1의 A-A'선에 따른 단면도들이다.
도 1 및 도 2를 참조하여, 제 1 영역(RG1) 및 제 2 영역(RG2)을 포함하는 기판(100)이 제공될 수 있다. 상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등의 반도체 기판 또는 절연막 상의 실리콘(Silicon On Insulator) 기판일 수 있다. 일 예로 상기 제 1 영역(RG1)은 NMOSFET 영역이고, 상기 제 2 영역(RG2)은 PMOSFET 영역일 수 있다.
상기 기판(100)의 제 1 영역(RG1) 및 제 2 영역(RG2) 상에 버퍼층(110, 115)과 식각 정지막(120)을 포함하는 복합층(CL)이 형성될 수 있다. 본 실시예에 있어서, 상기 버퍼층은 상기 식각 정지막(120) 아래의 제 1 버퍼층(110) 및 상기 식각 정지막(120) 위의 제 2 버퍼층(115)을 포함할 수 있다. 상기 복합층(CL) 상에 제 1 채널층(130)이 형성될 수 있다. 상기 제 1 및 제 2 버퍼층들(110, 115)의 격자 상수는 상기 제 1 채널층(130)의 격자 상수보다 클 수 있다. 상기 제 1 버퍼층(110) 및 상기 제 2 버퍼층(115)은 동일 물질로 형성되거나, 서로 다른 물질로 형성될 수 있다. 상기 식각 정지막(120)은 상기 제 1 버퍼층(110)보다 식각 저항성(etch resistivity)이 큰 물질을 포함할 수 있다. 상기 식각 정지막(120)은 반도체 물질을 포함할 수 있다. 상기 복합층(CL)은 상기 기판(100) 상에 에피택시얼 성장 공정을 수행하여 형성될 수 있다. 일 예로, 상기 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정 일 수 있다.
상기 제 1 및 제 2 버퍼층들(110, 115), 상기 식각 정지막(120), 및 상기 제 1 채널층(130)의 물질은 이후, 도 8을 참조하여 설명될 본 발명의 일 실시예에 따른 반도체 소자를 참조하여 보다 상세히 설명된다.
도 1 및 도 3을 참조하여, 상기 제 1 채널층(130) 및 상기 제 2 버퍼층(115)을 식각하는 제 1 패터닝 공정이 수행되어, 상기 제 1 영역(RG1) 및 상기 제 2 영역(RG2)에 복합 패턴(CP) 및 제 1 채널 패턴들(131)이 형성될 수 있다. 상기 제 1 패터닝 공정은 상기 식각 정지막(120)을 이용한 건식 식각 공정을 포함할 수 있다. 그 결과, 상기 제 2 버퍼층(115)은 복수 개의 제 2 버퍼 패턴들(116)로 상호 분리되고, 상기 제 1 버퍼층(110)은 식각되지 않을 수 있다. 일 예로, 상기 건식 식각 공정은 제 1 마스크 패턴들(191)을 이용하여 수행될 수 있다. 상기 제 1 마스크 패턴들(191)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다.
상기 제 1 패터닝에 의하여 상기 식각 정지막(120)을 노출하는 제 1 리세스 영역들(184)이 상기 제 1 채널 패턴들(131) 사이에 형성될 수 있다. 상기 제 1 리세스 영역들(184)을 채우는 층간 절연막(195)이 형성될 수 있다. 상기 층간 절연막(195)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 층간 절연막(195)의 형성 공정은 절연막의 증착 공정 및 평탄화 공정을 포함할 수 있다. 상기 평탄화 공정에 의하여 상기 제 1 마스크 패턴들(191)의 상면이 노출될 수 있다.
도 1 및 도 4를 참조하여, 제 1 마스크 패턴들(191) 상에 제 2 마스크 패턴들(192)이 형성될 수 있다. 상기 제 1 영역(RG1) 상에 형성된 상기 제 2 마스크 패턴들(192)은 상기 제 1 영역(RG1) 상의 상기 제 1 채널 패턴들(131)을 덮도록 형성될 수 있고, 상기 제 2 영역(RG2) 상에 형성된 상기 제 2 마스크 패턴들(192)은 상기 제 2 영역(RG2) 상의 상기 제 1 채널 패턴들(131)을 덮도록 형성될 수 있다. 상기 제 2 마스크 패턴들(192)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
상기 제 2 마스크 패턴들(192)을 식각 마스크로 제 2 패터닝 공정이 수행되어 트렌치들(181)이 형성될 수 있다. 그 결과, 상기 식각 정지막(120) 및 상기 제 1 버퍼층(110)이 식각되어 식각 정지 패턴(121) 및 제 1 버퍼 패턴(111)이 형성될 수 있다. 그에 따라, 상기 제 1 버퍼 패턴(111), 상기 식각 정지 패턴(121), 상기 제 2 버퍼 패턴들(116), 및 상기 제 1 채널 패턴들(131)이 차례로 적층된 제 1 핀 구조체(FS1)가 상기 제 1 영역(RG1) 및 상기 제 2 영역(RG2)에 형성될 수 있다. 상기 제 2 패터닝 공정은 건식 식각 공정을 포함할 수 있다.
도 1 및 도 5를 참조하여, 상기 트렌치들(181)을 채우는 소자 분리막(196)이 형성될 수 있다. 일 예로, 상기 소자 분리막(196)은 상기 트렌치들(181)을 채우는 절연막을 형성한 후, 상기 제 1 마스크 패턴들(191)이 노출될 때까지 평탄화 공정을 수행하여 형성될 수 있다. 그 결과, 상기 제 2 마스크 패턴들(192)이 제거될 수 있다. 일 예로, 상기 소자 분리막(196)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
상기 제 2 마스크 패턴들(192)이 제거된 후, 상기 제 1 영역(RG1)을 덮고 상기 제 2 영역(RG2)을 노출하는 제 3 마스크 패턴(193)이 형성될 수 있다. 일 예로, 상기 제 3 마스크 패턴(193)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 제 3 마스크 패턴(193)을 식각 마스크로, 상기 제 2 영역(RG2)에 형성된 상기 제 1 마스크 패턴들(191), 상기 제 1 채널 패턴들(131), 및 상기 제 2 버퍼 패턴들(116)이 차례로 제거될 수 있다. 일 예로, 상기 제 2 영역(RG2) 상의 상기 제 1 마스크 패턴들(191), 상기 제 1 채널 패턴들(131), 및 상기 제 2 버퍼 패턴들(116)의 제거 공정은 복수의 선택적 식각 공정을 포함할 수 있다. 그 결과, 상기 제 2 영역(RG2)의 식각 정지 패턴(121)을 노출하는 제 2 리세스 영역들(182)이 형성될 수 있다. 상기 제 2 리세스 영역들(182)은 상기 층간 절연막(195)의 측벽, 상기 소자 분리막(196)의 측벽 및 상기 식각 정지 패턴(121)의 상면에 의하여 정의될 수 있다.
상기 제 2 리세스 영역들(182) 내에 예비 제 3 버퍼 패턴들(135)이 형성될 수 있다. 상기 예비 제 3 버퍼 패턴들(135)을 형성하는 것은 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정 및 평탄화 공정을 포함할 수 있다. 상기 평탄화 공정에 의하여 상기 제 3 마스크 패턴(193)이 제거될 수 있다. 상기 예비 제 3 버퍼 패턴들(135)은 상기 식각 정지 패턴(121)을 시드층(seed layer)으로 하여 성장될 수 있다. 다른 실시예에 있어서, 상기 예비 제 3 버퍼 패턴들(135)의 형성 공정은 증착 공정 및 열처리 공정을 포함할 수 있다. 상기 예비 제 3 버퍼 패턴들(135)은 상기 제 2 리세스 영역들(182)을 완전히 채우는 것으로 도시되었으나, 이에 한정되지 않으며, 상기 제 2 리세스 영역들(182)의 하부에 한정되어 형성될 수 있다. 이하, 설명의 간소화를 위하여, 상기 예비 제 3 버퍼 패턴들(135)이 상기 제 2 리세스 영역들(182)을 완전히 채우는 것으로 설명된다.
도 1 및 도 6을 참조하여, 상기 예비 제 3 버퍼 패턴들(135)의 상부가 제거되어 제 3 버퍼 패턴들(136)이 형성될 수 있다. 상기 제 3 버퍼 패턴들(136)의 형성은 선택적 식각 공정을 포함할 수 있다. 상기 제 1 채널 패턴들(131)은 상기 제 1 마스크 패턴들(191)로 덮여 있고 따라서 식각되지 않을 수 있다. 일 예로, 상기 제 3 버퍼 패턴들(136)은 상면이 상기 제 2 버퍼 패턴들(116)과 실질적으로 동일 레벨이 되도록 형성될 수 있으나, 이에 한정되지 않는다.
상기 제 3 버퍼 패턴들(136) 상에 상기 제 2 리세스 영역들(182)을 채우는 예비 제 2 채널 패턴들(138)이 형성될 수 있다. 상기 예비 제 2 채널 패턴들(138)의 형성은 상기 제 3 버퍼 패턴들(136)을 시드층으로 하는 SEG 공정을 포함할 수 있다. 일 예로, 상기 예비 제 2 채널 패턴들(138)은 도시된 바와 같이, 그의 상면이 상기 층간 절연막(195)의 상면보다 높게 과성장(over growth)될 수 있으나, 이에 한정되지 않는다.
도 1 및 도 7을 참조하여, 상기 제 1 채널 패턴들(131)이 노출될 때까지 평탄화 공정이 수행될 수 있다. 그 결과, 상기 예비 제 2 채널 패턴들(138)로부터 제 2 채널 패턴들(139)이 형성될 수 있다. 그에 따라, 상기 제 1 버퍼 패턴(111), 상기 식각 정지 패턴(121), 상기 제 3 버퍼 패턴들(136), 및 상기 제 2 채널 패턴들(139)이 차례로 적층된 제 2 핀 구조체(FS2)가 상기 제 2 영역(RG2)에 형성될 수 있다.
일 예로, 상기 제 2 채널 패턴들(139)의 상면은 상기 제 1 채널 패턴들(131)의 상면과 실질적으로 동일 레벨에 위치할 수 있다. 상기 층간 절연막(195)의 상부 및 상기 소자 분리막(196)의 상부가 식각되어 상기 제 1 및 제 2 채널 패턴들(131, 139)의 측벽이 노출될 수 있다. 식각된 상기 층간 절연막(195) 및 상기 소자 분리막(196)의 상면들은 상기 제 1 및 제 2 채널 패턴들(131, 139)의 하면 보다 높을 수 있으나, 이와는 달리, 상기 제 1 및 제 2 채널 패턴들(131, 139)의 하면 보다 낮을 수 있다.
도 1 및 도 8을 참조하여, 상기 제 1 영역(RG1) 상에 제 1 게이트 절연막(ID1) 및 제 1 게이트 전극(GL1)이 차례로 형성되고, 상기 제 2 영역(RG2) 상에 제 2 게이트 절연막(ID2) 및 제 2 게이트 전극(GL2)이 차례로 형성될 수 있다. 상기 제 1 및 제 2 게이트 절연막들(ID1, ID2)은 실리콘 산화막을 포함할 수 있다. 이와는 달리, 상기 제 1 및 제 2 게이트 절연막들(ID1, ID2)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 일 예로, 상기 제 1 및 제 2 게이트 절연막들(ID1, ID2)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다. 상기 제 1 및 제 2 게이트 전극들(GL1, GL2)은 금속 물질을 포함할 수 있다. 일 예로, 상기 제 1 및 제 2 게이트 전극들(GL1, GL2)은 도핑된 실리콘, 금속, 또는 TiN, TaN 등과 같은 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 제 1 게이트 전극(GL1)의 일함수는 상기 제 2 게이트 전극(GL2)의 일함수와 다를 수 있다.
상기 제 1 게이트 전극(GL1)은 제 1 영역(RG1) 상의 제 1 소스 영역(S1)과 제 1 드레인 영역(D1) 사이로 연장될 수 있다. 상기 제 2 게이트 전극(GL2)은 제 2 영역(RG2) 상의 제 2 소스 영역(S2)과 제 2 드레인 영역(D2) 사이로 연장될 수 있다. 상기 제 1 및 제 2 소스 영역들(S1, S2) 및 상기 제 1 및 제 2 드레인 영역들(D1, D2)은 상기 제 1 및 제 2 게이트 전극들(GL1, GL2)의 형성 이후에 형성될 수 있다. 상기 제 1 영역(RG1)이 NMOSFET 영역이고, 상기 제 2 영역(RG2) 영역이 PMOSFET 영역인 경우, 상기 제 2 소스 영역(S2) 및 상기 제 2 드레인 영역(D2)은 상기 제 2 영역(RG2)의 상기 제 2 채널 패턴들(139)보다 격자 상수가 큰 물질을 포함할 수 있다. 일 예로, 상기 제 2 채널 패턴들(139)이 실리콘(Si)으로 형성되는 경우, 상기 제 2 소스 영역(S2) 및 상기 제 2 드레인 영역(D2)은 실리콘-게르마늄(SiGe)으로 형성될 수 있다. 상대적으로 격자 상수가 큰 물질을 포함하는 상기 제 2 소스 영역(S2) 및 상기 제 2 드레인 영역(D2)이 상대적으로 격자 상수가 작은 상기 제 2 채널 패턴들(139)에 접하도록 형성되는 경우, 상기 제 2 소스 영역(S2) 및 상기 제 2 드레인 영역(D2)은 상기 제 2 채널 패턴들(139)을 따라 격자가 압축되고, 그 결과 상기 제 2 소스 영역(S2) 및 상기 제 2 드레인 영역(D2) 내에는 압축 응력이 형성된다. 이에 따라, 상기 제 2 소스 영역(S2) 및 상기 제 2 드레인 영역(D2)은 상기 제 2 채널 패턴들(139)에 압축 응력을 가하여 상기 제 2 채널 패턴들(139) 내의 전하의 이동도를 향상시킬 수 있다. 이와는 달리, 상기 제 1 소스 영역(S1) 및 상기 제 1 드레인 영역(D1)은 상기 제 1 채널 패턴들(131)과 동일한 물질로 형성될 수 있다. 일 예로, 상기 제 1 채널 패턴들(131)이 실리콘으로 형성되는 경우, 상기 제 2 소스 영역(S2) 및 상기 제 2 드레인 영역(D2)은 실리콘으로 형성될 수 있다.
도 1 및 도 8을 다시 참조하여, 본 발명의 일 실시예에 따른 반도체 소자가 설명된다.
기판(100)의 제 1 영역(RG1) 상에 제 1 트랜지스터(TR1)가 제공되고, 상기 기판(100)의 제 2 영역(RG2) 상에 제 2 트랜지스터(TR2)가 제공될 수 있다. 상기 제 1 및 제 2 트랜지스터들(TR1, TR2)은 상기 기판(100)으로부터 돌출된 활성 채널을 포함하는 핀 전계 효과 트랜지스터들일 수 있다. 이하, 상기 트랜지스터들(TR1, TR2)은 핀 전계 효과 트랜지스터들로 설명되나, 이에 한정되지 않는다. 상기 제 1 트랜지스터(TR1)는 제 1 핀 구조체(FS1)를 포함하고, 상기 제 2 트랜지스터(TR2)는 제 2 핀 구조체(FS2)를 포함할 수 있다. 상기 제 1 핀 구조체(FS1)는 제 1 소스 영역(S1)과 제 1 드레인 영역(D1)을 연결하고, 상기 제 2 핀 구조체(FS2)는 제 2 소스 영역(S2)과 제 2 드레인 영역(D2)을 연결할 수 있다. 상기 제 1 소스 영역(S1) 및 상기 제 1 드레인 영역(D1) 사이에 상기 제 1 핀 구조체(FS1)를 덮는 제 1 게이트 절연막(ID1) 및 제 1 게이트 전극(GL1)이 제공될 수 있다. 상기 제 2 소스 영역(S2) 및 상기 제 2 드레인 영역(D2) 사이에 상기 제 2 핀 구조체(FS2)를 덮는 제 2 게이트 절연막(ID2) 및 제 2 게이트 전극(GL2)이 제공될 수 있다. 이하, 상기 제 1 및 제 2 핀 구조체들(FS1, FS2)이 보다 상세히 설명된다.
상기 제 1 핀 구조체(FS1)는 상기 기판(100) 상의 버퍼 패턴(111, 116), 상기 버퍼 패턴(111, 116) 상의 제 1 채널 패턴(131)을 포함할 수 있다. 상기 버퍼 패턴은 상기 기판(100) 상의 제 1 버퍼 패턴(111) 및 상기 제 1 버퍼 패턴(111) 상의 제 2 버퍼 패턴(116)을 포함할 수 있다. 일 예로, 상기 제 2 버퍼 패턴(116) 및 상기 제 1 채널 패턴(131)은 복수 개가 제공될 수 있으나, 이에 한정되지 않는다. 이하, 설명의 간소화를 위하여 상기 제 2 버퍼 패턴(116) 및 상기 제 1 채널 패턴(131)이 복수 개가 제공되는 것으로 설명된다.
상기 제 1 채널 패턴들(131)과 상기 기판(100) 사이에 식각 정지 패턴(121)이 제공될 수 있다. 본 실시예에 있어서, 상기 식각 정지 패턴(121)은 상기 제 1 버퍼 패턴(111)과 상기 제 2 버퍼 패턴(116) 사이에 제공될 수 있다. 평면적 관점에서, 상기 식각 정지 패턴(121)은 상기 복수 개의 제 1 채널 패턴들(131) 사이로 연장될 수 있다. 즉, 상기 식각 정지 패턴(121)은 상기 제 1 채널 패턴들(131)의 하면에 공통적으로 연결될 수 있다. 상기 제 1 버퍼 패턴(111)은 상기 식각 정지 패턴(121)을 통하여 상기 복수 개의 제 1 채널 패턴들(131)과 연결될 수 있다.
상기 제 2 핀 구조체(FS2)는 상기 기판(100) 상의 버퍼 패턴(111, 136), 상기 버퍼 패턴(111, 136) 상의 제 2 채널 패턴(139)을 포함할 수 있다. 상기 버퍼 패턴은 상기 기판(100) 상의 제 1 버퍼 패턴(111) 및 상기 제 1 버퍼 패턴(111) 상의 제 3 버퍼 패턴(136)을 포함할 수 있다. 상기 제 2 핀 구조체(FS2)의 제 1 버퍼 패턴(111)은 상기 제 1 핀 구조체(FS1)의 제 1 버퍼 패턴(111)과 동시에 형성되어 동일한 물질을 포함할 수 있다. 일 예로, 상기 제 3 버퍼 패턴(136) 및 상기 제 2 채널 패턴(139)은 복수 개가 제공될 수 있으나, 이에 한정되지 않는다. 이하, 설명의 간소화를 위하여 상기 제 3 버퍼 패턴(136) 및 상기 제 2 채널 패턴(139)이 복수 개가 제공되는 것으로 설명된다.
상기 제 2 채널 패턴들(139)과 상기 기판(100) 사이에 식각 정지 패턴(121)이 제공될 수 있다. 본 실시예에 있어서, 상기 식각 정지 패턴(121)은 상기 제 1 버퍼 패턴(111)과 상기 제 3 버퍼 패턴(136) 사이에 제공될 수 있다. 상기 제 2 핀 구조체(FS2)의 식각 정지 패턴(121)은 상기 제 1 핀 구조체(FS1)의 식각 정지 패턴(121)과 동시에 형성되어 동일한 물질을 포함할 수 있다. 평면적 관점에서, 상기 식각 정지 패턴(121)은 상기 복수 개의 제 2 채널 패턴들(139) 사이로 연장될 수 있다. 즉, 상기 식각 정지 패턴(121)은 상기 제 2 채널 패턴들(139)의 하면에 공통적으로 연결될 수 있다. 상기 제 1 버퍼 패턴(111)은 상기 식각 정지 패턴(121)을 통하여 상기 복수 개의 제 2 채널 패턴들(139)과 연결될 수 있다.
이하, 상기 버퍼 패턴들(111, 116, 136), 상기 채널 패턴들(131, 139), 및 상기 식각 정지 패턴(121)의 물질들이 표 1을 참조하여 설명된다.
실시예 제 1 채널 패턴 제 2 버퍼 패턴 제 2 채널 패턴 제 3 버퍼 패턴 제 1 버퍼 패턴 식각 정지 패턴
1 Si Si1 - xGex Ge Si1 - yGey Si1 - zGez SiGeC or
Si
2 In1 - xGaxAs In1 - yGayAs
(x>y)		 Ge Si1 - zGez In1 - wGawAs AlGaAs
3 In1 - xGaxAs In1 - yGayAs
(x>y)		 In1 - zGazAs In1 - wGawAs
(z<w)		 In1 - vGavAs AlGaAs
4 Si1 - xGex Si1 - yGey
(x<y)		 Si1 - zGez Si1 - wGew
(z>w)		 Si1 - vGev SiGeC
or
Si
구성 원소들의 조성은 v, w, x, y, 및 z로 표시되었으며, 이와 같은 표시가 없는 물질의 경우, 두 원소들 또는 세 원소들 사이의 모든 조성을 포함할 수 있다. 실시예가 다를 경우, 동일한 문자라도 다른 값을 가질 수 있다.
상기 제 2 버퍼 패턴들(116)은 그 위에 제공되는 상기 제 1 채널 패턴들(131)보다 격자 상수가 클 수 있다. 일 예로, 표 1의 실시예 1과 같이 상기 제 1 채널 패턴들(131)이 실리콘(Si)을 포함하는 경우, 상기 제 2 버퍼 패턴들(116)은 Si1-xGex을 포함할 수 있다. 외부 응력이 없고 온도가 300K에서, 게르마늄(Ge)의 격자 상수는 약 5.646Å으로 실리콘(Si)의 격자 상수인 5.430Å보다 크다. 따라서, 게르마늄을 포함하는 상기 제 2 버퍼 패턴들(116)의 격자 상수는 상기 제 1 채널 패턴들(131)보다 클 수 있다. 상기 제 2 버퍼 패턴들(116)보다 격자 상수가 작은 상기 제 1 채널 패턴들(131)이 상기 제 2 버퍼 패턴들(116) 상에 에피택시얼 공정으로 형성되는 경우, 상기 제 1 채널 패턴들(131)의 격자는 상기 제 1 버퍼 패턴들(116)의 격자와의 계면 정합에 의하여, 외부 응력이 없는 상태보다 수평적으로 늘어나게 된다. 그 결과, 상기 제 1 채널 패턴들(131) 내에 인장 응력이 형성될 수 있다. 인장 응력을 받은(tensile strained) 상기 제 1 채널 패턴들(131)에 의하여, NMOSFET의 전하 이동도가 증가될 수 있다.
상기 제 3 버퍼 패턴들(136)은 그 위에 제공되는 상기 제 2 채널 패턴들(139)보다 격자 상수가 작을 수 있다. 일 예로, 표 1의 실시예 1과 같이 상기 제 2 채널 패턴들(139)이 게르마늄(Ge)을 포함하는 경우, 상기 제 3 버퍼 패턴들(136)은 Si1 - yGey을 포함할 수 있다. 여기서, y는 상기 제 2 버퍼 패턴들(116)의 x와 같거나 다를 수 있다. 게르마늄(Ge)의 격자 상수는 약 5.646Å으로 실리콘(Si)의 격자 상수인 5.430Å 보다 크다. 따라서, 실리콘을 포함하는 상기 제 3 버퍼 패턴들(136)의 격자 상수는 상기 제 2 채널 패턴들(139)보다 작을 수 있다. 상기 제 3 버퍼 패턴들(136)보다 격자 상수가 큰 상기 제 2 채널 패턴들(139)이 상기 제 3 버퍼 패턴들(136) 상에 에피택시얼 공정으로 형성되는 경우, 상기 제 2 채널 패턴들(139)의 격자는 상기 제 3 버퍼 패턴들(136)의 격자와의 계면 정합에 의하여, 외부 응력이 없는 상태보다 수평적으로 줄어들게 된다. 그 결과, 상기 제 2 채널 패턴들(139) 내에 압축 응력이 형성될 수 있다. 압축 응력을 받은(compressive strained) 상기 제 2 채널 패턴들(139)에 의하여, PMOSFET의 전하 이동도가 증가될 수 있다.
상기 제 1 버퍼 패턴(111)은 상기 제 2 버퍼 패턴들(116)과 동일한 물질을 포함할 수 있다. 일 예로, 표 1의 실시예 1과 같이, 상기 제 2 버퍼 패턴들(116)은 Si1-xGex 을 포함하고, 상기 제 1 버퍼 패턴(111)은 Si1 - zGez 을 포함할 수 있다. 여기서, x와 z는 같을 수 있다. 일 예로, x와 z는 모두 30일 수 있다. 이와는 달리 x와 z는 다를 수 있다.
상기 제 3 버퍼 패턴들(136)은 상기 제 1 버퍼 패턴들(111)과 동일한 물질을 포함할 수 있다. 일 예로, 표 1의 실시예 1과 같이, 상기 제 3 버퍼 패턴들(136)은 Si1 - yGey 을 포함하고, 상기 제 1 버퍼 패턴들(111)은 Si1 - zGez 을 포함할 수 있다. 여기서 y와 z는 같거나 다를 수 있다. 일 예로, y는 70 이고 z는 30일 수 있다. 다른 실시예에 있어서, 표 1의 실시예 2와 같이, 상기 제 3 버퍼 패턴들(136)은 상기 제 1 버퍼 패턴들(111)과 다른 물질을 포함할 수 있다. 일 예로 상기 제 3 버퍼 패턴들(136)은 4족 반도체 물질을 포함하고, 상기 제 1 버퍼 패턴들(111)은 3-5족 반도체 물질을 포함할 수 있다.
상기 식각 정지 패턴(121)은 상기 제 1 버퍼 패턴들(111)보다 식각 저항성이 큰 물질을 포함할 수 있다. 일 예로, 표 1 의 실시예 1 및 4와 같이, 상기 제 1 버퍼 패턴들(111)이 실리콘-게르마늄(SiGe)을 포함하는 경우, 상기 식각 정지 패턴(121)은 실리콘-게르마늄-탄소(SiGeC)를 포함하거나 실리콘(Si)을 포함할 수 있다. 표 1 실시예 2 및 3과 같이, 상기 제 1 버퍼 패턴들(111)이 인듐-갈륨-비소(InGaAs)를 포함하는 경우, 상기 식각 정지 패턴(121)은 알루미늄-갈륨-비소(AlGaAs)를 포함할 수 있다.
본 발명의 실시예들에 따르면, NMOSFET과 PMOSFET의 채널 영역들에 각각 인장 응력과 압축 응력을 제공하고 그에 따라 전하 이동도를 증가시켜 트랜지스터의 동작 특성을 개선할 수 있다. NMOSFET과 PMOSFET을 함께 형성하는 경우, 트랜지스터의 종류에 따라 상반되는 응력을 제공하기 위하여 NMOSFET 영역과 PMOSFET 모두에 반도체층을 형성한 후, 두 영역 중 한 영역에 형성된 반도체층을 제거하고 다시 성장 시키는 공정이 요구될 수 있다. 이 경우, 식각되는 영역의 웨이퍼 상의 위치, 제거되는 핀의 밀도와 크기 등에 영향을 받아 식각이 불균일하게 이루어지는 식각 로딩 현상(etch loading effect)이 발생할 수 있다. 또한, 재성장되는 영역의 웨이퍼 상의 위치, 재 성장되는 핀의 밀도와 크기 등에 영향을 받아 재 성장이 불균일하게 이루어지는 현상이 발생할 수 있다. 그 결과, 버퍼 패턴의 두께 및 채널 패턴의 두께에 산포가 발생하고, 그에 따라 반도체 소자 특성의 산포가 증가될 수 있다.
본 발명의 실시예들에 따르면, 식각 정지막을 이용한 식각 공정 및 재성장 공정에 의하여 반도체 소자 특성의 산포를 감소시킬 수 있다. 즉, 식각 정지막에 의하여 리세스 영역의 깊이가 일정하게 형성될 수 있고, 그 결과 리세스 영역 내에 재형성되는 반도체층의 두께가 일정하게 유지될 수 있다. 또한, 본 발명의 일부 실시예에 따르면 게르마늄 또는 Ⅲ-Ⅴ 반도체와 같이 채널 물질 자체의 전하 이동도가 높은 소자가 요구되는 경우 CMOS 구현을 용이하게 할 수 있다.
도 9는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 도면으로, 도 1의 A-A'선에 따른 단면도이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.
본 실시예에 있어서, 식각 정지 패턴(122)은 제 2 버퍼 패턴들(116) 및 제 3 버퍼 패턴들(136) 각각 아래에 한정되어 제공되고, 인접한 버퍼 패턴들 사이로 연장되지 않을 수 있다. 본 구조는, 도 3을 참조하여 설명된 제 1 리세스 영역들(184)의 형성 시, 과식각에 의하여 식각 정지막(120)이 관통되어 형성될 수 있다. 상기 제 1 리세스 영역들(184) 내에 형성되는 층간 절연막(195)은 상기 식각 정지 패턴(122)을 관통하여 상기 제 1 버퍼 패턴(111)과 연결될 수 있다.
도 10 내지 도 16은 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로, 도 1의 A-A'선에 따른 단면도들이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.
도 1 및 도 10을 참조하여, 제 1 영역(RG1) 및 제 2 영역(RG2)을 포함하는 기판(100)이 제공될 수 있다. 상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등의 반도체 기판 또는 절연막 상의 실리콘(Silicon On Insulator) 기판일 수 있다. 일 예로 상기 제 1 영역(RG1)은 NMOSFET 영역이고, 상기 제 2 영역(RG2)은 PMOSFET 영역일 수 있다.
상기 기판(100)의 제 1 영역(RG1) 및 제 2 영역(RG2) 상에 제 2 버퍼층(115)과 식각 정지막(120)을 포함하는 복합층(CL)이 형성될 수 있다. 상기 복합층(CL) 상에 제 1 채널층(130)이 형성될 수 있다. 본 실시예에 있어서, 상기 식각 정지막(120)은 상기 제 2 버퍼층(115) 아래에 제공되고, 상기 제 2 버퍼층(115)은 상기 제 1 채널층(130)과 접할 수 있다.
상기 제 2 버퍼층(115)의 격자 상수는 상기 제 1 채널층(130)의 격자 상수보다 클 수 있다. 상기 식각 정지막(120)은 상기 제 2 버퍼층(115) 보다 식각 저항성(etch resistivity)이 큰 물질을 포함할 수 있다. 상기 식각 정지막(120)은 반도체 물질을 포함할 수 있다. 상기 복합층(CL)은 상기 기판(100) 상에 에피택시얼 성장 공정을 수행하여 형성될 수 있다. 일 예로, 상기 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정 일 수 있다.
상기 제 2 버퍼층(115), 상기 식각 정지막(120), 및 상기 제 1 채널층(130)의 물질은 표 1을 참조하여 설명된 것과 동일할 수 있다.
도 1 및 도 11을 참조하여, 상기 제 1 채널층(130) 및 상기 제 2 버퍼층(115)을 식각하는 제 1 패터닝 공정이 수행되어, 상기 제 1 영역(RG1) 및 상기 제 2 영역(RG2)에 복합 패턴(CP) 및 제 1 채널 패턴들(131)이 형성될 수 있다. 상기 제 1 패터닝 공정은 상기 식각 정지막(120)을 이용한 건식 식각 공정을 포함할 수 있다. 그 결과, 상기 제 2 버퍼층(115)은 복수 개의 제 2 버퍼 패턴들(116)로 상호 분리될 수 있다. 일 예로, 상기 건식 식각 공정은 제 1 마스크 패턴들(191)을 이용하여 수행될 수 있다. 상기 제 1 마스크 패턴들(191)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다.
상기 제 1 패터닝에 의하여 상기 식각 정지막(120)을 노출하는 제 1 리세스 영역들(184)이 상기 제 1 채널 패턴들(131) 사이에 형성될 수 있다. 상기 제 1 리세스 영역들(184)을 채우는 층간 절연막(195)이 형성될 수 있다. 상기 층간 절연막(195)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 층간 절연막(195)의 형성 공정은 절연막의 증착 공정 및 평탄화 공정을 포함할 수 있다. 상기 평탄화 공정에 의하여 상기 제 1 마스크 패턴들(191)의 상면이 노출될 수 있다.
도 1 및 도 12를 참조하여, 제 1 마스크 패턴들(191) 상에 제 2 마스크 패턴들(192)이 형성될 수 있다. 상기 제 1 영역(RG1) 상에 형성된 상기 제 2 마스크 패턴들(192)은 상기 제 1 영역(RG1) 상의 상기 제 1 채널 패턴들(131)을 덮도록 형성될 수 있고, 상기 제 2 영역(RG2) 상에 형성된 상기 제 2 마스크 패턴들(192)은 상기 제 2 영역(RG2) 상의 상기 제 1 채널 패턴들(131)을 덮도록 형성될 수 있다. 상기 제 2 마스크 패턴들(192)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
상기 제 2 마스크 패턴들(192)을 식각 마스크로 제 2 패터닝 공정이 수행되어 트렌치들(181)이 형성될 수 있다. 그 결과, 상기 식각 정지막(120) 이 식각되어 식각 정지 패턴(121)이 형성될 수 있다. 그에 따라, 상기 식각 정지 패턴(121), 상기 제 2 버퍼 패턴들(116), 및 상기 제 1 채널 패턴들(131)이 차례로 적층된 제 1 핀 구조체(FS1)가 상기 제 1 영역(RG1) 및 상기 제 2 영역(RG2)에 형성될 수 있다. 상기 기판(100)의 일부도 함께 식각될 수 있다. 상기 제 2 패터닝 공정은 건식 식각 공정을 포함할 수 있다.
도 1 및 도 13을 참조하여, 상기 트렌치들(181)을 채우는 소자 분리막(196)이 형성될 수 있다. 일 예로, 상기 소자 분리막(196)은 상기 트렌치들(181)을 채우는 절연막을 형성한 후, 상기 제 1 마스크 패턴들(191)이 노출될 때까지 평탄화 공정을 수행하여 형성될 수 있다. 그 결과, 상기 제 2 마스크 패턴들(192)이 제거될 수 있다. 일 예로, 상기 소자 분리막(196)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
상기 제 2 마스크 패턴들(192)이 제거된 후, 상기 제 1 영역(RG1)을 덮고 상기 제 2 영역(RG2)을 노출하는 제 3 마스크 패턴(193)이 형성될 수 있다. 일 예로, 상기 제 3 마스크 패턴(193)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 제 3 마스크 패턴(193)을 식각 마스크로, 상기 제 2 영역(RG2)에 형성된 상기 제 1 마스크 패턴들(191), 상기 제 1 채널 패턴들(131), 및 상기 제 2 버퍼 패턴들(116)이 차례로 제거될 수 있다. 일 예로, 상기 제 2 영역(RG2) 상의 상기 제 1 마스크 패턴들(191), 상기 제 1 채널 패턴들(131), 및 상기 제 2 버퍼 패턴들(116)의 제거 공정은 복수의 선택적 식각 공정을 포함할 수 있다. 그 결과, 상기 제 2 영역(RG2)의 식각 정지 패턴(121)을 노출하는 제 2 리세스 영역들(182)이 형성될 수 있다. 상기 제 2 리세스 영역들(182)은 상기 층간 절연막(195)의 측벽, 상기 소자 분리막(196)의 측벽 및 상기 식각 정지 패턴(121)의 상면에 의하여 정의 될 수 있다.
상기 제 2 리세스 영역들(182) 내에 예비 제 3 버퍼 패턴들(135)이 형성될 수 있다. 상기 예비 제 3 버퍼 패턴들(135)을 형성하는 것은 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정 및 평탄화 공정을 포함할 수 있다. 상기 평탄화 공정에 의하여 상기 제 3 마스크 패턴(193)이 제거될 수 있다. 상기 예비 제 3 버퍼 패턴들(135)은 상기 식각 정지 패턴(121)을 시드층(seed layer)으로 하여 성장될 수 있다. 다른 실시예에 있어서, 상기 예비 제 3 버퍼 패턴들(135)의 형성 공정은 증착 공정 및 열처리 공정을 포함할 수 있다. 상기 예비 제 3 버퍼 패턴들(135)은 상기 제 2 리세스 영역들(182)을 완전히 채우는 것으로 도시되었으나, 이에 한정되지 않으며, 상기 제 2 리세스 영역들(182)의 하부에 한정되어 형성될 수 있다. 이하, 설명의 간소화를 위하여, 상기 예비 제 3 버퍼 패턴들(135)이 상기 제 2 리세스 영역들(182)을 완전히 채우는 것으로 설명된다.
도 1 및 도 14를 참조하여, 상기 예비 제 3 버퍼 패턴들(135)의 상부가 제거되어 제 3 버퍼 패턴들(136)이 형성될 수 있다. 상기 제 3 버퍼 패턴들(136)의 형성은 선택적 식각 공정을 포함할 수 있다. 상기 제 1 채널 패턴들(131)은 상기 제 1 마스크 패턴들(191)로 덮여 있고 따라서 식각되지 않을 수 있다. 일 예로, 상기 제 3 버퍼 패턴들(136)은 상면이 상기 제 2 버퍼 패턴들(116)과 실질적으로 동일 레벨이 되도록 형성될 수 있으나, 이에 한정되지 않는다.
상기 제 3 버퍼 패턴들(136) 상에 상기 제 2 리세스 영역들(182)을 채우는 예비 제 2 채널 패턴들(138)이 형성될 수 있다. 상기 예비 제 2 채널 패턴들(138)의 형성은 상기 제 3 버퍼 패턴들(136)을 시드층으로 하는 SEG 공정을 포함할 수 있다. 일 예로, 상기 예비 제 2 채널 패턴들(138)은 도시된 바와 같이, 그의 상면이 상기 층간 절연막(195)의 상면보다 높게 과성장(over growth)될 수 있으나, 이에 한정되지 않는다.
도 1 및 도 15를 참조하여, 상기 제 1 채널 패턴들(131)이 노출될 때까지 평탄화 공정이 수행될 수 있다. 그 결과, 상기 예비 제 2 채널 패턴들(138)로부터 제 2 채널 패턴들(139)이 형성될 수 있다. 그에 따라, 상기 식각 정지 패턴(121), 상기 제 3 버퍼 패턴들(136), 및 상기 제 2 채널 패턴들(139)이 차례로 적층된 제 2 핀 구조체(FS2)가 상기 제 2 영역(RG2)에 형성될 수 있다. 일 예로, 상기 제 2 채널 패턴들(139)의 상면은 상기 제 1 채널 패턴들(131)의 상면과 실질적으로 동일 레벨에 위치할 수 있다. 상기 층간 절연막(195)의 상부 및 상기 소자 분리막(196)의 상부가 식각되어 상기 제 1 및 제 2 채널 패턴들(131, 139)의 측벽이 노출될 수 있다. 식각된 상기 층간 절연막(195) 및 상기 소자 분리막(196)의 상면은 상기 제 1 및 제 2 채널 패턴들(131, 139)의 하면 보다 높을 수 있으나, 이와는 달리, 상기 제 1 및 제 2 채널 패턴들(131, 139)의 하면 보다 낮을 수 있다.
도 1 및 도 16을 참조하여, 상기 제 1 영역(RG1) 상에 제 1 게이트 절연막(ID1) 및 제 1 게이트 전극(GL1)이 차례로 형성되고, 상기 제 2 영역(RG2) 상에 제 2 게이트 절연막(ID2) 및 제 2 게이트 전극(GL2)이 차례로 형성될 수 있다. 상기 제 1 및 제 2 게이트 절연막들(ID1, ID2)은 실리콘 산화막을 포함할 수 있다. 이와는 달리, 상기 제 1 및 제 2 게이트 절연막들(ID1, ID2)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 일 예로, 상기 제 1 및 제 2 게이트 절연막들(ID1, ID2)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다. 상기 제 1 및 제 2 게이트 전극들(GL1, GL2)은 금속 물질을 포함할 수 있다. 일 예로, 상기 제 1 및 제 2 게이트 전극들(GL1, GL2)은 도핑된 실리콘, 금속, 또는 TiN, TaN 등과 같은 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 제 1 게이트 전극(GL1)의 일함수는 상기 제 2 게이트 전극(GL2)의 일함수와 다를 수 있다.
상기 제 1 게이트 전극(GL1)은 제 1 영역(RG1)의 소스 영역(S1)과 드레인 영역(D1) 사이로 연장될 수 있다. 상기 제 2 게이트 전극(GL2)은 제 2 영역(RG2)의 소스 영역(S2)과 드레인 영역(D2) 사이로 연장될 수 있다. 상기 제 1 및 제 2 소스 영역들(S1, S2) 및 상기 제 1 및 제 2 드레인 영역들(D1, D2)은 상기 제 1 및 제 2 게이트 전극들(GL1, GL2)의 형성 이후에 형성될 수 있다. 상기 제 1 영역(RG1)이 NMOSFET 영역이고, 상기 제 2 영역(RG2) 영역이 PMOSFET 영역인 경우, 상기 제 2 소스 영역(S2) 및 상기 제 2 드레인 영역(D2)은 상기 제 2 영역(RG2)의 상기 제 2 채널 패턴들(139)보다 격자 상수가 큰 물질을 포함할 수 있다. 일 예로, 상기 제 2 채널 패턴들(139)이 실리콘(Si)으로 형성되는 경우, 상기 제 2 소스 영역(S2) 및 상기 제 2 드레인 영역(D2)은 실리콘-게르마늄(SiGe)으로 형성될 수 있다. 상대적으로 격자 상수가 큰 물질을 포함하는 상기 제 2 소스 영역(S2) 및 상기 제 2 드레인 영역(D2)이 상대적으로 격자 상수가 작은 상기 제 2 채널 패턴들(139)에 접하도록 형성되는 경우, 상기 제 2 소스 영역(S2) 및 상기 제 2 드레인 영역(D2)은 상기 제 2 채널 패턴들(139)을 따라 격자가 압축되고, 그 결과 상기 제 2 소스 영역(S2) 및 상기 제 2 드레인 영역(D2) 내에는 압축 응력이 형성된다. 이에 따라, 상기 제 2 소스 영역(S2) 및 상기 제 2 드레인 영역(D2)은 상기 제 2 채널 패턴들(139)에 압축 응력을 가하여 상기 제 2 채널 패턴들(139) 내의 전하의 이동도를 향상시킬 수 있다. 이와는 달리, 상기 제 1 소스 영역(S1) 및 상기 제 1 드레인 영역(D1)은 상기 제 1 채널 패턴들(131)과 동일한 물질로 형성될 수 있다. 일 예로, 상기 제 1 채널 패턴들(131)이 실리콘으로 형성되는 경우, 상기 제 2 소스 영역(S2) 및 상기 제 2 드레인 영역(D2)은 실리콘으로 형성될 수 있다.
도 17은 본 발명의 또 다른 실시예에 따른 반도체 소자를 설명하기 위한 도면으로, 도 1의 A-A'선에 따른 단면도이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.
본 실시예에 있어서, 식각 정지 패턴(122)은 제 2 버퍼 패턴들(116) 및 제 3 버퍼 패턴들(136) 각각 아래에 한정되어 제공되고, 인접한 버퍼 패턴들 사이로 연장되지 않을 수 있다. 본 구조는, 도 11을 참조하여 설명된 제 1 리세스 영역들(184)의 형성 시, 과 식각에 의하여 식각 정지막(120)이 관통되어 형성될 수 있다. 상기 제 1 리세스 영역들(184) 내에 형성되는 층간 절연막(195)은 상기 식각 정지 패턴(122)을 관통하여 상기 기판(100)과 연결될 수 있다.
도 18 내지 도 23은 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로, 도 1의 A-A'선에 따른 단면도들이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.
도 1 및 도 18을 참조하여, 제 1 영역(RG1) 및 제 2 영역(RG2)을 포함하는 기판(100)이 제공될 수 있다. 상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등의 반도체 기판 또는 절연막 상의 실리콘(Silicon On Insulator) 기판일 수 있다. 일 예로 상기 제 1 영역(RG1)은 NMOSFET 영역이고, 상기 제 2 영역(RG2)은 PMOSFET 영역일 수 있다.
상기 기판(100)의 제 1 영역(RG1) 및 제 2 영역(RG2) 상에 제 1 버퍼층(110)과 식각 정지막(120)을 포함하는 복합층(CL)이 형성될 수 있다. 상기 복합층(CL) 상에 제 1 채널층(130)이 형성될 수 있다. 본 실시예에 있어서, 상기 식각 정지막(120)은 상기 제 1 버퍼층(110) 위에 제공되고, 상기 제 1 채널층(130)과 접할 수 있다.
상기 식각 정지막(120)은 상기 제 1 버퍼층(110) 보다 식각 저항성(etch resistivity)이 큰 물질을 포함할 수 있다. 상기 식각 정지막(120)은 반도체 물질을 포함할 수 있다. 상기 복합층(CL)은 상기 기판(100) 상에 에피택시얼 성장 공정을 수행하여 형성될 수 있다. 일 예로, 상기 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정 일 수 있다.
상기 제 1 버퍼층(110), 상기 식각 정지막(120), 및 상기 제 1 채널층(130)의 물질은 표 1을 참조하여 설명된 것과 동일할 수 있다.
도 1 및 도 19을 참조하여, 상기 제 1 버퍼층(110) 및 상기 제 1 채널층(130)을 식각하는 제 1 패터닝 공정이 수행되어, 상기 제 1 영역(RG1) 및 상기 제 2 영역(RG2)에 복합 패턴(CP) 및 제 1 채널 패턴들(131)이 형성될 수 있다. 상기 제 1 패터닝 공정은 상기 식각 정지막(120)을 이용한 건식 식각 공정을 포함할 수 있다. 일 예로, 상기 건식 식각 공정은 제 1 마스크 패턴들(191)을 이용하여 수행될 수 있다. 상기 제 1 마스크 패턴들(191)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다.
상기 제 1 패터닝에 의하여 상기 식각 정지막(120)을 노출하는 제 1 리세스 영역들(184)이 상기 제 1 채널 패턴들(131) 사이에 형성될 수 있다. 상기 제 1 리세스 영역들(184)을 채우는 층간 절연막(195)이 형성될 수 있다. 상기 층간 절연막(195)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 층간 절연막(195)의 형성 공정은 절연막의 증착 공정 및 평탄화 공정을 포함할 수 있다. 상기 평탄화 공정에 의하여 상기 제 1 마스크 패턴들(191)의 상면이 노출될 수 있다.
도 1 및 도 20을 참조하여, 제 1 마스크 패턴들(191) 상에 제 2 마스크 패턴들(192)이 형성될 수 있다. 상기 제 1 영역(RG1) 상에 형성된 상기 제 2 마스크 패턴들(192)은 상기 제 1 채널 패턴들(131)을 덮도록 형성될 수 있고, 상기 제 2 영역(RG2) 상에 형성된 상기 제 2 마스크 패턴들(192)은 상기 제 1 채널 패턴들(131)을 덮도록 형성될 수 있다. 상기 제 2 마스크 패턴들(192)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
상기 제 2 마스크 패턴들(192)을 식각 마스크로 제 2 패터닝 공정이 수행되어 트렌치들(181)이 형성될 수 있다. 그 결과, 상기 식각 정지막(120) 이 식각되어 식각 정지 패턴(121)이 형성되고, 상기 제 1 버퍼층(110)이 식각되어 제 1 버퍼 패턴(111)이 형성될 수 있다. 그에 따라, 상기 제 1 버퍼 패턴(111), 상기 식각 정지 패턴(121) 및 상기 제 1 채널 패턴들(131)이 차례로 적층된 제 1 핀 구조체(FS1)가 상기 제 1 영역(RG1) 및 상기 제 2 영역(RG2)에 형성될 수 있다. 상기 제 2 패터닝 공정은 건식 식각 공정을 포함할 수 있다.
도 1 및 도 21을 참조하여, 상기 트렌치들(181)을 채우는 소자 분리막(196)이 형성될 수 있다. 일 예로, 상기 소자 분리막(196)은 상기 트렌치들(181)을 채우는 절연막을 형성한 후, 상기 제 1 마스크 패턴들(191)이 노출될 때까지 평탄화 공정을 수행하여 형성될 수 있다. 그 결과, 상기 제 2 마스크 패턴들(192)이 제거될 수 있다. 일 예로, 상기 소자 분리막(196)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
상기 제 2 마스크 패턴들(192)이 제거된 후, 상기 제 1 영역(RG1)을 덮고 상기 제 2 영역(RG2)을 노출하는 제 3 마스크 패턴(193)이 형성될 수 있다. 일 예로, 상기 제 3 마스크 패턴(193)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 제 3 마스크 패턴(193)을 식각 마스크로, 상기 제 2 영역(RG2)에 형성된 상기 제 1 마스크 패턴들(191) 및 상기 제 1 채널 패턴들(131)이 차례로 제거될 수 있다. 일 예로, 상기 제 2 영역(RG2) 상의 상기 제 1 마스크 패턴들(191) 및 상기 제 1 채널 패턴들(131)의 제거 공정은 복수의 선택적 식각 공정을 포함할 수 있다. 그 결과, 상기 제 2 영역(RG2)의 식각 정지 패턴(121)을 노출하는 제 2 리세스 영역들(182)이 형성될 수 있다. 상기 제 2 리세스 영역들(182)은 상기 층간 절연막(195)의 측벽, 상기 소자 분리막(196)의 측벽 및 상기 식각 정지 패턴(121)의 상면에 의하여 정의될 수 있다.
상기 제 2 리세스 영역들(182) 내에 예비 제 2 채널 패턴들(138)이 형성될 수 있다. 상기 예비 제 2 채널 패턴들(138)의 형성은 식각 정지 패턴(121)을 시드층으로 하는 SEG 공정을 포함할 수 있다. 일 예로, 상기 예비 제 2 채널 패턴들(138)은 도시된 바와 같이, 그의 상면이 상기 층간 절연막(195)의 상면보다 높게 과성장(over growth)될 수 있으나, 이에 한정되지 않는다.
도 1 및 도 22를 참조하여, 상기 제 1 채널 패턴들(131)이 노출될 때까지 평탄화 공정이 수행될 수 있다. 그 결과, 상기 예비 제 2 채널 패턴들(138)로부터 제 2 채널 패턴들(139)이 형성될 수 있다. 그에 따라, 상기 제 1 버퍼 패턴(111), 상기 식각 정지 패턴(121) 및 상기 제 2 채널 패턴들(139)이 차례로 적층된 제 2 핀 구조체(FS2)가 상기 제 2 영역(RG2)에 형성될 수 있다. 일 예로, 상기 제 2 채널 패턴들(139)의 상면은 상기 제 1 채널 패턴들(131)의 상면과 실질적으로 동일 레벨에 위치할 수 있다. 상기 층간 절연막(195)의 상부 및 상기 소자 분리막(196)의 상부가 식각되어 상기 제 1 및 제 2 채널 패턴들(131, 139)의 측벽이 노출될 수 있다. 식각된 상기 층간 절연막(195) 및 상기 소자 분리막(196)의 상면들은 상기 제 1 및 제 2 채널 패턴들(131, 139)의 하면 보다 높을 수 있으나, 이와는 달리, 상기 제 1 및 제 2 채널 패턴들(131, 139)의 하면 보다 낮을 수 있다.
도 1 및 도 23을 참조하여, 상기 제 1 영역(RG1) 상에 제 1 게이트 절연막(ID1) 및 제 1 게이트 전극(GL1)이 차례로 형성되고, 상기 제 2 영역(RG2) 상에 제 2 게이트 절연막(ID2) 및 제 2 게이트 전극(GL2)이 차례로 형성될 수 있다. 상기 제 1 및 제 2 게이트 절연막들(ID1, ID2)은 실리콘 산화막을 포함할 수 있다. 이와는 달리, 상기 제 1 및 제 2 게이트 절연막들(ID1, ID2)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 일 예로, 상기 제 1 및 제 2 게이트 절연막들(ID1, ID2)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다. 상기 제 1 및 제 2 게이트 전극들(GL1, GL2)은 금속 물질을 포함할 수 있다. 일 예로, 상기 제 1 및 제 2 게이트 전극들(GL1, GL2)은 도핑된 실리콘, 금속, 또는 TiN, TaN 등과 같은 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 제 1 게이트 전극(GL1)의 일함수는 상기 제 2 게이트 전극(GL2)의 일함수와 다를 수 있다.
상기 제 1 게이트 전극(GL1)은 제 1 영역(RG1)의 소스 영역(S1)과 드레인 영역(D1) 사이로 연장될 수 있다. 상기 제 2 게이트 전극(GL2)은 제 2 영역(RG2)의 소스 영역(S2)과 드레인 영역(D2) 사이로 연장될 수 있다. 상기 제 1 및 제 2 소스 영역들(S1, S2) 및 상기 제 1 및 제 2 드레인 영역들(D1, D2)은 상기 제 1 및 제 2 게이트 전극들(GL1, GL2)의 형성 이후에 형성될 수 있다. 상기 제 1 영역(RG1)이 NMOSFET 영역이고, 상기 제 2 영역(RG2) 영역이 PMOSFET 영역인 경우, 상기 제 2 소스 영역(S2) 및 상기 제 2 드레인 영역(D2)은 상기 제 2 영역(RG2)의 상기 제 2 채널 패턴들(139)보다 격자 상수가 큰 물질을 포함할 수 있다. 일 예로, 상기 제 2 채널 패턴들(139)이 실리콘(Si)으로 형성되는 경우, 상기 제 2 소스 영역(S2) 및 상기 제 2 드레인 영역(D2)은 실리콘-게르마늄(SiGe)으로 형성될 수 있다. 상대적으로 격자 상수가 큰 물질을 포함하는 상기 제 2 소스 영역(S2) 및 상기 제 2 드레인 영역(D2)이 상대적으로 격자 상수가 작은 상기 제 2 채널 패턴들(139)에 접하도록 형성되는 경우, 상기 제 2 소스 영역(S2) 및 상기 제 2 드레인 영역(D2)은 상기 제 2 채널 패턴들(139)을 따라 격자가 압축되고, 그 결과 상기 제 2 소스 영역(S2) 및 상기 제 2 드레인 영역(D2) 내에는 압축 응력이 형성된다. 이에 따라, 상기 제 2 소스 영역(S2) 및 상기 제 2 드레인 영역(D2)은 상기 제 2 채널 패턴들(139)에 압축 응력을 가하여 상기 제 2 채널 패턴들(139) 내의 전하의 이동도를 향상시킬 수 있다. 이와는 달리, 상기 제 1 소스 영역(S1) 및 상기 제 1 드레인 영역(D1)은 상기 제 1 채널 패턴들(131)과 동일한 물질로 형성될 수 있다. 일 예로, 상기 제 1 채널 패턴들(131)이 실리콘으로 형성되는 경우, 상기 제 2 소스 영역(S2) 및 상기 제 2 드레인 영역(D2)은 실리콘으로 형성될 수 있다.
도 24는 본 발명의 또 다른 실시예에 따른 반도체 소자를 설명하기 위한 도면으로, 도 1의 A-A'선에 따른 단면도이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.
본 실시예에 있어서, 식각 정지 패턴(122)은 제 1 채널 패턴들(131) 및 제 2 채널 패턴들(139) 각각 아래에 한정되어 제공되고, 인접한 채널 패턴들 사이로 연장되지 않을 수 있다. 본 구조는, 도 19를 참조하여 설명된 제 1 리세스 영역들(184)의 형성 시, 과 식각에 의하여 식각 정지막(120)이 관통되어 형성될 수 있다. 상기 제 1 리세스 영역들(184) 내에 형성되는 층간 절연막(195)은 상기 식각 정지 패턴(122)을 관통하여 상기 제 1 버퍼 패턴(111)과 연결될 수 있다.
도 25는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 25를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 반도체 소자는 상기 기억 장치(1130) 내에 제공되거나, 상기 컨트롤러(1110), 상기 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
상기 전자 시스템(도 25의 1100)은 다양한 전자기기들의 전자 제어 장치에 적용될 수 있다. 도 26은 상기 전자 시스템(도 25의 1100)이 모바일 폰(800)에 적용되는 예를 도시한다. 그 밖에, 상기 전자 시스템(도 25의 1100)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전 제품(Household appliances)에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
111, 116, 135: 버퍼 패턴
131, 139: 채널 패턴
121, 122: 식각 정지 패턴
FS1, FS2: 핀 구조체
GL1, GL2: 게이트 전극

Claims (10)

  1. 기판으로부터 돌출된 핀 구조체;
    상기 핀 구조체 상의 게이트 전극; 및
    상기 핀 구조체와 상기 게이트 전극 사이의 게이트 유전막을 포함하고,
    상기 핀 구조체는:
    상기 기판 상의 버퍼 패턴;
    상기 버퍼 패턴 상의 채널 패턴; 및
    상기 채널 패턴과 상기 기판 사이에 제공되고 상기 버퍼 패턴보다 식각 저항성이 큰 물질을 포함하는 식각 정지 패턴을 포함하고,
    상기 버퍼 패턴은 제 1 버퍼 패턴과 제 2 버퍼 패턴을 포함하고, 상기 식각 정지 패턴은 상기 제 1 버퍼 패턴과 상기 제 2 버퍼 패턴 사이에 제공되고,
    상기 제 1 버퍼 패턴과 상기 제 2 버퍼 패턴은 각각 반도체 패턴을 포함하는 핀 전계 효과 트랜지스터.
  2. 제 1 항에 있어서,
    상기 식각 정지 패턴은 반도체 물질을 포함하는 핀 전계 효과 트랜지스터.
  3. 제 1 항에 있어서,
    상기 채널 패턴은 복수 개가 제공되고,
    상기 식각 정지 패턴은 상기 복수 개의 채널 패턴들 사이로 연장되는 핀 전계 효과 트랜지스터.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 핀 구조체를 포함하고 기판의 제 1 영역 및 제 2 영역에 각각 제공되는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하고,
    상기 제 1 트랜지스터의 핀 구조체 및 상기 제 2 트랜지스터의 핀 구조체 각각은 상기 기판 상의 버퍼 패턴, 상기 버퍼 패턴 상의 채널 패턴, 및 상기 채널 패턴과 상기 기판 사이의 식각 정지 패턴을 포함하고,
    상기 제 1 트랜지스터의 채널 패턴은 상기 제 2 트랜지스터의 채널 패턴과 다른 물질을 포함하고,
    상기 버퍼 패턴은 제 1 버퍼 패턴과 제 2 버퍼 패턴을 포함하고, 상기 식각 정지 패턴은 상기 제 1 버퍼 패턴과 상기 제 2 버퍼 패턴 사이에 제공되고,
    상기 제 1 버퍼 패턴과 상기 제 2 버퍼 패턴은 각각 반도체 패턴을 포함하는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 제 1 트랜지스터의 버퍼 패턴은 상기 제 1 트랜지스터의 채널 패턴보다 격자 상수가 크고,
    상기 제 2 트랜지스터의 버퍼 패턴은 상기 제 2 트랜지스터의 채널 패턴보다 격자 상수가 작은 반도체 소자.
  9. 삭제
  10. 제 1 영역 및 제 2 영역을 포함하는 기판을 준비하는 것;
    상기 제 1 및 제 2 영역들 상에 버퍼 패턴과 식각 정지 패턴을 포함하는 복합층 및 상기 복합층 상의 제 1 채널 패턴을 포함하는 제 1 핀 구조체를 형성하는 것;
    상기 제 2 영역 상의 제 1 핀 구조체의 적어도 일부를 제거하여 상기 식각 정지 패턴을 노출하는 리세스 영역을 형성하는 것; 및
    상기 리세스 영역 내에 제 2 채널 패턴을 형성하여 제 2 핀 구조체를 형성하는 것을 포함하는 반도체 소자의 제조 방법.
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