TWI652823B - 半導體元件 - Google Patents

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Abstract

一種半導體裝置，包括基板、化合物半導體層以及第一半導體圖案和第二半導體圖案。基板包括第一區域和第二區域。第一半導體圖案在第一區域的化合物半導體層上，且第一半導體圖案包括元素半導體。第二半導體圖案在第二區域的化合物半導體層上，且第二半導體圖案包括III-V族半導體材料。

Description

半導體元件 【相關申請案之交叉參考】
2013年6月24日於韓國智慧財產局申請的標題為「半導體元件及其製造方法」的韓國專利申請案第10-2013-0072435號以全文引用方式併入本文。
此處所描述的一種或多種實施例是關於半導體裝置。
縮小應用在半導體裝置的電晶體尺寸一直持續研發中。當電晶體的尺寸減小，閘極和通道的長度也成比例地減少。這樣的現象，導致在通道內增加電荷的散射且產生電荷遷移率下降。減少的電荷遷移率造成阻礙電晶體飽和電流提升。
依照一實施例，半導體裝置包括：基板，包括第一區域和第二區域；化合物半導體層，位在基板上；第一半導體圖案， 位在第一區域的化合物半導體層上，且第一半導體圖案包括元素半導體(element semiconductor)；以及第二半導體圖案，位在第二區域的化合物半導體層上，第二半導體圖案包括III-V族半導體材料。
半導體裝置可包括：第一緩衝圖案，介於化合物半導體層和第二半導體圖案之間，其中第一緩衝圖案包括III-V族半導體材料。半導體裝置可包括第二緩衝圖案，其介於化合物半導體層和第一緩衝圖案之間，其中第二緩衝圖案和第一緩衝圖案包括不同材料。第二緩衝圖案可包括元素半導體。
半導體裝置可包括緩衝圖案，其介於化合物半導體層和第二半導體圖案之間，其中緩衝圖案包括元素半導體。緩衝圖案以及第一半導體圖案可形成在同一高度。
半導體裝置可包括在第二半導體圖上的覆蓋圖案。覆蓋圖案可包括III-V族半導體材料。覆蓋圖案可包括第一能帶間隙，而第二半導體圖案可包括小於第一能帶間隙的第二能帶間隙。
半導體裝置可包括第一嵌入圖案，其介於第一半導體圖案和化合物半導體層之間。半導體裝置可包括第二嵌入圖案，其介於化合物半導體層和第二半導體圖案之間，其中第一嵌入圖案和第二嵌入圖位在同一高度。第一嵌入圖案和第二嵌入圖案的每一者可包括相對於第一半導體圖案具有蝕刻選擇比的材料。
半導體裝置可包括嵌入層，其位在化合物半導體層上，其中第一半導體圖案和第二半導體圖案位在嵌入層上。基板可為矽基板，而第一半導體圖案可包括鍺。化合物半導體層可包括矽鍺層。第一區域可包括P型電晶體區域，且第二區域可包括N型電晶體區域。
依照其他實施例，半導體裝置包括：矽基板，具有第一區域和第二區域；化合物半導體層，位在矽基板上；第一電晶體，位在第一區域中的化合物半導體層上；以及第二電晶體，位在第二區域中的化合物半導體層上，其中第一電晶體包括位在化合物半導體層上的鍺通道層以及在鍺通道層上且越過鍺通道層的第一閘電極，且其中第二電晶體包括：在化合物半導體層上的包括鍺的第一緩衝圖案；包括第一III-V族半導體材料的III-V族半導體通道層，其位在第一緩衝圖案上；以及在III-V族半導體通道層上且越過III-V族半導體通道層的第二閘電極。
第一電晶體可包括第一嵌入圖案，其介於鍺通道層和化合物半導體層之間，而第二電晶體可包括第二嵌入圖案，其介於第一緩衝圖案和化合物半導體層之間，第一嵌入圖案和第二嵌入圖案可位在同一高度。第一嵌入圖案和至少部份的鍺通道層可處於同一高度。第一嵌入圖案和第二嵌入圖案的每一者可包括相對於鍺具有蝕刻選擇比的材料。
半導體裝置可包括第二緩衝圖案，其介於III-V族半導體通道層和第一緩衝圖案之間，其中第二緩衝圖案包括能帶間隙比第一III-V族半導體材料的能帶間隙更大的第二III-V族半導體材料。
半導體裝置可包括覆蓋圖案，其介於III-V族半導體通道層和第二閘電極之間，其中覆蓋圖案包括能帶間隙比第一III-V族半導體材料的能帶間隙更大的第三III-V族半導體材料。
依照其他實施例，半導體裝置包括：基板；化合物半導體層，位在基板上；第一鰭狀主動圖案，位於化合物半導體層上，且包括鍺通道層；第二鰭狀主動圖案，位於化合物半導體層上且與第一鰭狀主動圖案分開，第二鰭狀主動圖案包括：包括第一III-V族半導體的III-V族半導體通道層；第一閘電極，越過第一鰭狀主動圖案；以及第二閘電極，越過第二鰭狀主動圖案。
半導體裝置可包括緩衝圖案，其介於III-V族半導體通道層和化合物半導體層之間，其中緩衝圖案包括能帶間隙比第一III-V族半導體的能帶間隙更大的第二III-V族半導體。
半導體裝置可包括緩衝圖案，其介於III-V族半導體通道層和化合物半導體層之間，其中緩衝圖案包括鍺元素半導體。依照其他實施例，半導體裝置包括基板；緩衝層，位在基板上；以及半導體圖案，位於緩衝層上，其中基板具有第一晶格常數，緩衝層具有第二晶格常數，半導體圖案具有第三晶格常數，其中第二晶格常數介於第一晶格常數和第三晶格常數之間。第二晶格常數可大於基板的第一晶格常數且小於第三晶格常數。
基於第二晶格常數和第三晶格常數間的差異，半導體圖案可具有雙軸擠壓應力。緩衝層的厚度可比臨界厚度薄或相同。緩衝層可包括位於第二區域上的第一區域，且第一區域的缺陷密 度可低於第二區域。
1、2、3、4、5、6、7、8、9、10、11、12、13‧‧‧半導體裝置
100‧‧‧基板
101‧‧‧第一閘極圖案
102‧‧‧第一閘電極
103‧‧‧第一閘極絕緣層
104‧‧‧第一間隙壁
105‧‧‧第一絕緣層圖案
106‧‧‧第一源極/汲極
107‧‧‧層間絕緣層
110‧‧‧第一應變鬆弛緩衝層
110a‧‧‧的第一部份
110b‧‧‧第二部份
112‧‧‧缺陷
120‧‧‧第一半導體圖案
122‧‧‧第一溝槽
120p‧‧‧第一半導體層
124‧‧‧罩幕圖案
130‧‧‧第一嵌入圖案
132‧‧‧第一下方嵌入圖案
134‧‧‧第一上方嵌入圖案
135‧‧‧第一嵌入層
136‧‧‧第一下方嵌入層
138‧‧‧第一上方嵌入層
201‧‧‧第二閘極圖案
202‧‧‧第二閘電極
203‧‧‧第二閘極絕緣層
204‧‧‧第二間隙壁
205‧‧‧第二絕緣層圖案
206‧‧‧第二源極/汲極區域
210‧‧‧第二應變鬆弛緩衝層
220‧‧‧第二半導體圖案
220p‧‧‧第二半導體層
222‧‧‧第二溝槽
224‧‧‧第三溝槽
225‧‧‧虛擬半導體圖案
230‧‧‧第二嵌入圖案
232‧‧‧第二下方嵌入圖案
234‧‧‧第二上方嵌入圖案
235‧‧‧第二嵌入層
236‧‧‧第二下方嵌入層
238‧‧‧第二上方嵌入層
240‧‧‧第一緩衝圖案
242‧‧‧第二緩衝圖案
250‧‧‧覆蓋圖案
1100‧‧‧電子系統
1110‧‧‧控制器
1120‧‧‧輸入/輸出裝置
1130‧‧‧記憶裝置
1140‧‧‧介面
1150‧‧‧匯流排
I‧‧‧第一區域
II‧‧‧第二區域
t‧‧‧厚度
X1、X2、Y1、Y2‧‧‧方向
參照以下詳細描述的示例實施例及附圖可使熟習此項技術者更容易了解本發明特徵。
圖1說明半導體裝置的第一實施例。
圖2說明在圖1中第一應變鬆弛緩衝層(strain relaxed buffer layer)的功能。
圖3A說明半導體裝置的第二實施例，且圖3B說明圖3A所示的半導體裝置的修改例。
圖4說明半導體裝置的第三實施例。
圖5說明半導體裝置的第四實施例。
圖6說明半導體裝置的第五實施例。
圖7A說明半導體裝置的第六實施例，且圖7B說明圖7A所示的半導體裝置的修改例。
圖8說明半導體裝置的第七實施例。
圖9說明沿圖8中剖面線A-A和線B-B的視圖。
圖10說明半導體裝置的第八實施例。
圖11說明半導體裝置的第九實施例。
圖12說明半導體裝置的第十實施例。
圖13說明半導體裝置的第十一實施例。
圖14說明半導體裝置的第十二實施例。
圖15說明半導體裝置的第十三實施例。
圖16說明電子系統的實施例。
圖17和18說明半導體系統的實施例。
圖19-圖22說明製造半導體裝置方法的第一實施例。
圖23-圖26說明製造半導體裝置方法的第二實施例。
圖27說明製造半導體裝置方法的第三實施例。
在參照相關圖式後參考實施例能被更加詳細描述。然而，本發明可以用不同形式具體化且不應被解釋為限於本文中所述的實施例。而是，提供這些實施例，使揭露的內容將是徹底且完整的，且能向熟習此項技術者完全地表達示範性實施。
在圖式中，為求清晰說明，尺寸和區域皆放大表示。應理解，當層或元件被稱為「在」另一層或基板「上」，所述層和元件可直接在另一層或基板上，或可存在介入層。進一步，應了解當層被稱為在另一層「下」，所述層可直接在層下方或可存在一或多個介入層。此外，應理解當層被表示為在兩層「之間」，可僅有層在兩層之間，或可存在一或多個介入層。相同的元件標示以相同的符號。
圖1說明半導體裝置第一實施例，且圖2說明圖1所示的第一應變緩衝層功能的例子。在這些圖式中，半導體裝置可為p型電晶體。在其他實施例中，也可實施n型電晶體。
參照圖1，半導體裝置1包括：基板100、第一應變鬆弛緩衝層110、第一絕緣層圖案105、第一半導體圖案120以及第一閘極圖案101。基板100可由塊體矽(bulk silicon)組成。此外，基板100也可為矽基板或絕緣體上矽(silicon-on-insulator；SOI)基質。在說明的實施例中，基板100是矽基板。
第一應變鬆弛緩衝層110形成在基板100上。第一應變鬆弛緩衝層110可包括化合物半導體。意即，第一應變鬆弛緩衝層110可為化合物半導體層。第一應變鬆弛緩衝層110可包括例如：IV-IV族化合物半導體和III-V族化合物半導體。在IV-IV族化合物半導體的例子中，第一應變鬆弛緩衝層110可為：二元化合物(例如：鍺化矽包括：碳(C)、矽(Si)、鍺(Ge)、錫(Sn)至少其中兩者)、三元化合物或是具有第IV族元素摻雜於二元或三元化合物的化合物。
以III-V族化合物半導體為例，第一應變鬆弛緩衝層110可為：二元化合物、三元化合物或是由第III族元素(鋁(Al)、鎵(Ga)和銦(In)至少其中一者)和第V族元素(磷(P)和砷(As)其中一者)耦合形成的四元化合物。
以單層的第一應變鬆弛緩衝層110說明。在其他實施例，第一應變鬆弛緩衝層110可包括多層。且如圖1所示，第一應變鬆弛緩衝層110是相對遠離基板100的單層。此外，第一應變鬆弛緩衝層110可例如包括具有不同晶格常數的多層。
第一應變鬆弛緩衝層110的晶體結構可和基板100的晶 體結構相似。在半導體裝置1中，基板100是具有鑽石晶體結構的矽基板。因此，第一應變鬆弛緩衝層110可包括具有和鑽石晶體結構相似的閃鋅礦(zinc-blende)結構的化合物半導體。
第一半導體圖案120形成在第一應變鬆弛緩衝層110上。第一半導體圖案120可包括元素半導體材料，例如鍺。換言之，第一半導體圖案120可為鍺元素半導體圖案。第一半導體圖案120可為單晶體層，例如以磊晶生長的方法長在第一應變鬆弛緩衝層110上。在一實施例，半導體圖案120可由「元素半導體」形成，例如由單一元素構成的半導體。
第一半導體圖案120可作為位於半導體裝置1中的通道層。意即，第一半導體圖案120可作為電晶體的通道區域。
位於第一應變鬆弛緩衝層110上的第一半導體圖案120的厚度t可少於第一半導體圖案120的臨界厚度或和第一半導體圖案120的臨界厚度相同。當第一半導體圖案120的厚度t為臨界厚度或更少，位在第一應變鬆弛緩衝層110上的第一半導體圖案120例如可處在完全應變狀態(fully-strained state)。
薄膜的臨界厚度可由母基板的晶格常數和形成為薄膜的材料的晶格常數之間的差異決定。因此，當第一應變鬆弛緩衝層110的晶格常數和第一半導體圖案120的晶格常數差異減小，在完全應變狀態下成長的第一半導體圖案120厚度t會增加。
第一絕緣層圖案105形成在第一應變鬆弛緩衝層110上。第一絕緣層圖案105形成在第一半導體圖案120內。意即， 第一半導體圖案120可由第一絕緣層圖案105界定。第一絕緣層圖案105的底部可位於第一應變鬆弛緩衝層110和第一半導體圖案120之間的交界處。在其他實施例，第一絕緣層可在另一位置。第一絕緣層圖案105可包括例如氧化矽(silicon oxide)、氮化矽(silicon nitride)或氮氧化矽(silicon oxynitride)至少其中一者。
第一絕緣層圖案105的上表面和第一半導體圖案120的上表面例如可配置在同一平面。意即，如說明在圖8的第一區域I中，部份第一半導體圖案120可突出於第一絕緣層圖案105。換言之，第一半導體圖案120可具有鰭狀主動圖案形狀，且第一絕緣層圖案105可覆蓋第一半導體圖案120的下方部份。
第一閘極圖案101形成在第一半導體圖案120上。第一閘電極圖案101可包括第一閘極絕緣層103、第一閘電極102以及第一間隙壁104。
第一閘極絕緣層103可包括例如：氧化矽層或高介電層。高介電層例如可包括氧化鉿(hafnium oxide)、氧化鉿矽(hafnium silicon oxide)、氧化鑭(lanthanum oxide)、氧化鑭鋁(lanthanum aluminum oxide)、氧化鋯(zirconium oxide)、氧化鋯矽(zirconium silicon oxide)、氧化鉭(tantalum oxide)、氧化鈦(titanium oxide)、氧化鋇鍶鈦(barium strontium titanium oxide)、氧化鋇鈦(barium titanium oxide)、氧化鍶鈦(strontium titanium oxide)、氧化釔(yttrium oxide)、氧化鋁(aluminum oxide)以及氧化鉛鈧鈦(lead scandium tantalum oxide)中的一或多者，或鈮酸鉛鋅(lead zinc niobate)。
第一閘電極102可包括例如多晶矽或金屬材料。第一間隙壁104可包括例如氧化矽(silicon oxide)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)。在圖1中，第一閘電極102和第一閘極絕緣層103形成在層間絕緣層107中的溝槽內。
第一源極/汲極106形成於第一閘極圖案101的兩側，且可形成在第一半導體圖案120內。在一實施例，藉由摻雜p型雜質在第一半導體圖案120形成第一源極/汲極106。意即，第一源極/汲極106和部份第一半導體圖案120被移除，且其後以磊晶生長方法重新生長第一源極/汲極106。
在圖1中，基板100可具有第一晶格常數，第一應變鬆弛緩衝層110可具有第二晶格常數以及第一半導體圖案120可具有第三晶格常數。在一實施例，第一應變鬆弛緩衝層110的第二晶格常數是大於基板100的第一晶格常數，且小於第一半導體圖案120的第三晶格常數。
第一應變鬆弛緩衝層110的晶格常數數值可介於基板100的晶格常數和第一半導體圖案120的晶格常數的數值之間。因此，相較於第一半導體圖案120直接形成在基板100上，在第一應變鬆弛緩衝層110上的第一半導體圖案120形成具有小的應變。
進一步，以臨界厚度的觀點，位在第一應變鬆弛緩衝層110上的第一半導體圖案120相較於第一半導體圖案120直接形成在基板100上的例子在應變狀態會形成較厚。由於緩衝層110具 有比第一半導體圖案120小的晶格常數，因此第一半導體圖案120獲得來自第一應變鬆弛緩衝層110的雙軸應力。意即，由於第一半導體圖案120獲得來自位於下方的第一應變鬆弛緩衝層110的雙軸壓縮應力，因此第一半導體圖案120內的電洞遷移率被提升。
基板100、第一應變鬆弛緩衝層110以及第一半導體圖案120之間晶格常數的關係會被描述成一例子。在一實施例，基板100是矽基板且第一半導體圖案120是具有晶格常數大於矽的鍺元素半導體圖案。第一應變鬆弛緩衝層110可包括矽鍺層。由於矽鍺層是矽和鍺的化合物，因此第一應變鬆弛緩衝層110具有大於基板100的晶格常數以及小於第一半導體圖案120的晶格常數。
當在第一應變鬆弛緩衝層110中的矽鍺層是Si0.3Ge0.7，磊晶生長在第一應變鬆弛緩衝層110上的第一半導體圖案120的臨界厚度可大約為100奈米。意即，處於完全應變狀態的100奈米或少於100奈米的鍺元素半導體圖案可生長在具有Si0.3Ge0.7組成的第一應變鬆弛緩衝層110上。
圖2說明改善第一半導體圖案120中缺陷密度的方法。參照圖2，第一應變鬆弛緩衝層110可包括：第一部份110a，與基板100相鄰；以及第二部份110b，與第一半導體圖案120相鄰。
第一應變鬆弛緩衝層的第一部份110a可包括許多缺陷，其產生在第一應變鬆弛緩衝層110和基板100之間。這些缺陷可能由位於基板100和第一應變鬆弛緩衝層110之間的晶格錯排所導致。然而，第一應變鬆弛緩衝層的第二部份110b可僅包括在產 生於第一應變鬆弛緩衝層110和基板100之間的缺陷中非終止在第一應變鬆弛緩衝層的第一部份110a中的一些缺陷。意即，第一應變鬆弛緩衝層的第二部份110b的缺陷密度可小於第一應變鬆弛緩衝層的第一部份110a的缺陷密度。
當由基板100和第一應變鬆弛緩衝層110之間的晶格錯排所導致的缺陷遇到在一方向產生且之後在另一方向產生的缺陷時，缺陷的產生可被中斷。作為此機制的結果，在第一應變鬆弛緩衝層與基板100相鄰的第一部份110a中，產生在介於第一應變鬆弛緩衝層和基板100之間的大部份缺陷可被終止。
未終止在第一應變鬆弛緩衝層的第一部份110a中的缺陷112通過第一應變鬆弛緩衝層的第二部份110b，而後可形成至第一半導體圖案120。然而，未終止在第一應變鬆弛緩衝層的第一部份110a中但形成至第一半導體圖案120的缺陷112亦可藉由和第一半導體圖案120接觸的第一絕緣層圖案105而終止。因此，產生在第一應變鬆弛緩衝層110和基板100之間的缺陷可不形成到可相對應於電晶體通道區域的第一半導體圖案120的上方部位。
在第一應變鬆弛緩衝層的第一部份110a中，第一應變鬆弛緩衝層的第二部份110b可具有第一應變鬆弛緩衝層110的化合物半導體的晶格常數。這是因為移除介於第一應變鬆弛緩衝層110和基板100之間晶格錯排造成的應力集中作為缺陷的結果。
由於第一應變鬆弛緩衝110和第一半導體圖案120具有不同的晶格常數，因此可產生介於第一應變鬆弛緩衝層110和第 一半導體圖120之間的缺陷。然而，由於第一半導體圖案120可生長到臨界厚度或更少，因此由第一半導體圖案120和第一應變鬆弛緩衝層110之間的晶格錯排導致的缺陷可不產生或僅些微產生。
作為移除機制的缺陷的結果，在第一應變鬆弛緩衝層110上的第一半導體圖案120可具有高晶體品質。
圖3A說明半導體裝置的第二實施例，以及圖3B是說明在圖3A所示的半導體裝置的修改例。根據第二實施例的半導體裝置實質上和第一實施例相同，除了包括嵌入圖案之外。
參照圖3A，半導體裝置2包括：基板100、第一應變鬆弛緩衝層110、第一絕緣層圖案105、第一半導體圖案120、第一嵌入圖案130以及第一閘極圖案101。第一應變鬆弛緩衝層110在基板100上形成，且第一半導體圖案120在第一應變鬆弛緩衝層110上形成。
第一應變鬆弛緩衝層110包括具有比基板100大的晶格常數的化合物半導體。進一步，第一應變鬆弛緩衝層110的晶格常數小於第一半導體圖案120的晶格常數。
第一嵌入圖案130形成在第一半導體圖案120和第一應變鬆弛緩衝層110之間。第一嵌入圖案130包括第一下方嵌入圖案132和第一上方嵌入圖案134。
第一下方嵌入圖案132可包括元素半導體，例如鍺。第一上方嵌入圖案134包括對第一半導體圖案120具有高蝕刻選擇 比的材料。在一實施例，第一上方嵌入圖案134包括三元化合物(由第IV族元素或III-V族化合物半導體組成，例如，碳化矽鍺(SiGeC)、砷化鎵(GaAs)或鋁化砷(AlAs))。依據一例子，第一上方嵌入圖案134可包括對包含在第一半導體圖案120內的鍺元素半導體具有高蝕刻選擇比的材料。
位在第一應變鬆弛緩衝層110上的第一絕緣層圖案105形成於第一半導體圖案120和第一嵌入圖案130內。在一實施例中，第一絕緣層圖案105形成通過第一半導體圖案120和第一嵌入圖案130。
參照圖3B，第一嵌入層135形成於第一半導體圖案120和第一應變鬆弛緩衝層110之間。第一嵌入層135包括第一下方嵌入層136和第一上方嵌入層138。第一下方嵌入層136可包括鍺，以及第一上方嵌入層138可包括對第一半導體圖案120有高蝕刻選擇比的材料。
第一絕緣層圖案105形成在可依序層疊的第一應變鬆弛緩衝層110和第一嵌入層135上。在圖3B的修改例中，第一絕緣層圖案105通過第一半導體圖案120但不通過第一嵌入層135。依據此配置，第一絕緣層圖案105的底部可位於第一半導體圖案120和第一嵌入層135之間的交界處。
圖4說明第三實施例，半導體裝置3包括：基板100、第二應變鬆弛緩衝層210、第二絕緣層圖案205、第一緩衝圖案240、第二半導體圖案220以及第二閘極圖案201。此半導體裝置3可對 應於n型電晶體，也是描述於圖5至7B的半導體裝置4至6的情形。
第二應變鬆弛緩衝層210形成在基板100上。第二應變鬆弛緩衝層210可包括化合物半導體，例如IV-IV族化合物半導體或III-V族化合物半導體。第二應變鬆弛緩衝層210的晶格常數小於基板100的晶格常數。在一實施例，第二應變鬆弛緩衝層210可實質上和第一應變鬆弛緩衝層110相同。
第一緩衝圖案240形成在第二應變鬆弛緩衝層210上。第一緩衝圖案240可包括元素半導體，例如鍺。換言之，第一緩衝圖案240可為鍺圖案。第一緩衝圖案240的晶格常數可小於第二應變鬆弛緩衝層210的晶格常數。第一緩衝圖案240可為以磊晶生長方法成長在第二應變鬆弛緩衝層210層上的層。
第一緩衝圖案240可作為應變緩衝，以減少第二半導體圖案220和第二應變鬆弛緩衝層210之間的晶格錯排程度，在下面以更詳細的方式描述。
第二半導體圖案220形成在第一緩衝圖案240上。第二半導體圖案220可包括第二III-V族半導體，例如二元化合物或三元化合物(以第III族元素(鋁(Al)、鎵(Ga)或銦(In)至少其中一者)和第V族元素(磷(P)、砷(As)或銻(Sb)其中一者)耦合形成)。雖然，第二半導體圖案220可以製程方法形成，但第二半導體圖案220可為以磊晶生長方法生長在第一緩衝圖案240上的單獨晶體層。
基板100可具有第一晶格常數，以及第二應變鬆弛緩衝 層210可具有和在圖1中的第一應變鬆弛緩衝層110相同或實質上相同的第二晶格常數。第二半導體圖案220可有第四晶格常數。在半導體裝置3中，第二應變鬆弛緩衝層210的第二晶格常數大於基板100的第一晶格常數，且小於第二半導體圖案220的第四晶格常數。
第二半導體圖案220可作為半導體裝置3內的通道層。例如，第二半導體圖案220可作為電晶體的通道區域。
第二絕緣層圖案205形成在第二應變鬆弛緩衝層210上，且可形成於第二半導體圖案220和第一緩衝圖案240之間。意即，第二半導體圖案220和第一緩衝圖案240可由第二絕緣層圖案205界定。第二絕緣層圖案205的底部位於第二應變鬆弛緩衝層210和第一緩衝圖案240之間的交界處，但此非必需。第二絕緣層圖案205可包括例如氧化矽、氮化矽或矽氧氮至少其中一者。
第二絕緣層圖案205的上表面和第二半導體圖案220的上表面可配置在同一平面，但此非必須。如說明於圖8中的第二區域II，第二半導體圖案220可具有從第二絕緣層圖案205突出的鰭狀主動圖案形狀。
第二閘極圖案201形成在第二半導體圖案220上。第二閘極圖案201可包括第二閘極絕緣層203、第二閘電極202和第二間隙壁204。第二閘極圖案201可與圖1中第一閘極圖案101相同或實質上相似。
第二源極/汲極區域206形成在第二閘極圖案201的兩側，且可形成在第二半導體圖案220內。第二源極/汲極區域206可由摻雜雜質(例如，n型或p型)在第二半導體圖案220形成。在第二半導體圖案220內摻雜的雜質例如可為矽。
在此實施例和其他實施例，位在第二應變鬆弛緩衝層210上的第二半導體圖案220內的缺陷密度可被改善。例如，在相鄰於基板100的第二應變鬆弛緩衝層210的一部份處，大多數產生在第二應變鬆弛緩衝層210和基板100之間的缺陷可被終止。在第二應變鬆弛緩衝層210處未終止但形成到第二半導體圖案220的缺陷可藉由接觸第二半導體圖案220的第二絕緣層圖案205而終止。
進一步，第一緩衝圖案240減少第二半導體圖案220和第二應變鬆弛緩衝層210之間的晶格錯排。意即，第一緩衝圖案240減少形成於第二半導體圖案220和第二應變鬆弛緩衝層210之間的缺陷密度。在此實施例，形成在第二應變鬆弛緩衝層210上的第二半導體圖案220可具有高晶體品質。
圖5說明第四實施例，半導體裝置4包括：基板100；第二應變鬆弛緩衝層210；第二絕緣層圖案205；第一緩衝圖案240；第二緩衝圖案242；第二半導體圖案220；以及第二閘極圖案201。半導體裝置4可與第三實施例相似，但以下情況除外。
第二緩衝圖案242形成在第一緩衝圖案240和第二半導體圖案220之間。第二緩衝圖案242可包括：化合物半導體，且 例如：第一III-V族半導體。第二緩衝圖案242可為例如二元化合物或三元化合物(由第III族元素(鋁(Al)、鎵(Ga)或銦(In)至少其中一者)和第V族元素(磷(P)、砷(As)或銻(Sb)其中一者)耦合形成)。
在第二緩衝圖案242中的第一III-V族半導體可包括不同於在第二半導體圖案220內的第二III-V族半導體的材料。或者，第一III-IV族半導體可具有不同的組成，即使第一III-V族半導體包括和第二III-V族半導體相同的材料。
包括在第二緩衝圖案242內的第一III-V族半導體能帶間隙可為第一能帶間隙。在第二半導體圖案220內的第二III-V族半導體能帶間隙可為第二能帶間隙。第一能帶間隙可大於第二能帶間隙。具有第一能帶間隙的第二緩衝圖案242以及具有具有小於第一能帶間隙的第二能帶間隙的第二半導體圖案220可在第一緩衝圖案240上依次地層疊。
第一緩衝圖案240和第二緩衝圖案242插入第二應變鬆弛緩衝層210和第二半導體圖案220之間。其結果，第二半導體圖案220和第二應變鬆弛緩衝層210之間的晶格錯排可進一步減少。
圖6說明第五實施例，半導體裝置5包括：基板100、第二應變鬆弛緩衝層210、第二絕緣層圖案205、第一緩衝圖案240、第二緩衝圖案242、第二半導體圖案220、覆蓋圖案250以及第二閘極圖案201。半導體裝置5可與第四實施例相似，但以下情況除外。
覆蓋圖案250形成在介於第二半導體圖案220和第二閘極圖案201之間。覆蓋圖案250可包括化合物半導體，例如第三III-V族半導體。覆蓋圖案250例如可為二元化合物或三元化合物(由第III族元素(鋁(Al)、鎵(Ga)或銦(In)至少其中一者)和第V族元素(磷(P)、砷(As)或銻(Sb)其中一者)耦合產生)。
在覆蓋圖案250內的第三III-V族半導體可包括和在第二半導體圖案220內的第二III-V族半導體不同的材料。或著，第三III-V族半導體可具有不同組成，儘管第三III-V族半導體包括和第二III-V族半導體相同的材料。
位在第二緩衝圖案242內的第一III-V族半導體的能帶間隙可為第一能帶間隙。位在第二半導體圖案220的第二III-V族半導體的能帶間隙可為第二能帶間隙。位在覆蓋圖案250內的第三III-V族半導體的能帶間隙可為第三能帶間隙。第二能帶間隙可大於第一能帶間隙和第三能帶間隙。嵌入於第二緩衝圖案242和覆蓋圖案250之間的第二半導體圖案220的能帶間隙可為最小。
從能帶間隙觀點，具有第一能帶間隙的第二緩衝圖案242以及具有第三能帶間隙的覆蓋圖案250位在具有第二能帶間隙的第二半導體220上方和下方。如結果，量子阱可形成於第二半導體圖案220處。由於量子阱可界定通道(經由此通道，電荷可在電晶體的通道區域移動)，因此量子阱可幫助電荷更容易在第二半導體圖案220中移動。
而且，根據第五實施例，在半導體裝置中，第二緩衝圖 案242可形成在第二半導體圖案220和第一緩衝圖案240之間，但非必須。根據一實施例，第二緩衝圖案242可不嵌入第二半導體圖案220和第一緩衝圖案240之間。
圖7A說明第六實施例：半導體裝置6。此實施例和第五實施例相似，不同之處在於第二插入圖案包括在第一緩衝圖案內。圖7B說明圖7A半導體裝置的修改例。
參照圖7A，半導體裝置6包括：基板100、第二應變鬆弛緩衝層210、第二絕緣層圖案205、第二嵌入圖案230、第二緩衝圖案242、第二半導體圖案220、覆蓋圖案250以及第二閘極圖案201。
第二嵌入圖案230形成在第二緩衝圖案242和第二應變鬆弛緩衝層210之間。第二嵌入圖案230包括第二下方嵌入圖案232和第二上方嵌入圖案234。
第二下方嵌入圖案232可包括元素半導體，例如鍺。第二上方嵌入圖案234包括對第二下方嵌入圖案232有高蝕刻選擇比的材料。第二上方嵌入圖案234可包括第IV族元素的三元化合物或第III-V族化合物半導體，例如：碳化矽鍺(SiGeC)、砷化鎵(GaAs)或砷化鋁(AlAs)。
位在第二應變鬆弛緩衝層210上的第二絕緣層圖案205通過覆蓋圖案250、第二半導體圖案220、第二緩衝圖案242以及待形成於第二嵌入圖案230，以形成於覆蓋圖案250、第二半導體圖案220、第二緩衝圖案242以及第二嵌入圖案230內。
參照圖7B，第二嵌入層235形成在第二緩衝圖案242和第二應變鬆弛緩衝層210之間。第二嵌入層235包括第二下方嵌入層236和第二上方嵌入層238。第二下方嵌入層236可包括鍺。第二上方嵌入層238可包括對第二下方嵌入層236具有高蝕刻選擇比的材料。
在半導體裝置6的修改例，第二絕緣層圖案205通過第二緩衝圖案242，但不通過第二嵌入層235。意即，第二絕緣層圖案205底部可位在第二緩衝圖案242和第二嵌入層235的交界處。
圖7A和圖7B，覆蓋圖案250及第二緩衝圖案242可分別位在第二半導體圖案220上方和下方，但非必需。意即，覆蓋圖案250和/或第二緩衝圖案242可不形成。
圖8說明第七實施例：半導體裝置7，基於說明的目的，會以包括鰭狀場效電晶體來表示。圖9說明是取自圖8中沿線A-A和線B-B的剖視圖
參照圖8，半導體裝置7包括基板100、第一應變鬆弛緩衝層110、第二應變鬆弛緩衝層210、第一電晶體以及第二電晶體。基板100可包括第一區域I和第二區域II。第一區域I和第二區域II可為彼此隔開的區域，或可相互連接的區域。下面所述的基板100是矽基板。
第一區域I可包括p型電晶體區域且第二區域II可包括n型電晶體區域。意即，第一電晶體可為p型電晶體且第二電晶體可為n型電晶體。因此，第一電晶體形成在位於第一應變鬆弛緩 衝層110上的第一區域I中。第二電晶體形成在位於第二應變鬆弛緩衝層210上的第二區域II中。
第一電晶體包括第一鰭狀主動圖案，其包括第一半導體圖案120和第一閘極圖案101。第一半導體圖案120在第二方向Y1延伸，且可具有鰭狀形狀。第一閘極圖案101形成在第一半導體圖案120上，且在第一方向X1延伸，以越過第一半導體圖案120。
第二電晶體包括第二鰭狀主動圖案，其包括第二半導體圖案220和第二閘極圖案201。第二半導體圖案220在第二方向Y2延伸，且可有鰭型形狀。第二閘極圖案201形成在第二半導體圖案220上，且在第一方向X2延伸，越過第二半導體圖案220。
參照圖9，半導體裝置7包括第一應變鬆弛緩衝層110、第二應變鬆弛緩衝層210、第一半導體圖案120以及第二半導體圖案220。
第一應變鬆弛緩衝層110和第二應變鬆弛緩衝層210形成在基板100上。第一應變鬆弛緩衝層110形成在第一區域I中，且第二應變鬆弛緩衝層210形成在第二區域II中。第一應變鬆弛緩衝層110和第二應變鬆弛緩衝層210可包括化合物半導體，例如IV-IV族化合物半導體或III-V族化合物半導體。
第一應變鬆弛緩衝層110和第二應變鬆弛緩衝層210可形成在同一高度。因此，在一實施例，第一應變鬆弛緩衝層110和第二應變鬆弛緩衝層210可由相同製造過程形成。而且，在一 實施例，第一應變鬆弛緩衝層110和第二應變鬆弛緩衝層210可包括相同化合物半導體以及具有相同組成比例。
第一半導體圖案120從第一應變鬆弛緩衝層110突出形成。第一半導體圖案120可包括元素半導體，例如鍺。第一半導體圖案120被作為第一電晶體的通道層，例如第一電晶體可包括鍺通道層。
第二半導體圖案220從第二應變鬆弛緩衝層210上突出形成。第二半導體圖案220可包括第二III-V族半導體。第二半導體圖案220可作為第二電晶體的通道層。
第一絕緣層圖案105和第二絕緣層圖案205各自形成在第一應變鬆弛緩衝層110和第二應變鬆弛緩衝層210上。第一絕緣層圖案105和第二絕緣層圖案205可形成在同一高度。
第一絕緣層圖案105覆蓋第一半導體圖案12的下方部份。第二絕緣層圖案205覆蓋第二半導體圖案220的下方部份。意即，至少部份第一半導體圖案120由第一絕緣層圖案105突出形成，且至少部份第二半導體圖案由第二絕緣層圖案205突出形成。
第一閘電極102形成在第一半導體圖案120和第一絕緣層圖案105上，以越過第一半導體圖案120。第二閘電極202形成在第二半導體圖案220和第二絕緣層圖案205上，以越過第二半導體圖案220。
第一閘極絕緣層103和第二閘極絕緣層203分別形成在 第一閘電極102和第一半導體圖案120之間以及第二閘電極202和第二半導體圖案220之間。
基板100的晶格常數可被考量為對應於第一晶格常數。第一應變鬆弛緩衝層110和第二應變鬆弛緩衝層210的晶格常數可被考量為對應於第二晶格常數。第一半導體圖案120的晶格常數可被考量為對應於第三晶格常數。第二半導體圖案220的晶格常數可被考量為對應於第四晶格常數。
在一實施例，第二晶格常數大於第一晶格常數。此外，第三晶格常數和第四晶格常數大於第二晶格常數，且第三晶格常數可具有不同於第四晶格常數的數值。
在第一區域I中，基板100、第一應變鬆弛緩衝層110以及第一半導體圖案120可依次地層疊且有次序性地增加晶格常數。在第二區域II中，基板100、第二應變鬆弛緩衝層210以及第二半導體圖案220可依次地層疊和有次序性地增加晶格常數。
然而，第一半導體圖案120和第二半導體圖案220(被用作為電晶體各自的通道層)的晶格常數可彼此不同。例如，第一半導體圖案120的晶格常數可小於第二半導體圖案220的晶格常數。
圖10至圖15是額外的實施例，說明具鰭狀場效電晶體形狀的半導體裝置。在這些圖中，具鰭狀場效電晶體形狀的半導體裝置由沿剖面線A-A和B-B的視圖來說明。
圖10說明第八實施例，半導體裝置8包括第一應變鬆弛緩衝層110、第二應變鬆弛緩衝層210、第一半導體圖案120、第 二半導體圖案220以及第一緩衝圖案240。在第二區域II內形成的第二電晶體可包括第一緩衝圖案240。
第一緩衝圖案240插入第二應變鬆弛緩衝層210和第二半導體圖案220之間。第一緩衝圖案240包括元素半導體，例如鍺。意即，第一緩衝圖案240可為鍺緩衝圖案。第一緩衝圖案240減少第二應變鬆弛緩衝層210和第二半導體圖案220之間的晶格錯排程度。其結果，第二半導體圖案220的缺陷密度可減小。
第一緩衝圖案240可和第一半導體圖案120形成在同一高度。當第一半導體圖案120形成，包括鍺的半導體層可形成在第二應變鬆弛緩衝層210上。此後，移除在第二應變鬆弛緩衝層210上的部份半導體層，以形成第一緩衝圖案240。
圖11說明第九實施例，和半導體裝置8相較，半導體裝置9包括第二緩衝圖案242。在第九實施例，第一緩衝圖案240和第二緩衝圖案242插入第二應變鬆弛緩衝層210和第二半導體圖案220之間。第一緩衝圖案240和第二緩衝圖案242可依序地層疊在第二應變鬆弛緩衝層210上。
第一緩衝圖案240和第二緩衝圖案242可包括不同的材料。例如，第一緩衝圖案240可包括鍺，其為元素半導體。第二緩衝圖案242可包括化合物半導體。第二緩衝圖案242包括例如第一III-V族半導體。如圖10說明，第一緩衝圖案240可和第一半導體圖案120形成在同一高度。
位在第二緩衝圖案242內的第一III-V族半導體可包括與 位在第二半導體圖案220內的第二III-V族半導體不同的材料。另外，第一III-V族半導體可具有不同的組成，即使第一III-V族半導體包括和第二III-V族半導體相同的材料。位在第二緩衝圖案242內的第一III-V族半導體的能帶間隙可大於位在第二半導體圖案220內的第二III-V族半導體的能帶間隙。
在半導體裝置9，第一緩衝圖案240是插入第二半導體圖案220和第二應變鬆弛緩衝層210之間，但非必需。意即，第一緩衝圖案240可不插入第二半導體圖案220和第二應變鬆弛緩衝層210之間。
圖12說明第十實施例，和半導體裝置9相較，半導體裝置10包括覆蓋圖案250。覆蓋圖案250形成在第二半導體圖案220和第二閘電極202之間，例如，覆蓋圖案250形成在第二半導體圖案220上。
覆蓋圖案250可包括化合物半導體，例如，第三III-V族半導體。在覆蓋圖案250內的第三III-V族半導體可包括與位在第二半導體圖案220內的第二III-V族半導體不同的材料。另外，第三III-V族半導體可有不同的組成，即使第三III-V族半導體和第二III-V族半導體的材料相同。
在半導體裝置10，位第二半導體圖案220內的第二III-V族半導體的第二能帶間隙可小於位在第二緩衝圖案242的第一III-V族半導體的第一能帶間隙，以及小於位在覆蓋圖案250內的第三III-V族半導體的第三能帶間隙。
而且，在半導體裝置10，第一緩衝圖案240和第二緩衝圖案242可插入第二半導體圖案220和第二應變鬆弛緩衝層210之間，但非必需。意即，第一緩衝圖案240和/或第二緩衝圖案242可不插入第二半導體圖案220和第二應變鬆弛緩衝層210之間。
圖13說明第十一實施例，和半導體裝置10相較，半導體裝置11包括第一嵌入圖案130。第一嵌入圖案130形成在第一半導體圖案120和第一應變鬆弛緩衝層110之間。第一嵌入圖案130包括第一下方嵌入圖案132和第一上方嵌入圖案134。
第一下方嵌入圖案132可包括元素半導體，例如鍺。第一上方嵌入圖案134包括相對於第一半導體圖案120有高蝕刻選擇比的材料。第一嵌入圖案130的第一下方嵌入圖案132可與第一緩衝圖案240形成在同一高度。而且，在半導體裝置11，第一緩衝圖案240、第二緩衝圖案242以及覆蓋圖案250至少其中一者可不形成。
圖14說明第十二實施例，半導體裝置12包括第二嵌入圖案230，但和半導體裝置11相較，不包括第一緩衝圖案240。第二嵌入圖案230形成在第二緩衝圖案242和第二應變鬆弛緩衝層210之間。
第二嵌入圖案230包括第二下方嵌入圖案232和第二上方嵌入圖案234。第二嵌入圖案230可和第一嵌入圖案130形成在同一高度。第二下方嵌入圖案232可包括元素半導體，例如鍺。第二上方嵌入圖案234包括相對於第一半導體圖案120具有高蝕 刻選擇比的材料。而且。半導體裝置12，第二緩衝圖案242和覆蓋圖案250至少其中一者可不形成。
圖15說明第十三實施例，半導體裝置13包括第一應變鬆弛緩衝層110、第二應變鬆弛緩衝層210、第一嵌入層135、第二嵌入層235、第一半導體圖案120、第二半導體圖案220、第二緩衝圖案242以及覆蓋圖案250。
第一絕緣層圖案105和第一半導體圖案120形成在第一嵌入層135上。第二絕緣層圖案205和第二半導體圖案220形成在第二嵌入層235上。意即，第一嵌入層135和第二嵌入層235的各自寬度大於第一半導體圖案120和第二緩衝圖案242的寬度。
第一嵌入層135包括第一下方嵌入層136和第一上方嵌入層138。第二嵌入層235包括第二下方嵌入層236和第二上方嵌入層238。第一嵌入層135和第二嵌入層235皆形成在同一高度。
第一下方嵌入層136和第二下方嵌入層236可包括鍺元素半導體。第一上方嵌入層138和第二上方嵌入層238可包括相對於鍺元素半導體具有高蝕刻選擇比的材料。
而且，在半導體裝置13，第二緩衝圖案242和覆蓋圖案250至少其中一者可不形成。此外，第二緩衝圖案242可形成接觸到第二上方嵌入層238，但非必須。意即，部份第二上方嵌入層238可被移除。其結果，第二緩衝圖案242可形成到接觸第二下方嵌入層236。
在半導體裝置7至半導體裝置13，晶格錯排可能存在基 板100和第一應變鬆弛緩衝層110之間，以及基板100和第二應變鬆弛緩衝210之間。其結果，缺陷(例如：錯位)可能在基板100和第一應變鬆弛緩衝層110之間產生，以及在基板100和第二應變鬆弛緩衝層210之間產生。意即，缺陷可完全產生且被限制在基板100上。
此外，由於在第一區域I內的第一半導體圖案120可形成臨界厚度或更少，因此額外的缺陷可不產生或僅僅些微產生在第一應變鬆弛緩衝110和第一半導體圖案120之間。然而，儘管緩衝圖案240和緩衝圖案242減少第二區域II內的第二半導體圖案220和第二應變鬆弛緩衝層210之間的晶格錯排，但額外的缺陷可能產生在第二半導體圖案220和第二應變鬆弛緩衝層210之間。因此，在某些例子中，在第二半導體圖案220內的缺陷密度可大於位在第一半導體圖案120內的缺陷密度。
圖16說明電子系統1100的一實施例，其包括一個或多個，應於一個或多個前述實施例的半導體裝置。參照圖16，電子系統1100包括控制器1110輸入/輸出(I/O)裝置1120、記憶裝置1130、介面1140以及匯流排1150。控制器1110、輸入/輸出裝置1120、記憶裝置1130和/或界面1140可藉由匯流排1150互相耦接。匯流排1150對應於資料移動通過的路徑。
控制器1110可包括微處理器、數位信號處理器、微控制器以及可實現類似於微處理器、數位信號處理器、微控制器功能的功能的邏輯元件至少其中一者。輸入/輸出裝置1120可包括小鍵 盤、鍵盤、顯示裝置等。記憶裝置1130可儲存資料及/或指令。介面1140可執行包括將資料傳輸至通信網路及/或自通信網路接收資料的功能。介面1140可包括有線或無線的介面或兩者。例如，介面1140可包括天線、有線和無線收發器等。
電子系統1100更可包括高速DRAM及/或SRAM，作為用於改良控制器1110的操作的操作記憶體(operational memory)。一個或多個上述的半導體裝置實施例可設置於記憶裝置1130中和/或可被設置作為控制器1110或輸入/輸出裝置1120等的一部份。
電子系統1100可對應於或包括在個人數位助理(personal digital assistant；PDA)、攜帶型電腦、網路平板電腦(web tablet)、無線電話、行動電話、數位音樂播放器、記憶卡或能夠在無線環境中傳輸及/或接收資訊的任何類型之電子產品。
圖17和圖18說明半導體系統的例子，其可包括一個或多個前述半導體裝置實施例。圖17說明平板電腦，且圖18說明桌上型電腦。半導體裝置1至半導體裝置13至少其中一者可應用於平板電腦和桌上型電腦。
圖19至圖22說明包括在用以製造半導體裝置的方法的第一實施例中的操作。半導體裝置可為在圖12中的半導體裝置。參照圖19，第一應變鬆弛緩衝層110和第二應變鬆弛緩衝層210同時形成在基板100上，基板100包括第一區域I和第二區域II。意即，第一應變鬆弛緩衝層110形成在第一區域I內，且第二應變鬆弛緩衝層210形成在第二區域II內。
此後，包括元素半導體的第一半導體層120p和第二半導體層220p分別形成在第一應變鬆弛緩衝層110上和第二應變鬆弛緩衝層210上。
第一半導體層120p和第二半導體層220p可同時形成。更特別地是，第一應變鬆弛緩衝層110和應變鬆弛緩衝層210形成在基板100上。第一應變鬆弛緩衝層110和第二應變鬆弛緩衝層210可包括化合物半導體，例如IV-IV族化合物半導體或III-V族化合物半導體。第一應變鬆弛緩衝層110和第二應變鬆弛緩衝層210可以磊晶生長方法形成，例如第一應變鬆弛緩衝層110和第二應變鬆弛緩衝層210可以化學氣相沉積法(chemical vapor deposition(CVD))形成。
第一半導體層120p和第二半導體層220p形成在第一應變鬆弛緩衝層110和第二應變鬆弛緩衝層210上。第一半導體層120p和第二半導體層220p包括元素半導體，例如鍺單晶層。第一半導體層120p和第二半導體層220p可以磊晶生長方法形成。例如，第一半導體層120p和第二半導體層220p可以化學氣相沉積法形成。
參照圖20，第一溝槽122藉由圖案化第一半導體層120p形成在第一半導體層120p中。第二溝槽222藉由圖案化第二半導體層220p形成在第二半導體層220p中。第一溝槽122和第二溝槽222可分別暴露第一應變鬆弛緩衝層110和第二應變鬆弛緩衝層210。第一溝槽122和第二溝槽222例如可藉由蝕刻製程來形 成。在圖22，第一溝槽122和第二溝槽222的底部顯示為位在與第一應變鬆弛緩衝層110和第二應變鬆弛緩衝層210的上表面相同的平面上，但非必須。
此後，第一溝槽122和第二溝槽222以絕緣材料填充，形成第一絕緣層圖案105和第二絕緣層圖案205。形成第一絕緣層圖案105和第二絕緣層圖案205允許第一半導體圖案120形成在第一區域I中且允許虛擬半導體圖案225形成在第二區域II中。意即，第一半導體圖案120形成在第一應變鬆弛緩衝層110上。第一絕緣層圖案105和第二絕緣層圖案205例如可以化學氣相沉積法形成。
參照圖21，罩幕圖案124形成在第一絕緣層圖案105上。罩幕圖案124可覆蓋第一區域I且可暴露出第二區域II。意即，第一半導體圖案120可被罩幕圖案124覆蓋，但虛擬半導體圖案225可被罩幕圖案124暴露。
此後，使用罩幕圖案124作為蝕刻罩幕移除虛擬半導體圖案225。藉由移除在第二絕緣層圖案205之間的第二半導體層220p圖案(意即，虛擬半導體圖案225)而將第三溝槽224形成在第二區域II內。第三溝槽224可例如藉由濕式蝕刻製程形成。使用於濕式蝕刻製程的蝕刻劑可例如對第二絕緣層圖案205具有高的鍺選擇蝕刻比。
當移除虛擬半導體圖案225時，部份虛擬半導體圖案225可保留在第三溝槽224的底部上。意即，第二應變鬆弛緩衝層210 不會暴露。因此，第一緩衝圖案240可形成在第三溝槽224的底部上。
在第一方法實施例，第二應變鬆弛緩衝層210可不被第三溝槽224暴露，但並非必須。意即，部份虛擬半導體圖案225可保留在第三溝槽224的底部上。因此，第一緩衝圖案240可不形成，且藉由完全移除虛擬半導體圖案225可暴露第二應變鬆弛緩衝層210。
參照圖22，第二緩衝圖案242、第二半導體圖案220以及覆蓋圖案250依次地在第三溝槽224內形成。第一緩衝圖案240可包括第一III-V族半導體，第二半導體圖案220可包括第二III-V族半導體，且覆蓋圖案250可包括第三III-V族半導體。
第二緩衝圖案242、第二半導體圖案220以及覆蓋圖案250可藉由例如磊晶生長方法形成，例如化學氣相沉積法。
此後，例如以平坦化製程(planarization process)移除罩幕圖案124和突出於第二絕緣層圖案205的覆蓋圖案250。在平坦化製程之後，在第一半導體圖案120和第二半導體圖案220上形成閘電極以製作電晶體。
在第一方法實施例，第二緩衝圖案242可形成在第二半導體圖案220和第一緩衝圖案240之間，但非必須。意即，第二半導體圖案220可形成為接觸第一緩衝圖案240。
在第一方法實施例，覆蓋圖案250可形成在第二半導體圖案220上，但非必須。意即，覆蓋圖案250可不形成在第二半 導體圖案220上。
圖23至圖26說明在第二實施例中製作半導體裝置的方法的程序步驟。此半導體裝置可為在圖14中的半導體裝置。
參照圖23，第一應變鬆弛緩衝層110和第二應變鬆弛緩衝層210同時形成在包括第一區域I和第二區域II的基板100上。第一應變鬆弛緩衝層110和第二應變鬆弛緩衝層210例如可以磊晶生長方法形成，例如化學氣相沉積法。
第一嵌入層135和第二嵌入層235同時形成在第一應變鬆弛緩衝層110和第二應變鬆弛緩衝層210上。第一嵌入層135和第二嵌入層235分別包括第一下方嵌入層136和第二下方嵌入層236，其包括鍺作為元素半導體。
第一嵌入層135和第二嵌入層235包括第一上方嵌入層138和第二上方嵌入層238，其包括對鍺具有高蝕刻選擇比的材料，例如碳化矽鍺(SiGeC)。第一上方嵌入層138和第二上方嵌入層238可在後續製程中當做蝕刻終止層。第一嵌入層135和第二嵌入層235例如可以磊晶生長方法形成，例如化學氣相沉積法。
此後，第一半導體層120p和第二半導體層220p形成在第一嵌入層135上和第二嵌入層235上。第一半導體層120p和第二半導體層220p包括元素半導體，例如鍺單晶層。第一半導體層120p和第二半導體層220p例如可以磊晶生長方法形成。
參照圖24，第一溝槽122藉由圖案化第一半導體層120p和第一嵌入層135而形成在第一半導體層120p和第一嵌入層135 內。第二溝槽222藉由圖案化第二半導體層220p和第二嵌入層235而形成在第二半導體層220p和第二嵌入層235內。第一溝槽122和第二溝槽222穿過第一嵌入層135和第二嵌入層235而形成，以暴露第一應變鬆弛緩衝層110和第二應變鬆弛緩衝層210。
此後，填充絕緣材料至第一溝槽122和第二溝槽222，以形成第一絕緣層圖案105和第二絕緣層圖案205。藉由形成第一絕緣層圖案105和第二絕緣層圖案205，第一嵌入圖案130和第一半導體圖案120形成在第一區域I內，且虛擬半導體圖案225和第二嵌入圖案230形成在第二區域II內。
參照圖25，暴露出第二區域II的罩幕圖案124形成在第一絕緣層圖案105上。虛擬半導體圖案225被罩幕圖案124暴露。
此後，藉由移除在第二絕緣層圖案205之間經圖案化的第二半導體層220p(意即，虛擬半導體圖案225)，第三溝槽224形成在第二區域II內。第三溝槽224暴露第二上方嵌入圖案234。第三溝槽224例如可藉由濕式蝕刻製程形成。濕式蝕刻製程使用的蝕刻劑可對第二絕緣層圖案205具有高的鍺蝕刻選擇比。此外，濕式蝕刻製程使用的蝕刻劑可對第二上方嵌入圖案234具有高的鍺蝕刻選擇比。
在第二方法實施例，第二上方嵌入圖案234可保留，但非必須。在移除虛擬半導體圖案225後，以對第二上方嵌入圖案234具有高的鍺蝕刻選擇比的蝕刻劑來移除第二上方嵌入圖案234，以暴露第二下方嵌入圖案232。
參照圖26，第二緩衝圖案242、第二半導體圖案220以及覆蓋圖案250依次地形成在第三溝槽224內。此後，藉由平坦化製程移除罩幕圖案124和自第二絕緣層圖案205突起的覆蓋圖案250。在平坦化製程後，在第一半導體圖案120和第二半導體圖案220上形成閘極以製作電晶體。
在第二方法實施例，第二緩衝圖案242形成在第二半導體圖案220和第二上方嵌入圖案234之間，但非必須。第二緩衝圖案242可不形成。
在第二方法實施例，覆蓋圖案250可形成在第二半導體圖案220上，但非必須。意即，覆蓋圖案250可不形成在第二半導體圖案220上。
圖23至圖27說明在第三實施例中製作半導體裝置的方法的程序步驟。半導體裝置可為在圖15的半導體裝置。參照圖27，第一溝槽122藉由圖案化第一半導體層120p形成在第一半導體層120p內。第二溝槽222藉由圖案化第二半導體層220p形成在第二半導體層220p內。第一溝槽122和第二溝槽222可分別暴露第一上方嵌入層138和第二上方嵌入層238。
此後，第一溝槽122和第二溝槽222使用絕緣材料填充以形成第一絕緣層圖案105和第二絕緣層圖案205。其結果，第一半導體圖案120形成在第一嵌入層135上，且虛擬半導體圖案225形成在第二嵌入層235。隨後，虛擬半導體圖案225被移除，且第二半導體圖案220可形成在虛擬半導體圖案225被移除的位 置處。
依據一個或多個前述的實施例，半導體裝置透過使用作為電晶體通道層的鍺和化合物半導體來實現改善的操作性能。在這些或其它實施例中，一種半導體裝置以作為電晶體通道層的鍺和化合物半導體來實現改良的缺陷密度。在其它實施例中，用於製造半導體器件的方法使用作為電晶體通道層的鍺和化合物半導體。
範例實施例在此揭露，且雖特殊的詞彙被使用，但這些詞彙應以通用的和描述性的意義而理解且使用，並且不是為了限制的目的。在一些舉例中，作為熟習本技藝的人員顯而易見，在當前申請中的應用、特性、特徵和/或與特定實施例所描述的元件可和特性、特徵和/或與其它實施例所描述的元件單獨或組合使用，除非另有明確說明。一般熟習此項技術者將理解，在不脫離如以下申請專利範圍所界定的本發明概念的精神以及範疇的情況下，可在其中進行形式以及細節上的各種改變。

Claims (17)

  1. 一種半導體裝置，包括：基板，包括第一區域和第二區域；化合物半導體層，在所述基板上；第一半導體圖案，在所述第一區域的所述化合物半導體層上，所述第一半導體圖案包括元素半導體；第一緩衝圖案，在所述第二區域的化合物半導體層上，所述第一緩衝圖案包括元素半導體，其中所述第一半導體圖案和所述第一緩衝圖案形成在同一高度上，所以所述第一半導體圖案和所述第一緩衝圖案的底表面為共平面；以及第二半導體圖案，在所述第二區域的所述第一緩衝圖案上，所述第二半導體圖案包括III-V族半導體材料，其中所述基板的上表面到所述第一半導體圖案的上表面的高度大於所述基板的上表面到所述第一緩衝圖案的上表面的高度。
  2. 如申請專利範圍第1項所述的半導體裝置，更包括：第二緩衝圖案，在所述第一緩衝圖案和所述第二半導體圖案之間，其中所述第二緩衝圖案包括III-V族半導體材料。
  3. 如申請專利範圍第1項所述的半導體裝置，更包括：覆蓋圖案，在所述第二半導體圖案上。
  4. 如申請專利範圍第3項所述的半導體裝置，其中所述覆蓋圖案包括III-V族半導體材料。
  5. 如申請專利範圍第3項所述的半導體裝置，其中：覆蓋圖案包括第一能帶間隙，且第二半導體圖案包括小於所述第一能帶間隙的第二能帶間隙。
  6. 如申請專利範圍第1項所述的半導體裝置，更包括：第一嵌入圖案，在所述化合物半導體層和所述第一半導體圖案之間。
  7. 如申請專利範圍第6項所述的半導體裝置，更包括：第二嵌入圖案，在所述化合物半導體層和所述第二半導體圖案之間，其中所述第一嵌入圖案和所述第二嵌入圖案在同一高度。
  8. 如申請專利範圍第1項所述的半導體裝置，更包括：嵌入層，在所述化合物半導體層上，其中所述第一半導體圖案和第二半導體圖案在所述嵌入層上。
  9. 如申請專利範圍第1項所述的半導體裝置，其中：所述基板是矽基板，且所述第一半導體圖案包括鍺。
  10. 如申請專利範圍第1項所述的半導體裝置，其中所述化合物半導體層包括矽鍺層。
  11. 一種半導體裝置，包括：矽基板，包括第一區域和第二區域；化合物半導體層，在所述矽基板上；第一電晶體，在所述第一區域中的所述化合物半導體層上，其中該第一電晶體包括：鍺通道，位於該化合物半導體層上；以及第一閘電極，位於並越過所述鍺通道上；以及第二電晶體，在所述第二區域中的所述化合物半導體層上，其中所述第二電晶體包括：第一緩衝圖案，在所述化合物半導體層上，所述第一緩衝圖案包括鍺，其中所述鍺通道和所述第一緩衝圖案形成在同一高度上，所以所述鍺通道和所述第一緩衝圖案的底表面為共平面；III-V族半導體通道層，在所述第一緩衝圖案上，所述III-V族半導體通道層包括第一III-V族半導體材料；以及第二閘電極，在所述III-V族半導體通道層上且越過所述III-V族半導體通道層，其中所述基板的上表面到所述鍺通道的上表面的高度大於所述基板的上表面到所述第一緩衝圖案的上表面的高度。
  12. 如申請專利範圍第11項所述的半導體裝置，其中所述第一電晶體包括在所述鍺通道層和所述化合物半導體層之間的第一嵌入圖案；所述第二電晶體包括在所述第一緩衝圖案和所述化合物半導體層之間的第二嵌入圖案，且所述第一嵌入圖案和所述第二嵌入圖案位在同一高度。
  13. 如申請專利範圍第11項所述的半導體裝置，更包括：第二緩衝圖案，在所述III-V族半導體通道層和所述第一緩衝圖案之間，其中所述第二緩衝圖案包括第二III-V族半導體材料，所述第二III-V族半導體材料的能帶間隙大於所述第一III-V族半導體材料的能帶間隙。
  14. 如申請專利範圍第11項所述的半導體裝置，更包括：覆蓋圖案，在所述III-V族半導體通道層和所述第二閘電極之間，其中所述覆蓋圖案包括第三III-V族半導體材料，所述第三III-V族半導體材料的能帶間隙大於所述第一III-V族半導體材料的能帶間隙。
  15. 一種半導體裝置，包括：基板；化合物半導體層，在所述基板上；第一鰭狀主動圖案，在所述化合物半導體層上，且包括鍺通道層；第二鰭狀主動圖案，在所述化合物半導體層上且與所述第一鰭狀主動圖案分開，且所述第二鰭狀主動圖案包括含有第一III-V族半導體的III-V族半導體通道層；緩衝圖案，在所述化合物半導體層和所述III-V族半導體通道層之間，其中所述基板的上表面到所述鍺通道的上表面的高度大於所述基板的上表面到所述緩衝圖案的上表面的高度，且所述鍺通道和所述緩衝圖案形成在同一高度上，所以所述鍺通道和所述緩衝圖案的底表面為共平面；第一閘電極，越過所述第一鰭狀主動圖案；以及第二閘電極，越過所述第二鰭狀主動圖案。
  16. 如申請專利範圍第15項所述的半導體裝置，其中所述緩衝圖案包括第二III-V族半導體，所述第二III-V族半導體的能帶間隙大於所述第一III-V族半導體的能帶間隙。
  17. 如申請專利範圍第15項所述的半導體裝置，其中所述緩衝圖案包括鍺元素半導體。
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