KR20160137851A - 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조방법 - Google Patents

전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조방법 Download PDF

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KR20160137851A
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Abstract

반도체 소자는, 기판 상의 핀 구조체, 상기 기판 상에 제공되고 상기 핀 구조체의 양 측에 배치되는 소자분리패턴들, 상기 핀 구조체 및 상기 소자분리패턴들을 가로지르는 게이트 전극, 상기 게이트 전극과 상기 핀 구조체 사이 및 상기 게이트 전극과 상기 소자분리패턴들 사이에 개재되는 게이트 유전 패턴, 및 상기 게이트 전극 양 측의 게이트 스페이서들을 포함한다. 상기 소자분리패턴들의 각각의 상에서, 상기 게이트 유전 패턴의 바닥면은 상기 게이트 스페이서들의 바닥면들보다 상기 기판으로부터 높은 높이(level)에 위치한다.

Description

전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICES INCLUDING FIELD EFFECT TRANSISTORS AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 핀 전계 효과 트랜지터(FIN Field Effect Transistor)를 포함하는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 장치는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 장치의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 따라 반도체 장치의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 장치의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 장치를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 전기적 특성이 개선된 반도체 소자 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 우수한 신뢰성을 갖는 반도체 소자 및 그 제조방법을 제공하는데 있다.
본 발명에 따른 반도체 소자는, 기판 상의 핀 구조체; 상기 기판 상에 제공되고, 상기 핀 구조체의 양 측에 배치되는 소자분리패턴들; 상기 핀 구조체 및 상기 소자분리패턴들을 가로지르는 게이트 전극; 상기 게이트 전극과 상기 핀 구조체 사이, 및 상기 게이트 전극과 상기 소자분리패턴들 사이에 개재되는 게이트 유전 패턴; 및 상기 게이트 전극 양 측의 게이트 스페이서들을 포함할 수 있다. 상기 소자분리패턴들의 각각의 상에서, 상기 게이트 유전 패턴의 바닥면은 상기 게이트 스페이서들의 바닥면들보다 상기 기판으로부터 높은 높이(level)에 위치할 수 있다.
일 실시예에 따르면, 상기 게이트 전극 및 상기 게이트 유전 패턴은 게이트 구조체로 정의될 수 있다. 상기 소자분리패턴들의 각각은, 상기 게이트 구조체 아래의 제1 부분 및 상기 게이트 구조체 양 측의 제2 부분들을 포함할 수 있다. 상기 제1 부분의 상면은 상기 제2 부분들의 상면들보다 상기 기판으로부터 높은 높이에 위치할 수 있다.
일 실시예에 따르면, 상기 제1 부분의 적어도 일부는 상기 게이트 스페이서들 사이에 개재될 수 있다.
일 실시예에 따르면, 상기 게이트 유전 패턴의 상기 바닥면은 상기 제1 부분의 상기 상면과 접하고, 상기 게이트 스페이서들의 상기 바닥면들은 상기 제2 부분들의 상기 상면들과 각각 접할 수 있다.
일 실시예에 따르면, 상기 게이트 유전 패턴은 상기 게이트 전극과 상기 게이트 스페이서들 사이로 연장될 수 있다.
일 실시예에 따르면, 상기 핀 구조체의 최상부면은 상기 소자분리패턴들 각각의 최상부면보다 상기 기판으로부터 높은 높이에 위치할 수 있다.
일 실시예에 따르면, 상기 핀 구조체는 상기 게이트 구조체 및 상기 게이트 스페이서들 아래의 제3 부분 및 상기 게이트 구조체 양 측에 제공되어 상기 제3 부분에 의해 수평적으로 이격된 제4 부분들을 포함할 수 있다. 상기 제3 부분의 상면은 상기 제4 부분들의 상면들보다 상기 기판으로부터 높은 높이에 위치할 수 있다. 상기 제1 부분의 상기 상면은 상기 제3 부분의 상기 상면보다 상기 기판으로부터 낮은 높이에 위치할 수 있다.
본 발명에 따른 반도체 소자는, 상기 게이트 구조체 양 측의 소스/드레인 영역들을 더 포함할 수 있다. 상기 소스/드레인 영역들은 상기 핀 구조체의 상기 제4 부분들 상에 각각 제공될 수 있다.
일 실시예에 따르면, 상기 제1 부분의 상기 상면은 오목 또는 볼록한 형태를 가질 수 있다.
일 실시예에 따르면, 상기 제2 부분들의 상기 상면들은 각각 오목 또는 볼록한 형태를 가질 수 있다.
본 발명에 따른 반도체 소자는, 기판 상의 핀 구조체; 상기 기판 상에 제공되고 상기 핀 구조체의 양 측에 배치되는 소자분리패턴들; 상기 핀 구조체 및 상기 소자분리패턴들을 가로지르는 게이트 전극; 및 상기 게이트 전극 양 측의 게이트 스페이서들을 포함할 수 있다. 상기 소자분리패턴들의 각각의 적어도 일부는 상기 게이트 스페이서들 사이에 개재될 수 있다.
본 발명에 따른 반도체 소자는, 상기 게이트 전극과 상기 핀 구조체 사이에 개재하고, 상기 게이트 전극과 상기 소자분리패턴들의 각각의 사이로 연장되는 게이트 유전 패턴을 더 포함할 수 있다. 상기 게이트 전극 및 상기 게이트 유전 패턴은 게이트 구조체로 정의될 수 있다. 상기 소자분리패턴들의 각각은, 상기 게이트 구조체 아래의 제1 부분 및 상기 게이트 구조체 양 측의 제2 부분들을 포함할 수 있다. 상기 제1 부분의 상면은 상기 제2 부분들의 상면들보다 상기 기판으로부터 높은 높이에 위치할 수 있다.
일 실시예에 따르면, 상기 게이트 유전 패턴의 바닥면은 상기 제1 부분의 상기 상면과 접할 수 있다.
일 실시예에 따르면, 상기 게이트 유전 패턴은 상기 게이트 전극과 상기 게이트 스페이서들 사이로 연장될 수 있다.
일 실시예에 따르면, 상기 게이트 스페이서들의 바닥면들은 상기 제2 부분들의 상기 상면들과 각각 접할 수 있다.
일 실시예에 따르면, 상기 핀 구조체는 상기 게이트 구조체 및 상기 게이트 스페이서들 아래의 제3 부분, 및 상기 게이트 구조체 양 측에 제공되어 상기 제3 부분에 의해 수평적으로 이격된 제4 부분들을 포함할 수 있다. 상기 제3 부분의 상면은 상기 제4 부분들의 상면들보다 상기 기판으로부터 높은 높이에 위치할 수 있다. 상기 제1 부분의 상기 상면은 상기 제3 부분의 상기 상면보다 상기 기판으로부터 낮은 높이에 위치할 수 있다.
본 발명에 따른 반도체 소자는, 상기 게이트 구조체 양 측의 소스/드레인 영역들을 더 포함할 수 있다. 상기 소스/드레인 영역들은 상기 핀 구조체의 상기 제4 부분들 상에 각각 제공될 수 있다.
본 발명에 따른 반도체 소자의 제조방법은, 기판 상에 핀 구조체를 형성하는 것; 상기 핀 구조체의 양 측에 소자분리패턴들을 형성하는 것; 상기 핀 구조체 및 상기 소자분리패턴들을 가로지르는 희생 게이트 패턴을 형성하는 것; 상기 희생 게이트 패턴의 양 측의 상기 소자분리패턴들의 상부들을 리세스하는 것; 상기 희생 게이트 패턴의 양 측벽들 상에 게이트 스페이서들을 형성하는 것; 상기 희생 게이트 패턴을 제거하여 상기 게이트 스페이서들 사이에 갭 영역을 형성하는 것; 및 상기 갭 영역 내에 게이트 전극을 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 소자분리패턴들을 형성하는 것은, 상기 핀 구조체가 형성된 상기 기판 상에 절연막을 형성하는 것; 및 상기 핀 구조체의 측벽들이 노출될 때까지 상기 절연막을 식각하는 것을 포함할 수 있다. 상기 핀 구조체는 상기 소자분리패턴들에 의해 노출되는 상부 영역을 포함할 수 있다.
본 발명에 따른 반도체 소자의 제조방법은, 상기 희생 게이트 패턴의 양 측의 상기 소자분리패턴들의 상기 상부들을 리세스하기 전에, 상기 희생 게이트 패턴과 상기 핀 구조체 사이에 개재되고 상기 희생 게이트 패턴과 상기 소자분리패턴들의 각각 사이로 연장되는 식각 정지 패턴을 형성하는 것을 더 포함할 수 있다. 상기 식각 정지 패턴은 상기 게이트 스페이서들 사이에 개재될 수 있다.
일 실시예에 따르면, 상기 소자분리패턴들의 각각은, 상기 희생 게이트 패턴 아래의 제1 부분 및 상기 희생 게이트 패턴 양 측의 제2 부분들을 포함할 수 있다. 상기 리세스 공정에 의해 상기 제1 부분의 상면은 상기 제2 부분들의 상면들보다 상기 기판으로부터 높은 높이에 위치하도록 형성될 수 있다.
일 실시예에 따르면, 상기 갭 영역을 형성하기 전에, 상기 제1 부분의 적어도 일부는 상기 게이트 스페이서들 사이에 개재될 수 있다.
일 실시예에 따르면, 상기 갭 영역을 형성하기 전에, 상기 식각 정지 패턴은 상기 희생 게이트 패턴과 상기 제1 부분 사이에 개재할 수 있다.
일 실시예에 따르면, 상기 갭 영역을 형성하는 것은, 상기 게이트 스페이서들 사이의 상기 식각 정지 패턴을 제거하여 상기 핀 구조체를 노출시키는 것을 포함할 수 있다. 상기 식각 정지 패턴이 제거된 후, 상기 제1 부분의 상부가 상기 게이트 스페이서들 사이에 개재할 수 있다.
일 실시예에 따르면, 상기 게이트 스페이서들의 바닥면들은 상기 제2 부분들의 상기 상면들과 각각 접할 수 있다.
본 발명의 개념에 따르면, 게이트 스페이서들 사이에 소자분리패턴들의 적어도 일부가 개재될 수 있다. 이에 따라, 상기 소자분리패턴들 상에서, 게이트 전극 및 게이트 유전 패턴의 바닥면들은 상기 게이트 스페이서들의 바닥면들보다 기판으로부터 높은 높이에 위치할 수 있다. 이 경우, 상기 소자분리패턴들에 의해 상기 게이트 전극과 이에 인접하는 소스/드레인 영역들 사이의 전기적 단락이 방지되어 반도체 소자의 전기적 특성이 개선될 수 있다. 따라서, 우수한 신뢰성을 갖는 반도체 소자가 제공될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 사시도이다.
도 2는 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도이다.
도 3, 도 5, 도 7, 및 도 9는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 사시도들이다.
도 4, 도 6, 도 8, 및 도 10은 각각 도 3, 도 5, 도 7, 및 도 9의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도들이다.
도 11a 및 도 11b는 본 발명의 일 실시예의 변형예들에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 각각 도 5의 Ⅰ-Ⅰ'에 대응하는 단면도들이다.
도 12a 및 도 12b는 본 발명의 일 실시예의 변형예들에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 각각 도 9의 Ⅰ-Ⅰ'에 대응하는 단면도들이다.
도 13은 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 사시도이다.
도 14는 도 13의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도이다.
도 15, 도 17, 도 19, 및 도 21은 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 사시도들이다.
도 16, 도 18, 도 20, 및 도 22는 각각 도 15, 도 17, 도 19, 및 도 21의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도들이다.
도 23은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 24는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 장치의 구성을 보여주는 블록도이다.
도 25 내지 도 27은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 멀티미디어 장치의 예들을 나타낸 도면들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 사시도이고, 도 2는 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도이다.
도 1 및 도 2를 참조하면, 기판(100) 상에 핀 구조체(FS)가 제공될 수 있다. 상기 기판(100)은 반도체 기판일 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판 또는 SOI(Silicon on insulator) 기판일 수 있다. 상기 핀 구조체(FS)는 제1 방향(D1)으로 연장될 수 있고, 상기 제1 방향(D1) 및 상기 제1 방향에 교차하는 제2 방향(D2) 모두에 수직한 제3 방향(D3)을 따라 상기 기판(100)으로부터 돌출될 수 있다. 상기 제1 방향(D1) 및 상기 제2 방향(D2)은 상기 기판(100)의 상면에 평행할 수 있다. 일 실시예에 따르면, 상기 핀 구조체(FS)는 상기 기판(100)을 패터닝하여 형성된 활성 패턴일 수 있다.
상기 핀 구조체(FS)의 양 측에 소자분리패턴들(110)이 제공될 수 있다. 상기 소자분리패턴들(110)은 상기 기판(100) 상에 제공되어 상기 제1 방향(D1)으로 연장될 수 있고, 상기 핀 구조체(FS)를 사이에 두고 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 소자분리패턴들(110)은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다. 상기 소자분리패턴들(110)은 상기 핀 구조체(FS)의 상부를 노출할 수 있다. 상기 소자분리패턴들(110)의 각각은 상기 핀 구조체(FS)의 측벽의 일부를 노출할 수 있다. 즉, 상기 핀 구조체(FS)는 상기 소자분리패턴들(110)에 의해 노출된 측벽들을 가질 수 있다.
상기 기판(100) 상에 상기 핀 구조체(FS) 및 상기 소자분리패턴들(110)을 가로지르는 게이트 구조체(GS)가 제공될 수 있다. 상기 게이트 구조체(GS)는 상기 제2 방향(D2)으로 연장될 수 있다. 상기 게이트 구조체(GS)는 상기 제2 방향(D2)으로 연장되는 게이트 전극(GE), 및 상기 게이트 전극(GE)과 상기 핀 구조체(FS) 사이에 개재되고 상기 게이트 전극(GE)과 상기 소자분리패턴들(110) 각각의 사이로 연장되는 게이트 유전 패턴(GI)을 포함할 수 있다. 상기 게이트 구조체(GS)의 양 측벽들 상에 게이트 스페이서들(140)이 각각 제공될 수 있다. 상기 게이트 유전 패턴(GI)은 상기 게이트 전극(GE)과 상기 게이트 스페이서들(140) 사이로 연장될 수 있다.
상기 게이트 전극(GE)은 도전성 금속 질화물(일 예로, 티타늄 질화물 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있다. 상기 게이트 유전 패턴(GI)은 고유전막들 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 게이트 유전 패턴(GI)은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트 중 적어도 하나를 포함할 수 있다. 상기 게이트 스페이서들(140)은 질화물(일 예로, 실리콘 질화물)을 포함할 수 있다.
상기 소자분리패턴들(110)의 각각은 상기 게이트 구조체(GS) 아래의 제1 부분(P1), 및 상기 게이트 구조체(GS) 양 측의 제2 부분들(P2)을 포함할 수 있다. 상기 제1 부분(P1)의 상면(P1_U)은 상기 제2 부분들(P2)의 상면들(P2_U)보다 상기 기판(100)으로부터 높은 높이(level)에 위치할 수 있다. 상기 제1 부분(P1)의 적어도 일부는 상기 게이트 스페이서들(140) 사이에 개재될 수 있다. 상기 게이트 유전 패턴(GI)의 바닥면은 상기 제1 부분(P1)의 상기 상면(P1_U)과 접할 수 있고, 상기 게이트 스페이서들(140)의 바닥면들은 상기 제2 부분들(P2)의 상기 상면들(P2_U)과 각각 접할 수 있다. 이에 따라, 상기 소자분리패턴들(110)의 각각에서, 상기 게이트 유전 패턴(GI)의 상기 바닥면은 상기 게이트 스페이서들(140)의 상기 바닥면들보다 상기 기판(100)으로부터 높은 높이에 위치할 수 있다.
상기 핀 구조체(FS)는 상기 게이트 구조체(GS) 및 상기 게이트 스페이서들(140) 아래의 제3 부분(P3), 및 상기 게이트 구조체(GS) 양 측의 제4 부분들(P4)을 포함할 수 있다. 상기 제4 부분들(P4)은, 평면적 관점에서, 상기 게이트 스페이서들(140)과 중첩하지 않을 수 있다. 상기 제3 부분(P3)의 상면(P3_U)은 상기 제4 부분들(P4)의 상면들(P4_U)보다 상기 기판(100)으로부터 높은 높이(level)에 위치할 수 있다.
상기 핀 구조체(FS)의 최상부면은 상기 소자분리패턴들(110) 각각의 최상부면보다 상기 기판(100)으로부터 높은 높이에 위치할 수 있다. 상기 핀 구조체(FS)의 상기 최상부면은 상기 제3 부분(P3)의 상기 상면(P3_U)일 수 있고, 상기 소자분리패턴들(110) 각각의 상기 최상부면은 상기 제1 부분(P1)의 상기 상면(P1_U)일 수 있다. 즉, 상기 핀 구조체(FS)의 상기 제3 부분(P3)의 상기 상면(P3_U)은 상기 소자분리패턴들(110) 각각의 상기 제1 부분(P1)의 상기 상면(P1_U)보다 상기 기판(100)으로부터 높은 높이(level)에 위치할 수 있다.
일부 실시예들에 따르면, 상기 핀 구조체(FS)의 상기 제4 부분들(P4)의 상기 상면들(P4_U)은, 도 2에 도시된 바와 같이, 상기 소자분리패턴들(110) 각각의 상기 제2 부분들(P2)의 상기 상면들(P2_U)과 실질적으로 공면을 이룰 수 있다. 그러나, 다른 실시예들에 따르면, 상기 핀 구조체(FS)의 상기 제4 부분들(P4)의 상기 상면들(P4_U)은, 도 2에 도시된 바와 달리, 상기 소자분리패턴들(110) 각각의 상기 제2 부분들(P2)의 상기 상면들(P2_U)보다 상기 기판(100)으로부터 높은 높이(level)에 위치할 수 있다.
상기 핀 구조체(FS)는 상기 소자분리패턴들(110)에 의해 노출되는 상부 영역(이하, 활성 핀(AF))을 포함할 수 있다. 상기 활성 핀(AF)은 상기 핀 구조체(FS)의 상기 제3 부분(P3)의 상부 영역일 수 있다. 상기 게이트 구조체(GS)은 상기 활성 핀(AF)의 상면 및 측벽들을 덮을 수 있다. 상기 활성 핀(AF)은 상기 게이트 구조체(GS)를 포함하는 트랜지스터의 채널로 기능할 수 있다.
구체적으로, 상기 핀 구조체(FS)의 상기 제3 부분(P3)은 상기 소자분리패턴들(110)에 의해 노출되는 측벽들을 가질 수 있다. 상기 게이트 구조체(GS)는 상기 제3 부분(P3)의 상기 상면(P3_U) 및 상기 노출된 측벽들을 덮고, 상기 소자분리패턴들(110)의 각각의 상기 제1 부분(P1)의 상기 상면(P1_U) 상으로 연장될 수 있다. 상기 게이트 유전 패턴(GI)의 상기 바닥면은 상기 핀 구조체(FS)의 상기 제3 부분(P3)의 상기 상면(P3_U) 및 상기 노출된 측벽들과 접할 수 있고, 상기 소자분리패턴들(110) 각각의 상기 제1 부분(P1) 상으로 연장되어 상기 제1 부분(P1)의 상기 상면(P1_U)과 접할 수 있다. 상기 게이트 스페이서들(140)의 상기 바닥면들은 상기 핀 구조체(FS)의 상기 제3 부분(P3)의 상기 상면(P3_U) 및 상기 노출된 측벽들과 접할 수 있고, 상기 소자분리패턴들(110) 각각의 상기 제2 부분들(P2) 상으로 각각 연장되어 상기 제2 부분들(P2)의 상기 상면들(P2_U)과 각각 접할 수 있다. 이에 따라, 상기 핀 구조체(FS)의 상기 제3 부분(P3) 상에서, 상기 게이트 유전 패턴(GI)의 상기 바닥면과 상기 게이트 스페이서들(140)의 상기 바닥면들은 상기 기판(100)으로부터 실질적으로 동일한 높이에 위치할 수 있다.
소스/드레인 영역들(SD)이 상기 게이트 구조체(GS) 양 측의 상기 핀 구조체(FS) 상에 각각 제공될 수 있다. 상기 소스/드레인 영역들(SD)은 상기 핀 구조체(FS)의 상기 제4 부분들(P4) 상에 각각 배치될 수 있다. 상기 소스/드레인 영역들(SD)은 상기 활성 핀(AF)을 사이에 두고 수평적으로 서로 이격될 수 있다. 상기 소스/드레인 영역들(SD)의 바닥면들은 상기 활성 핀(AF)의 상면(즉, 상기 제3 부분(P3)의 상기 상면(P3_U))보다 상기 기판(100)으로부터 낮은 높이에 위치할 수 있다.
상기 소스/드레인 영역들(SD)은 상기 핀 구조체(FS)를 시드로 하여 형성된 에피택시얼층들일 수 있다. 상기 소스/드레인 영역들(SD)은, 일 예로, 상기 핀 구조체(FS)를 시드로 하여 에피택시얼하게 성장된 실리콘 게르마늄(SiGe), 실리콘(Si), 및 탄화 실리콘(SiC) 중 적어도 하나를 포함할 수 있다. 일 예로, 본 발명에 따른 반도체 소자가 CMOS 구조인 경우, NMOSFET의 소스/드레인 영역들을 위한 제1 에피택시얼층, 및 PMOSFET의 소스/드레인 영역들을 위한 제2 에피택시얼층이 형성될 수 있다. 상기 제1 에피택시얼층은 NMOSFET의 채널 영역(즉, 상기 활성 핀(AF))에 인장성 스트레인(tensile strain)을 제공하도록 구성될 수 있고, 상기 제2 에피택시얼층은 PMOSFET의 채널 영역(즉, 상기 활성 핀(AF))에 압축성 스트레인(compressive strain)를 제공하도록 구성될 수 있다. 상기 제1 에피택시얼층은 실리콘(Si) 및/또는 실리콘 카바이드(SiC)로 형성되고, 상기 제2 에피택시얼층은 실리콘 게르마늄(SiGe)로 형성될 수 있지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
상기 소스/드레인 영역들(SD)은 불순물을 더 포함할 수 있다. 상기 불순물을 상기 소스/드레인 영역들(SD)을 포함하는 트랜지스터의 전기적 특성을 개선하기 위해 채용될 수 있다. 상기 트랜지스터가 NMOSFET인 경우, 상기 불순물은 일 예로, 인(P)일 수 있다. 상기 트랜지스터가 PMOSFET인 경우, 상기 불순물은 일 예로, 보론(B)일 수 있다.
일반적으로, 상기 게이트 전극(GE)이 희생 게이트 패턴을 이용한 대체 공정(replacement process)을 수행하여 형성되는 경우, 상기 희생 게이트 패턴을 제거하여 상기 게이트 스페이서들(140) 사이에 갭 영역이 형성될 수 있다. 상기 갭 영역을 형성하기 위한 식각 공정은, 상기 게이트 스페이서들(140) 사이에서 상기 핀 구조체(FS)가 노출될 때까지 수행될 수 있다. 상기 식각 공정에 의해 상기 게이트 스페이서들(140) 사이의 상기 소자분리패턴들(110)이 과식각되어 상기 소자분리패턴들(110)이 손실될 수 있고, 이에 따라, 상기 갭 영역 내에 형성되는 상기 게이트 전극(GE)의 바닥면은 상기 게이트 스페이서들(140)의 바닥면들보다 상기 기판(100)으로부터 낮은 높이에 형성될 수 있다. 이 경우, 상기 게이트 전극(GE)과 이에 인접하는 상기 소스/드레인 영역들(SD) 사이의 전기적 단락(short)이 초래될 수 있다.
본 발명의 개념에 따르면, 상기 갭 영역을 형성하기 위한 상기 식각 공정 후, 상기 게이트 스페이서들(140) 사이에 상기 소자분리패턴들(110)의 적어도 일부가 개재될 수 있다. 이에 따라, 상기 게이트 전극(GE) 및 상기 게이트 유전 패턴(GI)의 바닥면들은 상기 게이트 스페이서들(140)의 바닥면들보다 상기 기판(100)으로부터 높은 높이에 위치할 수 있다. 즉, 상기 소자분리패턴들(110)에 의해 상기 게이트 전극(GE)과 이에 인접하는 소스/드레인 영역들(SD) 사이의 전기적 단락이 방지될 수 있다.
상기 기판(100) 상에 상기 게이트 구조체(GS) 및 상기 소스/드레인 영역들(SD)을 덮는 하부 층간 절연막(160)이 제공될 수 있다. 상기 하부 층간 절연막(160)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다. 도시되지 않았지만, 상기 하부 층간 절연막(160) 상에 상부 층간 절연막(미도시)이 제공될 수 있다. 상기 상부 층간 절연막은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다. 상기 상부 층간 절연막 및 상기 하부 층간 절연막(160)을 관통하여 상기 소스/드레인 영역들(SD)에 전기적으로 연결되는 제1 콘택 플러그들(미도시)이 제공될 수 있고, 상기 상부 층간 절연막 및 상기 하부 층간 절연막(160)을 관통하여 상기 게이트 전극(GE)에 전기적으로 연결되는 제2 콘택 플러그(미도시)가 제공될 수 있다. 상기 상부 층간 절연막 상에 상기 제1 및 제2 콘택 플러그들에 접속하는 배선들(미도시)이 배치될 수 있다. 상기 배선들은 상기 제1 및 제2 콘택 플러그들을 통해 상기 소스/드레인 영역들(SD) 및 상기 게이트 전극(GE)에 전압을 인가할 수 있다. 상기 제1 및 제2 콘택 플러그들 및 상기 배선들은 도전 물질을 포함할 수 있다.
도 3, 도 5, 도 7, 및 도 9는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 사시도들이다. 도 4, 도 6, 도 8, 및 도 10은 각각 도 3, 도 5, 도 7, 및 도 9의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도들이다. 도 11a 및 도 11b는 본 발명의 일 실시예의 변형예들에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 각각 도 5의 Ⅰ-Ⅰ'에 대응하는 단면도들이다. 도 12a 및 도 12b는 본 발명의 일 실시예의 변형예들에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로, 각각 도 9의 Ⅰ-Ⅰ'에 대응하는 단면도들이다.
도 3 및 도 4를 참조하면, 기판(100) 상에 핀 구조체(FS)가 형성될 수 있다. 상기 핀 구조체(FS)를 형성하는 것은, 상기 기판(100)을 패터닝하여 상기 핀 구조체(FS)를 정의하는 트렌치들(T)을 형성하는 것을 포함할 수 있다. 상기 트렌치들(T)은 상기 제1 방향(D1)으로 연장되는 라인 형태일 수 있고, 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 트렌치들(T)을 형성하는 것은, 상기 기판(100) 상에 상기 핀 구조체(FS)가 형성될 영역을 정의하는 마스크 패턴(미도시)을 형성하는 것, 및 상기 마스크 패턴을 식각 마스크로 상기 기판(100)을 이방성 식각하는 것을 포함할 수 있다.
상기 핀 구조체(FS)의 양 측에 소자분리패턴들(110)이 형성될 수 있다. 상기 소자분리패턴들(110)은 상기 트렌치들(T)을 채우도록 형성될 수 있다. 상기 소자분리패턴들(110)을 형성하는 것은, 상기 기판(100) 상에 상기 트렌치들(T)을 채우는 절연막을 형성하는 것, 및 상기 마스크 패턴이 노출될 때까지 상기 절연막을 평탄화하는 것을 포함할 수 있다.
상기 소자분리패턴들(110)의 상부들을 리세스하여 상기 핀 구조체(FS)의 상부가 노출될 수 있다. 상기 소자분리패턴들(110)에 의해 노출된 상기 핀 구조체(FS)의 상기 상부는 활성 핀(AF)으로 정의될 수 있다. 상기 소자분리패턴들(110)의 상기 상부를 리세스하는 것은, 일 예로, 습식 식각 공정을 이용하여 수행될 수 있고, 상기 핀 구조체(FS)에 대하여 식각 선택성을 갖는 식각 조건을 이용하여 수행될 수 있다. 상기 소자분리패턴들(110)의 상기 상부를 리세스하는 동안, 상기 마스크 패턴들이 제거될 수 있다.
상기 기판(100) 상에 상기 핀 구조체(FS) 및 상기 소자분리패턴들(110)을 가로지르는 희생 게이트 패턴(130) 및 식각 정지 패턴(120)이 형성될 수 있다. 상기 희생 게이트 패턴(130)은 상기 제2 방향(D2)으로 연장될 수 있다. 상기 희생 게이트 패턴(130)은 상기 핀 구조체(FS)의 상면 및 측벽들을 덮을 수 있고, 상기 소자분리패턴들(110)의 상면들 상으로 연장될 수 있다. 상기 식각 정지 패턴(120)은 상기 희생 게이트 패턴(130)의 바닥면을 따라 연장될 수 있다. 상기 식각 정지 패턴(120)은 상기 희생 게이트 패턴(130)과 상기 핀 구조체(FS) 사이, 및 상기 희생 게이트 패턴(130)과 상기 소자분리패턴들(110) 각각의 사이로 연장될 수 있다.
상기 희생 게이트 패턴(130) 및 상기 식각 정지 패턴(120)을 형성하는 것은, 상기 기판(100) 상에 상기 핀 구조체(FS) 및 상기 소자분리패턴들(110)을 덮는 식각 정지막(미도시) 및 희생 게이트막(미도시)이 차례로 형성하는 것, 및 상기 희생 게이트막 및 상기 식각 정지막을 순차로 패터닝하는 것을 포함할 수 있다. 상기 식각 정지막은 일 예로, 실리콘 산화막을 포함할 수 있다. 상기 희생 게이트막은 상기 식각 정지막에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 상기 희생 게이트막은 일 예로, 폴리 실리콘을 포함할 수 있다. 상기 희생 게이트막을 패터닝하여 상기 희생 게이트 패턴(130)이 형성될 수 있다. 상기 희생 게이트막을 패터닝하는 것은, 상기 식각 정지막에 대하여 식각 선택성을 갖는 식각 공정을 수행하는 것을 포함할 수 있다. 상기 희생 게이트 패턴(130)이 형성된 후, 상기 희생 게이트 패턴(130) 양 측의 상기 식각 정지막을 제거하여 상기 희생 게이트 패턴(130) 아래에 상기 식각 정지 패턴(120)이 형성될 수 있다.
상기 희생 게이트 패턴(130)이 상기 소자분리패턴들(110)을 가로지르도록 형성됨에 따라, 상기 소자분리패턴들(110) 각각 내에 제1 부분(P1) 및 제2 부분들(P2)이 정의될 수 있다. 상기 제1 부분(P1)은 상기 희생 게이트 패턴(130) 아래에 위치하고, 평면적 관점에서 상기 희생 게이트 패턴(130)과 중첩하는 상기 소자분리패턴들(110)의 각각의 일 부분일 수 있다. 상기 제2 부분들(P2)은 상기 희생 게이트 패턴(130) 양 측에 위치하고 상기 제1 부분(P1)에 의해 수평적으로 분리된 상기 소자분리패턴들(110)의 각각의 다른 부분들일 수 있다.
도 5 및 도 6을 참조하면, 상기 소자분리패턴들(110)의 각각의 상기 제2 부분들(P2)의 상부들이 리세스될 수 있다. 상기 제2 부분들(P2)의 상기 상부들이 리세스됨에 따라, 상기 제1 부분(P1)의 상면(P1_U)은 상기 제2 부분들(P2)의 상면들(P2_U)보다 상기 기판(100)으로부터 높은 높이에 위치할 수 있다. 상기 제2 부분들(P2)의 상기 상부를 리세스하는 것은, 일 예로, 건식 또는 습식 식각 공정을 이용하여 수행될 수 있다.
일부 실시예들에 따르면, 도 6에 도시된 바와 같이, 상기 리세스 공정에 의해 상기 제2 부분들(P2)의 상기 상면들(P2_U)은 실질적으로 평탄(flat)하게 형성될 수 있다. 다른 실시예들에 따르면, 도 11a에 도시된 바와 같이, 상기 리세스 공정에 의해 상기 제2 부분들(P2)의 상기 상면들(P2_U)은 오목하게 형성될 수 있다. 또 다른 실시예들에 따르면, 도 11b에 도시된 바와 같이, 상기 리세스 공정에 의해 상기 제2 부분들(P2)의 상기 상면들(P2_U)은 볼록하게 형성될 수도 있다.
상기 제2 부분들(P2)의 상기 상부들이 리세스된 후, 상기 희생 게이트 패턴(130)의 양 측벽들 상에 게이트 스페이서들(140)이 형성될 수 있다. 상기 게이트 스페이서들(140)은, 일 예로, 실리콘 질화물을 포함할 수 있다. 상기 게이트 스페이서들(140)을 형성하는 것은, 상기 기판(100) 상에 상기 희생 게이트 패턴(130)을 덮는 게이트 스페이서막(미도시)을 형성하는 것, 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다.
상기 게이트 스페이서들(140)은 상기 제1 부분(P1)의 측벽들 상으로 연장될 수 있다. 상기 게이트 스페이서들(140)의 바닥면들은 상기 제2 부분들(P2)의 상기 상면들(P2_U)과 접할 수 있다. 이에 따라, 상기 게이트 스페이서들(140) 사이에 상기 제1 부분(P1)의 적어도 일부가 개재될 수 있다.
상기 희생 게이트 패턴(130), 상기 식각 정지 패턴(120), 및 상기 게이트 스페이서들(140)은 희생 게이트 구조체(SGS)로 정의될 수 있다.
상기 희생 게이트 구조체(SGS)가 상기 핀 구조체(FS)를 가로지르도록 형성됨에 따라, 상기 핀 구조체(FS) 내에 제3 부분(P3) 및 제4 부분들(P4)이 정의될 수 있다. 상기 제3 부분(P3)은 상기 희생 게이트 구조체(SGS) 아래에 위치하고, 평면적 관점에서 상기 희생 게이트 구조체(SGS)과 중첩하는 상기 핀 구조체(FS)의 일 부분일 수 있다. 상기 제4 부분들(P4)은 상기 희생 게이트 구조체(SGS) 양 측에 위치하고 상기 제3 부분(P3)에 의해 수평적으로 분리된 상기 핀 구조체(FS)의 다른 부분들일 수 있다.
더하여, 상기 희생 게이트 구조체(SGS)가 상기 핀 구조체(FS)를 가로지르도록 형성됨에 따라, 상기 활성 핀(AF) 내에 제1 영역(R1) 및 제2 영역들(R2)이 정의될 수 있다. 상기 제1 영역(R1)은 상기 희생 게이트 구조체(SGS) 아래에 위치하고, 평면적 관점에서 상기 희생 게이트 구조체(SGS)와 중첩하는 상기 활성 핀(AF)의 일 영역일 수 있다. 상기 제2 영역들(R2)은 상기 희생 게이트 구조체(SGS) 양 측에 위치하고 상기 제1 영역(R1)에 의해 수평적으로 분리된 상기 활성 핀(AF)의 다른 영역들일 수 있다. 상기 활성 핀(AF)의 상기 제1 영역(R1)은 상기 핀 구조체(FS)의 상기 제3 부분(P3)의 상부 영역이고, 상기 활성 핀(AF)의 상기 제2 영역들(R2)의 각각은 상기 핀 구조체(FS)의 상기 제4 부분들(P4)의 각각의 상부 영역일 수 있다.
도 7 및 도 8을 참조하면, 상기 핀 구조체(FS)의 상기 제4 부분들(P4)의 각각의 상부가 제거되어, 상기 핀 구조체(FS) 내에 리세스 영역(150)이 형성될 수 있다. 이에 따라, 상기 제3 부분(P3)의 상면(P3_U)은 상기 제4 부분들(P4)의 상면들(P4_U)보다 상기 기판(100)으로부터 높은 높이에 위치할 수 있다. 상기 제4 부분들(P4)의 각각의 상기 상부를 제거하는 것은, 일 예로, 건식 또는 습식 식각 공정을 이용하여 수행될 수 있다. 상기 제거 공정에 의해, 상기 활성 핀(AF)의 상기 제2 영역들(R2)의 각각의 적어도 일부가 제거될 수 있다.
상기 제3 부분(P3)의 상기 상면(P3_U)은 상기 소자분리패턴들(110)의 각각의 상기 제1 부분(P1)의 상기 상면(P1_U)보다 상기 기판(100)으로부터 높은 높이에 위치할 수 있다. 이에 따라, 상기 핀 구조체(FS)의 상기 제3 부분(P3)은 상기 소자분리패턴들(110)에 의해 노출되는 측벽들을 가질 수 있고, 상기 제3 부분(P3)의 상기 노출된 측벽들은 상기 희생 게이트 구조체(SGS)에 의해 덮일 수 있다. 상기 게이트 스페이서들(140)의 상기 바닥면들은 상기 핀 구조체(FS)의 상기 제3 부분(P3)의 상기 상면(P3_U) 및 상기 노출된 측벽들과 접할 수 있다. 상기 게이트 스페이서들(140)의 상기 바닥면들은 상기 소자분리패턴들(110) 각각의 상기 제2 부분들(P2) 상으로 연장되어 상기 제2 부분들(P2)의 상기 상면들(P2_U)과 접할 수 있다.
일부 실시예들에 따르면, 도 7 및 8에 도시된 바와 같이, 상기 제4 부분들(P4)의 상기 상면들(P4_U)은 상기 소자분리패턴들(110)의 각각의 상기 제2 부분들(P2)의 상기 상면들(P2_U)과 상기 기판(100)으로부터 실질적으로 동일한 높이에 위치할 수 있다. 그러나, 다른 실시예들에 따르면, 도 7 및 도 8에 도시된 바와 달리, 상기 제4 부분들(P4)의 상기 상면들(P4_U)은 상기 소자분리패턴들(110)의 각각의 상기 제2 부분들(P2)의 상기 상면들(P2_U)보다 상기 기판(100)으로부터 높은 높이에 위치할 수 있다.
도 9 및 도 10을 참조하면, 상기 희생 게이트 구조체(SGS)의 양 측에 소스/드레인 영역들(SD)이 형성될 수 있다. 상기 소스/드레인 영역들(SD)은 상기 핀 구조체(FS)의 상기 제4 부분들(P4) 상에 각각 형성될 수 있다. 상기 소스/드레인 영역들(SD)의 각각은 상기 리세스 영역(150)을 채우도록 형성될 수 있다. 상기 소스/드레인 영역들(SD)의 각각은 상기 리세스 영역(150)에 의해 노출된 상기 핀 구조체(FS)의 표면을 시드로 하는 선택적 에피택시얼 성장 공정을 수행하는 것을 포함할 수 있다. 상기 소스/드레인 영역들(SD)의 각각은 상기 핀 구조체(FS)의 상기 표면을 시드로 하여 성장된 실리콘-게르마늄(SiGe), 실리콘(Si), 및 탄화 실리콘(SiC) 중 적어도 하나를 포함할 수 있다.
상기 소스/드레인 영역들(SD)을 형성하는 것은, 상기 선택적 에피택시얼 성장 공정과 동시에 또는 상기 선택적 에피택시얼 성장 공정 후, 상기 소스/드레인 영역들(SD)에 불순물을 도핑하는 것을 더 포함할 수 있다. 상기 불순물을 상기 소스/드레인 영역들(SD)을 포함하는 트랜지스터의 전기적 특성을 개선하기 위해 채용될 수 있다. 상기 트랜지스터가 NMOSFET인 경우, 상기 불순물은 일 예로, 인(P)일 수 있다. 상기 트랜지스터가 PMOSFET인 경우, 상기 불순물은 일 예로, 보론(B)일 수 있다.
상기 소스/드레인 영역들(SD)이 형성된 상기 기판(100) 상에 하부 층간 절연막(160)이 형성될 수 있다. 상기 하부 층간 절연막(160)은 상기 소스/드레인 영역들(SD) 및 상기 희생 게이트 구조체(SGS)을 덮도록 형성될 수 있다. 상기 하부 층간 절연막(160)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다.
상기 희생 게이트 패턴(130) 및 상기 식각 정지 패턴(120)을 제거하여, 상기 게이트 스페이서들(140) 사이에 갭 영역(170)이 형성될 수 있다. 상기 갭 영역(170)은 상기 핀 구조체(FS)의 상기 제3 부분(P3)의 상부를 노출할 수 있다.
상기 갭 영역(170)을 형성하는 것은, 상기 게이트 스페이서들(140), 상기 하부 층간절연막(160), 및 상기 식각 정지 패턴(120)에 대하여 식각 선택성을 갖는 식각 공정을 수행하여 상기 희생 게이트 패턴(130)을 식각하는 것을 포함할 수 있다. 더하여, 상기 갭 영역(170)을 형성하는 것은, 상기 식각 정지 패턴(120)을 제거하여 상기 핀 구조체(FS)의 상기 제3 부분(P3)의 상기 상부를 노출하는 것을 포함할 수 있다. 상기 갭 영역(170)은 상기 제3 부분(P3)의 상기 상면(P3_U) 및 측벽들을 노출할 수 있다.
구체적으로, 도 8에 도시된 바와 같이, 상기 식각 정지 패턴(120)은 상기 핀 구조체(FS)의 상기 제3 부분(P3)의 상기 상면(P3_U) 및 상기 측벽들을 덮을 수 있다. 상기 식각 정지 패턴(120)을 제거하는 것은, 상기 제3 부분(P3)의 상기 측벽들 상의 상기 식각 정지 패턴(120)이 제거될 때까지 식각 공정을 수행하는 것을 포함할 수 있다.
상기 식각 정지 패턴(120)을 제거하기 위한 상기 식각 공정 전에, 상기 제1 부분(P1)의 상기 상면(P1_U)이 상기 게이트 스페이서들(140)의 상기 바닥면들(즉, 상기 제2 부분들(P2)의 상기 상면들(P2_U))과 실질적으로 공면을 이루는 경우, 상기 식각 공정 동안 상기 소자분리패턴들(110)이 과식각되어 상기 소자분리패턴들(110)의 손실이 초래될 수 있다.
본 발명의 개념에 따르면, 상기 제1 부분(P1)의 상기 상면(P1_U)은 상기 게이트 스페이서들(140)의 상기 바닥면들보다(즉, 상기 제2 부분들(P2)의 상기 상면들(P2_U)보다) 상기 기판(100)으로부터 높은 높이에 위치할 수 있다. 즉, 상기 식각 정지 패턴(120)을 제거하기 위한 상기 식각 공정 전에, 상기 게이트 스페이서들(140) 사이에 상기 제1 부분(P1)의 적어도 일부가 개재될 수 있다. 이 경우, 상기 식각 공정 동안 상기 게이트 스페이서들(140)은 식각 정지막으로 기능할 수 있고, 상기 제1 부분(P1)의 상면이 부분적으로 식각될 수 있다. 상기 식각 공정 후 상기 게이트 스페이서들(140) 사이에 상기 제1 부분(P1)의 적어도 일부가 남아 있을 수 있고, 이에 따라, 상기 식각 공정에 의해 상기 소자분리패턴들(110)이 과식각되는 것이 방지될 수 있다. 따라서, 상기 소자분리패턴들(110)의 손실이 최소화될 수 있다.
일부 실시예들에 따르면, 도 10에 도시된 바와 같이, 상기 식각 정지 패턴(120)을 제거하기 위한 상기 식각 공정에 의해 상기 제1 부분(P1)의 상기 상면(P1_U)은 실질적으로 평탄(flat)하게 형성될 수 있다. 다른 실시예들에 따르면, 도 12a에 도시된 바와 같이, 상기 식각 공정에 의해 상기 제1 부분(P1)의 상기 상면(P1_U)은 오목하게 형성될 수 있다. 또 다른 실시예들에 따르면, 도 12b에 도시된 바와 같이, 상기 식각 공정에 의해 상기 제1 부분(P1)의 상기 상면(P1_U)은 볼록하게 형성될 수도 있다.
도 1 및 도 2를 다시 참조하면, 상기 갭 영역(170)을 채우는 게이트 유전 패턴(GI) 및 게이트 전극(GE)이 형성될 수 있다. 구체적으로, 상기 갭 영역(170)을 포함하는 상기 기판(100) 상에 게이트 유전막(미도시)이 형성되어, 상기 갭 영역(170)의 일부를 채울 수 있다. 상기 게이트 유전막은 상기 핀 구조체(FS)의 상기 제3 부분(P3)의 상기 상부를 덮도록 형성될 수 있다. 상기 게이트 유전막은 고유전막들 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 게이트 유전막은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트 중 적어도 하나를 포함할 수 있으나, 이러한 물질들에 한정되는 것은 아니다. 상기 게이트 유전막은 일 예로, 원자층 증착 공정을 수행하여 형성될 수 있다. 상기 게이트 유전막 상에 게이트 막(미도시)이 형성되어, 상기 갭 영역(170)의 잔부를 채울 수 있다. 상기 게이트 막은 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있다. 차례로 적층된 상기 게이트 유전막 및 상기 게이트 막을 평탄화하여 상기 게이트 유전 패턴(GI) 및 상기 게이트 전극(GE)이 형성될 수 있다. 상기 평탄화 공정에 의해 상기 하부 층간절연막(160) 및 상기 게이트 스페이서들(140)의 상면들이 노출될 수 있다. 상기 게이트 유전 패턴(GI)은 상기 게이트 전극(GE)의 바닥면을 따라 연장될 수 있고, 상기 게이트 전극(GE)의 양 측벽들 상으로 연장되어 상기 게이트 전극(GE)과 상기 게이트 스페이서들(140) 사이에 개재될 수 있다. 상기 게이트 유전 패턴(GI) 및 상기 게이트 전극(GE)은 게이트 구조체(GS)로 정의될 수 있다.
도시되지 않았지만, 상기 하부 층간 절연막(160) 상에 상부 층간 절연막(미도시)이 형성될 수 있다. 상기 상부 층간 절연막은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다. 상기 상부 층간 절연막 및 상기 하부 층간 절연막(160)을 관통하여 상기 소스/드레인 영역들(SD)을 노출하는 제1 콘택 홀들(미도시)이 형성될 수 있다. 도시되지 않았지만, 상기 제1 콘택 홀들을 형성하는 식각 공정에 의해, 상기 소스/드레인 영역들(SD)의 상부가 부분적으로 제거될 수 있다. 상기 상부 층간 절연막 및 상기 하부 층간 절연막(160)을 관통하여 상기 게이트 전극(GE)을 노출하는 제2 콘택 홀(미도시)이 형성될 수 있다. 이 후, 상기 제1 콘택 홀들을 채우는 제1 콘택 플러그들(미도시), 및 상기 제2 콘택 홀을 채우는 제2 콘택 플러그(미도시)가 형성될 수 있다. 상기 상부 층간 절연막 상에 상기 제1 및 제2 콘택 플러그들에 접속하는 배선들(미도시)이 형성될 수 있다. 상기 배선들은 상기 제1 및 제2 콘택 플러그들을 통해 상기 소스/드레인 영역들(SD) 및 상기 게이트 전극(GE)에 전압을 인가하도록 구성될 수 있다. 상기 제1 및 제2 콘택 플러그들 및 상기 배선들은 도전 물질을 포함할 수 있다.
도 13은 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 사시도이고, 도 14는 도 13의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도이다. 도 1 및 도 2를 참조하여 설명한 본 발명의 일 실시예에 따른 반도체 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 13 및 도 14를 참조하면, 기판(100) 상에 버퍼층(102)이 제공될 수 있다. 상기 기판(100)은 반도체 기판일 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판 또는 SOI(Silicon on insulator) 기판일 수 있다. 상기 버퍼층(102)은 상기 기판(100)과 다른 격자 상수를 갖는 물질을 포함할 수 있다. 상기 버퍼층(102)의 격자 상수는 상기 기판(100)의 격자 상수보다 클 수 있다. 일 예로, 상기 기판(100)이 실리콘 기판인 경우, 상기 버퍼층(102)은 실리콘-게르마늄을 포함할 수 있다.
상기 버퍼층(102) 상에 제1 방향(D1)으로 연장되는 핀 구조체(FS)가 제공될 수 있다. 상기 핀 구조체(FS)는 상기 제1 방향(D1) 및 상기 제1 방향(D1)에 교차하는 제2 방향(D2) 모두에 수직한 제3 방향(D3)을 따라 상기 버퍼층(102)으로부터 돌출될 수 있다. 상기 제1 방향(D1) 및 상기 제2 방향(D2)은 상기 기판(100)의 상면에 평행할 수 있다.
상기 핀 구조체(FS)는 상기 버퍼층(102)으로부터 상기 제3 방향(D3)으로 돌출된 버퍼 패턴(104), 및 상기 버퍼 패턴(104) 상의 활성 패턴(106)을 포함할 수 있다. 상기 버퍼 패턴(104)은 상기 버퍼층(102)과 상기 활성 패턴(106) 사이에 제공될 수 있다. 상기 버퍼 패턴(104)은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 활성 패턴(106)은 상기 버퍼 패턴(104)의 상면 상에 제공될 수 있다.
상기 버퍼 패턴(104)은 상기 버퍼층(102)과 동일한 물질을 포함할 수 있고, 상기 버퍼 패턴(104)의 격자 상수는 상기 버퍼층(102)의 격자 상수와 같을 수 있다. 상기 버퍼 패턴(104) 및 버퍼층(102)은 서로 연결된 하나의 층의 일부일 수 있다.
상기 활성 패턴(106)은 상기 버퍼 패턴(104)과 다른 격자 상수를 갖는 물질을 포함할 수 있다. 일부 실시예들에 따르면, 상기 활성 패턴(106)의 격자 상수는 상기 버퍼 패턴(104)의 격자 상수보다 클 수 있다. 이에 따라, 상기 버퍼 패턴(104)은 상기 활성 패턴(106)에 압축성 스트레스(compressive stress)를 제공할 수 있다. 일 예로, 상기 활성 패턴(106)과 상기 버퍼 패턴(104)은 실리콘-게르마늄(Si-Ge)를 포함할 수 있고, 상기 활성 패턴(106) 내 게르마늄 농도는 상기 버퍼 패턴(104) 내 게르마늄 농도보다 클 수 있다. 다른 실시예들에 따르면, 상기 활성 패턴(106)의 격자 상수는 상기 버퍼 패턴(104)의 격자 상수보다 작을 수 있다. 이에 따라, 상기 버퍼 패턴(104)은 상기 활성 패턴(106)에 인장성 스트레스(tensile stress)를 제공할 수 있다. 일 예로, 상기 버퍼 패턴(104)은 실리콘-게르마늄(Si-Ge)를 포함할 수 있고, 상기 활성 패턴(106)은 실리콘(Si)을 포함할 수 있다.
상기 핀 구조체(FS)의 양 측에 소자분리패턴들(110)이 제공될 수 있다. 상기 소자분리패턴들(110)은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다. 상기 소자분리패턴들(110)은 상기 버퍼층(102) 상에 제공되어 상기 제1 방향(D1)을 따라 연장될 수 있다. 상기 소자분리패턴들(110)은 상기 핀 구조체(FS)를 사이에 두고 상기 제2 방향(D2)을 따라 서로 이격될 수 있다.
상기 소자분리패턴들(110)은 상기 핀 구조체(FS)의 상부를 노출할 수 있다. 상기 소자분리패턴들(110)의 각각은 상기 핀 구조체(FS)의 측벽의 일부를 노출할 수 있다. 즉, 상기 핀 구조체(FS)는 상기 소자분리패턴들(110)에 의해 노출된 측벽들을 가질 수 있다. 상기 활성 패턴(106)의 적어도 일부가 상기 소자분리패턴들(110)에 의해 노출될 수 있다. 상기 소자분리패턴들(110)의 각각은 상기 활성 패턴(106)의 측벽의 적어도 일부를 노출할 수 있다. 즉, 상기 활성 패턴(106)은 상기 소자분리막패턴들(106)에 의해 노출된 측벽들을 가질 수 있다.
상기 기판(100) 상에 상기 핀 구조체(FS) 및 상기 소자분리패턴들(110)을 가로지르는 게이트 구조체(GS)가 제공될 수 있다. 상기 게이트 구조체(GS)는 상기 제2 방향(D2)으로 연장될 수 있다. 상기 게이트 구조체(GS)는 상기 제2 방향(D2)으로 연장되는 게이트 전극(GE), 및 상기 게이트 전극(GE)과 상기 핀 구조체(FS) 사이에 개재되고 상기 게이트 전극(GE)과 상기 소자분리패턴들(110) 각각의 사이로 연장되는 게이트 유전 패턴(GI)을 포함할 수 있다. 상기 게이트 구조체(GS)의 양 측벽들 상에 게이트 스페이서들(140)이 각각 제공될 수 있다. 상기 게이트 유전 패턴(GI)은 상기 게이트 전극(GE)과 상기 게이트 스페이서들(140) 사이로 연장될 수 있다. 상기 활성 패턴(106)은 상기 버퍼 패턴(104)과 상기 게이트 구조체(GS) 사이에 제공될 수 있다. 일부 실시예들에 따르면, 상기 활성 패턴(106)은 상기 게이트 구조체(GS) 및 상기 게이트 스페이서들(140) 아래에 국소적으로 제공될 수 있다.
상기 소자분리패턴들(110)의 각각은 상기 게이트 구조체(GS) 아래의 제1 부분(P1), 및 상기 게이트 구조체(GS) 양 측의 제2 부분들(P2)을 포함할 수 있다. 상기 제1 부분(P1)의 상면(P1_U)은 상기 제2 부분들(P2)의 상면들(P2_U)보다 상기 기판(100)으로부터 높은 높이(level)에 위치할 수 있다. 상기 제1 부분(P1)의 적어도 일부는 상기 게이트 스페이서들(140) 사이에 개재될 수 있다. 상기 게이트 유전 패턴(GI)의 바닥면은 상기 제1 부분(P1)의 상기 상면(P1_U)과 접할 수 있고, 상기 게이트 스페이서들(140)의 바닥면들은 상기 제2 부분들(P2)의 상기 상면들(P2_U)과 각각 접할 수 있다. 이에 따라, 상기 소자분리패턴들(110)의 각각에서, 상기 게이트 유전 패턴(GI)의 상기 바닥면은 상기 게이트 스페이서들(140)의 상기 바닥면들보다 상기 기판(100)으로부터 높은 높이에 위치할 수 있다.
상기 핀 구조체(FS)는 상기 게이트 구조체(GS) 및 상기 게이트 스페이서들(140) 아래의 제3 부분(P3), 및 상기 게이트 구조체(GS) 양 측의 제4 부분들(P4)을 포함할 수 있다. 상기 제4 부분들(P4)은, 평면적 관점에서, 상기 게이트 스페이서들(140)과 중첩하지 않을 수 있다. 상기 제3 부분(P3)의 상면(P3_U)은 상기 제4 부분들(P4)의 상면들(P4_U)보다 상기 기판(100)으로부터 높은 높이(level)에 위치할 수 있다.
상기 핀 구조체(FS)의 최상부면은 상기 소자분리패턴들(110) 각각의 최상부면보다 상기 기판(100)으로부터 높은 높이에 위치할 수 있다. 상기 핀 구조체(FS)의 상기 최상부면은 상기 제3 부분(P3)의 상기 상면(P3_U)일 수 있고, 상기 소자분리패턴들(110) 각각의 상기 최상부면은 상기 제1 부분(P1)의 상기 상면(P1_U)일 수 있다. 즉, 상기 핀 구조체(FS)의 상기 제3 부분(P3)의 상기 상면(P3_U)은 상기 소자분리패턴들(110) 각각의 상기 제1 부분(P1)의 상기 상면(P1_U)보다 상기 기판(100)으로부터 높은 높이(level)에 위치할 수 있다.
일부 실시예들에 따르면, 상기 핀 구조체(FS)의 상기 제4 부분(P4)의 상기 상면들(P4_U)은, 도 14에 도시된 바와 같이, 상기 소자분리패턴들(110) 각각의 상기 제2 부분들(P2)의 상기 상면들(P2_U)보다 상기 기판(100)으로부터 높은 높이(level)에 위치할 수 있다. 그러나, 다른 실시예들에 따르면, 상기 핀 구조체(FS)의 상기 제4 부분(P4)의 상기 상면들(P4_U)은, 도 14에 도시된 바와 달리, 상기 소자분리패턴들(110) 각각의 상기 제2 부분들(P2)의 상기 상면들(P2_U)과 실질적으로 공면을 이룰 수 있다.
상기 핀 구조체(FS)의 상기 제3 부분(P3)은 상기 소자분리패턴들(110)에 의해 노출된 측벽들을 가질 수 있다. 상기 게이트 구조체(GS)는 상기 제3 부분(P3)의 상기 상면(P3_U) 및 상기 노출된 측벽들을 덮고, 상기 소자분리패턴들(110) 각각의 상기 제1 부분(P1)의 상기 상면(P1_U) 상으로 연장될 수 있다. 상기 핀 구조체(FS)의 상기 제3 부분(P3)은 상기 활성 패턴(106)을 포함할 수 있다. 상기 활성 패턴(106)은 상기 소자분리패턴들(110)에 의해 노출된 측벽들을 가질 수 있다. 상기 게이트 구조체(GS)는 상기 활성 패턴(106)의 상면(즉, 상기 제3 부분(P3)의 상기 상면(P3_U)) 및 상기 노출된 측벽들을 덮고, 상기 소자분리패턴들(110) 각각의 상상기 제1 부분(P1)의 상기 상면(P1_U) 상으로 연장될 수 있다. 상기 활성 패턴(120)은 상기 게이트 구조체(GS)를 포함하는 트랜지스터의 채널로 기능할 수 있다.
상기 게이트 유전 패턴(GI)의 상기 바닥면은 상기 핀 구조체(FS)의 상기 제3 부분(P3)의 상기 상면(P3_U) 및 상기 노출된 측벽들과 접할 수 있고, 상기 소자분리패턴들(110) 각각의 상기 제1 부분(P1) 상으로 연장되어 상기 제1 부분(P1)의 상기 상면(P1_U)과 접할 수 있다. 상기 게이트 스페이서들(140)의 상기 바닥면들은 상기 핀 구조체(FS)의 상기 제3 부분(P3)의 상기 상면(P3_U) 및 상기 노출된 측벽들과 접할 수 있고, 상기 소자분리패턴들(110) 각각의 상기 제2 부분들(P2) 상으로 각각 연장되어 상기 제2 부분들(P2)의 상기 상면들(P2_U)과 각각 접할 수 있다. 이에 따라, 상기 핀 구조체(FS)의 상기 제3 부분(P3) 상에서, 상기 게이트 유전 패턴(GI)의 상기 바닥면과 상기 게이트 스페이서들(140)의 상기 바닥면들은 상기 기판(100)으로부터 실질적으로 동일한 높이에 위치할 수 있다.
소스/드레인 영역들(SD)이 상기 게이트 구조체(GS) 양 측의 상기 핀 구조체(FS) 상에 각각 제공될 수 있다. 상기 소스/드레인 영역들(SD)은 상기 핀 구조체(FS)의 상기 제4 부분들(P4) 상에 각각 배치될 수 있다. 상기 소스/드레인 영역들(SD)은 상기 활성 패턴(106)을 사이에 두고 수평적으로 서로 이격될 수 있다. 상기 소스/드레인 영역들(SD)의 바닥면들은 상기 활성 패턴(106)의 상면(즉, 상기 제3 부분(P3)의 상기 상면(P3_U))보다 상기 기판(100)으로부터 낮은 높이에 위치할 수 있다.
상기 소스/드레인 영역들(SD)은 상기 핀 구조체(FS)를 시드로 하여 형성된 에피택시얼층들일 수 있다. 상기 소스/드레인 영역들(SD)은, 일 예로, 상기 핀 구조체(FS)를 시드로 하여 에피택시얼하게 성장된 실리콘 게르마늄(SiGe), 실리콘(Si), 및 탄화 실리콘(SiC) 중 적어도 하나를 포함할 수 있다. 일 예로, 본 발명에 따른 반도체 소자가 CMOS 구조인 경우, NMOSFET의 소스/드레인 영역들을 위한 제1 에피택시얼층, 및 PMOSFET의 소스/드레인 영역들을 위한 제2 에피택시얼층이 형성될 수 있다. 상기 제1 에피택시얼층은 NMOSFET의 채널 영역(즉, 상기 활성 패턴(106))에 인장성 스트레인(tensile strain)을 제공하도록 구성될 수 있고, 상기 제2 에피택시얼층은 PMOSFET의 채널 영역(즉, 상기 활성 패턴(106))에 압축성 스트레인(compressive strain)를 제공하도록 구성될 수 있다. 상기 제1 에피택시얼층은 실리콘(Si) 및/또는 실리콘 카바이드(SiC)로 형성되고, 상기 제2 에피택시얼층은 실리콘 게르마늄(SiGe)로 형성될 수 있지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
상기 소스/드레인 영역들(SD)은 불순물을 더 포함할 수 있다. 상기 불순물을 상기 소스/드레인 영역들(SD)을 포함하는 트랜지스터의 전기적 특성을 개선하기 위해 채용될 수 있다. 상기 트랜지스터가 NMOSFET인 경우, 상기 불순물은 일 예로, 인(P)일 수 있다. 상기 트랜지스터가 PMOSFET인 경우, 상기 불순물은 일 예로, 보론(B)일 수 있다.
상기 기판(100) 상에 상기 게이트 구조체(GS) 및 상기 소스/드레인 영역들(SD)을 덮는 하부 층간 절연막(160)이 제공될 수 있다. 도시되지 않았지만, 상기 하부 층간 절연막(160) 상에 상부 층간 절연막(미도시)이 제공될 수 있다. 상기 상부 층간 절연막 및 상기 하부 층간 절연막(160)을 관통하여 상기 소스/드레인 영역들(SD)에 전기적으로 연결되는 제1 콘택 플러그들(미도시)이 제공될 수 있고, 상기 상부 층간 절연막 및 상기 하부 층간 절연막(160)을 관통하여 상기 게이트 전극(GE)에 전기적으로 연결되는 제2 콘택 플러그(미도시)가 제공될 수 있다. 상기 상부 층간 절연막 상에 상기 제1 및 제2 콘택 플러그들에 접속하는 배선들(미도시)이 배치될 수 있다. 상기 배선들은 상기 제1 및 제2 콘택 플러그들을 통해 상기 소스/드레인 영역들(SD) 및 상기 게이트 전극(GE)에 전압을 인가할 수 있다.
도 15, 도 17, 도 19, 및 도 21은 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 사시도들이다. 도 16, 도 18, 도 20, 및 도 22는 각각 도 15, 도 17, 도 19, 및 도 21의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도들이다. 도 3 내지 도 10을 참조하여 설명한 본 발명의 일 실시예에 따른 반도체 소자의 제조방법과 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 15 및 도 16을 참조하면, 기판(100) 상에 버퍼층(102)이 형성될 수 있고, 상기 버퍼층(102) 상에 상기 제1 방향(D1)으로 연장되는 핀 구조체(FS)가 형성될 수 있다. 상기 핀 구조체(FS)는 상기 버퍼층(102)으로부터 돌출되고 상기 제1 방향(D1)으로 연장되는 버퍼 패턴(104), 및 상기 버퍼 패턴(104)의 상면 상에 제공되어 상기 제1 방향(D1)으로 연장되는 활성 패턴(106)을 포함할 수 있다. 상기 핀 구조체(FS)를 형성하는 것은, 상기 기판(100) 상에 예비 버퍼층(미도시) 및 활성층(미도시)을 차례로 형성하는 것, 및 상기 활성층 및 상기 예비 버퍼층을 패터닝하여 상기 핀 구조체(FS)를 정의하는 트렌치들(T)을 형성하는 것을 포함할 수 있다. 상기 트렌치들(T)은 상기 제1 방향(D1)으로 연장되는 라인 형태일 수 있다.
상기 예비 버퍼층은 상기 기판(100)과 다른 격자 상수를 갖는 물질을 포함할 수 있다. 상기 예비 버퍼층의 격자 상수는 상기 기판(100)의 격자 상수보다 클 수 있다. 일 예로, 상기 기판(100)이 실리콘 기판인 경우, 상기 예비 버퍼층은 실리콘-게르마늄을 포함할 수 있다. 상기 예비 버퍼층은, 일 예로, 상기 기판(100)을 시드로 이용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth; SEG) 공정을 이용하여 형성될 수 있다. 다른 예로, 상기 예비 버퍼층은 화학기상증착법(Chemical Vapor Deposition; CVD) 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 방법을 이용하여 형성될 수 있다.
상기 활성층은 상기 예비 버퍼층과 다른 격자 상수를 갖는 물질을 포함할 수 있다. 일부 실시예들에 따르면, 상기 활성층의 격자 상수는 상기 예비 버퍼층의 격자 상수보다 클 수 있다. 일 예로, 상기 활성층과 상기 예비 버퍼층은 실리콘-게르마늄(Si-Ge)를 포함할 수 있고, 상기 활성층 내 게르마늄 농도는 상기 예비 버퍼층 내 게르마늄 농도보다 클 수 있다. 이에 따라, 상기 예비 버퍼층은 상기 활성층에 압축성 스트레스를 제공할 수 있다. 다른 실시예들에 따르면, 상기 활성층의 격자 상수는 상기 예비 버퍼층의 격자 상수보다 작을 수 있다. 일 예로, 상기 예비 버퍼층은 실리콘-게르마늄(Si-Ge)를 포함할 수 있고, 상기 활성층은 실리콘(Si)을 포함할 수 있다. 이에 따라, 상기 예비 버퍼층은 상기 활성층에 인장성 스트레스를 제공할 수 있다. 상기 활성층은, 일 예로, 상기 예비 버퍼층을 시드로 이용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth; SEG) 공정을 이용하여 형성될 수 있다. 다른 예로, 상기 활성층은 화학기상증착법(Chemical Vapor Deposition; CVD) 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 방법을 이용하여 형성될 수 있다.
상기 트렌치들(T)을 형성하는 것은, 상기 활성층 상에 상기 핀 구조체(FS)가 형성될 영역을 정의하는 마스크 패턴(미도시)을 형성하는 것, 및 상기 마스크 패턴을 식각 마스크로 상기 활성층 및 상기 예비 버퍼층을 이방성 식각하는 것을 포함할 수 있다. 상기 식각 공정 동안, 상기 활성층이 식각되어 상기 활성 패턴(106)이 형성될 수 있고, 상기 예비 버퍼층의 상부가 식각되어 상기 버퍼 패턴(104)이 형성될 수 있다. 상기 식각 공정 동안 식각되지 않은 상기 예비 버퍼층의 하부는 상기 버퍼층(102)으로 정의될 수 있다.
상기 핀 구조체(FS)의 양 측에 소자분리패턴들(110)이 형성될 수 있다. 상기 소자분리패턴들(110)은 상기 트렌치들(T)을 채우도록 형성될 수 있다. 상기 소자분리패턴들(110)을 형성하는 것은, 상기 기판(100) 상에 상기 트렌치들(T)을 채우는 절연막을 형성하는 것, 및 상기 마스크 패턴이 노출될 때까지 상기 절연막을 평탄화하는 것을 포함할 수 있다.
상기 소자분리패턴들(110)의 상부들을 리세스하여 상기 핀 구조체(FS)의 상부가 노출될 수 있다. 상기 리세스 공정이 수행됨에 따라, 상기 활성 패턴(106)의 적어도 일부가 상기 소자분리패턴들(110)에 의해 노출될 수 있다. 상기 소자분리패턴들(110)의 상기 상부를 리세스하는 것은, 일 예로, 습식 식각 공정을 이용하여 수행될 수 있고, 상기 핀 구조체(FS)에 대하여 식각 선택성을 갖는 식각 조건을 이용하여 수행될 수 있다. 상기 소자분리패턴들(110)의 상기 상부를 리세스하는 동안, 상기 마스크 패턴들이 제거될 수 있다.
상기 기판(100) 상에 상기 핀 구조체(FS) 및 상기 소자분리패턴들(110)을 가로지르는 희생 게이트 패턴(130) 및 식각 정지 패턴(120)이 형성될 수 있다. 상기 희생 게이트 패턴(130)은 상기 제2 방향(D2)으로 연장될 수 있다. 상기 희생 게이트 패턴(130)은 상기 핀 구조체(FS)의 상면 및 측벽들을 덮을 수 있고, 상기 소자분리패턴들(110)의 상면들 상으로 연장될 수 있다. 상기 식각 정지 패턴(120)은 상기 희생 게이트 패턴(130)의 바닥면을 따라 연장될 수 있다. 상기 식각 정지 패턴(120)은 상기 희생 게이트 패턴(130)과 상기 핀 구조체(FS) 사이 및 상기 희생 게이트 패턴(130)과 상기 소자분리패턴들(110) 각각의 사이로 연장될 수 있다. 상기 희생 게이트 패턴(130) 및 상기 식각 정지 패턴(120)을 형성하는 것은, 도 3 및 도 4를 참조하여 설명한, 본 발명의 일 실시예에 따른 반도체 소자의 제조방법과 실질적으로 동일하다.
상기 희생 게이트 패턴(130)이 상기 소자분리패턴들(110)을 가로지르도록 형성됨에 따라, 상기 소자분리패턴들(110) 각각 내에 제1 부분(P1) 및 제2 부분들(P2)이 정의될 수 있다. 상기 제1 부분(P1)은 상기 희생 게이트 패턴(130) 아래에 위치하고, 평면적 관점에서 상기 희생 게이트 패턴(130)과 중첩하는 상기 소자분리패턴들(110)의 각각의 일 부분일 수 있다. 상기 제2 부분들(P2)은 상기 희생 게이트 패턴(130) 양 측에 위치하고 상기 제1 부분(P1)에 의해 수평적으로 분리된 상기 소자분리패턴들(110)의 각각의 다른 부분들일 수 있다.
도 17 및 도 18을 참조하면, 상기 소자분리패턴들(110)의 각각의 상기 제2 부분들(P2)의 상부가 리세스될 수 있다. 상기 제2 부분들(P2)의 상기 상부가 리세스됨에 따라, 상기 제1 부분(P1)의 상면(P1_U)은 상기 제2 부분들(P2)의 상면들(P2_U)보다 상기 기판(100)으로부터 높은 높이에 위치할 수 있다. 상기 제2 부분들(P2)의 상기 상부를 리세스하는 것은, 일 예로, 건식 또는 습식 식각 공정을 이용하여 수행될 수 있다.
일부 실시예들에 따르면, 도 18에 도시된 바와 같이, 상기 리세스 공정에 의해 상기 제2 부분들(P2)의 상기 상면들(P2_U)은 실질적으로 평탄(flat)하게 형성될 수 있다. 다른 실시예들에 따르면, 도 11a를 참조하여 설명한 바와 같이, 상기 리세스 공정에 의해 상기 제2 부분들(P2)의 상기 상면들(P2_U)은 오목하게 형성될 수 있다. 또 다른 실시예들에 따르면, 도 11b를 참조하여 설명한 바와 같이, 상기 리세스 공정에 의해 상기 제2 부분들(P2)의 상기 상면들(P2_U)은 볼록하게 형성될 수도 있다.
상기 제2 부분들(P2)의 상기 상부가 리세스된 후, 상기 희생 게이트 패턴(130)의 양 측벽들 상에 게이트 스페이서들(140)이 형성될 수 있다. 상기 게이트 스페이서들(140)은, 일 예로, 실리콘 질화물을 포함할 수 있다. 상기 게이트 스페이서들(140)을 형성하는 것은, 상기 기판(100) 상에 상기 희생 게이트 패턴(130)을 덮는 게이트 스페이서막(미도시)을 형성하는 것, 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다.
상기 게이트 스페이서들(140)은 상기 제1 부분(P1)의 측벽들 상으로 연장될 수 있다. 상기 게이트 스페이서들(140)의 바닥면들은 상기 제2 부분들(P2)의 상기 상면들(P2_U)과 접할 수 있다. 이에 따라, 상기 게이트 스페이서들(140) 사이에 상기 제1 부분(P1)의 적어도 일부가 개재될 수 있다.
상기 희생 게이트 패턴(130), 상기 식각 정지 패턴(120), 및 상기 게이트 스페이서들(140)은 희생 게이트 구조체(SGS)로 정의될 수 있다.
상기 희생 게이트 구조체(SGS)가 상기 핀 구조체(FS)를 가로지르도록 형성됨에 따라, 상기 핀 구조체(FS) 내에 제3 부분(P3) 및 제4 부분들(P4)이 정의될 수 있다. 상기 제3 부분(P3)은 상기 희생 게이트 구조체(SGS) 아래에 위치하고, 평면적 관점에서 상기 희생 게이트 구조체(SGS)과 중첩하는 상기 핀 구조체(FS)의 일 부분일 수 있다. 상기 제4 부분들(P4)은 상기 희생 게이트 구조체(SGS) 양 측에 위치하고 상기 제3 부분(P3)에 의해 수평적으로 분리된 상기 핀 구조체(FS)의 다른 부분들일 수 있다.
더하여, 상기 희생 게이트 구조체(SGS)가 상기 핀 구조체(FS)를 가로지르도록 형성됨에 따라, 상기 활성 패턴(106) 내에 제1 영역(R1) 및 제2 영역들(R2)이 정의될 수 있다. 상기 제1 영역(R1)은 상기 희생 게이트 구조체(SGS) 아래에 위치하고, 평면적 관점에서 상기 희생 게이트 구조체(SGS)와 중첩하는 상기 활성 패턴(106)의 일 영역일 수 있다. 상기 제2 영역들(R2)은 상기 희생 게이트 구조체(SGS) 양 측에 위치하고 상기 제1 영역(R1)에 의해 수평적으로 분리된 상기 활성 패턴(106)의 다른 영역들일 수 있다. 상기 활성 패턴(106)의 상기 제1 영역(R1)은 상기 핀 구조체(FS)의 상기 제3 부분(P3)의 상부 영역이고, 상기 활성 패턴(106)의 상기 제2 영역들(R2)의 각각은 상기 핀 구조체(FS)의 상기 제4 부분들(P4)의 각각의 상부 영역일 수 있다.
도 19 및 도 20을 참조하면, 상기 핀 구조체(FS)의 상기 제4 부분들(P4)의 각각의 상부가 제거되어, 상기 핀 구조체(FS) 내에 리세스 영역(150)이 형성될 수 있다. 이에 따라, 상기 제3 부분(P3)의 상면(P3_U)은 상기 제4 부분들(P4)의 상면들(P4_U)보다 상기 기판(100)으로부터 높은 높이에 위치할 수 있다. 상기 제4 부분들(P4)의 각각의 상기 상부를 제거하는 것은, 일 예로, 건식 또는 습식 식각 공정을 이용하여 수행될 수 있다. 상기 제거 공정에 의해, 상기 활성 패턴(106)의 상기 제2 영역들(R2)의 각각의 적어도 일부가 제거될 수 있다.
상기 제3 부분(P3)의 상기 상면(P3_U)은 상기 소자분리패턴들(110)의 각각의 상기 제1 부분(P1)의 상기 상면(P1_U)보다 상기 기판(100)으로부터 높은 높이에 위치할 수 있다. 이에 따라, 상기 핀 구조체(FS)의 상기 제3 부분(P3)은 상기 소자분리패턴들(110)에 의해 노출되는 측벽들을 가질 수 있고, 상기 제3 부분(P3)의 상기 노출된 측벽들은 상기 희생 게이트 구조체(SGS)에 의해 덮일 수 있다. 상기 게이트 스페이서들(140)의 상기 바닥면들은 상기 핀 구조체(FS)의 상기 제3 부분(P3)의 상기 상면(P3_U) 및 상기 노출된 측벽들과 접할 수 있다. 상기 게이트 스페이서들(140)의 상기 바닥면들은 상기 소자분리패턴들(110) 각각의 상기 제2 부분들(P2) 상으로 연장되어 상기 제2 부분들(P2)의 상기 상면들(P2_U)과 접할 수 있다.
일부 실시예들에 따르면, 도 19 및 20에 도시된 바와 같이, 상기 제4 부분들(P4)의 상기 상면들(P4_U)은 상기 소자분리패턴들(110)의 각각의 상기 제2 부분들(P2)의 상기 상면들(P2_U)보다 상기 기판(100)으로부터 높은 높이에 위치할 수 있다. 그러나, 다른 실시예들에 따르면, 도 19 및 도 20에 도시된 바와 달리, 상기 제4 부분들(P4)의 상기 상면들(P4_U)은 상기 소자분리패턴들(110)의 각각의 상기 제2 부분들(P2)의 상기 상면들(P2_U)과 상기 기판(100)으로부터 실질적으로 동일한 높이에 위치할 수 있다.
도 21 및 도 22를 참조하면, 상기 희생 게이트 구조체(SGS)의 양 측에 소스/드레인 영역들(SD)이 형성될 수 있다. 상기 소스/드레인 영역들(SD)은 상기 핀 구조체(FS)의 상기 제4 부분들(P4) 상에 각각 형성될 수 있다. 상기 소스/드레인 영역들(SD)의 각각은 상기 리세스 영역(150)을 채우도록 형성될 수 있다. 상기 소스/드레인 영역들(SD)의 각각은 상기 리세스 영역(150)에 의해 노출된 상기 핀 구조체(FS)의 표면을 시드로 하는 선택적 에피택시얼 성장 공정을 수행하는 것을 포함할 수 있다. 상기 소스/드레인 영역들(SD)의 각각은 상기 핀 구조체(FS)의 상기 표면을 시드로 하여 성장된 실리콘-게르마늄(SiGe), 실리콘(Si), 및 탄화 실리콘(SiC) 중 적어도 하나를 포함할 수 있다.
상기 소스/드레인 영역들(SD)을 형성하는 것은, 상기 선택적 에피택시얼 성장 공정과 동시에 또는 상기 선택적 에피택시얼 성장 공정 후, 상기 소스/드레인 영역들(SD)에 불순물을 도핑하는 것을 더 포함할 수 있다. 상기 불순물을 상기 소스/드레인 영역들(SD)을 포함하는 트랜지스터의 전기적 특성을 개선하기 위해 채용될 수 있다. 상기 트랜지스터가 NMOSFET인 경우, 상기 불순물은 일 예로, 인(P)일 수 있다. 상기 트랜지스터가 PMOSFET인 경우, 상기 불순물은 일 예로, 보론(B)일 수 있다.
상기 소스/드레인 영역들(SD)이 형성된 상기 기판(100) 상에 하부 층간 절연막(160)이 형성될 수 있다. 상기 하부 층간 절연막(160)은 상기 소스/드레인 영역들(SD) 및 상기 희생 게이트 구조체(SGS)을 덮도록 형성될 수 있다.
상기 희생 게이트 패턴(130) 및 상기 식각 정지 패턴(120)을 제거하여, 상기 게이트 스페이서들(140) 사이에 갭 영역(170)이 형성될 수 있다. 상기 갭 영역(170)은 상기 핀 구조체(FS)의 상기 제3 부분(P3)의 상부를 노출할 수 있다.
상기 갭 영역(170)을 형성하는 것은, 상기 게이트 스페이서들(140), 상기 하부 층간절연막(160), 및 상기 식각 정지 패턴(120)에 대하여 식각 선택성을 갖는 식각 공정을 수행하여 상기 희생 게이트 패턴(130)을 식각하는 것을 포함할 수 있다. 더하여, 상기 갭 영역(170)을 형성하는 것은, 상기 식각 정지 패턴(120)을 제거하여 상기 핀 구조체(FS)의 상기 제3 부분(P3)의 상기 상부를 노출하는 것을 포함할 수 있다. 상기 갭 영역(170)은 상기 제3 부분(P3)의 상기 상면(P3_U) 및 측벽들을 노출할 수 있다.
상기 식각 정지 패턴(120)을 제거하는 것은, 도 9 및 도 10을 참조하여 설명한 바와 같이, 상기 제3 부분(P3)의 상기 측벽들 상의 상기 식각 정지 패턴(120)이 제거될 때까지 식각 공정을 수행하는 것을 포함할 수 있다.
본 발명의 개념에 따르면, 상기 식각 정지 패턴(120)을 제거하기 위한 상기 식각 공정 전에, 상기 게이트 스페이서들(140) 사이에 상기 제1 부분(P1)의 적어도 일부가 개재될 수 있다. 이 경우, 상기 식각 공정 동안 상기 게이트 스페이서들(140)은 식각 정지막으로 기능할 수 있고, 상기 제1 부분(P1)의 상면이 부분적으로 식각될 수 있다. 상기 식각 공정 후 상기 게이트 스페이서들(140) 사이에 상기 제1 부분(P1)의 적어도 일부가 남아 있을 수 있고, 이에 따라, 상기 식각 공정에 의해 상기 소자분리패턴들(110)이 과식각되는 것이 방지될 수 있다. 따라서, 상기 소자분리패턴들(110)의 손실이 최소화될 수 있다.
일부 실시예들에 따르면, 도 22에 도시된 바와 같이, 상기 식각 정지 패턴(120)을 제거하기 위한 상기 식각 공정에 의해 상기 제1 부분(P1)의 상기 상면(P1_U)은 실질적으로 평탄(flat)하게 형성될 수 있다. 다른 실시예들에 따르면, 도 12a를 참조하여 설명한 바와 같이, 상기 식각 공정에 의해 상기 제1 부분(P1)의 상기 상면(P1_U)은 오목하게 형성될 수 있다. 또 다른 실시예들에 따르면, 도 12b를 참조하여 설명한 바와 같이, 상기 식각 공정에 의해 상기 제1 부분(P1)의 상기 상면(P1_U)은 볼록하게 형성될 수도 있다.
도 13 및 도 14를 다시 참조하면, 상기 갭 영역(170)을 채우는 게이트 유전 패턴(GI) 및 게이트 전극(GE)이 형성될 수 있다. 상기 게이트 유전 패턴(GI) 및 상기 게이트 전극(GE)을 형성하는 것은, 도 1 및 도 2를 참조하여 설명한 본 발명의 일 실시예에 따른 반도체 소자의 제조방법과 실질적으로 동일하다. 상기 게이트 유전 패턴(GI) 및 상기 게이트 전극(GE)은 게이트 구조체(GS)로 정의될 수 있다. 도시되지 않았지만, 상기 하부 층간 절연막(160) 상에 상부 층간 절연막(미도시)이 형성될 수 있다. 상기 상부 층간 절연막 및 상기 하부 층간 절연막(160)을 관통하여 상기 소스/드레인 영역들(SD)을 노출하는 제1 콘택 홀들(미도시)이 형성될 수 있다. 도시되지 않았지만, 상기 제1 콘택 홀들을 형성하는 식각 공정에 의해, 상기 소스/드레인 영역들(SD)의 상부가 부분적으로 제거될 수 있다. 상기 상부 층간 절연막 및 상기 하부 층간 절연막(160)을 관통하여 상기 게이트 전극(GE)을 노출하는 제2 콘택 홀(미도시)이 형성될 수 있다. 이 후, 상기 제1 콘택 홀들을 채우는 제1 콘택 플러그들(미도시), 및 상기 제2 콘택 홀을 채우는 제2 콘택 플러그(미도시)가 형성될 수 있다. 상기 상부 층간 절연막 상에 상기 제1 및 제2 콘택 플러그들에 접속하는 배선들(미도시)이 형성될 수 있다. 상기 배선들은 상기 제1 및 제2 콘택 플러그들을 통해 상기 소스/드레인 영역들(SD) 및 상기 게이트 전극(GE)에 전압을 인가하도록 구성될 수 있다.
본 발명의 개념에 따르면, 상기 게이트 스페이서들(140) 사이에 상기 소자분리패턴들(110)의 적어도 일부가 개재될 수 있다. 이에 따라, 상기 소자분리패턴들(110) 상에서, 상기 게이트 전극(GE) 및 상기 게이트 유전 패턴(GI)의 바닥면들은 상기 게이트 스페이서들(140)의 바닥면들보다 상기 기판(100)으로부터 높은 높이에 위치할 수 있다. 이 경우, 상기 소자분리패턴들(110)에 의해 상기 게이트 전극(GE)과 이에 인접하는 상기 소스/드레인 영역들(SD) 사이의 전기적 단락이 방지될 수 있다. 따라서, 우수한 신뢰성을 갖는 반도체 소자가 제공될 수 있다.
도 23은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 23을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 기억 장치(1130)는 비휘발성 기억 소자(예컨대, 플래쉬 기억 소자, 상변화 기억 소자, 및/또는 자기 기억 소자 등)를 포함할 수 있다. 이에 더하여, 상기 기억 장치(1130)는 휘발성 기억 소자를 더 포함할 수 있다. 상기 기억 장치(1130)는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 SRAM(Static Random Access Memory)을 포함할 수 있다. 상기 기억 장치(1130)는 전자 시스템(1100)의 응용 또는 전자 시스템(1100)이 적용되는 전자 제품에 따라 생략될 수도 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 본 발명의 실시예들에 따른 반도체 소자는 상기 컨트롤러(1110) 또는 상기 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 DRAM(Dynamic Random Access Memory) 소자 및/또는 SRAM 소자 등을 더 포함할 수도 있다.
도 24는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 장치의 구성을 보여주는 블록도이다.
도 24를 참조하면, 전자 장치(1200)는 반도체 칩(1210)을 포함할 수 있다. 상기 반도체 칩(1210)은 프로세서(Processor; 1211), 임베디드 메모리(Embedded Memory; 1213) 및 캐시 메모리(Cache Memory; 1215)를 포함할 수 있다.
상기 프로세서(1211)는 하나 이상의 프로세서 코어들(Processor Core; C1-Cn)을 포함할 수 있다. 상기 하나 이상의 프로세서 코어들(C1-Cn)은 데이터 및 신호를 처리할 수 있다. 상기 프로세서 코어들(C1-Cn)은 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있다.
상기 전자 장치(1200)는 처리된 데이터 및 신호를 이용하여 고유의 기능을 수행할 수 있다. 일 예로, 상기 프로세서(1211)는 어플리케이션 프로세서(Application Processor)일 수 있다.
상기 임베디드 메모리(1213)는 상기 프로세서(1211)와 제1 데이터(DAT1)를 교환할 수 있다. 상기 제1 데이터(DAT1)는 하나 이상의 프로세서 코어들(C1-Cn)에 의해 처리된 또는 처리될 데이터이다. 상기 임베디드 메모리(1213)는 상기 제1 데이터(DAT1)를 관리할 수 있다. 예를 들어, 상기 임베디드 메모리(1213)는 상기 제1 데이터(DAT1)를 버퍼링(Buffering)할 수 있다. 즉, 상기 임베디드 메모리(1213)는 상기 프로세서(1211)의 버퍼 메모리 또는 워킹 메모리(Working Memory)로서 작동할 수 있다.
일 실시예에 따르면, 상기 전자 장치(1200)는 웨어러블(Wearable) 전자 장치에 적용될 수 있다. 웨어러블 전자 장치는 많은 양의 연산을 필요로 하는 기능보다 적은 양의 연산을 필요로 하는 기능을 더 많이 수행할 수 있다. 따라서, 상기 전자 장치(1200)가 웨어러블 전자 장치에 적용될 경우, 상기 임베디드 메모리(1213)는 큰 버퍼 용량을 갖지 않아도 무방할 수 있다.
상기 임베디드 메모리(1213)는 SRAM일 수 있다. 상기 SRAM은 DRAM 보다 빠른 속도로 작동할 수 있다. 상기 SRAM이 상기 반도체 칩(1210)에 임베디드되면, 작은 크기를 갖고 빠른 속도로 작동하는 상기 전자 장치(1200)가 구현될 수 있다. 나아가, 상기 SRAM이 상기 반도체 칩(1210)에 임베디드되면, 상기 전자 장치(1200)의 작동 전력(Active Power)의 소모량이 감소할 수 있다. 일 예로, 상기 SRAM은 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있다.
상기 캐시 메모리(1215)는 상기 하나 이상의 프로세서 코어들(C1 내지 Cn)과 함께 상기 반도체 칩(1210) 위에 실장될 수 있다. 상기 캐시 메모리(1215)는 캐시 데이터(DATc)를 저장할 수 있다. 상기 캐시 데이터(DATc)는 상기 하나 이상의 프로세서 코어들(C1 내지 Cn)에 의해 이용되는 데이터일 수 있다. 상기 캐시 메모리(1215)는 적은 저장 용량을 갖지만, 매우 빠른 속도로 작동할 수 있다. 일 예로, 상기 캐시 메모리(1215)는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 SRAM(Static Random Access Memory)을 포함할 수 있다. 상기 캐시 메모리(1215)가 이용되는 경우, 상기 프로세서(1211)가 상기 임베디드 메모리(1213)에 접근하는 횟수 및 시간이 감소할 수 있다. 따라서, 상기 캐시 메모리(1215)가 이용되는 경우, 상기 전자 장치(1200)의 작동 속도가 빨라질 수 있다.
이해를 돕기 위해, 상기 캐시 메모리(1215)는 상기 프로세서(1211)와 별개의 구성 요소로 도시되었다. 그러나, 상기 캐시 메모리(1215)는 상기 프로세서(1211)에 포함되도록 구성될 수 있다.
상기 프로세서(1211), 상기 임베디드 메모리(1213) 및 상기 캐시 메모리(1215)는 다양한 인터페이스 규약에 기초하여 데이터를 전송할 수 있다. 예컨대, 상기 프로세서(1211), 상기 임베디드 메모리(1213) 및 상기 캐시 메모리(1215)는 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI(Peripheral Component Interconnect) Express, ATA(Advanced Technology Attachment), PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI), IDE(Integrated Drive Electronics), UFS(Universal Flash Storage) 등 중에서 하나 이상의 인터페이스 규약에 기초하여 데이터를 전송할 수 있다.
도 25 내지 도 27은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 멀티미디어 장치의 예들을 나타낸 도면들이다. 도 23의 전자 시스템(1100) 및/또는 도 24의 전자 장치(1200)는 도 25에 도시된 모바일 폰 또는 스마트 폰(2000)에 적용될 수 있고, 도 26에 도시된 태블릿 또는 스마트 태블릿(3000)에 적용될 수 있으며, 또한 도 27에 도시된 노트북 컴퓨터(4000)에 적용될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100: 기판 110: 소자분리패턴들
FS: 핀 구조체 AF: 활성 핀
GE: 게이트 전극 GI: 게이트 유전 패턴
GS: 게이트 구조체 140: 게이트 스페이서들
SD: 소스/드레인 영역들 160: 하부 층간 절연막
120: 식각 정지 패턴 130: 희생 게이트 패턴
SGS: 희생 게이트 구조체 150: 리세스 영역
170: 갭 영역 102: 버퍼층
104: 버퍼 패턴 106: 활성 패턴

Claims (20)

  1. 기판 상의 핀 구조체;
    상기 기판 상에 제공되고, 상기 핀 구조체의 양 측에 배치되는 소자분리패턴들;
    상기 핀 구조체 및 상기 소자분리패턴들을 가로지르는 게이트 전극;
    상기 게이트 전극과 상기 핀 구조체 사이, 및 상기 게이트 전극과 상기 소자분리패턴들 사이에 개재되는 게이트 유전 패턴; 및
    상기 게이트 전극 양 측의 게이트 스페이서들을 포함하되,
    상기 소자분리패턴들의 각각의 상에서, 상기 게이트 유전 패턴의 바닥면은 상기 게이트 스페이서들의 바닥면들보다 상기 기판으로부터 높은 높이(level)에 위치하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 게이트 전극 및 상기 게이트 유전 패턴은 게이트 구조체로 정의되고,
    상기 소자분리패턴들의 각각은:
    상기 게이트 구조체 아래의 제1 부분; 및
    상기 게이트 구조체 양 측의 제2 부분들을 포함하고,
    상기 제1 부분의 상면은 상기 제2 부분들의 상면들보다 상기 기판으로부터 높은 높이에 위치하는 반도체 소자.
  3. 청구항 2에 있어서,
    상기 제1 부분의 적어도 일부는 상기 게이트 스페이서들 사이에 개재되는 반도체 소자.
  4. 청구항 2에 있어서,
    상기 게이트 유전 패턴의 상기 바닥면은 상기 제1 부분의 상기 상면과 접하고,
    상기 게이트 스페이서들의 상기 바닥면들은 상기 제2 부분들의 상기 상면들과 각각 접하는 반도체 소자.
  5. 청구항 4에 있어서,
    상기 게이트 유전 패턴은 상기 게이트 전극과 상기 게이트 스페이서들 사이로 연장되는 반도체 소자.
  6. 청구항 2에 있어서,
    상기 핀 구조체의 최상부면은 상기 소자분리패턴들 각각의 최상부면보다 상기 기판으로부터 높은 높이에 위치하는 반도체 소자.
  7. 청구항 2에 있어서,
    상기 핀 구조체는:
    상기 게이트 구조체 및 상기 게이트 스페이서들 아래의 제3 부분; 및
    상기 게이트 구조체 양 측에 제공되어 상기 제3 부분에 의해 수평적으로 이격된 제4 부분들을 포함하고,
    상기 제3 부분의 상면은 상기 제4 부분들의 상면들보다 상기 기판으로부터 높은 높이에 위치하고,
    상기 제1 부분의 상기 상면은 상기 제3 부분의 상기 상면보다 상기 기판으로부터 낮은 높이에 위치하는 반도체 소자.
  8. 청구항 7에 있어서,
    상기 게이트 구조체 양 측의 소스/드레인 영역들을 더 포함하되,
    상기 소스/드레인 영역들은 상기 핀 구조체의 상기 제4 부분들 상에 각각 제공되는 반도체 소자.
  9. 청구항 2에 있어서,
    상기 제1 부분의 상기 상면은 오목 또는 볼록한 형태를 갖는 반도체 소자.
  10. 청구항 2에 있어서,
    상기 제2 부분들의 상기 상면들은 각각 오목 또는 볼록한 형태를 갖는 반도체 소자.
  11. 기판 상의 핀 구조체;
    상기 기판 상에 제공되고, 상기 핀 구조체의 양 측에 배치되는 소자분리패턴들;
    상기 핀 구조체 및 상기 소자분리패턴들을 가로지르는 게이트 전극; 및
    상기 게이트 전극 양 측의 게이트 스페이서들을 포함하되,
    상기 소자분리패턴들의 각각의 적어도 일부는 상기 게이트 스페이서들 사이에 개재되는 반도체 소자.
  12. 청구항 11에 있어서,
    상기 게이트 전극과 상기 핀 구조체 사이에 개재하고, 상기 게이트 전극과 상기 소자분리패턴들의 각각의 사이로 연장되는 게이트 유전 패턴을 더 포함하되,
    상기 게이트 전극 및 상기 게이트 유전 패턴은 게이트 구조체로 정의되고,
    상기 소자분리패턴들의 각각은:
    상기 게이트 구조체 아래의 제1 부분; 및
    상기 게이트 구조체 양 측의 제2 부분들을 포함하고,
    상기 제1 부분의 상면은 상기 제2 부분들의 상면들보다 상기 기판으로부터 높은 높이에 위치하는 반도체 소자.
  13. 청구항 12에 있어서,
    상기 게이트 유전 패턴의 바닥면은 상기 제1 부분의 상기 상면과 접하는 반도체 소자.
  14. 청구항 13에 있어서,
    상기 게이트 유전 패턴은 상기 게이트 전극과 상기 게이트 스페이서들 사이로 연장되는 반도체 소자.
  15. 청구항 12에 있어서,
    상기 게이트 스페이서들의 바닥면들은 상기 제2 부분들의 상기 상면들과 각각 접하는 반도체 소자.
  16. 청구항 12에 있어서,
    상기 핀 구조체는:
    상기 게이트 구조체 및 상기 게이트 스페이서들 아래의 제3 부분; 및
    상기 게이트 구조체 양 측에 제공되어 상기 제3 부분에 의해 수평적으로 이격된 제4 부분들을 포함하고,
    상기 제3 부분의 상면은 상기 제4 부분들의 상면들보다 상기 기판으로부터 높은 높이에 위치하고,
    상기 제1 부분의 상기 상면은 상기 제3 부분의 상기 상면보다 상기 기판으로부터 낮은 높이에 위치하는 반도체 소자.
  17. 청구항 16에 있어서,
    상기 게이트 구조체 양 측의 소스/드레인 영역들을 더 포함하되,
    상기 소스/드레인 영역들은 상기 핀 구조체의 상기 제4 부분들 상에 각각 제공되는 반도체 소자.
  18. 기판 상에 핀 구조체를 형성하는 것;
    상기 핀 구조체의 양 측에 소자분리패턴들을 형성하는 것;
    상기 핀 구조체 및 상기 소자분리패턴들을 가로지르는 희생 게이트 패턴을 형성하는 것;
    상기 희생 게이트 패턴의 양 측의 상기 소자분리패턴들의 상부들을 리세스하는 것;
    상기 희생 게이트 패턴의 양 측벽들 상에 게이트 스페이서들을 형성하는 것;
    상기 희생 게이트 패턴을 제거하여 상기 게이트 스페이서들 사이에 갭 영역을 형성하는 것; 및
    상기 갭 영역 내에 게이트 전극을 형성하는 것을 포함하는 반도체 소자의 제조방법.
  19. 청구항 18에 있어서,
    상기 소자분리패턴들의 각각은:
    상기 희생 게이트 패턴 아래의 제1 부분; 및
    상기 희생 게이트 패턴 양 측의 제2 부분들을 포함하고,
    상기 리세스 공정에 의해 상기 제1 부분의 상면은 상기 제2 부분들의 상면들보다 상기 기판으로부터 높은 높이에 위치하도록 형성되는 반도체 소자의 제조방법.
  20. 청구항 19에 있어서,
    상기 갭 영역을 형성하기 전에, 상기 제1 부분의 적어도 일부는 상기 게이트 스페이서들 사이에 개재되는 반도체 소자의 제조방법.
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