CN104425377B - Cmos晶体管的形成方法 - Google Patents

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Abstract

一种CMOS晶体管的形成方法，包括：提供半导体衬底，半导体衬底包括第一区域和第二区域；在第一区域上形成第一栅极，在第二区域上形成第二栅极；在第一栅极和第二栅极的两侧侧壁上形成第一侧墙，第一侧墙为含氮的硅化物；在第一栅极两侧的半导体衬底内形成P型浅掺杂区；形成覆盖半导体衬底、第一栅极、第二栅极和第一侧墙的第二侧墙材料层，第二侧墙材料层为含氮的硅化物；刻蚀第一区域的第二刻蚀材料层，形成第二侧墙；干法刻蚀第一区域的半导体衬底，在第二侧墙两侧的半导体衬底中形成矩形的第一凹槽；清洗第一凹槽；湿法刻蚀第一凹槽，形成第二凹槽，第二凹槽为sigma形状。形成的sigma形状的第二凹槽的顶角均匀性好。

Description

CMOS晶体管的形成方法
技术领域
本发明涉及半导体制作领域，特别涉及一种CMOS晶体管的形成方法。
背景技术
现有半导体器件制作工艺中，由于应力可以改变硅材料的能隙和载流子迁移率，因此通过应力来提高MOS晶体管的性能成为越来越常用的手段。具体地，通过适当控制应力，可以提高载流子(NMOS晶体管中的电子，PMOS晶体管中的空穴)迁移率，进而提高驱动电流，以此极大地提高MOS晶体管的性能。
目前，采用嵌入式硅锗(Embedded SiGe)技术以提高PMOS晶体管沟道区空穴的迁移率，即在需要形成源区和漏区的区域先形成硅锗材料，然后再进行掺杂形成PMOS晶体管的源区和漏区；形成所述硅锗材料是为了引入硅和硅锗(SiGe)之间晶格失配形成的压应力，以提高PMOS晶体管的性能。
现有技术形成嵌入式硅锗源漏区时，首先，在半导体衬底上形成栅极结构；然后，在栅极结构的两侧侧壁上形成侧墙；接着，以所述栅极结构和侧墙为掩膜，刻蚀栅极结构两侧的半导体衬底，在半导体衬底中形成sigma形状的凹槽；最后，在sigma形状的凹槽中外延硅锗层，形成硅锗源漏区。
现有形成的sigma形状的凹槽的顶角的均匀性较差，影响形成的晶体管的性能。
发明内容
本发明解决的问题是提高sigma形状的凹槽的顶角的均匀性。
为解决上述问题，本发明提供一种CMOS晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底包括至少一个第一区域和至少一个第二区域；在第一区域的半导体衬底上形成第一栅极，在第二区域的半导体衬底上形成第二栅极；在第一栅极和第二栅极的两侧侧壁上形成第一侧墙，所述第一侧墙的材料为含氮的硅化物；在所述第一栅极和第一侧墙两侧的第一区域的半导体衬底内形成P型浅掺杂区；形成覆盖所述半导体衬底、第一栅极、第二栅极和第一侧墙的第二侧墙材料层，所述第二侧墙材料层的材料为含氮的硅化物；刻蚀第一区域的第二侧墙材料层，在第一栅极两侧的第一侧墙表面形成第二侧墙；以所述第一栅极、第一侧墙和第二侧墙为掩膜，采用干法刻蚀第一区域的半导体衬底，在第二侧墙两侧的第一区域的半导体衬底中形成第一凹槽，第一凹槽形状为矩形；清洗所述第一凹槽；湿法刻蚀所述第一凹槽，形成第二凹槽，所述第二凹槽为sigma形状；在所述第二凹槽中形成硅锗应力层；去除第一区域的第一栅极两侧侧壁上的第一侧墙和第二侧墙，以及第二区域的第二侧墙材料层和第二栅极两侧侧壁的第一侧墙；在第一栅极和第二栅极的两侧侧壁上形成第三侧墙；在第二栅极和第三侧墙两侧的第二区域的半导体衬底内形成N型浅掺杂区；在第三侧墙的表面形成第四侧墙；在第一栅极和第四侧墙两侧的硅锗应力层中形成P型深掺杂区；在第二栅极和第四侧墙两侧的第二区域的半导体衬底内形成N型深掺杂区。
可选的，所述第一栅极和第二栅极的形成过程为：在所述半导体衬底上形成栅介质层；在栅介质层上形成多晶硅层；在所述多晶硅层上形成硬掩膜层，所述硬掩膜层中具有暴露多晶硅层表面的开口；以所述硬掩膜层为掩膜，刻蚀所述多晶硅层和栅介质层，在第一区域的半导体衬底上形成第一栅极，在第二区域的半导体衬底上形成第二栅极。
可选的，所述第一侧墙、第二侧墙、硬掩膜层的材料相同。
可选的，所述第一侧墙、第二侧墙材料层或硬掩膜层的材料为SiN、SiON或SiCN。
可选的，所述第一侧墙和第二侧墙部分位于硬掩膜层的侧壁表面。
可选的，去除第一区域的第一栅极两侧侧壁上的第一侧墙和第二侧墙，以及第二区域的第二侧墙材料层和第二栅极两侧侧壁的第一侧墙同时，去除所述硬掩膜层。
可选的，去除第一区域的第一栅极两侧侧壁上的第一侧墙和第二侧墙，以及第二区域的第二侧墙材料层和第二栅极两侧侧壁的第一侧墙的工艺为湿法刻蚀。
可选的，湿法刻蚀去除所述第一侧墙和第二侧墙采用的刻蚀溶液为热磷酸。
可选的，清洗所述第一凹槽的采用的溶液为氢氟酸溶液。
可选的，所述氢氟酸溶液的质量百分比浓度为200:1～1000:1。
可选的，刻蚀第一区域的半导体衬底形成第一凹槽的工艺为干法刻蚀。
可选的，所述干法刻蚀采用的刻蚀气体为HBr或Cl2，HBr或Cl2的50-1000sccm，所述刻蚀气体还包括He和O2，He的气体流量为200-1000sccm，O2的气体流量为5-20sccm，刻蚀腔的压力为5-50mTorr，源功率为500～3000W，偏置功率为100～2000W。
可选的，湿法刻蚀所述第一凹槽采用的刻蚀溶液为TMAH、NH3.H2O或KOH，刻蚀的温度为20-100℃；刻蚀时间为30-400S。
可选的，所述硅锗应力层的表面高于半导体衬底的表面。
可选的，所述硅锗应力层的高于半导体衬底的部分侧壁表面上也形成有第三侧墙。
可选的，在所述P型深掺杂区和N形深掺杂区表面形成金属硅化物。
可选的，所述第三侧墙的厚度等于第一侧墙的厚度。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的CMOS晶体管的形成方法，清洗所述第一凹槽的过程中，由于第一栅极侧壁的第一侧墙为含氮的硅化物，第一侧墙表面的第二侧墙为单层的含氮的硅化物，氢氟酸溶液对第二侧墙底部的刻蚀量很小或几乎没有，使得第二侧墙底部不会产生缩进缺陷或缩进缺陷非常少，当湿法刻蚀第一凹槽时，刻蚀的起始位置未发生变化，使得同一个第一栅极两侧或者不同区域的第一栅极两侧的半导体衬底内形成的sigma形状的第二凹槽的顶角的均匀性较好。
进一步，第一侧墙、第二侧墙、第二侧墙材料层和硬掩膜层的材料相同，因此不需要采用额外的等离子刻蚀工艺刻蚀第一区域的第二侧墙材料层以暴露出第二栅极表面的硬掩膜层表面，可以通过一步湿法刻蚀工艺全部去除第一侧墙、第二侧墙、第二侧墙材料层和硬掩膜层，减少了半导体衬底表面的硅的损耗，并节省了工艺步骤。
附图说明
图1～图11为现有技术CMOS晶体管形成过程的剖面结构示意图；
图12～图24为本发明实施例CMOS晶体管形成过程的剖面结构示意图。
具体实施方式
现有的晶体管的形成过程中，形成的sigma凹槽的顶角处均匀性较差，并且半导体衬底的表面的硅损耗较严重。
通过对CMOS晶体管的形成过程进行研究，sigma凹槽的顶角处均匀性和半导体衬底的表面的硅损耗均受到侧墙结构的影响，具体请参考图1～图11。
参考图1，提供半导体衬底100，所述半导体衬底100包括至少一个第一区域11和至少一个第二区域12，第一区域用于形成PMOS晶体管，第二区域用于形成NMOS晶体管；在半导体衬底100上形成多晶硅层(图中未示出)，在多晶硅层上形成图形化的掩膜层103，图形化的掩膜层103的材料为氮化硅；以所述图形化的掩膜层103为掩膜刻蚀所述半导体衬底100，在第一区域11的半导体衬底上形成第一栅极101，在第二区域12的半导体衬底上形成第二栅极102；对所述第一栅极101、第二栅极102和半导体衬底100进行热氧化，在第一栅极101、第二栅极102和半导体衬底100表面形成热氧化层(图中未示出)。
参考图2，在所述图形化的掩膜层103、第一栅极101和第二栅极102的侧壁上形成第一侧墙104，第一侧墙104的材料为氮化硅；以图形化的掩膜层103、第一栅极101和第一侧墙104为掩膜，对第一区域11的半导体衬底进行P型离子注入，在第一栅极101两侧的半导体衬底内形成第一浅掺杂区105。
参考图3，形成覆盖所述半导体衬底100、第一侧墙104和图形化的掩膜层103的第二侧墙材料层106，第二侧墙材料层106的材料为氧化硅；在第二侧墙材料层106表面形成第三侧墙材料层107，第三侧墙材料层107的材料为氮化硅；形成覆盖所述第二区域12的第三侧墙材料层107的光刻胶掩膜108。
参考图4，刻蚀第一区域11的第三侧墙材料层107和第二侧墙材料层106，在第一栅极101侧壁上第一侧墙104的表面形成第二侧墙109，在第二侧墙的表面形成第三侧墙110，第二侧墙109的材料为氧化硅，第三侧墙110的材料为氮化硅，第二侧墙109后续作为去除第三侧墙110时的停止层。第二区域的第三侧墙材料层107和第二侧墙材料层106得以保留，使得后续选择性的在第一区域形成硅锗源漏区。
参考图5，去除所述光刻胶掩膜108(参考图4)；以第一栅极101、图像化的掩膜层103、第一侧墙104、第二侧墙109和第三侧墙110为掩膜，采用干法刻蚀工艺刻蚀第一区域11的半导体衬底，形成凹槽111，凹槽111的形状为矩形。
参考图6，在形成凹槽111后，采用湿法清洗所述凹槽111的侧壁和底部表面，去除凹槽111侧壁和底部表面的氧化层，使得凹槽111的侧壁和底部表面保持较高的洁净度，使得后续形成的sigma形状的凹槽具有较好的几何学参数。湿法清洗所述凹槽111采用的溶液为氢氟酸溶液，由于第三侧墙110底部的第二侧墙109材料为氧化硅，在清洗所述凹槽111的过程中，第三侧墙110底部的第二侧墙109也会同时被刻蚀，使得第二侧墙109产生横向的缩进缺陷13。由于半导体衬底100上的第一栅极101的数量为多个，在形成第一栅极侧壁上形成第二侧墙109时，由于刻蚀工艺的限制或差异，同一个第一栅极101两侧侧壁上的第二侧墙109的厚度或者不同区域的第一栅极两侧侧壁上的第二侧墙109的厚度均会存在区别，在对凹槽111进行湿法清洗时，第二侧墙109的厚度的区别和湿法刻蚀工艺的限制，同一个第一栅极101两侧侧壁上的第二侧墙的缩进缺陷13的缩进量或者不同区域的第一栅极两侧侧壁上的第二侧墙的缩进缺陷的缩进量会不相同。
参考图7，湿法刻蚀所述凹槽111(参考图6)，形成sigma形状的凹槽112，sigma形状的凹槽112具有指向晶体管沟道区域的顶角。湿法刻蚀所述凹槽111采用的溶液为TMAH溶液，由于缩进缺陷13的存在，第三侧墙110底部的半导体衬底暴露在刻蚀溶液中，使得湿法刻蚀凹槽112时的起始位置发生变化，这样情况下形成的sigma形状的凹槽112的顶角位置与预定的sigma形状的凹槽的顶角位置(图7中虚线表示)发生偏差，不利于晶体管的电学性能的稳定性的控制。另外，由于不同位置的缩进缺陷13的缩进量会不同，相应的形状的sigma形状的凹槽112的顶角的位置也会不相同，使得不同区域的形成的sigma形状的凹槽112的顶角的均匀性较差，后续在不同区域形成的晶体管的电学性能的均匀性也较差。
参考图8，在sigma形状的凹槽112(参考图7)中填充满硅锗，形成硅锗源漏区113。硅锗的填充工艺为选择性外延。
参考图9，无掩膜等离子刻蚀第二区域12的第三侧墙材料层107和第二侧墙材料层106(请参考图8)，在第二栅极102侧壁上的第一侧墙104表面形成第二侧墙109，在第二侧墙表面形成第三侧墙110。刻蚀第二区域12的第三侧墙材料层107和第二侧墙材料层106，曝露出图像化的掩膜层103的顶部表面，便于后续在去除第三侧墙110时，同时去除第二区域12的图像化的掩膜层103，但是无掩膜等离子刻蚀会对半导体衬底产生损伤。
参考图10，湿法去除所述第三侧墙110和图像化的掩膜层103(请参考图9)，去除第三侧墙110的目的：一是前述工艺中第三侧墙已损害，不利于控制后续形成的深掺杂区的位置，二是以第二侧墙109为掩膜，在第二区域12的半导体衬底100内形成第二浅掺杂区；以第二区域12的第二侧墙、第一侧墙和第二栅极102为掩膜，对第二区域12的半导体衬底进行N型离子注入，在第二栅极102两侧的半导体衬底100内形成第二浅掺杂区114。
参考图11，在第一区域11和第二区域12的第二侧墙109的表面形成第四侧墙114；以所述第一区域11的第四侧墙114和第一栅极101为掩膜，对第一栅极101两侧的半导体衬底100进行P型离子注入，在第一区域11的半导体衬底100内形成第三深掺杂区(或者在外延硅锗时原位掺杂形成)，第一浅掺杂区和第三深掺杂区构成PMOS晶体管的源漏区；以所述第二区域12的第四侧墙114和第二栅极102为掩膜，对第二栅极102两侧的半导体衬底100进行离子注入，在第二区域12的半导体衬底100内形成第四深掺杂区，第二浅掺杂区和第四深掺杂区构成NMOS晶体管的源漏区。
为此，本发明提出一种CMOS晶体管的形成方法，提高了sigma形状的凹槽的顶角的均匀性，并减少了半导体衬底的硅损耗。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图12～图24为本发明实施例CMOS晶体管形成过程的剖面结构示意图。
首先，请参考图12，提供半导体衬底200，所述半导体衬底200包括至少一个第一区域21和至少一个第二区域22；在第一区域21的半导体衬底200上形成第一栅极201，在第二区域22的半导体衬底200上形成第二栅极202。
所述半导体衬底200的第一区域21后续形成PMOS晶体管，第一区域21的半导体衬底中可以形成N阱，半导体衬底200的第二区域22后续形成NMOS晶体管，第二区域22的半导体衬底中可以形成P阱。需要说明的是，所述第一区域21和第二区域22可以为相邻或间隔，在此特意说明，不应过分限制本发明的保护范围。
所述半导体衬底的材料可以为硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本实施例中，所述半导体衬底200为晶面取向为(100)的硅衬底
在所述半导体衬底200内还可以形成隔离结构，现有的隔离结构通常采用浅沟槽隔离。所述浅沟槽隔离结构的填充材料可以为氧化硅、氮化硅、氮氧化硅中的一种或几种。需要说明的是，隔离结构的形成是可选而非必需的，其主要用于隔离第一区域21和第二区域22中的有源区，防止不同晶体管之间电学连接。
所述第一栅极201和第二栅极202的形成过程为：在所述半导体衬底上形成栅介质层(比如氧化硅层)；在栅介质层上形成多晶硅层；在所述多晶硅层上形成硬掩膜层203，所述硬掩膜层203中具有暴露多晶硅层表面的开口；以所述硬掩膜层203为掩膜，刻蚀所述多晶硅层和栅介质层，在第一区域21的半导体衬底200上形成第一栅极201，在第二区域22的半导体衬底200上形成第二栅极202。
所述硬掩膜层203的材料为SiN、SiON或SiCN。本实施例中，所述硬掩膜层203的材料为SiN。
在形成第一栅极201和第二栅极202后，还包括进行热氧化工艺，在半导体衬底200表面、第一栅极201和第二栅极202表面形成氧化层，以修复刻蚀形成第一栅极201和第二栅极202时对半导体衬底表面造成的损伤。
接着，参考图13和图14，在第一栅极201和第二栅极202的两侧侧壁上形成第一侧墙204，所述第一侧墙204的材料为含氮的硅化物，所述第一侧墙204部分位于硬掩膜层203的侧壁表面；在所述第一栅极201和第一侧墙204两侧的第一区域21的半导体衬底200内形成P型浅掺杂区205。
所述第一侧墙204的形成过程为：形成覆盖所述半导体衬底200、第一栅极201、第二栅极202和硬掩膜层203表面的第一侧墙材料层；采用无掩膜等离子体刻蚀工艺刻蚀所述第一侧墙材料层，在第一栅极201、第二栅极202和硬掩膜层203的侧壁形成第一侧墙204。第一侧墙204作为形成浅掺杂区时的第一栅极201侧壁的保护层。
第一侧墙204的材料、硬掩膜层203及后续形成的第二侧墙的材料相同，便于后续采用一步湿法刻蚀工艺同时去除第一侧墙204、硬掩膜层203和第二侧墙。本实施例中所述第一侧墙的材料为SiN。
采用离子注入形成所述P型浅掺杂区205，注入的杂质离子为P型杂质离子，所述P型杂质离子为硼离子、镓离子或铟离子中的一种或几种。
接着，参考图15和图16，形成覆盖所述半导体衬底200、第一栅极201、第二栅极202和第一侧墙204的第二侧墙材料层206，所述第二侧墙材料层206的材料为含氮的硅化物；形成覆盖所述第二区域22的第二侧墙材料层206的光刻胶掩膜；无掩膜等离子刻蚀第一区域21的第二侧墙材料层206，在第一栅极201侧壁的第一侧墙204的表面形成第二侧墙207；去除所述光刻胶掩膜。
所述第二侧墙材料层206的材料与第一侧墙204的材料相同，后续第二侧墙207和第二区域22的第二侧墙材料层可以与第一侧墙104一同去除，本实施例中，所述第二侧墙材料层206的材料为SiN。第二区域22的第二侧墙材料层206得到保留，后续可以在第一区域21形成的第二凹槽中选择性的形成硅锗应力层。
第二侧墙207的位置确定了后续在第一区域21的半导体衬底中形成的第一凹槽的位置。
接着，请参考图17，以所述第一栅极201、第一侧墙204和第二侧墙207为掩膜，采用干法刻蚀第一区域21的半导体衬底200，在第二侧墙207两侧的第一区域21的半导体衬底200中形成第一凹槽208，第一凹槽208形状为矩形。
所述干法刻蚀采用的刻蚀气体为HBr或Cl2，HBr或Cl2的流量为50-1000sccm，所述刻蚀气体还包括He和O2，He的气体流量为200-1000sccm，O2的气体流量为5-20sccm，刻蚀腔的压力为5-50mTorr，源功率为500～3000W，偏置功率为100～2000W。
接着，请参考图18，清洗所述第一凹槽208。
干法刻蚀形成第一凹槽208时，第一凹槽208的侧壁表面会形成聚合物的残留，第一凹槽208的侧壁表面也会形成热氧化层，聚合物残留和热氧化层均会对后续形成的sigma(Σ)形状的第二凹槽的几何参数和顶角的位置产生影响。
清洗所述第一凹槽208时，以去除第一凹槽208侧壁表面的热氧化层和残留的聚合物，保持第一凹槽208的侧壁和底部的洁净度。
清洗所述第一凹槽208采用的溶液为稀释的氢氟酸溶液，氢氟酸溶液的质量百分比为200:1～1000:1。
清洗所述第一凹槽208的过程中，由于第二侧墙207为单层的含氮的硅化物，氢氟酸溶液对第二侧墙207底部的刻蚀量很小或几乎没有，使得第二侧墙207底部不会产生缩进缺陷或缩进缺陷非常少，后续湿法刻蚀第一凹槽208时，刻蚀的起始位置未发生变化，使得同一个第一栅极201两侧或者不同区域的第一栅极201两侧的半导体衬底内形成的sigma形状的第二凹槽的顶角的均匀性较好(本发明中第二凹槽的顶角的均匀性是指第二凹槽指向沟道区的顶角在半导体衬底中的深度均匀性、以及该顶角距离第一栅极侧壁延伸线的垂直距离的均匀性)。
接着，参考图18，湿法刻蚀所述第一凹槽208(参考图17)，形成第二凹槽209，所述第二凹槽209为sigma形状，即第二凹槽209具有指向晶体管的沟道区域的顶角。
湿法刻蚀所述第一凹槽208采用的刻蚀溶液为TMAH(四甲基氢氧化铵)、NH3·H2O或KOH，刻蚀的温度为20-100℃，刻蚀时间为30-400s。本实施例中，湿法刻蚀采用的刻蚀溶液为TMAH，TMAH沿不同取向的晶面的刻蚀速度不一样，沿晶面取向为(100)的晶面刻蚀速度最快，沿晶面取向为(111)的晶面刻蚀速度最慢。
接着，请参考图19，在所述第二凹槽209(参考图18)中形成硅锗应力层210。
所述硅锗应力层210形成工艺为选择性外延，具体工艺为：温度是600～1100摄氏度，压强1～500托，硅源气体是SiH4或DCS，锗源气体是GeH4，还包括HCl气体以及氢气，氢气作为载气，HCl气体作为选择性气体，用于增加沉积的选择性，所述选择性气体也可以为氯气，其中硅源气体、锗源气体、HCl的流量均为1～1000sccm，氢气的流量是0.1～50slm。
本实施例中，在形成硅锗应力层210过程中，可以原位掺杂P型杂质离子，在进行选择性外延时在反应腔室中通入杂质源气体(比如B2H6或BF3)。所述P型杂质离子为硼离子、镓离子或铟离子中的一种或几种。
所述掺杂有P型杂质的硅锗应力层210和P型浅掺杂区205构成PMOS晶体管的源漏区。
在本发明的其他实施例中，也可以通过离子注入对硅锗应力层210进行掺杂。
本实施例中，所述硅锗应力层210的表面高于半导体衬底200的表面，为后续在源漏区上形成金属硅化物提供足够的硅源。
接着，参考图20，去除第一区域21的第一栅极201两侧侧壁上的第一侧墙204和第二侧墙207(参考图19)，以及第二区域22的第二侧墙材料层206和第二栅极202两侧侧壁的第一侧墙204(参考图19)，同时去除所述硬掩膜层203(参考图19)。
由于第一侧墙204、第二侧墙207、第二侧墙材料层206和硬掩膜层203的材料相同，可以通过一步湿法刻蚀工艺全部去除，以节省工艺步骤。另外，本实施例中，所述第二侧墙材料层206为单层的含氮硅化物，不需要采用额外的等离子刻蚀工艺刻蚀第二侧墙材料层206以暴露出第二区域22的硬掩膜层203表面，减少了半导体衬底200表面的硅的损耗。
去除所述第一侧墙204、第二侧墙207、第二侧墙材料层206和硬掩膜层203采用的溶液为浓磷酸。
接着，参考图21和图22，在第一栅极201和第二栅极202的两侧侧壁上形成第三侧墙211；在第二栅极202和第三侧墙211两侧的第二区域22的半导体衬底200内形成N型浅掺杂区212。
N型浅掺杂区212形成工艺为N型离子注入，注入的杂质离子为磷离子、砷离子、锑离子中的一种或几种。在注入的过程中，第一区域21的半导体衬底、第一栅极201和第二栅极202的表面用光刻胶掩膜覆盖。
所述第三侧墙211在注入的过程中保护第二栅极202，并对第二区域22的半导体衬底200内形成N型浅掺杂区212的位置进行调节。
所述第三侧墙211的材料可以为SiO2、SiN、SiON或SiCN。第三侧墙211的厚度与第一侧墙的厚度相同。第一区域21的第三侧墙211部分位于高于半导体衬底硅锗应力层211的侧壁上，由于第三侧墙211和后续的第四侧墙没有被损害(第一侧墙和第二侧墙在注入和刻蚀半导体衬底过程中会发生损害)，后续在硅锗应力层211表面形成金属硅化物时，能防止金属硅化物向第一栅极201方向的产生穿刺缺陷。
最后，请参考图23和图24，在第三侧墙211的表面形成第四侧墙212；在第一栅极201和第四侧墙212两侧的硅锗应力层210中形成P型深掺杂区(图中未示出)；在第二栅极202和第四侧墙212两侧的第二区域22的半导体衬底200内形成N型深掺杂区213。
本实施例中，在形成硅锗应力层210时，硅锗应力层210中原位掺杂有P型杂质离子，掺杂有P型杂质离子的硅锗应力层210作为P型深掺杂区。
在本发明的其他实施例中，可以通过离子注入，形成所述P型深掺杂区。
N型深掺杂区213通过N型的离子注入形成，注入过程中，第一区域21的半导体衬底200和第一栅极201被光刻胶掩膜覆盖。
所述第四侧墙212的材料可以为SiO2、SiN、SiON或SiCN。
还包括：形成覆盖所述半导体衬底200、第一栅极201、第二栅极202、第四侧墙212表面的金属层，镍金属层或钴金属层；对所述金属层进行退火，金属层中的金属与硅锗应力层210中的硅反应，在P型深掺杂区的表面形成第一金属硅化物，金属层中的金属与第二区域22的半导体衬底200中的硅反应，在N型深掺杂区213的表面形成第二金属硅化物，同时金属层中的金属与第一栅极201和第二栅极202顶部表面的硅反应，在第一栅极201和第二栅极202顶部表面形成第三金属硅化物；去除未反应的金属层。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (17)

1.一种CMOS晶体管的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括至少一个第一区域和至少一个第二区域；
在第一区域的半导体衬底上形成第一栅极，在第二区域的半导体衬底上形成第二栅极；
在第一栅极和第二栅极的两侧侧壁上形成第一侧墙，所述第一侧墙的材料为含氮的硅化物；
在所述第一栅极和第一侧墙两侧的第一区域的半导体衬底内形成P型浅掺杂区；
形成覆盖所述半导体衬底、第一栅极、第二栅极和第一侧墙的第二侧墙材料层，所述第二侧墙材料层的材料为含氮的硅化物；
刻蚀第一区域的第二侧墙材料层，在第一栅极两侧的第一侧墙表面形成第二侧墙；
以所述第一栅极、第一侧墙和第二侧墙为掩膜，采用干法刻蚀第一区域的半导体衬底，在第二侧墙两侧的第一区域的半导体衬底中形成第一凹槽，第一凹槽形状为矩形；
清洗所述第一凹槽；
湿法刻蚀所述第一凹槽，形成第二凹槽，所述第二凹槽为sigma形状；
在所述第二凹槽中形成硅锗应力层；
去除第一区域的第一栅极两侧侧壁上的第一侧墙和第二侧墙，以及第二区域的第二侧墙材料层和第二栅极两侧侧壁的第一侧墙；
在第一栅极和第二栅极的两侧侧壁上形成第三侧墙；
在第二栅极和第三侧墙两侧的第二区域的半导体衬底内形成N型浅掺杂区；
在第三侧墙的表面形成第四侧墙；
在第一栅极和第四侧墙两侧的硅锗应力层中形成P型深掺杂区；
在第二栅极和第四侧墙两侧的第二区域的半导体衬底内形成N型深掺杂区。
2.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述第一栅极和第二栅极的形成过程为：在所述半导体衬底上形成栅介质层；在栅介质层上形成多晶硅层；在所述多晶硅层上形成硬掩膜层，所述硬掩膜层中具有暴露多晶硅层表面的开口；以所述硬掩膜层为掩膜，刻蚀所述多晶硅层和栅介质层，在第一区域的半导体衬底上形成第一栅极，在第二区域的半导体衬底上形成第二栅极。
3.如权利要求2所述的CMOS晶体管的形成方法，其特征在于，所述第一侧墙、第二侧墙、硬掩膜层的材料相同。
4.如权利要求3所述的CMOS晶体管的形成方法，其特征在于，所述第一侧墙、第二侧墙材料层或硬掩膜层的材料为SiN、SiON或SiCN。
5.如权利要求3所述的CMOS晶体管的形成方法，其特征在于，所述第一侧墙和第二侧墙部分位于硬掩膜层的侧壁表面。
6.如权利要求5所述的CMOS晶体管的形成方法，其特征在于，去除第一区域的第一栅极两侧侧壁上的第一侧墙和第二侧墙，以及第二区域的第二侧墙材料层和第二栅极两侧侧壁的第一侧墙同时，去除所述硬掩膜层。
7.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，去除第一区域的第一栅极两侧侧壁上的第一侧墙和第二侧墙，以及第二区域的第二侧墙材料层和第二栅极两侧侧壁的第一侧墙的工艺为湿法刻蚀。
8.如权利要求7所述的CMOS晶体管的形成方法，其特征在于，湿法刻蚀去除第一侧墙和第二侧墙采用的刻蚀溶液为热磷酸。
9.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，清洗所述第一凹槽的采用的溶液为氢氟酸溶液。
10.如权利要求9所述的CMOS晶体管的形成方法，其特征在于，所述氢氟酸溶液的质量百分比浓度为200:1～1000:1。
11.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，刻蚀第一区域的半导体衬底形成第一凹槽的工艺为干法刻蚀。
12.如权利要求11所述的CMOS晶体管的形成方法，其特征在于，所述干法刻蚀采用的刻蚀气体为HBr或Cl2，HBr或Cl2的流量为50-1000sccm，所述刻蚀气体还包括He和O2，He的气体流量为200-1000sccm，O2的气体流量为5-20sccm，刻蚀腔的压力为5-50mTorr，源功率为500～3000W，偏置功率为100～2000W。
13.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，湿法刻蚀所述第一凹槽采用的刻蚀溶液为TMAH、NH3.H2O或KOH，刻蚀的温度为20-100℃；刻蚀时间为30-400s。
14.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述硅锗应力层的表面高于半导体衬底的表面。
15.如权利要求14所述的CMOS晶体管的形成方法，其特征在于，所述硅锗应力层的高于半导体衬底的部分侧壁表面上也形成有第三侧墙。
16.如权利要求15所述的CMOS晶体管的形成方法，其特征在于，在所述P型深掺杂区和N形深掺杂区表面形成金属硅化物。
17.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述第三侧墙的厚度等于第一侧墙的厚度。
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